JPH05304108A - 半導体装置及び半導体装置の製造方法 - Google Patents
半導体装置及び半導体装置の製造方法Info
- Publication number
- JPH05304108A JPH05304108A JP13183492A JP13183492A JPH05304108A JP H05304108 A JPH05304108 A JP H05304108A JP 13183492 A JP13183492 A JP 13183492A JP 13183492 A JP13183492 A JP 13183492A JP H05304108 A JPH05304108 A JP H05304108A
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- silicide
- semiconductor device
- film
- metal silicide
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 基板上に絶縁領域を有するとともに、基板上
に高融点金属シリサイドを形成した半導体装置につい
て、基板の結晶欠陥発生を低減し、これが原因となるリ
ーク電流等の低減をはかることができる半導体装置の構
造を提供し、またその製造方法を提供する。 【構成】 基板上に絶縁領域と高融点金属シリサイド
を形成した半導体装置において、高融点金属シリサイド
は、絶縁領域の少なくともいずれかと離間して形成した
半導体装置。絶縁領域２，31，32の少なくともいずれ
かの周辺にシリサイド形成阻止部７を形成し、その後高
融点金属シリサイド42を形成する、基板上に絶縁領域と
高融点金属シリサイドを形成した半導体装置の製造方
法。
に高融点金属シリサイドを形成した半導体装置につい
て、基板の結晶欠陥発生を低減し、これが原因となるリ
ーク電流等の低減をはかることができる半導体装置の構
造を提供し、またその製造方法を提供する。 【構成】 基板上に絶縁領域と高融点金属シリサイド
を形成した半導体装置において、高融点金属シリサイド
は、絶縁領域の少なくともいずれかと離間して形成した
半導体装置。絶縁領域２，31，32の少なくともいずれ
かの周辺にシリサイド形成阻止部７を形成し、その後高
融点金属シリサイド42を形成する、基板上に絶縁領域と
高融点金属シリサイドを形成した半導体装置の製造方
法。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置及び半導体
装置の製造方法に関する。本発明は、ＬＩＳその他の各
種半導体装置について利用することができる。
装置の製造方法に関する。本発明は、ＬＩＳその他の各
種半導体装置について利用することができる。
【０００２】
【従来の技術】従来より半導体装置は、一般に、基板上
に絶縁領域を有する構造をとっている。例えば、図３に
示す半導体装置は、シリコン基板１上に、ポリシリコン
等からゲート５が形成され、またシリコン基板１に不純
物拡散領域であるソース61及びドレイン62が形成され
て、素子が構成されているが、このような素子間を分離
するために、ＬＯＣＯＳと称される素子分離領域として
の絶縁領域２が形成されている。かつ、図３の例では、
低濃度不純物拡散領域を形成していわゆるＬＤＤ構造を
とるため、ゲート５の側壁にサイドウォールとしての絶
縁領域31，32が形成されている。このように、何らかの
形で基板１上に絶縁領域（図３の２，31，32等）が形成
されるのが通常である。
に絶縁領域を有する構造をとっている。例えば、図３に
示す半導体装置は、シリコン基板１上に、ポリシリコン
等からゲート５が形成され、またシリコン基板１に不純
物拡散領域であるソース61及びドレイン62が形成され
て、素子が構成されているが、このような素子間を分離
するために、ＬＯＣＯＳと称される素子分離領域として
の絶縁領域２が形成されている。かつ、図３の例では、
低濃度不純物拡散領域を形成していわゆるＬＤＤ構造を
とるため、ゲート５の側壁にサイドウォールとしての絶
縁領域31，32が形成されている。このように、何らかの
形で基板１上に絶縁領域（図３の２，31，32等）が形成
されるのが通常である。
【０００３】ところがこのように基板上に絶縁領域が形
成される構造には、いくつかの問題点がある。まず、図
４に示すように、素子分離のためのＬＯＣＯＳである絶
縁領域２については、この領域２の形成の際、この領域
２の端部にどうしてもストレスがかかり、基板１に結晶
欠陥が生じる（図４中、かかる結晶欠陥を模式的に符号
１ａで示す）。この結晶欠陥は、リークの発生をもたら
す。
成される構造には、いくつかの問題点がある。まず、図
４に示すように、素子分離のためのＬＯＣＯＳである絶
縁領域２については、この領域２の形成の際、この領域
２の端部にどうしてもストレスがかかり、基板１に結晶
欠陥が生じる（図４中、かかる結晶欠陥を模式的に符号
１ａで示す）。この結晶欠陥は、リークの発生をもたら
す。
【０００４】一方近年、基板上に高融点金属シリサイド
膜を形成する技術が注目されている。特に、ＬＳＩ等の
高集積化に伴い、ソース／ドレイン領域の寄生抵抗やコ
ンタクト抵抗を低減させる方法の一つとしてゲート電極
及びソース／ドレイン領域上に高融点金属を堆積させ、
熱処理等により下地ゲート電極及びソース／ドレイン領
域部のＳｉと高融点金属を反応させ、自己整合的にゲー
ト電極及びソース／ドレイン領域上に高融点金属シリサ
イドを成長させるサリサイド（SALICIDE:Self-Aligned
Silicide) 技術が注目されており、中でもチタンシリサ
イド（ＴｉＳｉ2 ）が高融点金属シリサイド中、最も低
い抵抗率（１５μΩ-cm)を有し、自然酸化膜を還元する
能力があるため、チタンシリサイドを利用したチタンサ
リサイド技術が注目されている。しかしこの高融点金属
シリサイド形成技術を適用すると、上記した問題は、一
層重要になる。
膜を形成する技術が注目されている。特に、ＬＳＩ等の
高集積化に伴い、ソース／ドレイン領域の寄生抵抗やコ
ンタクト抵抗を低減させる方法の一つとしてゲート電極
及びソース／ドレイン領域上に高融点金属を堆積させ、
熱処理等により下地ゲート電極及びソース／ドレイン領
域部のＳｉと高融点金属を反応させ、自己整合的にゲー
ト電極及びソース／ドレイン領域上に高融点金属シリサ
イドを成長させるサリサイド（SALICIDE:Self-Aligned
Silicide) 技術が注目されており、中でもチタンシリサ
イド（ＴｉＳｉ2 ）が高融点金属シリサイド中、最も低
い抵抗率（１５μΩ-cm)を有し、自然酸化膜を還元する
能力があるため、チタンシリサイドを利用したチタンサ
リサイド技術が注目されている。しかしこの高融点金属
シリサイド形成技術を適用すると、上記した問題は、一
層重要になる。
【０００５】即ち、図４に示すように基板１上にチタン
シリサイド等の高融点金属シリサイド４を形成すると、
このシリサイドを作ることによってもストレスが発生
し、このときのストレスによって上述した基板１の結晶
欠陥１ａの発生が更に助長される。
シリサイド等の高融点金属シリサイド４を形成すると、
このシリサイドを作ることによってもストレスが発生
し、このときのストレスによって上述した基板１の結晶
欠陥１ａの発生が更に助長される。
【０００６】また、次のような背景もある。ＬＳＩの高
集積化に伴い、拡散層の接合深さはより浅くなる傾向に
ある。上記チタンサリサイド技術に代表される高融点金
属シリサイド形成技術では、一般に、チタン等と下地ソ
ース／ドレイン拡散層領域のＳｉとの固相反応にてチタ
ンシリサイドを形成するため、拡散層が浅い場合、高融
点金属シリサイド（チタンシリサイド等）の成長が、よ
りソース／ドレイン拡散層とＳｉ基板間の接合に近づい
ていく。この結果、高融点金属シリサイド成長時のスト
レス変化により、この接合部分近傍のＳｉ基板１に結晶
欠陥が入り、よって図４の符号１ａで示す部分に欠陥が
集中し、この接合部分にてリーク電流が増大する欠点が
ある（これについては、プレスジャーナル社Semiconduc
tor World ’91年12月号の 204頁を参照）。
集積化に伴い、拡散層の接合深さはより浅くなる傾向に
ある。上記チタンサリサイド技術に代表される高融点金
属シリサイド形成技術では、一般に、チタン等と下地ソ
ース／ドレイン拡散層領域のＳｉとの固相反応にてチタ
ンシリサイドを形成するため、拡散層が浅い場合、高融
点金属シリサイド（チタンシリサイド等）の成長が、よ
りソース／ドレイン拡散層とＳｉ基板間の接合に近づい
ていく。この結果、高融点金属シリサイド成長時のスト
レス変化により、この接合部分近傍のＳｉ基板１に結晶
欠陥が入り、よって図４の符号１ａで示す部分に欠陥が
集中し、この接合部分にてリーク電流が増大する欠点が
ある（これについては、プレスジャーナル社Semiconduc
tor World ’91年12月号の 204頁を参照）。
【０００７】なお、上記ストレス変化は、チタンシリサ
イドについて言えば、その成長時に６００〜７００℃の
熱処理によりチタンシリサイド結晶が準安定なＣ４９構
造から安定なＣ５４構造に相変化するときに生ずるスト
レス変化である（’91春季応物学会予稿集 727頁参
照）。
イドについて言えば、その成長時に６００〜７００℃の
熱処理によりチタンシリサイド結晶が準安定なＣ４９構
造から安定なＣ５４構造に相変化するときに生ずるスト
レス変化である（’91春季応物学会予稿集 727頁参
照）。
【０００８】問題となる上記結晶欠陥に基づくリーク電
流は、上述したように、もともとＳｉ基板中に結晶欠陥
が多く、かつチタンシリサイド等の成長が拡散層と基板
間接合に最も近づき易い絶縁領域、即ち素子分離領域
（ＬＯＣＯＳ）やＬＤＤサイドウォール等の絶縁領域の
周辺部にて発生しやすい。
流は、上述したように、もともとＳｉ基板中に結晶欠陥
が多く、かつチタンシリサイド等の成長が拡散層と基板
間接合に最も近づき易い絶縁領域、即ち素子分離領域
（ＬＯＣＯＳ）やＬＤＤサイドウォール等の絶縁領域の
周辺部にて発生しやすい。
【０００９】
【発明の目的】本発明は上記問題点を解決し、基板上に
絶縁領域を有するとともに、基板上に高融点金属シリサ
イドを形成した半導体装置について、基板の結晶欠陥発
生を低減し、これが原因となるリーク電流等の低減をは
かることができる半導体装置の構造を提供し、またその
製造方法を提供することを目的とする。
絶縁領域を有するとともに、基板上に高融点金属シリサ
イドを形成した半導体装置について、基板の結晶欠陥発
生を低減し、これが原因となるリーク電流等の低減をは
かることができる半導体装置の構造を提供し、またその
製造方法を提供することを目的とする。
【００１０】
【問題点を解決するための手段】本発明の請求項１の発
明は、基板上に絶縁領域を有するとともに、基板上に高
融点金属シリサイドを形成した半導体装置において、前
記高融点金属シリサイドは、前記絶縁領域の少なくとも
いずれかと離間して形成されることを特徴とする半導体
装置であって、これにより上記目的を達成するものであ
る。
明は、基板上に絶縁領域を有するとともに、基板上に高
融点金属シリサイドを形成した半導体装置において、前
記高融点金属シリサイドは、前記絶縁領域の少なくとも
いずれかと離間して形成されることを特徴とする半導体
装置であって、これにより上記目的を達成するものであ
る。
【００１１】本発明の請求項２の発明は、基板上に絶縁
領域を有するとともに、基板上に高融点金属シリサイド
を形成した半導体装置の製造方法において、絶縁領域の
少なくともいずれかの周辺にシリサイド形成阻止部を形
成し、その後高融点金属シリサイドを形成することを特
徴とする半導体装置の製造方法であって、これにより上
記目的を達成するものである。
領域を有するとともに、基板上に高融点金属シリサイド
を形成した半導体装置の製造方法において、絶縁領域の
少なくともいずれかの周辺にシリサイド形成阻止部を形
成し、その後高融点金属シリサイドを形成することを特
徴とする半導体装置の製造方法であって、これにより上
記目的を達成するものである。
【００１２】本発明の請求項３の発明は、前記高融点金
属シリサイドは、基板上に形成したシリコン化合物膜上
に金属膜を形成して処理することにより形成することを
特徴とする請求項２に記載の半導体装置の製造方法であ
って、これにより上記目的を達成するものである。
属シリサイドは、基板上に形成したシリコン化合物膜上
に金属膜を形成して処理することにより形成することを
特徴とする請求項２に記載の半導体装置の製造方法であ
って、これにより上記目的を達成するものである。
【００１３】本発明は、例えばサリサイドプロセスにお
いて、シリサイドの成長が拡散層／基板間接合に近づき
易くかつもともと基板に欠陥の多い絶縁領域部分である
素子分離領域やＬＤＤサイドウォール周辺部を、窒化シ
リコン（ＳｉＮ）膜を形成してシリサイド形成阻止部と
してこれにて保護した後、シリサイドを成長させる態様
で実施することができる。
いて、シリサイドの成長が拡散層／基板間接合に近づき
易くかつもともと基板に欠陥の多い絶縁領域部分である
素子分離領域やＬＤＤサイドウォール周辺部を、窒化シ
リコン（ＳｉＮ）膜を形成してシリサイド形成阻止部と
してこれにて保護した後、シリサイドを成長させる態様
で実施することができる。
【００１４】シリサイド膜としては、チタンシリサイド
（ＴｉＳｉ2 ）、コバルトシリサイド（ＣｏＳｉ2 ）、
ニッケルシリサイド（ＮｉＳｉ2 ）、タングステンシリ
サイド（ＷＳｉ2 ）、モリブデンシリサイド（ＭｏＳｉ
2 ）、白金シリサイド（ＰｔＳｉ2 ）等を形成すること
ができる。
（ＴｉＳｉ2 ）、コバルトシリサイド（ＣｏＳｉ2 ）、
ニッケルシリサイド（ＮｉＳｉ2 ）、タングステンシリ
サイド（ＷＳｉ2 ）、モリブデンシリサイド（ＭｏＳｉ
2 ）、白金シリサイド（ＰｔＳｉ2 ）等を形成すること
ができる。
【００１５】本発明の構成について、後記詳述する本発
明の一実施例を示す図１の例示を参照して説明すると、
次のとおりである。
明の一実施例を示す図１の例示を参照して説明すると、
次のとおりである。
【００１６】本発明の半導体装置は、図１（ｈ）に例示
のように、基板１上に絶縁領域２，32（図示例におい
て、２は素子分離領域であるＬＯＣＯＳ、32はＬＤＤ形
成用のサイドウォール）を有するとともに、基板１上に
高融点金属シリサイド４（図示例ではＴｉＳｉ2 ）を形
成した半導体装置であって、高融点金属シリサイド４
は、絶縁領域２，32の少なくともいずれかと、図示例で
は絶縁領域２，32の内絶縁領域２と離間して（即ち図の
Ｌだけ距離をおいて）形成されるものである。
のように、基板１上に絶縁領域２，32（図示例におい
て、２は素子分離領域であるＬＯＣＯＳ、32はＬＤＤ形
成用のサイドウォール）を有するとともに、基板１上に
高融点金属シリサイド４（図示例ではＴｉＳｉ2 ）を形
成した半導体装置であって、高融点金属シリサイド４
は、絶縁領域２，32の少なくともいずれかと、図示例で
は絶縁領域２，32の内絶縁領域２と離間して（即ち図の
Ｌだけ距離をおいて）形成されるものである。
【００１７】本発明の半導体装置の製造方法は、図１
（ａ）〜（ｈ）に例示するように、絶縁領域２，31，32
の少なくともいずれか（図示例では絶縁領域２）の周辺
にシリサイド化形成阻止部７を形成し（図１（ｂ））、
その後高融点金属シリサイドを形成し（図１（ｆ））、
これにより図１（ｈ）に例示のような基板１上に絶縁領
域２，32を有するとともに、基板１上に高融点金属シリ
サイド４を形成した半導体装置を得るものである。
（ａ）〜（ｈ）に例示するように、絶縁領域２，31，32
の少なくともいずれか（図示例では絶縁領域２）の周辺
にシリサイド化形成阻止部７を形成し（図１（ｂ））、
その後高融点金属シリサイドを形成し（図１（ｆ））、
これにより図１（ｈ）に例示のような基板１上に絶縁領
域２，32を有するとともに、基板１上に高融点金属シリ
サイド４を形成した半導体装置を得るものである。
【００１８】高融点金属シリサイド４は、図１（ｃ）に
例示のように、基板１上に形成したシリコン化合物膜上
81ａ，81ｂ（図示例ではＳｉＯ2 膜）上に、図１（ｄ）
に例示のごとく金属膜82（図示例ではＴｉ膜）を形成し
て処理することにより形成して図１（ｆ）に例示のよう
にすることは、好ましい態様である。
例示のように、基板１上に形成したシリコン化合物膜上
81ａ，81ｂ（図示例ではＳｉＯ2 膜）上に、図１（ｄ）
に例示のごとく金属膜82（図示例ではＴｉ膜）を形成し
て処理することにより形成して図１（ｆ）に例示のよう
にすることは、好ましい態様である。
【００１９】このように、シリコン化合物膜上に金属膜
を形成して金属シリサイド膜を得る技術は、本出願人に
おいて提案をなしたものであり、得られた金属シリサイ
ド膜構造は、ＳＩＴＯＸ（Silicidation Through Oxid
e）構造と称している。これについては、本出願人の特
開平２−１４０８４０号公報や、同２−２６０６３０号
公報、また、ＩＥＤＭ９０（１９９０ ＩＥＥＥ）249
〜252 頁のHirofumi Sumi 他、「New Silicidation Tec
hnology by SITOX（Silicidation Through Oxide）and
Its Impact on Sub-half Micron MOS Devices 」に詳し
い記載がある。
を形成して金属シリサイド膜を得る技術は、本出願人に
おいて提案をなしたものであり、得られた金属シリサイ
ド膜構造は、ＳＩＴＯＸ（Silicidation Through Oxid
e）構造と称している。これについては、本出願人の特
開平２−１４０８４０号公報や、同２−２６０６３０号
公報、また、ＩＥＤＭ９０（１９９０ ＩＥＥＥ）249
〜252 頁のHirofumi Sumi 他、「New Silicidation Tec
hnology by SITOX（Silicidation Through Oxide）and
Its Impact on Sub-half Micron MOS Devices 」に詳し
い記載がある。
【００２０】この場合、シリコン化合物膜を形成するシ
リコン化合物としては、この上に金属膜を形成して金属
シリサイド膜を形成し得るものなら任意であり、例えば
ＳｉＯ2 等のシリコン酸化物膜や、Ｓｉ3 Ｎ4 等の窒化
シリコン膜などを用いることができる。シリコン化合物
膜の膜厚を３０〜３００Åとすると、熱処理等によりシ
リサイド化が容易なので、好ましい。
リコン化合物としては、この上に金属膜を形成して金属
シリサイド膜を形成し得るものなら任意であり、例えば
ＳｉＯ2 等のシリコン酸化物膜や、Ｓｉ3 Ｎ4 等の窒化
シリコン膜などを用いることができる。シリコン化合物
膜の膜厚を３０〜３００Åとすると、熱処理等によりシ
リサイド化が容易なので、好ましい。
【００２１】
【作用】本発明によれば、絶縁部である例えば素子分離
領域やＬＤＤサイドウォール周辺部にシリサイド成長が
延びることが防がれ、シリサイド成長時のストレスによ
り誘起される基板結晶欠陥の発生が低減され、これらが
原因となる拡散層と基板間の接合リーク電流の発生等が
低減される。
領域やＬＤＤサイドウォール周辺部にシリサイド成長が
延びることが防がれ、シリサイド成長時のストレスによ
り誘起される基板結晶欠陥の発生が低減され、これらが
原因となる拡散層と基板間の接合リーク電流の発生等が
低減される。
【００２２】
【実施例】以下本発明の実施例について図面を参照して
説明する。但し当然のことであるが、本発明は実施例に
より限定を受けるものではない。
説明する。但し当然のことであるが、本発明は実施例に
より限定を受けるものではない。
【００２３】実施例１ この実施例は、本発明を、微細化・集積化したＬＳＩに
ついて具体化したものである。本実施例における半導体
装置の製造方法を、図１（ａ）〜（ｈ）に工程順に示
す。
ついて具体化したものである。本実施例における半導体
装置の製造方法を、図１（ａ）〜（ｈ）に工程順に示
す。
【００２４】本実施例はソース／ドレイン領域の寄生抵
抗低減を重視し、シリサイド形成部を多くするため、絶
縁領域の内素子分離領域周辺部のみＳｉＮ膜にて保護し
て、シリサイド形成を阻止したものである。
抗低減を重視し、シリサイド形成部を多くするため、絶
縁領域の内素子分離領域周辺部のみＳｉＮ膜にて保護し
て、シリサイド形成を阻止したものである。
【００２５】本実施例においては、以下に具体的に示す
プロセス（１）〜（８）に従って、実施した。図１を参
照する。
プロセス（１）〜（８）に従って、実施した。図１を参
照する。
【００２６】（１）Ｓｉ基板１上に素子分離領域（ＬＯ
ＣＯＳ）を形成する。これが絶縁領域２に該当する。ま
たポリシリコンにてゲート領域５を形成する。なお51で
ゲート酸化膜を示す。その後、ＬＤＤ形成イオン注入を
行い、ＬＤＤイオン注入領域63，64を形成し、更に酸化
膜を堆積させエッチバックして絶縁領域31，32に該当す
るＬＤＤサイドウォールをゲート領域５の側壁に形成す
る。これにより図１（ａ）の構造を得る。
ＣＯＳ）を形成する。これが絶縁領域２に該当する。ま
たポリシリコンにてゲート領域５を形成する。なお51で
ゲート酸化膜を示す。その後、ＬＤＤ形成イオン注入を
行い、ＬＤＤイオン注入領域63，64を形成し、更に酸化
膜を堆積させエッチバックして絶縁領域31，32に該当す
るＬＤＤサイドウォールをゲート領域５の側壁に形成す
る。これにより図１（ａ）の構造を得る。
【００２７】（２）基板全面にプラズマＣＶＤ−ＳｉＮ
膜を全面成長させた後、レジスト工程により、絶縁領域
２である素子分離領域周囲のみＳｉＮ膜を残し、即ちゲ
ート及びソース／ドレイン領域にてチタンシリサイドを
成長させようとする部分のＳｉＮをエッチングして、図
１（ｂ）に示すように、ＳｉＮ膜によるシリサイド化形
成阻止部７を形成した構造とする。ここで、ＳｉＮのＣ
ＶＤ条件及びエッチング条件は、下記のとおりとした。 （プラズマＣＶＤ−ＳｉＮ膜堆積条件） 温度：４００℃ 圧力：３３０Ｐａ 使用ガス系：ＳｉＨ4 ／ＮＨ3／Ｎ2 ＝２９０／１７３
０／１０００sccm （ＳｉＮエッチング条件） 使用ガス系：ＣＨＦ3 ＝８０ｓｃｃｍ 圧力：６．７Ｐａ
膜を全面成長させた後、レジスト工程により、絶縁領域
２である素子分離領域周囲のみＳｉＮ膜を残し、即ちゲ
ート及びソース／ドレイン領域にてチタンシリサイドを
成長させようとする部分のＳｉＮをエッチングして、図
１（ｂ）に示すように、ＳｉＮ膜によるシリサイド化形
成阻止部７を形成した構造とする。ここで、ＳｉＮのＣ
ＶＤ条件及びエッチング条件は、下記のとおりとした。 （プラズマＣＶＤ−ＳｉＮ膜堆積条件） 温度：４００℃ 圧力：３３０Ｐａ 使用ガス系：ＳｉＨ4 ／ＮＨ3／Ｎ2 ＝２９０／１７３
０／１０００sccm （ＳｉＮエッチング条件） 使用ガス系：ＣＨＦ3 ＝８０ｓｃｃｍ 圧力：６．７Ｐａ
【００２８】（３）次にシリコン化合物膜81ａ、81ｂを
形成する。ここでは、８５０℃のドライ酸化にてゲー
ト、ソース／ドレイン領域にてチタンシリサイドを成長
させようとする部分に５ｎｍの酸化膜（ＳｉＯ2 膜）を
形成して、シリコン化合物膜81ａ、81ｂとした。これに
より図１（ｄ）の構造とした。この工程の酸化条件は次
のとおりである。 酸化条件：Ｏ2 流量＝１０リットル／分、１０分間
形成する。ここでは、８５０℃のドライ酸化にてゲー
ト、ソース／ドレイン領域にてチタンシリサイドを成長
させようとする部分に５ｎｍの酸化膜（ＳｉＯ2 膜）を
形成して、シリコン化合物膜81ａ、81ｂとした。これに
より図１（ｄ）の構造とした。この工程の酸化条件は次
のとおりである。 酸化条件：Ｏ2 流量＝１０リットル／分、１０分間
【００２９】（４）次に高融点金属として、Ｔｉを３０
ｎｍ堆積させる。これにより図１（ｄ）に示すように、
金属膜82（Ｔｉ膜）を形成した構造を得る。Ｔｉの堆積
条件は次のとおりとした。 （Ｔｉ堆積条件） ＲＦバイアス：５０Ｗ ＤＣ：６００Ｗ 圧力：０．４Ｐａ 使用ガス系：Ａｒ＝４０ｓｃｃｍ
ｎｍ堆積させる。これにより図１（ｄ）に示すように、
金属膜82（Ｔｉ膜）を形成した構造を得る。Ｔｉの堆積
条件は次のとおりとした。 （Ｔｉ堆積条件） ＲＦバイアス：５０Ｗ ＤＣ：６００Ｗ 圧力：０．４Ｐａ 使用ガス系：Ａｒ＝４０ｓｃｃｍ
【００３０】（５）その後熱処理し、特に６５０℃で３
０秒間、Ａｒ雰囲気中でアニールするＲＴＡ（Raoid Th
ermal Anneal) を行い、金属膜82をなすＴｉと、下地シ
リコン化合物膜81ａ、81ｂのＳｉとの固相反応にて、Ｔ
ｉＳｉｘ化し、高融点金属シリサイド41′，42′を形成
する。シリコン化合物膜81ａ，81ｂが反応しなかった部
分ではＴｉが未反応で残り、特に、シリサイド形成阻止
部７であるＳｉＮ上では、未反応高融点金属膜82′とし
て未反応Ｔｉが残り、図１（ｅ）のような構造となる。
０秒間、Ａｒ雰囲気中でアニールするＲＴＡ（Raoid Th
ermal Anneal) を行い、金属膜82をなすＴｉと、下地シ
リコン化合物膜81ａ、81ｂのＳｉとの固相反応にて、Ｔ
ｉＳｉｘ化し、高融点金属シリサイド41′，42′を形成
する。シリコン化合物膜81ａ，81ｂが反応しなかった部
分ではＴｉが未反応で残り、特に、シリサイド形成阻止
部７であるＳｉＮ上では、未反応高融点金属膜82′とし
て未反応Ｔｉが残り、図１（ｅ）のような構造となる。
【００３１】（６）残った金属膜82′であるＴｉ、特
に、シリサイド阻止部７であるＳｉＮ膜上の未反応Ｔｉ
をアンモニア過酸化水素混合液にてエッチングした後、
９００℃で３０秒間、窒素雰囲気中にてアニールし、Ｔ
ｉＳｉｘをストイキオメトリ（化学量論的に安定）なＴ
ｉＳｉ2 とし、安定な高融点金属シリサイド41，42を形
成して、図１（ｆ）の構造を得る。
に、シリサイド阻止部７であるＳｉＮ膜上の未反応Ｔｉ
をアンモニア過酸化水素混合液にてエッチングした後、
９００℃で３０秒間、窒素雰囲気中にてアニールし、Ｔ
ｉＳｉｘをストイキオメトリ（化学量論的に安定）なＴ
ｉＳｉ2 とし、安定な高融点金属シリサイド41，42を形
成して、図１（ｆ）の構造を得る。
【００３２】（７）次に、高融点金属シリサイド42であ
るソース／ドレイン領域上のこのＴｉＳｉ2 にＢＦ2 を
ドーズ量１Ｅ１５／ｃｍ2 で、あるいはＡｓをドーズ量
３Ｅ１５／ｃｍ2 でイオン注入する（図１（ｇ））。
るソース／ドレイン領域上のこのＴｉＳｉ2 にＢＦ2 を
ドーズ量１Ｅ１５／ｃｍ2 で、あるいはＡｓをドーズ量
３Ｅ１５／ｃｍ2 でイオン注入する（図１（ｇ））。
【００３３】（８）次に１４０℃に加熱したリン酸（Ｈ
2 ＰＯ3 ）にてシリサイド阻止部７として用いたＳｉＮ
膜をエッチング除去する。その後、１１００℃で１０
秒、窒素雰囲気中にてアニールを行い、高融点金属シリ
サイド（ＴｉＳｉ2 ）中からの下地Ｓｉ基板１へのドー
パントの拡散により、ソース／ドレイン領域を形成す
る。これにより図１（ｈ）の構造の半導体装置が得られ
る。
2 ＰＯ3 ）にてシリサイド阻止部７として用いたＳｉＮ
膜をエッチング除去する。その後、１１００℃で１０
秒、窒素雰囲気中にてアニールを行い、高融点金属シリ
サイド（ＴｉＳｉ2 ）中からの下地Ｓｉ基板１へのドー
パントの拡散により、ソース／ドレイン領域を形成す
る。これにより図１（ｈ）の構造の半導体装置が得られ
る。
【００３４】上記では、シリサイド化阻止部７をなすＰ
−ＳｉＮ層は除去するようにしたが、これはそのまま残
しておいてもよい。
−ＳｉＮ層は除去するようにしたが、これはそのまま残
しておいてもよい。
【００３５】実施例２ 図２（ａ）〜（ｅ）に、実施例２の工程を示す。この実
施例は、絶縁領域２である素子分離領域及び絶縁領域3
1，32であるＬＤＤサイドウォールの両周辺部ともに、
ＳｉＮ膜にて保護し、シリサイド化を阻止したものであ
る。
施例は、絶縁領域２である素子分離領域及び絶縁領域3
1，32であるＬＤＤサイドウォールの両周辺部ともに、
ＳｉＮ膜にて保護し、シリサイド化を阻止したものであ
る。
【００３６】以下に具体的なプロセス（１）〜（４）を
示す。 （１）実施例１と同様、絶縁領域２である素子分離領域
（ＬＯＣＯＳ）、及びポリシリコンにてゲート領域５を
形成した後、ＬＤＤ形成イオン注入を行い、酸化膜を堆
積させ、絶縁領域31，32であるＬＤＤサイドウォールを
形成する。次にソース／ドレインを形成すべき領域にＢ
Ｆ2をドーズ量３Ｅ１５／ｃｍ2で、あるいはＡｓをドー
ズ量３Ｅ１５／ｃｍ2 をイオン注入し、１１００℃、１
０秒、窒素雰囲気中にてアニールを行い、ドーパントを
活性化させ、ソース／ドレイン（Ｓ／Ｄ）領域61，62を
形成する。これにより図２（ａ）の構造とする。
示す。 （１）実施例１と同様、絶縁領域２である素子分離領域
（ＬＯＣＯＳ）、及びポリシリコンにてゲート領域５を
形成した後、ＬＤＤ形成イオン注入を行い、酸化膜を堆
積させ、絶縁領域31，32であるＬＤＤサイドウォールを
形成する。次にソース／ドレインを形成すべき領域にＢ
Ｆ2をドーズ量３Ｅ１５／ｃｍ2で、あるいはＡｓをドー
ズ量３Ｅ１５／ｃｍ2 をイオン注入し、１１００℃、１
０秒、窒素雰囲気中にてアニールを行い、ドーパントを
活性化させ、ソース／ドレイン（Ｓ／Ｄ）領域61，62を
形成する。これにより図２（ａ）の構造とする。
【００３７】（２）基板全面にプラズマＣＶＤ−ＳｉＮ
膜を全面成長させた後、絶縁領域２である素子分離領域
及び絶縁領域31，32であるＬＤＤサイドウォール周囲の
みＳｉＮ膜を残し、即ちゲートの及びソース／ドレイン
（Ｓ／Ｄ）領域にてチタンシリサイドを成長させようと
する部分のＳｉＮをエッチングして、図２（ｂ）に示し
たようにシリサイド化阻止部71，72を形成する。
膜を全面成長させた後、絶縁領域２である素子分離領域
及び絶縁領域31，32であるＬＤＤサイドウォール周囲の
みＳｉＮ膜を残し、即ちゲートの及びソース／ドレイン
（Ｓ／Ｄ）領域にてチタンシリサイドを成長させようと
する部分のＳｉＮをエッチングして、図２（ｂ）に示し
たようにシリサイド化阻止部71，72を形成する。
【００３８】（３）次に実施例１と同じように、８５０
℃のドライ酸化にてゲート、ソース／ドレイン（Ｓ／
Ｄ）領域のチタンシリサイドを成長させようとする部分
に、５ｎｍの酸化膜を形成し、これをシリコン化合物膜
81ａ，81ｂとして、図２（ｃ）の構造とする。
℃のドライ酸化にてゲート、ソース／ドレイン（Ｓ／
Ｄ）領域のチタンシリサイドを成長させようとする部分
に、５ｎｍの酸化膜を形成し、これをシリコン化合物膜
81ａ，81ｂとして、図２（ｃ）の構造とする。
【００３９】（４）次に高融点金属としてＴｉを３０ｎ
ｍ堆積させる。その後、６５０℃、３０秒、Ａｒ雰囲気
中にてアニールするＲＴＡを行い、高融点金属であるＴ
ｉとＳｉの固相反応にて、ＴｉＳｉｘを形成する。実施
例１におけると同様、シリサイド化阻止部７であるＳｉ
Ｎ膜上の未反応Ｔｉをアンモニア過酸化混合液にてエッ
チングした後、９００℃、３０秒、窒素雰囲気中にてア
ニールし、ＴｉＳｉｘをストイキオメトリなＴｉＳｉ2
として、高融点金属シリサイド41，42を形成した図２
（ｄ）の構造とする。
ｍ堆積させる。その後、６５０℃、３０秒、Ａｒ雰囲気
中にてアニールするＲＴＡを行い、高融点金属であるＴ
ｉとＳｉの固相反応にて、ＴｉＳｉｘを形成する。実施
例１におけると同様、シリサイド化阻止部７であるＳｉ
Ｎ膜上の未反応Ｔｉをアンモニア過酸化混合液にてエッ
チングした後、９００℃、３０秒、窒素雰囲気中にてア
ニールし、ＴｉＳｉｘをストイキオメトリなＴｉＳｉ2
として、高融点金属シリサイド41，42を形成した図２
（ｄ）の構造とする。
【００４０】（５）１４０℃に加熱したリン酸（Ｈ2 Ｐ
Ｏ3 ）にて、シリサイド化阻止部７であるＳｉＮ膜をエ
ッチング除去する。これにより図２（ｅ）の構造の半導
体装置が得られる。
Ｏ3 ）にて、シリサイド化阻止部７であるＳｉＮ膜をエ
ッチング除去する。これにより図２（ｅ）の構造の半導
体装置が得られる。
【００４１】具体例として２つの実施例を挙げて説明し
たが、本発明は、上記実施例に限定されるものではな
く、構造、成膜条件等は本発明の範囲を逸脱しない範囲
で適宜選択できる。例えば、Ｔｉのみならず、Ｃｏ、Ｎ
ｉ、Ｗ、Ｍｏ、Ｐｔ等を用いて各金属に応じた条件で実
施して、同様の効果を得ることができた。
たが、本発明は、上記実施例に限定されるものではな
く、構造、成膜条件等は本発明の範囲を逸脱しない範囲
で適宜選択できる。例えば、Ｔｉのみならず、Ｃｏ、Ｎ
ｉ、Ｗ、Ｍｏ、Ｐｔ等を用いて各金属に応じた条件で実
施して、同様の効果を得ることができた。
【００４２】
【発明の効果】本発明によれば、基板上に絶縁領域を有
するとともに、基板上に高融点金属シリサイドを形成し
た半導体装置であって、基板の結晶欠陥発生を低減し、
これが原因となるリーク電流等の低減を実現した半導体
装置を提供でき、また、そのような半導体装置の製造方
法を提供することができる。
するとともに、基板上に高融点金属シリサイドを形成し
た半導体装置であって、基板の結晶欠陥発生を低減し、
これが原因となるリーク電流等の低減を実現した半導体
装置を提供でき、また、そのような半導体装置の製造方
法を提供することができる。
【図１】実施例１の工程を順に断面図で示すものであ
る。
る。
【図２】実施例２の工程を順に断面図で示すものであ
る。
る。
【図３】従来技術を示す断面図である。
【図４】従来技術の問題点を示す断面図である。
１ 基板 ２ 絶縁領域（素子分離領域） 31，32 絶縁領域（ＬＤＤサイドウォール） 41，42 高融点金属シリサイド（ＴｉＳｉ2 ） 61，62 ソース／ドレイン領域 ７，71，72 シリサイド化阻止部 81ａ，81ｂ シリコン化合物膜（ＳｉＯ2 膜） 82 金属膜（Ｔｉ膜） Ｌ 高融点金属シリサイドが絶縁領域から離間して形成
される距離
される距離
Claims (3)
- 【請求項１】基板上に絶縁領域を有するとともに、基板
上に高融点金属シリサイドを形成した半導体装置におい
て、 前記高融点金属シリサイドは、前記絶縁領域の少なくと
もいずれかと離間して形成されることを特徴とする半導
体装置。 - 【請求項２】基板上に絶縁領域を有するとともに、基板
上に高融点金属シリサイドを形成した半導体装置の製造
方法において、 絶縁領域の少なくともいずれかの周辺にシリサイド形成
阻止部を形成し、その後高融点金属シリサイドを形成す
ることを特徴とする半導体装置の製造方法。 - 【請求項３】前記高融点金属シリサイドは、基板上に形
成したシリコン化合物膜上に金属膜を形成して処理する
ことにより形成することを特徴とする請求項２に記載の
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13183492A JPH05304108A (ja) | 1992-04-24 | 1992-04-24 | 半導体装置及び半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13183492A JPH05304108A (ja) | 1992-04-24 | 1992-04-24 | 半導体装置及び半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05304108A true JPH05304108A (ja) | 1993-11-16 |
Family
ID=15067194
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13183492A Pending JPH05304108A (ja) | 1992-04-24 | 1992-04-24 | 半導体装置及び半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05304108A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH098148A (ja) * | 1995-06-15 | 1997-01-10 | Nec Corp | 半導体装置およびその製造方法 |
| JP2002252346A (ja) * | 2001-02-22 | 2002-09-06 | Nec Corp | 半導体装置とその製造方法 |
| KR20040001894A (ko) * | 2002-06-29 | 2004-01-07 | 주식회사 하이닉스반도체 | 실리사이드 블록킹 공정을 이용한 반도체소자의 제조 방법 |
| KR20040008631A (ko) * | 2002-07-19 | 2004-01-31 | 주식회사 하이닉스반도체 | 반도체소자의 제조 방법 |
| KR100511090B1 (ko) * | 1997-12-29 | 2005-12-02 | 매그나칩 반도체 유한회사 | 모스페트트랜지스터의 금속배선 형성방법 |
| JP2007116186A (ja) * | 2006-12-04 | 2007-05-10 | Renesas Technology Corp | 半導体装置及びその製造方法 |
| US7439593B2 (en) | 2003-01-02 | 2008-10-21 | Samsung Electronics Co., Ltd. | Semiconductor device having silicide formed with blocking insulation layer |
| US8017510B2 (en) | 2003-09-19 | 2011-09-13 | Kabushiki Kaisha Toshiba | Semiconductor device including field-effect transistor using salicide (self-aligned silicide) structure and method of fabricating the same |
-
1992
- 1992-04-24 JP JP13183492A patent/JPH05304108A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH098148A (ja) * | 1995-06-15 | 1997-01-10 | Nec Corp | 半導体装置およびその製造方法 |
| KR100511090B1 (ko) * | 1997-12-29 | 2005-12-02 | 매그나칩 반도체 유한회사 | 모스페트트랜지스터의 금속배선 형성방법 |
| JP2002252346A (ja) * | 2001-02-22 | 2002-09-06 | Nec Corp | 半導体装置とその製造方法 |
| KR20040001894A (ko) * | 2002-06-29 | 2004-01-07 | 주식회사 하이닉스반도체 | 실리사이드 블록킹 공정을 이용한 반도체소자의 제조 방법 |
| KR20040008631A (ko) * | 2002-07-19 | 2004-01-31 | 주식회사 하이닉스반도체 | 반도체소자의 제조 방법 |
| US7439593B2 (en) | 2003-01-02 | 2008-10-21 | Samsung Electronics Co., Ltd. | Semiconductor device having silicide formed with blocking insulation layer |
| US7723194B2 (en) | 2003-01-02 | 2010-05-25 | Samsung Electronics Co., Ltd. | Semiconductor device having silicide layers and method of fabricating the same |
| US8017510B2 (en) | 2003-09-19 | 2011-09-13 | Kabushiki Kaisha Toshiba | Semiconductor device including field-effect transistor using salicide (self-aligned silicide) structure and method of fabricating the same |
| JP2007116186A (ja) * | 2006-12-04 | 2007-05-10 | Renesas Technology Corp | 半導体装置及びその製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6562718B1 (en) | Process for forming fully silicided gates | |
| US20050130380A1 (en) | Semiconductor device structures including metal silicide interconnects and dielectric layers at substantially the same fabrication level | |
| KR100196598B1 (ko) | 반도체 장치 제조 방법 | |
| US6190976B1 (en) | Fabrication method of semiconductor device using selective epitaxial growth | |
| JPH0613403A (ja) | Ｍｏｓ集積回路上の自己整列珪化コバルト | |
| JPH07142726A (ja) | 電界効果型トランジスタの製造方法 | |
| KR20040029119A (ko) | 니켈 규화물을 사용하여 개선된 ｋ 값이 높은 유전체 | |
| US6383906B1 (en) | Method of forming junction-leakage free metal salicide in a semiconductor wafer with ultra-low silicon consumption | |
| JPH0969497A (ja) | 半導体装置の製造方法 | |
| JP3009979B2 (ja) | 半導体装置及びその製造方法 | |
| JPH05304108A (ja) | 半導体装置及び半導体装置の製造方法 | |
| JP3492973B2 (ja) | 半導体装置の製造方法 | |
| JP2930042B2 (ja) | 半導体装置の製造方法 | |
| KR100685898B1 (ko) | 반도체 소자의 제조방법 | |
| JP3376158B2 (ja) | 半導体装置の製造方法 | |
| JPH10335265A (ja) | 半導体装置の製造方法 | |
| JPH1126397A (ja) | 半導体装置の製造方法 | |
| KR100588686B1 (ko) | 반도체소자의 실리사이드막 제조방법 | |
| JP3581253B2 (ja) | 半導体装置およびその製造方法 | |
| JPH07183506A (ja) | 半導体装置 | |
| KR100628253B1 (ko) | 반도체 소자의 자기 정렬 실리사이드 형성방법 | |
| JPH05304109A (ja) | 半導体装置の製造方法 | |
| JPH05166752A (ja) | チタンシリサイド層の形成方法 | |
| JPH0661254A (ja) | 半導体装置の製造方法 | |
| KR100276876B1 (ko) | 콘택 식각후 손실된 실리사이드 보상 방법 |