JPH07183506A - 半導体装置 - Google Patents
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- JPH07183506A JPH07183506A JP32357993A JP32357993A JPH07183506A JP H07183506 A JPH07183506 A JP H07183506A JP 32357993 A JP32357993 A JP 32357993A JP 32357993 A JP32357993 A JP 32357993A JP H07183506 A JPH07183506 A JP H07183506A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
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-
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- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
- H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
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Abstract
(57)【要約】
【目的】ゲート電極を構成するチタンシリサイド膜の層
抵抗とサリサイド構造のソース・ドレイン領域を構成す
るチタンシリサイド膜の層抵抗とが、同時に最小となる
構造のトランジスタを提供する。 【構成】ゲート電極１０８は、（１１１）配向性の優位
なＰ型の多結晶シリコン膜１０３ａとＣ５４構造のチタ
ンシリサイド膜１０７ｂａとからなる。（１００）面方
位のＰ型シリコン基板１０１表面に設けられたソース・
ドレイン領域は、Ｐ型ソース・ドレイン拡散層１０５と
Ｃ５４構造のチタンシリサイド膜１０７ｂｂとからな
る。
抵抗とサリサイド構造のソース・ドレイン領域を構成す
るチタンシリサイド膜の層抵抗とが、同時に最小となる
構造のトランジスタを提供する。 【構成】ゲート電極１０８は、（１１１）配向性の優位
なＰ型の多結晶シリコン膜１０３ａとＣ５４構造のチタ
ンシリサイド膜１０７ｂａとからなる。（１００）面方
位のＰ型シリコン基板１０１表面に設けられたソース・
ドレイン領域は、Ｐ型ソース・ドレイン拡散層１０５と
Ｃ５４構造のチタンシリサイド膜１０７ｂｂとからな
る。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
サリサイド（ｓａｌｉｃｉｄｅ；ｓｅｌｆ−ａｌｉｇｎ
ｅｄ ｓｉｌｉｃｉｄｅの略）構造のソース・ドレイン
領域を有するＭＯＳトランジスタに関する。
サリサイド（ｓａｌｉｃｉｄｅ；ｓｅｌｆ−ａｌｉｇｎ
ｅｄ ｓｉｌｉｃｉｄｅの略）構造のソース・ドレイン
領域を有するＭＯＳトランジスタに関する。
【０００２】
【従来の技術】半導体装置では、微細化による集積度の
向上に伴ない、ゲート幅および拡散層幅も縮小される。
ゲート幅および拡散層幅の縮小に伴ない、拡散層の接合
の深さも浅くなること等から、ソース・ドレイン領域等
の抵抗（および層抵抗）が増加して、ＭＯＳトランジス
タを含んだ集積回路装置の回路遅延に大きな影響を及ぼ
している。したがって、サブミクロン設計ルール以降の
微細化技術において、高融点金属シリサイド膜を用いた
低抵抗化技術は、必須の技術として着目されている。特
にチタンを用いたサリサイド構造を有するトランジスタ
は、実デバイスへの適用が重視されつつある。
向上に伴ない、ゲート幅および拡散層幅も縮小される。
ゲート幅および拡散層幅の縮小に伴ない、拡散層の接合
の深さも浅くなること等から、ソース・ドレイン領域等
の抵抗（および層抵抗）が増加して、ＭＯＳトランジス
タを含んだ集積回路装置の回路遅延に大きな影響を及ぼ
している。したがって、サブミクロン設計ルール以降の
微細化技術において、高融点金属シリサイド膜を用いた
低抵抗化技術は、必須の技術として着目されている。特
にチタンを用いたサリサイド構造を有するトランジスタ
は、実デバイスへの適用が重視されつつある。
【０００３】半導体装置の製造工程の断面図である図
８，図９を参照すると、サリサイド構造を有する従来の
ＭＯＳトランジスタは、通常（１００）面方位を有する
単結晶シリコン基板表面に、以下のようにして形成され
ている。
８，図９を参照すると、サリサイド構造を有する従来の
ＭＯＳトランジスタは、通常（１００）面方位を有する
単結晶シリコン基板表面に、以下のようにして形成され
ている。
【０００４】まず、（１００）面方位を有する単結晶の
Ｐ型シリコン基板２０１表面に、ゲート酸化膜２０２が
形成される。減圧気相成長（ＬＰＣＶＤ）法により、ゲ
ート酸化膜２０２表面上に膜厚０．２μｍ程度の多結晶
シリコン膜２３３が堆積される。この多結晶シリコン膜
２３３の成長温度は６００℃程度であり、この温度での
成膜では、多結晶膜として成膜し、（１１０）配向性が
優位な多結晶シリコン膜となっている。この段階での多
結晶シリコン膜２３３のグレインサイズ（結晶粒径）
は、０．５μｍ〜１．０μｍ程度である〔図８
（ａ）〕。
Ｐ型シリコン基板２０１表面に、ゲート酸化膜２０２が
形成される。減圧気相成長（ＬＰＣＶＤ）法により、ゲ
ート酸化膜２０２表面上に膜厚０．２μｍ程度の多結晶
シリコン膜２３３が堆積される。この多結晶シリコン膜
２３３の成長温度は６００℃程度であり、この温度での
成膜では、多結晶膜として成膜し、（１１０）配向性が
優位な多結晶シリコン膜となっている。この段階での多
結晶シリコン膜２３３のグレインサイズ（結晶粒径）
は、０．５μｍ〜１．０μｍ程度である〔図８
（ａ）〕。
【０００５】次に、公知のリソグラフィ技術を用いてこ
の多結晶シリコン膜２３３がパターニングされ、多結晶
シリコン膜２３３ａが形成される。この多結晶シリコン
膜２３３ａをマスクにしてＮ型不純物のイオン注入によ
り、Ｐ型シリコン基板２０１表面に、低濃度のＮ型拡散
層２３５Ａが形成される。その後、ＣＶＤ法により、全
面に膜厚０．２μｍ程度のシリコン酸化膜２３４が堆積
される〔図８（ｂ）〕。
の多結晶シリコン膜２３３がパターニングされ、多結晶
シリコン膜２３３ａが形成される。この多結晶シリコン
膜２３３ａをマスクにしてＮ型不純物のイオン注入によ
り、Ｐ型シリコン基板２０１表面に、低濃度のＮ型拡散
層２３５Ａが形成される。その後、ＣＶＤ法により、全
面に膜厚０．２μｍ程度のシリコン酸化膜２３４が堆積
される〔図８（ｂ）〕。
【０００６】次に、酸化シリコン膜２３４に対して異方
性プラズマエッチングが行なわれ、多結晶シリコン膜２
３３ａの側壁にのみに、この酸化シリコン膜からなるス
ペーサ２３４ａが残置される。スペーサ２３４ａおよび
多結晶シリコン膜２３３ａをマスクにしてＮ型不純物の
イオン注入，ランプアニールが行なわれ、Ｐ型シリコン
基板２０１表面（Ｎ型拡散層２３５Ａ表面）に、高濃度
のＮ型拡散層２３５Ｂが形成される。これらＮ型拡散層
２３５ＡおよびＮ型拡散層２３５Ｂにより、ＬＤＤ型の
Ｎ型ソース・ドレイン拡散層２３５が構成される。な
お、この段階での多結晶シリコン膜２３３ａは高濃度の
Ｎ型であるが、成膜段階での多結晶シリコン膜２３３を
予じめＮ型にしておいてもよい〔図８（ｃ）〕。弗酸等
により表面が洗浄された後、スパッタリングにより、所
望の膜厚のチタン膜２３６が全面に堆積される〔図８
（ｄ）〕。
性プラズマエッチングが行なわれ、多結晶シリコン膜２
３３ａの側壁にのみに、この酸化シリコン膜からなるス
ペーサ２３４ａが残置される。スペーサ２３４ａおよび
多結晶シリコン膜２３３ａをマスクにしてＮ型不純物の
イオン注入，ランプアニールが行なわれ、Ｐ型シリコン
基板２０１表面（Ｎ型拡散層２３５Ａ表面）に、高濃度
のＮ型拡散層２３５Ｂが形成される。これらＮ型拡散層
２３５ＡおよびＮ型拡散層２３５Ｂにより、ＬＤＤ型の
Ｎ型ソース・ドレイン拡散層２３５が構成される。な
お、この段階での多結晶シリコン膜２３３ａは高濃度の
Ｎ型であるが、成膜段階での多結晶シリコン膜２３３を
予じめＮ型にしておいてもよい〔図８（ｃ）〕。弗酸等
により表面が洗浄された後、スパッタリングにより、所
望の膜厚のチタン膜２３６が全面に堆積される〔図８
（ｄ）〕。
【０００７】続いて、不活性雰囲気もしくは真空中で、
シリサイド化反応のための第１の熱処理が行なわれ、Ｎ
型ソース・ドレイン拡散層２３５表面上および多結晶シ
リコン膜２３３ａ表面上にチタンシリサイド膜２３７ａ
が形成される。このチタンシリサイド膜２３７ａの結晶
粒の結晶構造はＣ４９構造である。この第１の熱処理
は、７００℃，１秒間程度である。これより高い温度で
は、シリコンとチタンとの相互拡散が激しくなり、
「層」としてのチタンシリサイド膜の形成が困難になる
〔図９（ａ）〕。
シリサイド化反応のための第１の熱処理が行なわれ、Ｎ
型ソース・ドレイン拡散層２３５表面上および多結晶シ
リコン膜２３３ａ表面上にチタンシリサイド膜２３７ａ
が形成される。このチタンシリサイド膜２３７ａの結晶
粒の結晶構造はＣ４９構造である。この第１の熱処理
は、７００℃，１秒間程度である。これより高い温度で
は、シリコンとチタンとの相互拡散が激しくなり、
「層」としてのチタンシリサイド膜の形成が困難になる
〔図９（ａ）〕。
【０００８】次に、水酸化アンモニア（ＮＨ4 ＯＨ）と
過酸化水素（Ｈ2 Ｏ2 ）との混合水溶液により、未反応
のチタン膜２３６が除去される〔図９（ｂ）〕。続い
て、８００℃〜９００℃のランプアニールによる第２の
熱処理が行なわれ、多結晶シリコン膜２３３ａ表面上の
チタンシリサイド膜２３７ａおよびＮ型ソース・ドレイ
ン拡散層２３５表面上のチタンシリサイド膜２３７ａ
は、それぞれチタンシリサイド膜２３７ｂａおよびチタ
ンシリサイド膜２３７ｂｂに変換される。これにより、
Ｎ型の多結晶シリコン膜２３３ａおよびチタンシリサイ
ド膜２３７ｂａからなるゲート電極２３８と、Ｎ型ソー
ス・ドレイン拡散層２３５およびチタンシリサイド膜２
３７ｂｂからなるソース・ドレイン領域２３９とが得ら
れ、サリサイド構造を有するＮチャネル型のＭＯＳトラ
ンジスタが形成される。これらチタンシリサイド膜２３
７ｂａ，２３７ｂｂの結晶粒の結晶構造はＣ５４構造で
あり、チタンシリサイド膜２３７ｂａ，２３７ｂｂの膜
厚は３０ｎｍ〜３５ｎｍ程度である〔図９（ｃ）〕。
過酸化水素（Ｈ2 Ｏ2 ）との混合水溶液により、未反応
のチタン膜２３６が除去される〔図９（ｂ）〕。続い
て、８００℃〜９００℃のランプアニールによる第２の
熱処理が行なわれ、多結晶シリコン膜２３３ａ表面上の
チタンシリサイド膜２３７ａおよびＮ型ソース・ドレイ
ン拡散層２３５表面上のチタンシリサイド膜２３７ａ
は、それぞれチタンシリサイド膜２３７ｂａおよびチタ
ンシリサイド膜２３７ｂｂに変換される。これにより、
Ｎ型の多結晶シリコン膜２３３ａおよびチタンシリサイ
ド膜２３７ｂａからなるゲート電極２３８と、Ｎ型ソー
ス・ドレイン拡散層２３５およびチタンシリサイド膜２
３７ｂｂからなるソース・ドレイン領域２３９とが得ら
れ、サリサイド構造を有するＮチャネル型のＭＯＳトラ
ンジスタが形成される。これらチタンシリサイド膜２３
７ｂａ，２３７ｂｂの結晶粒の結晶構造はＣ５４構造で
あり、チタンシリサイド膜２３７ｂａ，２３７ｂｂの膜
厚は３０ｎｍ〜３５ｎｍ程度である〔図９（ｃ）〕。
【０００９】
【発明が解決しようとする課題】上記のサリサイド構造
を有するＭＯＳトランジスタには、チタンシリサイド膜
２３７ｂａとチタンシリサイド膜２３７ｂｂとの物性が
異なることに原因した問題点がある。
を有するＭＯＳトランジスタには、チタンシリサイド膜
２３７ｂａとチタンシリサイド膜２３７ｂｂとの物性が
異なることに原因した問題点がある。
【００１０】この物性の相違は、これらチタンシリサイ
ド膜２３７ｂａ，２３７ｂｂの下地をなすシリコンの結
晶構造の違い（（１１０）配向性優位のＮ型の多結晶シ
リコン膜２３３ａ，（１００）面方位を有する単結晶の
Ｐ型シリコン基板２０１表面に設けられたＮ型ソース・
ドレイン拡散層２３５）に起因する。第１の熱処理によ
るシリサイド化反応により準安定相で高抵抗相（比抵
抗：２×１０-4Ω・ｃｍ）であるＣ４９構造となったチ
タンシリサイド膜は、相転移温度以上の温度での第２の
熱処理により安定相で低抵抗相（比抵抗：１．５×１０
-5Ω・ｃｍ）であるＣ５４構造に変換する。薄膜内での
相転移温度は、単結晶内での相転移温度より低く、か
つ、（ガラス転移温度のように）幅を持っている。チタ
ンシリサイド膜を例にとると、薄膜における相転移温度
は、下地シリコンの不純物濃度，不純物の種類，相転移
前のシリサイドの粒径，シリサイド膜厚，シリサイド膜
の幅等がパラメータとなるが、下地シリコンの結晶構造
に大きく依存する。
ド膜２３７ｂａ，２３７ｂｂの下地をなすシリコンの結
晶構造の違い（（１１０）配向性優位のＮ型の多結晶シ
リコン膜２３３ａ，（１００）面方位を有する単結晶の
Ｐ型シリコン基板２０１表面に設けられたＮ型ソース・
ドレイン拡散層２３５）に起因する。第１の熱処理によ
るシリサイド化反応により準安定相で高抵抗相（比抵
抗：２×１０-4Ω・ｃｍ）であるＣ４９構造となったチ
タンシリサイド膜は、相転移温度以上の温度での第２の
熱処理により安定相で低抵抗相（比抵抗：１．５×１０
-5Ω・ｃｍ）であるＣ５４構造に変換する。薄膜内での
相転移温度は、単結晶内での相転移温度より低く、か
つ、（ガラス転移温度のように）幅を持っている。チタ
ンシリサイド膜を例にとると、薄膜における相転移温度
は、下地シリコンの不純物濃度，不純物の種類，相転移
前のシリサイドの粒径，シリサイド膜厚，シリサイド膜
の幅等がパラメータとなるが、下地シリコンの結晶構造
に大きく依存する。
【００１１】第２の熱処理の温度に対するチタンシリサ
イド膜（膜厚は３０ｎｍ〜３５ｎｍ程度）の層抵抗の依
存性を示すグラブである図１０を参照すると、上記ＭＯ
Ｓトランジスタにおけるチタンシリサイド膜２３７ａの
相転移は、多結晶シリコン膜２３３ａ上では７５０℃程
度から開始され、チタンシリサイド膜２３７ｂａ（ゲー
ト電極２３８の一部を構成）が形成されはじめる。一
方、シリコン基板２０１上では、チタンシリサイド膜２
３７ａの相転移は、８００℃程度から開始され、チタン
シリサイド膜２３７ｂｂ（ソース・ドレイン領域２３９
の一部を構成）が形成されはじめる。すなわち、多結晶
シリコン膜２３３ａ上で方が、低温で相転移が開始す
る。この差は、多結晶シリコン膜の方がシリコンが拡散
しやすいためである。それぞれこれら以上の温度の上昇
に伴ない、それぞれ層抵抗が一旦低下し、再び上昇す
る。チタンシリサイド膜２３７ｂａ，２３７ｂｂの層抵
抗が極小となる温度は、それぞれ約８５０℃，約９００
℃である。Ｃ５４構造のチタンシリサイド膜２３７ｂ
ａ，２３７ｂｂでは、温度の上昇に伴ない、結晶粒が流
動化しやすくなり、これに伴ない結晶粒の凝集が活発に
なる。結晶粒の凝集とともに、粒界（グレイン・バウン
ダリ）ではシリコンの固相エピタキシャル成長が生じ
る。これらの結果、チタンシリサイド膜２３７ｂａ，２
３７ｂｂの均一性は徐々に失なわれ、固相エピタキシャ
ル成長したシリコンの顕在化とともに層抵抗が増大し、
さらには断線に至る。上記約８５０℃，約９００℃より
高い温度では、それぞれこの凝集が支配的となる。
イド膜（膜厚は３０ｎｍ〜３５ｎｍ程度）の層抵抗の依
存性を示すグラブである図１０を参照すると、上記ＭＯ
Ｓトランジスタにおけるチタンシリサイド膜２３７ａの
相転移は、多結晶シリコン膜２３３ａ上では７５０℃程
度から開始され、チタンシリサイド膜２３７ｂａ（ゲー
ト電極２３８の一部を構成）が形成されはじめる。一
方、シリコン基板２０１上では、チタンシリサイド膜２
３７ａの相転移は、８００℃程度から開始され、チタン
シリサイド膜２３７ｂｂ（ソース・ドレイン領域２３９
の一部を構成）が形成されはじめる。すなわち、多結晶
シリコン膜２３３ａ上で方が、低温で相転移が開始す
る。この差は、多結晶シリコン膜の方がシリコンが拡散
しやすいためである。それぞれこれら以上の温度の上昇
に伴ない、それぞれ層抵抗が一旦低下し、再び上昇す
る。チタンシリサイド膜２３７ｂａ，２３７ｂｂの層抵
抗が極小となる温度は、それぞれ約８５０℃，約９００
℃である。Ｃ５４構造のチタンシリサイド膜２３７ｂ
ａ，２３７ｂｂでは、温度の上昇に伴ない、結晶粒が流
動化しやすくなり、これに伴ない結晶粒の凝集が活発に
なる。結晶粒の凝集とともに、粒界（グレイン・バウン
ダリ）ではシリコンの固相エピタキシャル成長が生じ
る。これらの結果、チタンシリサイド膜２３７ｂａ，２
３７ｂｂの均一性は徐々に失なわれ、固相エピタキシャ
ル成長したシリコンの顕在化とともに層抵抗が増大し、
さらには断線に至る。上記約８５０℃，約９００℃より
高い温度では、それぞれこの凝集が支配的となる。
【００１２】図１０からも明らかなように、従来のサリ
サイド構造を有するＭＯＳトランジスタでは、ゲート電
極を構成する多結晶シリコン膜の結晶粒とソース・ドレ
イン拡散層が設けられるシリコン基板との結晶構造の違
いにより、チタンシリサイド膜２３７ｂａ，２３７ｂｂ
の層抵抗を同時に極小値である状態にすることは不可能
である。そのため、どちから一方の層抵抗が犠牲となる
状態でＭＯＳトランジスタが構成されることになり、こ
のようなＭＯＳトランジスタンを含んでなる集積回路で
の回路遅延の低減が困難になる。
サイド構造を有するＭＯＳトランジスタでは、ゲート電
極を構成する多結晶シリコン膜の結晶粒とソース・ドレ
イン拡散層が設けられるシリコン基板との結晶構造の違
いにより、チタンシリサイド膜２３７ｂａ，２３７ｂｂ
の層抵抗を同時に極小値である状態にすることは不可能
である。そのため、どちから一方の層抵抗が犠牲となる
状態でＭＯＳトランジスタが構成されることになり、こ
のようなＭＯＳトランジスタンを含んでなる集積回路で
の回路遅延の低減が困難になる。
【００１３】
【課題を解決するための手段】本発明の第１の態様の半
導体装置は、一導電型の単結晶シリコン基板と、上記単
結晶シリコン基板表面に設けられたゲート絶縁膜と、上
記ゲート絶縁膜表面上に設けられた（１１１）配向性の
優位な多結晶シリコン膜と、この多結晶シリコン膜の表
面上に設けられたチタンシリサイド膜とからなるゲート
電極と、上記ゲート電極の側壁に設けられた絶縁膜から
なるスペーサと、上記単結晶シリコン基板表面に設けら
れた逆導電型のソース・ドレイン拡散層と、このソース
・ドレイン拡散層の上面に設けられたチタンシリサイド
膜とからなるソース・ドレイン領域とを有する。
導体装置は、一導電型の単結晶シリコン基板と、上記単
結晶シリコン基板表面に設けられたゲート絶縁膜と、上
記ゲート絶縁膜表面上に設けられた（１１１）配向性の
優位な多結晶シリコン膜と、この多結晶シリコン膜の表
面上に設けられたチタンシリサイド膜とからなるゲート
電極と、上記ゲート電極の側壁に設けられた絶縁膜から
なるスペーサと、上記単結晶シリコン基板表面に設けら
れた逆導電型のソース・ドレイン拡散層と、このソース
・ドレイン拡散層の上面に設けられたチタンシリサイド
膜とからなるソース・ドレイン領域とを有する。
【００１４】本発明の第２の態様の半導体装置は、層間
絶縁膜を介して単結晶シリコン基板上に設けられた（１
１１）配向性の優位な一導電型の第１の多結晶シリコン
膜と、上記第１の多結晶シリコン膜表面に設けられたゲ
ート絶縁膜と、上記ゲート絶縁膜表面上に設けられた
（１１１）配向性の優位な第２の多結晶シリコン膜と、
この第２の多結晶シリコン膜の表面上に設けられたチタ
ンシリサイド膜とからなるゲート電極と、上記ゲート電
極の側壁に設けられた絶縁膜からなるスペーサと、上記
第１の多結晶シリコン膜表面に設けられた逆導電型のソ
ース・ドレイン拡散層と、このソース・ドレイン拡散層
の上面に設けられたチタンシリサイド膜とからなるソー
ス・ドレイン領域とを有する。
絶縁膜を介して単結晶シリコン基板上に設けられた（１
１１）配向性の優位な一導電型の第１の多結晶シリコン
膜と、上記第１の多結晶シリコン膜表面に設けられたゲ
ート絶縁膜と、上記ゲート絶縁膜表面上に設けられた
（１１１）配向性の優位な第２の多結晶シリコン膜と、
この第２の多結晶シリコン膜の表面上に設けられたチタ
ンシリサイド膜とからなるゲート電極と、上記ゲート電
極の側壁に設けられた絶縁膜からなるスペーサと、上記
第１の多結晶シリコン膜表面に設けられた逆導電型のソ
ース・ドレイン拡散層と、このソース・ドレイン拡散層
の上面に設けられたチタンシリサイド膜とからなるソー
ス・ドレイン領域とを有する。
【００１５】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１６】半導体装置の断面図である図１を参照する
と、本発明の第１の実施例は、以下のように構成されて
いる。
と、本発明の第１の実施例は、以下のように構成されて
いる。
【００１７】（１００）面方位を有する単結晶のＰ型シ
リコン基板１０１表面には、ゲート酸化膜１０２が設け
られている。ゲート酸化膜１０２表面上には、（１１
１）配向性の優位なＮ型の多結晶シリコン膜１０３ａ，
およびこの多結晶シリコン膜１０３ａ表面上に設けられ
たチタンシリサイド膜１０７ｂａからなるゲート電極１
０８が設けられている。ゲート電極１０８の側壁は、シ
リコン酸化膜からなるスペーサ１０４ａにより覆われて
いる。Ｐ型シリコン基板１０１表面には、ＬＤＤ型のＮ
型ソース・ドレイン拡散層１０５，およびこのＮ型ソー
ス・ドレイン拡散層１０５の上面に設けられたチタンシ
リサイド膜１０７ｂｂからなるソース・ドレイン領域１
０９が設けられている。チタンシリサイド膜１０７ｂ
ａ，１０７ｂｂのグレイン（結晶粒）の結晶構造は、そ
れぞれＣ５４構造である。本実施例の半導体装置の（作
用および）効果は、後述する。
リコン基板１０１表面には、ゲート酸化膜１０２が設け
られている。ゲート酸化膜１０２表面上には、（１１
１）配向性の優位なＮ型の多結晶シリコン膜１０３ａ，
およびこの多結晶シリコン膜１０３ａ表面上に設けられ
たチタンシリサイド膜１０７ｂａからなるゲート電極１
０８が設けられている。ゲート電極１０８の側壁は、シ
リコン酸化膜からなるスペーサ１０４ａにより覆われて
いる。Ｐ型シリコン基板１０１表面には、ＬＤＤ型のＮ
型ソース・ドレイン拡散層１０５，およびこのＮ型ソー
ス・ドレイン拡散層１０５の上面に設けられたチタンシ
リサイド膜１０７ｂｂからなるソース・ドレイン領域１
０９が設けられている。チタンシリサイド膜１０７ｂ
ａ，１０７ｂｂのグレイン（結晶粒）の結晶構造は、そ
れぞれＣ５４構造である。本実施例の半導体装置の（作
用および）効果は、後述する。
【００１８】半導体装置の製造工程の断面図である図
２，図３と、図１とを参照すると、上記第１の実施例
は、以下のように作成される。
２，図３と、図１とを参照すると、上記第１の実施例
は、以下のように作成される。
【００１９】まず、（１００）面方位を有する単結晶の
Ｐ型シリコン基板１０１表面に、ゲート酸化膜１０２が
形成される。ＬＰＣＶＤ法により、ゲート酸化膜１０２
表面上に膜厚０．２μｍ程度の非晶質シリコン膜（図示
せず）が堆積される。この非晶質シリコン膜の成長条件
は、次のようになっている。５００℃程度の成長温度，
圧力３０Ｐａ程度のもとで、流量４５０ｓｃｃｍのジシ
ラン（Ｓｉ2 Ｈ6 ），流量１００ｓｃｃｍの水素
（Ｈ2 ）ガスにより、４０分程度の成長が行なわれる。
続いて、上記非晶質シリコン膜が６００℃程度で熱処理
され、（１１１）配向性の優位な多結晶シリコン膜１０
３が形成される〔図２（ａ）〕。
Ｐ型シリコン基板１０１表面に、ゲート酸化膜１０２が
形成される。ＬＰＣＶＤ法により、ゲート酸化膜１０２
表面上に膜厚０．２μｍ程度の非晶質シリコン膜（図示
せず）が堆積される。この非晶質シリコン膜の成長条件
は、次のようになっている。５００℃程度の成長温度，
圧力３０Ｐａ程度のもとで、流量４５０ｓｃｃｍのジシ
ラン（Ｓｉ2 Ｈ6 ），流量１００ｓｃｃｍの水素
（Ｈ2 ）ガスにより、４０分程度の成長が行なわれる。
続いて、上記非晶質シリコン膜が６００℃程度で熱処理
され、（１１１）配向性の優位な多結晶シリコン膜１０
３が形成される〔図２（ａ）〕。
【００２０】次に、公知のリソグラフィ技術を用いてこ
の多結晶シリコン膜１０３がパターニングされ、多結晶
シリコン膜１０３ａが形成される。この多結晶シリコン
膜１０３ａをマスクにして例えば燐等のＮ型不純物のイ
オン注入により、Ｐ型シリコン基板１０１表面に、低濃
度のＮ型拡散層１０５Ａが形成される。その後、ＣＶＤ
法により、全面に膜厚０．２μｍ程度のシリコン酸化膜
１０４が堆積される〔図２（ｂ）〕。
の多結晶シリコン膜１０３がパターニングされ、多結晶
シリコン膜１０３ａが形成される。この多結晶シリコン
膜１０３ａをマスクにして例えば燐等のＮ型不純物のイ
オン注入により、Ｐ型シリコン基板１０１表面に、低濃
度のＮ型拡散層１０５Ａが形成される。その後、ＣＶＤ
法により、全面に膜厚０．２μｍ程度のシリコン酸化膜
１０４が堆積される〔図２（ｂ）〕。
【００２１】次に、酸化シリコン膜１０４に対して異方
性プラズマエッチングが行なわれ、多結晶シリコン膜１
０３ａの側壁にのみに、この酸化シリコン膜からなるス
ペーサ１０４ａが残置される。スペーサ１０４ａおよび
多結晶シリコン膜１０３ａをマスクにして例えば砒素等
のＮ型不純物のイオン注入，ランプアニールが行なわ
れ、Ｐ型シリコン基板１０１表面（Ｎ型拡散層１０５Ａ
表面）に、高濃度のＮ型拡散層１０５Ｂが形成される。
これらＮ型拡散層１０５ＡおよびＮ型拡散層１０５Ｂに
より、ＬＤＤ型のＮ型ソース・ドレイン拡散層１０５が
構成される。なお、この段階での多結晶シリコン膜１０
３ａは高濃度のＮ型であるが、成膜段階での非晶質シリ
コン膜を予じめＮ型にしておいてもよい〔図２
（ｃ）〕。
性プラズマエッチングが行なわれ、多結晶シリコン膜１
０３ａの側壁にのみに、この酸化シリコン膜からなるス
ペーサ１０４ａが残置される。スペーサ１０４ａおよび
多結晶シリコン膜１０３ａをマスクにして例えば砒素等
のＮ型不純物のイオン注入，ランプアニールが行なわ
れ、Ｐ型シリコン基板１０１表面（Ｎ型拡散層１０５Ａ
表面）に、高濃度のＮ型拡散層１０５Ｂが形成される。
これらＮ型拡散層１０５ＡおよびＮ型拡散層１０５Ｂに
より、ＬＤＤ型のＮ型ソース・ドレイン拡散層１０５が
構成される。なお、この段階での多結晶シリコン膜１０
３ａは高濃度のＮ型であるが、成膜段階での非晶質シリ
コン膜を予じめＮ型にしておいてもよい〔図２
（ｃ）〕。
【００２２】次に、硫酸（Ｈ2 ＳＯ4 ）および過酸化水
素（Ｈ2 Ｏ2 ）の混合水溶液に表面が曝され、さらに稀
弗酸水溶液により表面がエッチングされる。その後、ス
パッタリングにより、所望の膜厚のチタン膜１０６が全
面に堆積される〔図３（ａ）〕。
素（Ｈ2 Ｏ2 ）の混合水溶液に表面が曝され、さらに稀
弗酸水溶液により表面がエッチングされる。その後、ス
パッタリングにより、所望の膜厚のチタン膜１０６が全
面に堆積される〔図３（ａ）〕。
【００２３】続いて、窒素あるいはアルゴン等の不活性
雰囲気もしくは真空中で、シリサイド化反応のための第
１の熱処理が行なわれ、Ｎ型ソース・ドレイン拡散層１
０５表面上および多結晶シリコン膜１０３ａ表面上にチ
タンシリサイド膜１０７ａが形成される。このチタンシ
リサイド膜１０７ａの結晶粒の結晶構造はＣ４９構造で
ある。この第１の熱処理は、７００℃，１秒間程度であ
る。これより高い温度では、シリコンとチタンとの相互
拡散が激しくなり、「層」としてのチタンシリサイド膜
の形成が困難になる〔図３（ｂ）〕。
雰囲気もしくは真空中で、シリサイド化反応のための第
１の熱処理が行なわれ、Ｎ型ソース・ドレイン拡散層１
０５表面上および多結晶シリコン膜１０３ａ表面上にチ
タンシリサイド膜１０７ａが形成される。このチタンシ
リサイド膜１０７ａの結晶粒の結晶構造はＣ４９構造で
ある。この第１の熱処理は、７００℃，１秒間程度であ
る。これより高い温度では、シリコンとチタンとの相互
拡散が激しくなり、「層」としてのチタンシリサイド膜
の形成が困難になる〔図３（ｂ）〕。
【００２４】次に、水酸化アンモニア（ＮＨ4 ＯＨ）と
過酸化水素（Ｈ2 Ｏ2 ）との混合水溶液により、未反応
のチタン膜１０６が除去される〔図３（ｃ）〕。
過酸化水素（Ｈ2 Ｏ2 ）との混合水溶液により、未反応
のチタン膜１０６が除去される〔図３（ｃ）〕。
【００２５】続いて、９００℃程度のランプアニールに
よる第２の熱処理が行なわれ、多結晶シリコン膜１０３
ａ表面上のチタンシリサイド膜１０７ａおよびＮ型ソー
ス・ドレイン拡散層１０５表面上のチタンシリサイド膜
１０７ａは、それぞれチタンシリサイド膜１０７ｂａお
よびチタンシリサイド膜１０７ｂｂに変換される。これ
により、Ｎ型の多結晶シリコン膜１０３ａおよびチタン
シリサイド膜１０７ｂａからなるゲート電極１０８と、
Ｎ型ソース・ドレイン拡散層１０５およびチタンシリサ
イド膜１０７ｂｂからなるソース・ドレイン領域１０９
とが得られ、サリサイド構造を有するＮチャネル型のＭ
ＯＳトランジスタが形成される。これらチタンシリサイ
ド膜１０７ｂａ，１０７ｂｂの結晶粒の結晶構造はＣ５
４構造であり、チタンシリサイド膜１０７ｂａ，１０７
ｂｂの膜厚は３０ｎｍ〜３５ｎｍ程度である〔図１〕。
よる第２の熱処理が行なわれ、多結晶シリコン膜１０３
ａ表面上のチタンシリサイド膜１０７ａおよびＮ型ソー
ス・ドレイン拡散層１０５表面上のチタンシリサイド膜
１０７ａは、それぞれチタンシリサイド膜１０７ｂａお
よびチタンシリサイド膜１０７ｂｂに変換される。これ
により、Ｎ型の多結晶シリコン膜１０３ａおよびチタン
シリサイド膜１０７ｂａからなるゲート電極１０８と、
Ｎ型ソース・ドレイン拡散層１０５およびチタンシリサ
イド膜１０７ｂｂからなるソース・ドレイン領域１０９
とが得られ、サリサイド構造を有するＮチャネル型のＭ
ＯＳトランジスタが形成される。これらチタンシリサイ
ド膜１０７ｂａ，１０７ｂｂの結晶粒の結晶構造はＣ５
４構造であり、チタンシリサイド膜１０７ｂａ，１０７
ｂｂの膜厚は３０ｎｍ〜３５ｎｍ程度である〔図１〕。
【００２６】第２の熱処理の温度に対するチタンシリサ
イド膜（膜厚は３０ｎｍ〜３５ｎｍ程度）の層抵抗の依
存性を示すグラブである図４を参照すると、上記第１の
実施例のＭＯＳトランジスタを作成する途中工程でのチ
タンシリサイド膜１０７ａの相転移は、多結晶シリコン
膜１０３ａ上では７５０℃程度から開始され、チタンシ
リサイド膜１０７ｂａ（ゲート電極１０８の一部を構
成）が形成されはじめる。一方、シリコン基板１０１上
では、チタンシリサイド膜１０７ａの相転移は、８００
℃程度から開始され、チタンシリサイド膜１０７ｂｂ
（ソース・ドレイン領域１０９の一部を構成）が形成さ
れはじめる。すなわち、多結晶シリコン膜１０３ａ上で
方が、低温で相転移が開始する。この差は、多結晶シリ
コン膜の方がシリコンが拡散しやすいためである。それ
ぞれこれら以上の温度の上昇に伴ない、それぞれ層抵抗
が一旦低下し、再び上昇する。ここまでは、従来と同様
であるが、チタンシリサイド膜１０７ｂａ，１０７ｂｂ
の層抵抗が極小となる温度は、両者とも約９００℃程度
である。Ｃ５４構造のチタンシリサイド膜１０７ｂａ，
１０７ｂｂでは、温度の上昇に伴ない、結晶粒が流動化
しやすくなり、これに伴ない結晶粒の凝集が活発にな
る。結晶粒の凝集とともに、粒界（グレイン・バウンダ
リ）ではシリコンの固相エピタキシャル成長が生じる。
これらの結果、チタンシリサイド膜１０７ｂａ，１０７
ｂｂの均一性は徐々に失なわれ、固相エピタキシャル成
長したシリコンの顕在化とともに層抵抗が増大し、さら
には断線に至る。上記約９００℃より高い温度では、そ
れぞれこの凝集が支配的となる。
イド膜（膜厚は３０ｎｍ〜３５ｎｍ程度）の層抵抗の依
存性を示すグラブである図４を参照すると、上記第１の
実施例のＭＯＳトランジスタを作成する途中工程でのチ
タンシリサイド膜１０７ａの相転移は、多結晶シリコン
膜１０３ａ上では７５０℃程度から開始され、チタンシ
リサイド膜１０７ｂａ（ゲート電極１０８の一部を構
成）が形成されはじめる。一方、シリコン基板１０１上
では、チタンシリサイド膜１０７ａの相転移は、８００
℃程度から開始され、チタンシリサイド膜１０７ｂｂ
（ソース・ドレイン領域１０９の一部を構成）が形成さ
れはじめる。すなわち、多結晶シリコン膜１０３ａ上で
方が、低温で相転移が開始する。この差は、多結晶シリ
コン膜の方がシリコンが拡散しやすいためである。それ
ぞれこれら以上の温度の上昇に伴ない、それぞれ層抵抗
が一旦低下し、再び上昇する。ここまでは、従来と同様
であるが、チタンシリサイド膜１０７ｂａ，１０７ｂｂ
の層抵抗が極小となる温度は、両者とも約９００℃程度
である。Ｃ５４構造のチタンシリサイド膜１０７ｂａ，
１０７ｂｂでは、温度の上昇に伴ない、結晶粒が流動化
しやすくなり、これに伴ない結晶粒の凝集が活発にな
る。結晶粒の凝集とともに、粒界（グレイン・バウンダ
リ）ではシリコンの固相エピタキシャル成長が生じる。
これらの結果、チタンシリサイド膜１０７ｂａ，１０７
ｂｂの均一性は徐々に失なわれ、固相エピタキシャル成
長したシリコンの顕在化とともに層抵抗が増大し、さら
には断線に至る。上記約９００℃より高い温度では、そ
れぞれこの凝集が支配的となる。
【００２７】図４からも明らかなように、本実施例のサ
リサイド構造を有するＭＯＳトランジスタでは、ゲート
電極を構成する多結晶シリコン膜の結晶粒とソース・ド
レイン拡散層が設けられるシリコン基板とに結晶構造の
違いがあるにもかかわらず、チタンシリサイド膜１０７
ｂａ，１０７ｂｂの層抵抗を同時に極小値である状態に
することが可能となる。そのため、本実施例において
は、第２の熱処理が９００℃前後で行なわれたチタンシ
リサイド膜１０７ｂａ，１０７ｂｂを採用することによ
り、本実施例のトランジスタンを含んでなる集積回路で
の回路遅延の低減が容易になる。
リサイド構造を有するＭＯＳトランジスタでは、ゲート
電極を構成する多結晶シリコン膜の結晶粒とソース・ド
レイン拡散層が設けられるシリコン基板とに結晶構造の
違いがあるにもかかわらず、チタンシリサイド膜１０７
ｂａ，１０７ｂｂの層抵抗を同時に極小値である状態に
することが可能となる。そのため、本実施例において
は、第２の熱処理が９００℃前後で行なわれたチタンシ
リサイド膜１０７ｂａ，１０７ｂｂを採用することによ
り、本実施例のトランジスタンを含んでなる集積回路で
の回路遅延の低減が容易になる。
【００２８】なお、上記第１の実施例は（１００）面方
位のＰ型シリコン基板に形成されたＮチャネル型のＭＯ
Ｓトランジスタであるが、本発明はこれに限定されるも
のではなく、例えば、（１１１）面方位等の他の面方位
を有したＰ型シリコン基板に形成されたＮチャネル型の
ＭＯＳトランジスタ，あるいは所定の面方位のＮシリコ
ン基板に形成されたＰチャネル型のＭＯＳトランジスタ
にも適用できる。
位のＰ型シリコン基板に形成されたＮチャネル型のＭＯ
Ｓトランジスタであるが、本発明はこれに限定されるも
のではなく、例えば、（１１１）面方位等の他の面方位
を有したＰ型シリコン基板に形成されたＮチャネル型の
ＭＯＳトランジスタ，あるいは所定の面方位のＮシリコ
ン基板に形成されたＰチャネル型のＭＯＳトランジスタ
にも適用できる。
【００２９】上記第１の実施例は、単結晶のＰ型シリコ
ン基板表面に形成されたＮチャネル型のＭＯＳトランジ
スタであるが、薄膜トランジスタ（ＴＦＴ）やＳＯＩ基
板表面に設けられたＭＯＳトランジスタに本発明を適用
することもできる。
ン基板表面に形成されたＮチャネル型のＭＯＳトランジ
スタであるが、薄膜トランジスタ（ＴＦＴ）やＳＯＩ基
板表面に設けられたＭＯＳトランジスタに本発明を適用
することもできる。
【００３０】半導体装置を製造工程にしたがって説明す
るための断面図である図５，図６を参照すると、本発明
の第２の実施例は、サリサイド構造を有し，オフセット
型でトップ・ゲート型のＰチャネル型のＴＦＴであり、
このＴＦＴは以下のように製造される。
るための断面図である図５，図６を参照すると、本発明
の第２の実施例は、サリサイド構造を有し，オフセット
型でトップ・ゲート型のＰチャネル型のＴＦＴであり、
このＴＦＴは以下のように製造される。
【００３１】まず、所定の半導体素子（図示せず）が設
けられたＰ型シリコン基板１０１表面に、ＣＶＤ法によ
り層間絶縁膜１１２が形成される。少なくともこの層間
絶縁膜１１２の表面は、（例えば高温気相成長（ＨＴ
Ｏ）法による）シリコン酸化膜からなることが好まし
い。ＬＰＣＶＤ法により、所定の膜厚を有した低濃度の
Ｐ型の第１の非晶質シリコン膜（図示せず）が堆積され
る。この第１の非晶質シリコン膜の成長条件は、成長時
間とＰ型にドープすることとを除けば、上記第１の実施
例の非晶質シリコン膜の成長条件と同じである。続い
て、上記第１の非晶質シリコン膜が６００℃程度で熱処
理され、（１１１）配向性の優位なＮ型の第１の多結晶
シリコン膜１１３が形成される。続いて、多結晶シリコ
ン膜１１３表面に、ゲート酸化膜１２２が形成される
〔図５（ａ）〕。
けられたＰ型シリコン基板１０１表面に、ＣＶＤ法によ
り層間絶縁膜１１２が形成される。少なくともこの層間
絶縁膜１１２の表面は、（例えば高温気相成長（ＨＴ
Ｏ）法による）シリコン酸化膜からなることが好まし
い。ＬＰＣＶＤ法により、所定の膜厚を有した低濃度の
Ｐ型の第１の非晶質シリコン膜（図示せず）が堆積され
る。この第１の非晶質シリコン膜の成長条件は、成長時
間とＰ型にドープすることとを除けば、上記第１の実施
例の非晶質シリコン膜の成長条件と同じである。続い
て、上記第１の非晶質シリコン膜が６００℃程度で熱処
理され、（１１１）配向性の優位なＮ型の第１の多結晶
シリコン膜１１３が形成される。続いて、多結晶シリコ
ン膜１１３表面に、ゲート酸化膜１２２が形成される
〔図５（ａ）〕。
【００３２】次に、ゲート酸化膜１２２表面上に膜厚
０．２μｍ程度の第２の非晶質シリコン膜（図示せず）
が堆積される。この第２の非晶質シリコン膜の成長条件
は、上記第１の実施例の非晶質シリコン膜の成長条件と
同じである。続いて、上記第２の非晶質シリコン膜が６
００℃程度で熱処理され、（１１１）配向性の優位な第
２の多結晶シリコン膜１２３が形成される〔図５
（ｂ）〕。
０．２μｍ程度の第２の非晶質シリコン膜（図示せず）
が堆積される。この第２の非晶質シリコン膜の成長条件
は、上記第１の実施例の非晶質シリコン膜の成長条件と
同じである。続いて、上記第２の非晶質シリコン膜が６
００℃程度で熱処理され、（１１１）配向性の優位な第
２の多結晶シリコン膜１２３が形成される〔図５
（ｂ）〕。
【００３３】次に、公知のリソグラフィ技術を用いて上
記多結晶シリコン膜１２３がパターニングされ、多結晶
シリコン膜１２３ａが形成される。その後、ＣＶＤ法に
より、全面に膜厚０．２μｍ程度のシリコン酸化膜（図
示せず）が堆積される。次に、この酸化シリコン膜に対
して異方性プラズマエッチングが行なわれ、多結晶シリ
コン膜１２３ａの側壁にのみに、この酸化シリコン膜か
らなるスペーサ１２４が残置される。スペーサ１２４お
よび多結晶シリコン膜１２３ａをマスクにして例えばボ
ロン等のＰ型不純物のイオン注入とランプアニールとが
行なわれ、Ｎ型の第１の多結晶シリコン膜１１３表面
に、高濃度のＰ型拡散層からなるオフセット型のＰ型ソ
ース・ドレイン拡散層１２５が形成される。なお、この
段階での多結晶シリコン膜１２３ａは高濃度のＰ型であ
るが、成膜段階での第２の非晶質シリコン膜を予じめＰ
型にしておいてもよい〔図５（ｃ）〕。
記多結晶シリコン膜１２３がパターニングされ、多結晶
シリコン膜１２３ａが形成される。その後、ＣＶＤ法に
より、全面に膜厚０．２μｍ程度のシリコン酸化膜（図
示せず）が堆積される。次に、この酸化シリコン膜に対
して異方性プラズマエッチングが行なわれ、多結晶シリ
コン膜１２３ａの側壁にのみに、この酸化シリコン膜か
らなるスペーサ１２４が残置される。スペーサ１２４お
よび多結晶シリコン膜１２３ａをマスクにして例えばボ
ロン等のＰ型不純物のイオン注入とランプアニールとが
行なわれ、Ｎ型の第１の多結晶シリコン膜１１３表面
に、高濃度のＰ型拡散層からなるオフセット型のＰ型ソ
ース・ドレイン拡散層１２５が形成される。なお、この
段階での多結晶シリコン膜１２３ａは高濃度のＰ型であ
るが、成膜段階での第２の非晶質シリコン膜を予じめＰ
型にしておいてもよい〔図５（ｃ）〕。
【００３４】次に、上記第１の実施例での方法と同様
に、硫酸（Ｈ2 ＳＯ4 ）および過酸化水素（Ｈ2 Ｏ2 ）
の混合水溶液に表面が曝され、さらに稀弗酸水溶液によ
り表面がエッチングされる。その後、スパッタリングに
より、所望の膜厚のチタン膜１２６が全面に堆積される
〔図５（ｄ）〕。
に、硫酸（Ｈ2 ＳＯ4 ）および過酸化水素（Ｈ2 Ｏ2 ）
の混合水溶液に表面が曝され、さらに稀弗酸水溶液によ
り表面がエッチングされる。その後、スパッタリングに
より、所望の膜厚のチタン膜１２６が全面に堆積される
〔図５（ｄ）〕。
【００３５】続いて、窒素あるいはアルゴン等の不活性
雰囲気もしくは真空中で、シリサイド化反応のための第
１の熱処理が行なわれ、Ｐ型ソース・ドレイン拡散層１
２５表面上および多結晶シリコン膜１２３ａ表面上にチ
タンシリサイド膜１２７ａが形成される。このチタンシ
リサイド膜１２７ａの結晶粒の結晶構造はＣ４９構造で
ある。この第１の熱処理は、７００℃，１秒間程度であ
る〔図６（ａ）〕。
雰囲気もしくは真空中で、シリサイド化反応のための第
１の熱処理が行なわれ、Ｐ型ソース・ドレイン拡散層１
２５表面上および多結晶シリコン膜１２３ａ表面上にチ
タンシリサイド膜１２７ａが形成される。このチタンシ
リサイド膜１２７ａの結晶粒の結晶構造はＣ４９構造で
ある。この第１の熱処理は、７００℃，１秒間程度であ
る〔図６（ａ）〕。
【００３６】次に、水酸化アンモニア（ＮＨ4 ＯＨ）と
過酸化水素（Ｈ2 Ｏ2 ）との混合水溶液により、未反応
のチタン膜１２６が除去される〔図６（ｂ）〕。
過酸化水素（Ｈ2 Ｏ2 ）との混合水溶液により、未反応
のチタン膜１２６が除去される〔図６（ｂ）〕。
【００３７】続いて、９００℃程度のランプアニールに
よる第２の熱処理が行なわれ、多結晶シリコン膜１２３
ａ表面上のチタンシリサイド膜１２７ａおよびＰ型ソー
ス・ドレイン拡散層１２５表面上のチタンシリサイド膜
１２７ａは、それぞれチタンシリサイド膜１２７ｂａお
よびチタンシリサイド膜１２７ｂｂに変換される。これ
により、Ｐ型の多結晶シリコン膜１２３ａおよびチタン
シリサイド膜１２７ｂａからなるゲート電極１２８と、
Ｐ型ソース・ドレイン拡散層１２５およびチタンシリサ
イド膜１２７ｂｂからなるソース・ドレイン領域１２９
とが得られ、本実施例のＴＦＴが完成する。これらチタ
ンシリサイド膜１２７ｂａ，１２７ｂｂの結晶粒の結晶
構造はＣ５４構造であり、チタンシリサイド膜１２７ｂ
ａ，１２７ｂｂの膜厚は、下地が高濃度のＰ型のシリコ
ンからなるため、上記第１の実施例より多少厚くなり、
３５ｎｍ〜４０ｎｍ程度である〔図６（ｃ）〕。
よる第２の熱処理が行なわれ、多結晶シリコン膜１２３
ａ表面上のチタンシリサイド膜１２７ａおよびＰ型ソー
ス・ドレイン拡散層１２５表面上のチタンシリサイド膜
１２７ａは、それぞれチタンシリサイド膜１２７ｂａお
よびチタンシリサイド膜１２７ｂｂに変換される。これ
により、Ｐ型の多結晶シリコン膜１２３ａおよびチタン
シリサイド膜１２７ｂａからなるゲート電極１２８と、
Ｐ型ソース・ドレイン拡散層１２５およびチタンシリサ
イド膜１２７ｂｂからなるソース・ドレイン領域１２９
とが得られ、本実施例のＴＦＴが完成する。これらチタ
ンシリサイド膜１２７ｂａ，１２７ｂｂの結晶粒の結晶
構造はＣ５４構造であり、チタンシリサイド膜１２７ｂ
ａ，１２７ｂｂの膜厚は、下地が高濃度のＰ型のシリコ
ンからなるため、上記第１の実施例より多少厚くなり、
３５ｎｍ〜４０ｎｍ程度である〔図６（ｃ）〕。
【００３８】第２の熱処理の温度に対するチタンシリサ
イド膜（膜厚は３５ｎｍ〜４０ｎｍ程度）の層抵抗の依
存性を示すグラブである図７を参照すると、上記第２の
実施例のＴＦＴを作成する途中工程でのチタンシリサイ
ド膜１２７ａの相転移は、多結晶シリコン膜１２３ａ上
および多結晶シリコン膜１１３（Ｐ型ソース・ドレイン
拡散層１２５）上とも同じで、７５０℃程度から開始さ
れ、チタンシリサイド膜１２７ｂａ（ゲート電極１２８
の一部を構成）およびチタンシリサイド膜１２７ｂｂ
（ソース・ドレイン領域１２９の一部を構成）が形成さ
れはじめる。Ｃ５４構造になった後のチタンシリサイド
膜１２７ｂａおよびチタンシリサイド膜１２７ｂｂの温
度依存性も同じである。これは、両者とも（１１１）配
向性が優位な多結晶シリコン膜上に形成されているため
である。７５０℃以上の温度の上昇に伴ない、チタンシ
リサイド膜１２７ｂａ，１２７ｂｂの層抵抗が一旦低下
し、再び上昇する。チタンシリサイド膜１２７ｂａ，１
２７ｂｂの層抵抗が極小となる温度は、ともに約９００
℃程度である。さらに温度が上昇すると結晶粒が流動化
しやすくなり、凝集が支配的になり、層抵抗が上昇す
る。なお、チタンシリサイド膜１２７ｂａ，１２７ｂｂ
の層抵抗が上記第１の実施例におけるチタンシリサイド
膜１０７ｂａの層抵抗より低い値である主たる理由は、
チタンシリサイド膜１２７ｂａ，１２７ｂｂの膜厚がチ
タンシリサイド膜１０７ｂａの膜厚より厚いためであ
る。
イド膜（膜厚は３５ｎｍ〜４０ｎｍ程度）の層抵抗の依
存性を示すグラブである図７を参照すると、上記第２の
実施例のＴＦＴを作成する途中工程でのチタンシリサイ
ド膜１２７ａの相転移は、多結晶シリコン膜１２３ａ上
および多結晶シリコン膜１１３（Ｐ型ソース・ドレイン
拡散層１２５）上とも同じで、７５０℃程度から開始さ
れ、チタンシリサイド膜１２７ｂａ（ゲート電極１２８
の一部を構成）およびチタンシリサイド膜１２７ｂｂ
（ソース・ドレイン領域１２９の一部を構成）が形成さ
れはじめる。Ｃ５４構造になった後のチタンシリサイド
膜１２７ｂａおよびチタンシリサイド膜１２７ｂｂの温
度依存性も同じである。これは、両者とも（１１１）配
向性が優位な多結晶シリコン膜上に形成されているため
である。７５０℃以上の温度の上昇に伴ない、チタンシ
リサイド膜１２７ｂａ，１２７ｂｂの層抵抗が一旦低下
し、再び上昇する。チタンシリサイド膜１２７ｂａ，１
２７ｂｂの層抵抗が極小となる温度は、ともに約９００
℃程度である。さらに温度が上昇すると結晶粒が流動化
しやすくなり、凝集が支配的になり、層抵抗が上昇す
る。なお、チタンシリサイド膜１２７ｂａ，１２７ｂｂ
の層抵抗が上記第１の実施例におけるチタンシリサイド
膜１０７ｂａの層抵抗より低い値である主たる理由は、
チタンシリサイド膜１２７ｂａ，１２７ｂｂの膜厚がチ
タンシリサイド膜１０７ｂａの膜厚より厚いためであ
る。
【００３９】図７からも明らかなように、本実施例のサ
リサイド構造を有するＴＦＴでは、ゲート電極を構成す
る第２の多結晶シリコン膜の結晶粒とソース・ドレイン
拡散層が設けられている第２の多結晶シリコン膜の結晶
粒との結晶構造が同じであるため、チタンシリサイド膜
１２７ｂａ，１２７ｂｂの層抵抗が同時に極小値である
状態にすることが可能となる。そのため、本実施例にお
いては、第２の熱処理が９００℃前後で行なわれたチタ
ンシリサイド膜１２７ｂａ，１２７ｂｂを採用すること
により、本実施例のＴＦＴを含んでなる集積回路での回
路遅延の低減が容易になる。
リサイド構造を有するＴＦＴでは、ゲート電極を構成す
る第２の多結晶シリコン膜の結晶粒とソース・ドレイン
拡散層が設けられている第２の多結晶シリコン膜の結晶
粒との結晶構造が同じであるため、チタンシリサイド膜
１２７ｂａ，１２７ｂｂの層抵抗が同時に極小値である
状態にすることが可能となる。そのため、本実施例にお
いては、第２の熱処理が９００℃前後で行なわれたチタ
ンシリサイド膜１２７ｂａ，１２７ｂｂを採用すること
により、本実施例のＴＦＴを含んでなる集積回路での回
路遅延の低減が容易になる。
【００４０】上記第２の実施例は、ＣＭＯＳトランジス
タを含んだ集積回路に対して効果がある。この場合、Ｃ
ＭＯＳトランジスタを構成するＰチャネル型のＴＦＴの
ゲート電極およびソース・ドレイン領域の抵抗が大幅に
低減される。本実施例のＴＦＴをＳＲＡＭのメモリセル
に採用する場合も、同様である。
タを含んだ集積回路に対して効果がある。この場合、Ｃ
ＭＯＳトランジスタを構成するＰチャネル型のＴＦＴの
ゲート電極およびソース・ドレイン領域の抵抗が大幅に
低減される。本実施例のＴＦＴをＳＲＡＭのメモリセル
に採用する場合も、同様である。
【００４１】なお、上記第２の実施例は、サリサイド構
造を有し，オフセット型でトップ・ゲート型のＰチャネ
ル型のＴＦＴであるが、前述のように、本発明は他の構
造のＳＯＩ半導体装置に適用することも可能である。
造を有し，オフセット型でトップ・ゲート型のＰチャネ
ル型のＴＦＴであるが、前述のように、本発明は他の構
造のＳＯＩ半導体装置に適用することも可能である。
【００４２】
【発明の効果】以上説明したように本発明の半導体装置
は、サリサイド構造を有するトランジスタにおいて、ゲ
ート電極が（１１１）配向性の優位な多結晶シリコン膜
とＣ５４構造のチタンシリサイド膜とから構成されてい
る。このことから、Ｃ４９構造からＣ５４構造にチタン
シリサイド膜の相転移を行なうための熱処理に際して、
ゲート電極を構成するチタンシリサイド膜の層抵抗を極
小にする温度と、サリサイド構造をなすソース・ドレイ
ン拡散層上のチタンシリサイド膜の層抵抗を極小にする
温度とがほぼ等しくなる。このため、ゲート電極および
ソース・ドレイン領域の層抵抗が同時に低減できること
になり、これらのゲート電極およびソース・ドレイン領
域を有したトランジスタンを含んでなる集積回路での回
路遅延の低減が容易になる。
は、サリサイド構造を有するトランジスタにおいて、ゲ
ート電極が（１１１）配向性の優位な多結晶シリコン膜
とＣ５４構造のチタンシリサイド膜とから構成されてい
る。このことから、Ｃ４９構造からＣ５４構造にチタン
シリサイド膜の相転移を行なうための熱処理に際して、
ゲート電極を構成するチタンシリサイド膜の層抵抗を極
小にする温度と、サリサイド構造をなすソース・ドレイ
ン拡散層上のチタンシリサイド膜の層抵抗を極小にする
温度とがほぼ等しくなる。このため、ゲート電極および
ソース・ドレイン領域の層抵抗が同時に低減できること
になり、これらのゲート電極およびソース・ドレイン領
域を有したトランジスタンを含んでなる集積回路での回
路遅延の低減が容易になる。
【図１】本発明の第１の実施例の断面図である。
【図２】上記第１の実施例の製造工程の断面図である。
【図３】上記第１の実施例の製造工程の断面図である。
【図４】上記第１の実施例の効果を説明するための図で
あり、チタンシリサイド膜の相転移を行なうための熱処
理温度に対するチタンシリサイド膜の層抵抗の変化を示
すグラフである。
あり、チタンシリサイド膜の相転移を行なうための熱処
理温度に対するチタンシリサイド膜の層抵抗の変化を示
すグラフである。
【図５】本発明の第２の実施例を製造方法に沿って説明
するための断面図である。
するための断面図である。
【図６】上記第２の実施例を製造方法に沿って説明する
ための断面図である。
ための断面図である。
【図７】上記第２の実施例の効果を説明するための図で
あり、チタンシリサイド膜の相転移を行なうための熱処
理温度に対するチタンシリサイド膜の層抵抗の変化を示
すグラフである。
あり、チタンシリサイド膜の相転移を行なうための熱処
理温度に対するチタンシリサイド膜の層抵抗の変化を示
すグラフである。
【図８】従来の半導体装置を製造方法に沿って説明する
ための断面図である。
ための断面図である。
【図９】上記従来の半導体装置を製造方法に沿って説明
するための断面図である。
するための断面図である。
【図１０】上記従来の半導体装置の問題点を説明するた
えの図であり、チタンシリサイド膜の相転移を行なうた
めの熱処理温度に対するチタンシリサイド膜の層抵抗の
変化を示すグラフである。
えの図であり、チタンシリサイド膜の相転移を行なうた
めの熱処理温度に対するチタンシリサイド膜の層抵抗の
変化を示すグラフである。
１０１，２０１ Ｐ型シリコン基板 １０２，１２２，２０２ ゲート酸化膜 １０３，１０３ａ，１１３，１２３，１２３ａ，２３
３，２３３ａ 多結晶シリコン膜 １０４，２３４ シリコン酸化膜 １０４ａ，１２４，２３４ａ スペーサ １０５，２３５ Ｎ型ソース・ドレイン拡散層 １０５Ａ，１０５Ｂ，２３５Ａ，２３５Ｂ Ｎ型拡散
層 １０６，１２６，２３６ チタン膜 １０７ａ，１０７ｂａ，１０７ｂｂ，１２７ａ，１２７
ｂａ，１２７ｂｂ，２３７ａ，２３７ｂａ，２３７ｂｂ
チタンシリサイド膜 １０８，１２８，２３８ ゲート電極 １０９，１２９，２３９ ソース・ドレイン領域 １２５ Ｐ型ソース・ドレイン拡散層
３，２３３ａ 多結晶シリコン膜 １０４，２３４ シリコン酸化膜 １０４ａ，１２４，２３４ａ スペーサ １０５，２３５ Ｎ型ソース・ドレイン拡散層 １０５Ａ，１０５Ｂ，２３５Ａ，２３５Ｂ Ｎ型拡散
層 １０６，１２６，２３６ チタン膜 １０７ａ，１０７ｂａ，１０７ｂｂ，１２７ａ，１２７
ｂａ，１２７ｂｂ，２３７ａ，２３７ｂａ，２３７ｂｂ
チタンシリサイド膜 １０８，１２８，２３８ ゲート電極 １０９，１２９，２３９ ソース・ドレイン領域 １２５ Ｐ型ソース・ドレイン拡散層
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/786 9056−4Ｍ Ｈ０１Ｌ 29/78 ３１１ Ｓ
Claims (2)
- 【請求項１】 一導電型の単結晶シリコン基板と、 前記単結晶シリコン基板表面に設けられたゲート絶縁膜
と、 前記ゲート絶縁膜表面上に設けられた（１１１）配向性
の優位な多結晶シリコン膜と、該多結晶シリコン膜の表
面上に設けられたチタンシリサイド膜とからなるゲート
電極と、 前記ゲート電極の側壁に設けられた絶縁膜からなるスペ
ーサと、 前記単結晶シリコン基板表面に設けられた逆導電型のソ
ース・ドレイン拡散層と、該ソース・ドレイン拡散層の
上面に設けられたチタンシリサイド膜とからなるソース
・ドレイン領域とを有することを特徴とする半導体装
置。 - 【請求項２】 層間絶縁膜を介して単結晶シリコン基板
上に設けられた（１１１）配向性の優位な一導電型の第
１の多結晶シリコン膜と、 前記第１の多結晶シリコン膜表面に設けられたゲート絶
縁膜と、 前記ゲート絶縁膜表面上に設けられた（１１１）配向性
の優位な第２の多結晶シリコン膜と、該第２の多結晶シ
リコン膜の表面上に設けられたチタンシリサイド膜とか
らなるゲート電極と、 前記ゲート電極の側壁に設けられた絶縁膜からなるスペ
ーサと、 前記第１の多結晶シリコン膜表面に設けられた逆導電型
のソース・ドレイン拡散層と、該ソース・ドレイン拡散
層の上面に設けられたチタンシリサイド膜とからなるソ
ース・ドレイン領域とを有することを特徴とする半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5323579A JP2658847B2 (ja) | 1993-12-22 | 1993-12-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5323579A JP2658847B2 (ja) | 1993-12-22 | 1993-12-22 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07183506A true JPH07183506A (ja) | 1995-07-21 |
| JP2658847B2 JP2658847B2 (ja) | 1997-09-30 |
Family
ID=18156287
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5323579A Expired - Lifetime JP2658847B2 (ja) | 1993-12-22 | 1993-12-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2658847B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6569742B1 (en) | 1998-12-25 | 2003-05-27 | Hitachi, Ltd. | Method of manufacturing semiconductor integrated circuit device having silicide layers |
| JP2006216969A (ja) * | 2006-02-16 | 2006-08-17 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作成方法 |
| US7138658B2 (en) | 1996-10-15 | 2006-11-21 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
| US7494864B2 (en) | 2005-11-04 | 2009-02-24 | Elpida Memory, Inc. | Method for production of semiconductor device |
| KR20220000351A (ko) * | 2020-06-25 | 2022-01-03 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 실리사이드 게이트 충전 구조체를 갖는 반도체 디바이스 |
-
1993
- 1993-12-22 JP JP5323579A patent/JP2658847B2/ja not_active Expired - Lifetime
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7138658B2 (en) | 1996-10-15 | 2006-11-21 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
| US8368142B2 (en) | 1996-10-15 | 2013-02-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
| US6569742B1 (en) | 1998-12-25 | 2003-05-27 | Hitachi, Ltd. | Method of manufacturing semiconductor integrated circuit device having silicide layers |
| US6576512B2 (en) | 1998-12-25 | 2003-06-10 | Hitachi, Ltd. | Method of manufacturing an EEPROM device |
| US6908837B2 (en) | 1998-12-25 | 2005-06-21 | Renesas Technology Corp. | Method of manufacturing a semiconductor integrated circuit device including a gate electrode having a salicide layer thereon |
| US7166893B2 (en) | 1998-12-25 | 2007-01-23 | Renesas Technology Corp. | Semiconductor integrated circuit device |
| US7494864B2 (en) | 2005-11-04 | 2009-02-24 | Elpida Memory, Inc. | Method for production of semiconductor device |
| JP2006216969A (ja) * | 2006-02-16 | 2006-08-17 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作成方法 |
| KR20220000351A (ko) * | 2020-06-25 | 2022-01-03 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 실리사이드 게이트 충전 구조체를 갖는 반도체 디바이스 |
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|---|---|
| JP2658847B2 (ja) | 1997-09-30 |
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