KR20220000351A - 실리사이드 게이트 충전 구조체를 갖는 반도체 디바이스 - Google Patents

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KR20220000351A
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Abstract

반도체 가공 시스템은 반도체 웨이퍼들 상의 게이트 금속들을 에칭한다. 반도체 가공 시스템은 머신 러닝 기반 분석 모델을 포함한다. 분석 모델은 원자 층 에칭 공정을 위한 공정 조건들을 동적으로 선택한다. 이어서 가공 시스템은 선택된 공정 조건 데이터를 다음 에칭 공정에 사용한다.

Description

실리사이드 게이트 충전 구조체를 갖는 반도체 디바이스{SEMICONDUCTOR DEVICE WITH SILICIDE GATE FILL STRUCTURE}
본 개시는 반도체 제조 분야에 관한 것이다. 특히 본 개시는 반도체 제조를 위한 에칭 공정들에 관한 것이다.
스마트폰, 태블릿, 데스크톱 컴퓨터, 랩톱 컴퓨터 및 많은 다른 종류의 전자 디바이스들을 포함하는 전자 디바이스들의 컴퓨팅 성능 증가에 대한 지속적인 요구가 있어 왔다. 집적 회로들은 이러한 전자 디바이스들에 컴퓨팅 성능을 제공한다. 집적 회로들로 컴퓨팅 성능을 증가시키는 한 가지 방법은 반도체 기판의 소정의 영역에 대해 포함될 수 있는 트랜지스터들 및 다른 집적 회로 피처들의 수를 증가시키는 것이다.
집적 회로들에서 피처들의 크기를 계속해서 감소시키기 위해, 다양한 박막 증착 기술들, 에칭 기술들, 및 다른 가공 기술들이 구현된다. 이러한 기술들은 매우 작은 피처들을 형성할 수 있다. 그러나, 이러한 기술들은 또한 피처들이 제대로 형성되도록 하는 데 심각한 어려움들에 직면한다.
도 1a 내지 도 1n은 일 실시 예에 따른, 다양한 가공 스테이지들에서의 집적 회로의 단면도들이다.
도 1o 내지 도 1q는 대안적인 실시 예에 따른, 다양한 가공 스테이지들에서의 집적 회로의 단면도들이다.
도 2a는 일 실시 예에 따른, 반도체 공정 시스템의 도해이다.
도 2b는 원자 층 에칭 공정의 사이클 동안의 유체 흐름을 도시하는 그래프이다.
도 3a는 반도체 공정 시스템의 제어 시스템의 블록도이다.
도 3b는 일 실시 예에 따른, 분석 모델의 블록도이다.
도 4는 일 실시 예에 따른, 제어 시스템의 분석 모델을 트레이닝하기 위한 과정의 흐름도이다.
도 5는 일 실시 예에 따른, 분석 모델과 함께 박막 증착 공정을 수행하기 위한 과정의 흐름도이다.
다음의 설명에서, 집적 회로 다이 내의 다양한 층들 및 구조체들에 대해 많은 두께들 및 재료들이 설명된다. 구체적인 치수들 및 재료들은 다양한 실시 예들에 대한 예로서 주어진다. 당해 기술분야의 통상의 기술자들은 본 개시를 고려하여, 본 개시의 범위에서 벗어나지 않으면서 많은 경우들에서 다른 치수들 및 재료들이 사용될 수 있음을 인식할 것이다.
다음의 개시는 설명되는 대상의 상이한 피처들을 구현하기 위한 많은 상이한 실시 예들, 또는 예들을 제공한다. 아래에서 구성요소들 및 배열들의 구체적인 예들은 본 설명을 단순화하기 위해 설명된다. 물론, 이들은 단지 예일 뿐이고 제한적인 것으로 의도되지 않는다. 예를 들어, 다음의 설명에서 제2 피처 위에 또는 제2 피처 상에 제1 피처를 형성하는 것은 제1 피처와 제2 피처가 직접 접촉하게 형성되는 실시 예들을 포함할 수 있고, 또한 제1 피처와 제2 피처 사이에 추가 피처들이 형성될 수 있음에 따라, 제1 피처와 제2 피처가 직접 접촉하지 않을 수 있게 되는 실시 예들을 포함할 수도 있다. 또한, 본 개시는 다양한 예들에서 참조 부호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 단순성 및 명확성을 위한 것이고 이 자체가 논의된 다양한 실시 예들 및/또는 구성들 사이의 관계를 지시하지 않는다.
나아가, "~ 밑", "~ 아래", "하측", "~ 위", "상측" 등과 같은 공간적으로 상대적인 용어들은 도면들에 도시될 때 하나의 요소 또는 피처의 또 다른 요소(들) 또는 피처(들)에 대한 관계를 설명하기 위해 설명의 편의상 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 배향 외에 사용 또는 작동 중인 디바이스의 상이한 배향들을 아우르도록 의도된다. 장치는 다르게 배향될 수 있고(90도 회전되거나 다른 배향들로) 이에 따라 본 명세서에서 사용되는 공간적으로 상대적인 기술자들도 마찬가지로 해석될 수 있다.
다음의 설명에서, 본 개시의 다양한 실시 예들에 대한 철저한 이해를 제공하기 위해 특정 구체적인 세부 사항들이 제시된다. 그러나, 당해 기술분야의 통상의 기술자는 본 개시가 이러한 구체적인 세부 사항들 없이도 실시될 수 있다는 것을 이해할 것이다. 다른 사례들에서, 전자 구성요소들 및 제조 기술들과 연관된 잘 알려져 있는 구조체들은 본 개시의 실시 예들에 대한 설명들을 불필요하게 모호하게 하는 것을 회피하기 위해 상세하게 설명되지 않았다.
문맥상 다르게 요구하지 않는 한, 다음의 명세서 및 청구범위 전반에 걸쳐, "포함하다(comprise)"라는 단어 및 이의 변화형들, 이를테면 "포함한다" 및 "포함하는"은 개방적인, 포괄적 의미로, 즉 "포함하지만, 이에 제한되지 않는"으로서 해석되어야 한다.
제1, 제2 및 제3과 같은 서수들의 사용은 반드시 순위화된 순서의 의미를 나타내는 것이 아니라, 단지 행위 또는 구조체의 다수의 인스턴스들을 구별하는 것일 수 있다.
본 명세서 전반에 걸쳐 "일 실시 예" 또는 "실시 예"에 대한 언급은 실시 예와 관련하여 설명되는 특정 특징, 구조 또는 특성이 적어도 일 실시 예에 포함된다는 것을 의미한다. 이에 따라, 본 명세서 전반에 걸쳐 다양한 곳에서 "일 실시 예에서" 또는 "실시 예에서"라는 관용구들이 나오는 것이 반드시 모두 동일한 실시 예를 지칭하는 것은 아니다. 뿐만 아니라, 특정 특징들, 구조들, 또는 특성들은 하나 이상의 실시 예에서 임의의 적절한 방식으로 조합될 수도 있다.
본 명세서 및 첨부된 청구범위에서 사용될 때, 단수 형태들 "한", "하나의" 및 "이"는 내용상 명백하게 다르게 지시되지 않는 한 복수의 지시 대상들을 포함한다. 또한, 용어 "또는"은 내용상 명백하게 다르게 지시되지 않는 한 일반적으로 "및/또는"을 포함하는 의미로 이용된다는 점에 유념한다.
본 개시의 실시 예들은 저저항 게이트 전극들을 갖는 게이트 올 어라운드(gate all around) 나노시트 트랜지스터들을 제공한다. 본 개시의 실시 예들은 저저항 게이트 전극들을 제공하면서도 상이한 임계 전압들을 갖는 다수의 유형의 게이트 올 어라운드 트랜지스터들을 제공할 수 있다. 상이한 임계 전압들은 게이트 구조체들에 다양한 박형 게이트 금속 층들을 선택적으로 포함하거나 배제함으로써 얻어진다. 트랜지스터들의 임계 전압들은 게이트 구조체들에 박형 게이트 금속 층들의 존재 또는 부재에 부분적으로 기초한다. 저저항은 저저항 게이트 충전 재료가 트렌치를 더 많이 충전할 수 있도록 박형 게이트 금속 층들이 게이트 트렌치 내에서 너무 높게 연장되지 않도록 함으로써 얻어진다. 다양한 박형 게이트 금속 층들은 머신 러닝 기술들을 이용하는 제어되는 에칭 공정들로 면밀하게 에칭된다.
본 개시의 실시 예들은 머신 러닝 기술들을 이용하여 박형 게이트 금속 층들을 에칭하기 위한 에칭 공정들 사이에서 또는 에칭 공정들 동안에도 에칭 공정 파라미터들을 조정한다. 본 개시의 실시 예들은 머신 러닝 기술들을 이용하여 분석 모델을 트레이닝하여, 다음 에칭 공정을 위해 또는 현재 에칭 공정의 다음 단계를 위해 구현되어야 하는 공정 파라미터들을 결정한다. 이 결과, 박막 에칭 공정들은 타겟 사양들 내에 확실히 속하는 나머지 두께들 및 조성들을 갖는 박형 게이트 금속 층을 생성한다. 게이트 올 어라운드 트랜지스터들을 포함하는 집적 회로들은 박형 게이트 금속 층들이 제대로 형성되지 않을 경우 발생할 수 있는 성능 문제들을 갖지 않을 것이다. 뿐만 아니라, 반도체 웨이퍼의 배치들(batches)은 수율이 향상되고 웨이퍼 폐기가 감소될 것이다.
도 1a 내지 도 1m은 일 실시 예에 따른, 연속적인 중간 가공 스테이지들에서의 집적 회로(100)의 단면도들이다. 도 1a 내지 도 1m은 다수의 유형들의 트랜지스터들을 포함하는 집적 회로를 생성하는 예시적인 공정을 도시했다. 각 유형의 트랜지스터는 다른 유형들의 트랜지스터들과 상이한 임계 전압을 가진다. 도 1a 내지 도 1m은 이러한 유형들의 트랜지스터들 전부가 본 개시의 원리들에 따라 간단하고 효율적인 공정으로 어떻게 형성될 수 있는지를 도시한다. 다른 공정 단계들 및 공정 단계들의 조합들이 본 개시의 범위로부터 벗어나지 않고 이용될 수 있다. 도 1a 내지 도 1m은 초저 임계 전압 유형, 저 임계 전압 유형, 및 표준 임계 전압 유형의 N 채널 트랜지스터들을 형성하기 위한 공정을 도시한다. 이러한 유형들의 P 채널 트랜지스터들을 형성하기 위한 공정은 초저 임계 전압 트랜지스터들 및 표준 임계 전압 트랜지스터들에 특정한 공정들이 P 채널 공정을 위해 N 채널 공정에 대해 반전된다는 점을 제외하고는, N 채널 트랜지스터들을 형성하기 위한 공정과 실질적으로 동일하다. 이는 아래에서 더 상세히 설명될 것이다.
도 1a는 일 실시 예에 따른, 중간 가공 스테이지들에서의 집적 회로(100)의 단면도이다. 도 1a는 트랜지스터(102), 트랜지스터(104), 및 트랜지스터(106)를 도시한다. 트랜지스터들(102, 104, 및 106) 각각은 동일한 집적 회로(100)에 형성된다. 트랜지스터들(102, 104, 및 106) 각각은 상이한 임계 전압들을 가진다. 이러한 도 1a에 도시된 가공 스테이지에서, 트랜지스터들(102, 104, 및 106)은 동일한 구조들을 가진다. 이에 따라, 도 1a에서, 트랜지스터(102)에 적용된 참조 부호들은 트랜지스터들(104 및 106)에서의 유사한 구조체들에 적용된다. 트랜지스터(102)는 초저 임계 전압 트랜지스터에 대응한다. 트랜지스터(104)는 저 임계 전압 트랜지스터에 대응한다. 트랜지스터(106)는 표준 임계 전압 트랜지스터에 대응한다. 달리 말하면, 트랜지스터(106)의 임계 전압은 트랜지스터(104)의 임계 전압보다 더 크다. 트랜지스터(104)의 임계 전압은 트랜지스터(102)의 임계 전압보다 더 크다.
트랜지스터들(102, 104, 및 106)은 게이트 올 어라운드(gate all around; GAA) 트랜지스터들이다. 게이트 올 어라운드 트랜지스터 구조체들은 임의의 적절한 방법에 의해 패터닝될 수 있다. 예를 들어, 구조체들은 이중 패터닝 또는 다중 패터닝 공정들을 포함하여, 하나 이상의 포토리소그래피 공정을 사용하여 패터닝될 수 있다. 일반적으로, 이중 패터닝 또는 다중 패터닝 공정들은 포토리소그래피 및 자기 정렬 공정들을 조합하여, 예를 들어, 단일의 직접 포토리소그래피 공정을 사용하여 얻을 수 있는 것보다 더 작은 피치들을 갖는 패턴들이 생성될 수 있게 한다. 예를 들어, 일 실시 예에서, 희생 층이 기판 위에 형성되고 포토리소그래피 공정을 사용하여 패터닝된다. 자기 정렬 공정을 사용하여 패터닝된 희생 층 옆에 스페이서들이 형성된다. 이어서 희생 층은 제거되고, 이어서 나머지 스페이서들이 GAA 구조체를 패터닝하는 데 사용될 수 있다.
집적 회로(100)는 반도체 기판(102)을 포함한다. 일 실시 예에서, 기판(102)은 적어도 하나의 표면 부분 상에 단결정 반도체 층을 포함한다. 기판(102)은 Si, Ge, SiGe, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb, 및 InP와 같은 단결정 반도체 재료를 포함할 수 있으나, 이에 제한되는 것은 아니다. 이 실시 예에서, 기판(102)은 Si로 만들어진다. 기판(102)은 자신의 표면 영역에, 하나 이상의 버퍼 층(도시되지 않음)을 포함할 수 있다. 버퍼 층들은 격자 상수를 기판의 격자 상수로부터 소스/드레인 영역들의 격자 상수로 점진적으로 변화시키는 역할을 할 수 있다. 버퍼 층들은 Si, Ge, GeSn, SiGe, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb, GaN, GaP, 및 InP와 같은 에피택시얼 성장된 단결정 반도체 재료들로 형성될 수 있으나, 이에 제한되는 것은 아니다. 특정 실시 예에서, 기판(102)은 실리콘 기판(102) 상에 에피택시얼 성장된 실리콘 게르마늄(SiGe) 버퍼 층들을 포함한다. SiGe 버퍼 층들의 게르마늄 농도는 최저 버퍼 층에 대한 30 원자% 게르마늄으로부터 최고 버퍼 층에 대한 70 원자% 게르마늄으로 증가할 수 있다. 기판(102)은 불순물들(예를 들어, p형 또는 n형 전도성)로 적절하게 도핑된 다양한 영역들을 포함할 수 있다. 도펀트들은 예를 들어, n형 트랜지스터의 경우 붕소(BF2)이고, p형 트랜지스터의 경우 인이다.
집적 회로(100)는 얕은 트렌치 격리체(shallow trench isolation)(108)를 포함한다. 얕은 트렌치 격리체(108)는 반도체 기판(110)과 함께 형성된 트랜지스터 구조체들의 그룹들을 분리하는 데 이용될 수 있다. 얕은 트렌치 격리체(108)는 유전체 재료를 포함할 수 있다. 얕은 트렌치 격리체(108)를 위한 유전체 재료는 LPCVD(저압 화학적 증착), 플라즈마 CVD 또는 유동성 CVD에 의해 형성된, 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물(SiON), SiOCN, SiCN, 불소 도핑 실리케이트 유리(fluorine-doped silicate glass; FSG), 또는 저-K 유전체 재료를 포함할 수 있다. 다른 재료들 및 구조들이 본 개시의 범위로부터 벗어나지 않고 얕은 트렌치 격리체(108)에 이용될 수 있다.
집적 회로(100)는 복수의 반도체 나노시트들(111) 또는 나노와이어들을 포함한다. 반도체 나노시트들(111)은 반도체 재료의 층들이다. 반도체 나노시트들(111)은 트랜지스터들(102, 104, 및 106)의 채널 영역들에 대응한다. 적층된 반도체 나노시트들(111)은 기판(102) 위에 형성된다. 반도체 나노시트들(111)은 Si, Ge, SiGe, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb 또는 InP의 하나 이상의 층을 포함할 수 있다. 일 실시 예에서, 반도체 나노시트들(111)은 기판(110)과 동일한 반도체 재료이다. 다른 반도체 재료들이 본 개시의 범위로부터 벗어나지 않고 반도체 나노시트들(111)에 이용될 수 있다.
도 1a에서, 각 트랜지스터(102, 104, 및 106)는 세 개의 반도체 나노시트들(111)을 가진다. 그러나, 실제로, 각 트랜지스터(102, 104, 및 106)는 세 개보다 더 많은 반도체 나노시트들(111)을 가질 수 있다. 예를 들어, 각 트랜지스터(102)는 8개와 20개 사이의 반도체 나노시트들(111)을 포함할 수 있다. 다른 수의 반도체 나노시트(111)가 본 개시의 범위로부터 벗어나지 않고 이용될 수 있다.
반도체 나노시트들(111)은 2 nm와 50 nm 사이의 두께를 가질 수 있다. 일 실시 예에서, 반도체 나노시트들(111)은 5 nm와 20 nm 사이의 두께를 가진다. 일 실시 예에서, 각 나노시트(111)는 그 위의 나노시트들(111)보다 더 두껍다. 일 실시 예에서, 각 나노시트(111)는 그 위의 나노시트들(111)보다 더 짧다. 반도체 나노시트들(111)은 본 개시의 범위로부터 벗어나지 않고 다른 두께를 가질 수 있다.
집적 회로(100)는 게이트 구조체들(114)을 포함한다. 게이트 구조체들(114)은 반도체 나노시트들(111) 사이에 위치된다. 실제로, 게이트 구조체들(114)은 나노시트들(111)이 소스 및 드레인 영역들(112)과 만나는 곳을 제외하고, 나노시트들(111)을 둘러싼다. 도 1a에 도시된 가공 스테이지에서, 각 게이트 구조체(114)는 고-K 유전체 층(120), 계면 유전체 층(122), 제1 게이트 금속(118) 및 공동(116)을 포함한다. 고-K 유전체 층(120) 및 계면 유전체 층(122)은 총괄하여 트랜지스터들(102, 104, 및 106)의 게이트 유전체를 형성한다. 고-K 유전체 층(120) 및 계면 유전체 층(122)은 반도체 나노시트들(111)을 게이트 구조체들(114)의 금속 또는 금속들과 물리적으로 분리시킨다. 도 1a에 도시된 가공 스테이지에서는, 제1 게이트 금속(118)만이 존재한다. 그러나, 추가 가공 스테이지들 후에, 게이트 구조체들(114)에는 다른 게이트 금속들도 존재할 것이다. 고-K 유전체 층(120) 및 계면 유전체 층(122)은 이러한 게이트 금속들을 트랜지스터들의 채널 영역들에 대응하는 반도체 나노시트들(111)과 격리시킨다.
계면 층은 반도체 나노시트들(111)과 게이트 구조체들(114) 사이에 양호한 계면을 생성하기 위해 사용될 뿐만 아니라, 반도체 디바이스의 채널 캐리어의 이동도 열화를 억제하기 위해서도 사용될 수 있다. 계면 유전체 층(122)은 실리콘 산화물, 실리콘 산화물, 또는 다른 적절한 유전체 재료와 같은 유전체 재료를 포함할 수 있다. 계면 유전체 층(122)은 열적 산화 공정, 화학적 증착(CVD) 공정, 또는 원자 층 퇴적(atomic layer deposition; ALD) 공정에 의해 형성될 수 있다. 계면 유전체 층(122)은 0.5 nm와 3 nm 사이의 두께를 가질 수 있다. 계면 유전체 층(122)의 두께는 더 아래쪽 나노시트들(111) 상에서 더 클 수 있을 것이다. 다른 재료들, 퇴적 공정들, 및 두께들이 본 개시의 범위로부터 벗어나지 않고 계면 유전체 층(122)에 이용될 수 있다.
고-K 유전체 층(120)은 실리콘 산화물, 실리콘 질화물, HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, 지르코늄 산화물, 알루미늄 산화물, 티타늄 산화물, 하프늄 이산화물-알루미나(HfO2―Al2O3) 합금, 다른 적절한 고-K 유전체 재료들, 및/또는 이들의 조합들과 같은 유전체 재료의 하나 이상의 층을 포함한다. 고-K 유전체 층(120)은 CVD, ALD, 또는 임의의 적절한 방법에 의해 형성될 수 있다. 일 실시 예에서, 고-K 유전체 층(120)은 각 반도체 나노시트(111) 주위에 균일한 두께를 갖는 게이트 유전체 층의 형성을 보장하기 위해 ALD와 같은 고도로 컨포멀한 퇴적 공정을 사용하여 형성된다. 일 실시 예에서, 고-K 유전체의 두께는 약 1 nm 내지 약 6 nm의 범위 내에 있다. 다른 두께들, 퇴적 공정들, 및 재료들이 본 개시의 범위로부터 벗어나지 않고 고-K 유전체 층(120)에 이용될 수 있다. 고-K 유전체 층(120)은 La 및 Mg를 포함하여 쌍극자로 도핑된 HfO2를 포함하는 제1 층, 및 결정화된 고-K ZrO 층을 포함하는 제2 층을 포함할 수 있다. 고-K 유전체 층은 아래에서 더 상세히 설명될 바와 같이, 제어되는 ALE 공정들로 패터닝될 수 있다. 고-K 유전체 층에서의 산소의 피크 강도는 트랜지스터들(102 및 104)보다 트랜지스터(106)에 대해 더 높을 수 있다.
일 실시 예에서, 제1 게이트 금속(118)은 티타늄 질화물을 포함한다. 제1 게이트 금속(118)은 물리적 증착(PVD), 원자 층 퇴적, 화학적 증착, 또는 다른 적절한 퇴적 공정들을 사용하여 퇴적될 수 있다. 제1 게이트 금속(118)은 1 nm와 5 nm 사이의 두께를 가질 수 있다. 게이트 금속(118)은 금속들 이를테면 Ti, Ta, W, Mo, 및 산소 및 질소의 화합물들을 포함할 수 있다. 이에 따라, 게이트 금속은 TaN, WN, 및 MoN을 포함할 수 있다. 다른 재료들, 퇴적 공정들, 및 두께들이 본 개시의 범위로부터 벗어나지 않고 제1 게이트 급속(118)에 이용될 수 있다.
게이트 구조체들(114)은 또한 측벽 스페이서들(124)을 포함할 수 있다. 측벽 스페이서들(124)은 유전체 재료의 다수의 층들을 포함할 수 있다. 유전체 재료의 다수의 층들은 실리콘 질화물, SiON, SiOCN, SiCN, 실리콘 산화물, 또는 다른 유전체 재료들을 포함할 수 있다. 다른 유전체 재료들이 본 개시의 범위로부터 벗어나지 않고 측벽 스페이서들(124)에 위해 이용될 수 있다.
소스 및 드레인 영역들(112)은 반도체 재료를 포함한다. 소스 및 드레인 영역들(112)은 반도체 나노시트들(111)로부터 에피택시얼 성장될 수 있다. 소스 및 드레인 영역들(112)은 반도체 나노시트들(111) 및 게이트 구조체들(114)의 위치들을 이전에 점유한 다른 반도체 층들로부터 에피택시얼 성장될 수 있다. 소스 및 드레인 영역들(112)은 N형 트랜지스터들의 경우에 N형 도펀트 종들로 도핑될 수 있다. 소스 및 드레인 영역들(112)은 P형 트랜지스터들의 경우에 P형 도펀트 종들로 도핑될 수 있다.
집적 회로(100)는 소스 및 드레인 영역들(112) 상에 위치된 층간 유전체 층(128)을 포함한다. 층간 유전체 층(128)은 실리콘 산화물, 실리콘 질화물, SICOH, SiOC, 또는 유기 중합체 중 하나 이상을 포함할 수 있다. 다른 유형들의 유전체 재료들이 본 개시의 범위로부터 벗어나지 않고 층간 유전체 층(128)에 이용될 수 있다.
집적 회로(100)는 층간 유전체 층(128) 내에 형성되는 트렌치들(138)을 포함한다. 트렌치들(138)은 트랜지스터들(102, 104, 및 106)의 향후 금속 게이트 영역에 대응한다. 트렌치(138)는 측벽 스페이서들(124)에 의해 경계가 정해진다. 측벽 스페이서들(124)은 게이트 구조체들(114)의 측벽 스페이서들(124)과 동일한 재료이고 동일한 증착 공정에서 형성될 수 있다. 트렌치(138)의 저면은 계면 유전체 층(122)을 포함한다. 트렌치(138)의 저면의 가장 위쪽 반도체 나노시트(111)의 상면 상에 형성되는 계면 유전체 층(122)의 부분은 게이트 구조체들(114)의 계면 유전체 층(122)과 동일한 공정으로 형성된다. 고-K 유전체 층(120)은 층간 유전체 층(128)의 상면 상에, 트렌치(138)의 측벽들 상에, 그리고 트렌치(138)의 저면의 층간 유전체 층(122)의 부분 위에 형성된다. 제1 게이트 금속(118)은 트렌치 내의 고-K 유전체 층(122) 상에 그리고 층간 유전체 층(128) 위에 형성된다. 각 트렌치(138)의 저면은 대응하는 가장 위쪽 반도체 나노시트(111)의 상면이다.
이전에 제시된 바와 같이, 도 1a에 도시된 가공 시점에서, 트랜지스터(102), 트랜지스터(104), 및 트랜지스터(106)는 동일한 구조들을 가진다. 후속 가공 스테이지들에서, 트랜지스터들(102, 104, 및 106) 각각의 게이트 금속들을 형성하는 데 있어서 차별이 두어질 것이다.
각 트렌치(138)의 저면은 대응하는 가장 위쪽 반도체 나노시트(111)의 상면이다.
도 1b에서, 트랜지스터(106)의 제1 게이트 금속 층(118) 상에 마스크(140)가 형성되었다. 마스크는 트랜지스터(106)의 트렌치(138)를 채운다. 마스크(140)는 마스크가 트랜지스터(102) 및 트랜지스터(104)의 제1 게이트 금속 층(118) 상에는 존재하지 않도록 패터닝된다. 이에 따라, 트랜지스터(102) 및 트랜지스터(104)에 대해서는 제1 게이트 금속(118)이 노출된다. 마스크(140)는 패터닝된 포토레지스트를 포함할 수 있다. 패터닝된 포토레지스트는 표준 포토리소그래피 공정들을 사용하여 구현될 수 있다.
도 1c에서, 제1 게이트 금속(118)이 트랜지스터(102) 및 트랜지스터(104)에서 제거되었다. 주목할 사항으로서, 제1 게이트 금속(118)은 트랜지스터(102) 및 트랜지스터(104)의 트렌치들(138) 내에서 그리고 게이트 구조체들(114)로부터 제거된다. 이의 하나의 결과는 트랜지스터(102) 및 트랜지스터(104)의 게이트 구조체들(114)의 공동들(116)이 제1 게이트 금속(118)이 여전히 존재하는 트랜지스터(106)의 게이트 구조체들(114)의 공동들(116)보다 더 크다는 것이다. 제1 게이트 금속(118)은 습식 에칭, 건식 에칭, 또는 임의의 다른 적절한 에칭 공정에 의해 제거될 수 있다.
도 1d에서, 포토레지스트 마스크(140)가 트랜지스터(106)로부터 제거되었다. 이에 따라, 트랜지스터(106)에서 제1 게이트 금속(118)이 노출된다. 포토레지스트 마스크(140)는 임의의 표준 포토레지스트 제거 공정에 의해 제거될 수 있다.
도 1e에서, 제1 게이트 금속(118)이 트랜지스터(106)의 트렌치(138) 내에서 에칭 백되었다. 제1 게이트 금속(118)은 트랜지스터(106)의 트렌치(138)로부터 완전히 제거되지는 않았다. 대신에, 제1 게이트 금속(118)은 트렌치(138)의 측벽들 상의 고-K 유전체 층(120)으로부터 제1 게이트 금속(118)을 제거하면서 트랜지스터(106)의 트렌치(138)의 저면의 고-K 유전체 층(120) 상에는 제1 게이트 금속(118)의 나머지 부분(142)을 남기도록 선택되는 제어 에칭으로 에칭 백되었다. 이에 따라, 일 예에서, 제1 게이트 금속(118)은 트렌치(138)의 측벽들로부터 제거되면서, 트렌치(138)의 저면에 나머지 부분(142)을 남긴다.
일 실시 예에서, 제1 게이트 금속(118)을 에칭 백하기 위해 제어되는 에칭 공정은 원자 층 에칭(atomic layer etching; ALE) 공정이다. 일 실시 예에서, ALE 공정은 도 1e의 트랜지스터(106)에 도시된 구조를 생성하기 위해 티타늄 질화물 제1 게이트 금속(118)을 에칭하는 데 사용된다. ALE 공정은 원자 층 퇴적 공정(ALD)와 유사하다. 원자 층 에칭 공정에서, 상이한 기체들, 유체들, 또는 재료들이 선택된 시간 기간 동안 공정 챔버로 흘러든다. ALE 공정의 각 사이클은 상이한 스테이지들에서 다수의 재료들을 흘리는 단계를 포함한다. 각 사이클은 티타늄 질화물 제1 게이트 금속(118)의 원자 또는 분자 층을 제거할 수 있다.
일 예에서, ALE 사이클은 선택된 시간 기간, 예를 들어 1초와 10초 사이 동안 WCI5를 공정 챔버로 흘리는 단계를 포함한다. 이어서 ALE 사이클은 아르곤 기체가 선택된 시간 기간, 예를 들어 6초와 15초 사이 동안 공정 챔버로 흘러드는 퍼지 단계를 포함한다. 이어서 ALE 사이클은 선택된 시간량, 예를 들어 1초와 10초 동안 가공 챔버로 O2를 흘리는 단계를 포함한다. 이어서 ALE 사이클은 아르곤 기체가 선택된 시간 기간, 예를 들어 2초와 15초 사이 동안 공정 챔버로 흘러드는 제2 퍼지 단계를 포함한다. 각 사이클은 티타늄 질화물 제1 게이트 금속(118)의 원자 또는 분자 층을 제거한다. ALE 공정에서의 사이클 수를 제어함으로써, 에칭될 티타늄 질화물 층 제1 게이트 금속(118)의 양이 엄격하게 제어될 수 있다. 다른 ALE 공정들, 사이클들, 지속 기간들, 및 재료들이 본 개시의 범위로부터 벗어나지 않고 이용될 수 있다.
아래에서 더 상세히 설명될 바와 같이, 머신 러닝 과정들은 ALE 공정을 위한 파라미터들을 동적으로 선택하기 위해 이용된다. 머신 러닝 과정은 각 ALE 공정을 위한 파라미터들을 동적으로 선택하기 위해 분석 모델을 트레이닝한다. 분석 모델은 원하는 양의 티타늄 질화물 제1 게이트 금속을 제거하기 위해 재료, 유동 지속 기간, 유동압, 온도, 및 ALE 공정들과 연관된 다른 파라미터들을 선택할 수 있다. 본 설명은 제1 게이트 금속(118)이 티타늄 질화물인 예를 설명하지만, 제1 게이트 금속(118)은본 개시의 범위로부터 벗어나지 않고 티타늄 질화물 이외의 다른 재료들을 포함할 수 있다.
도 1f에서, 집적 회로(100) 상에 제2 게이트 금속(144)이 퇴적되었다. 특히, 제2 게이트 금속(144)은 트렌치들(138)에서의 그리고 트랜지스터(102), 트랜지스터(104, 106)의 공동들(116)에서의 고-K 유전체 층(120) 상에 퇴적된다. 제2 게이트 금속(144)은 트렌치(138)의 저면의 제1 게이트 금속의 나머지 부분(142) 상에 그리고 트랜지스터(106)의 공동들(116) 내의 제1 게이트 금속(118) 상에 퇴적된다. 제2 게이트 금속(144)은 PVD 공정, CVD 공정, 또는 ALD 공정에 의해 퇴적될 수 있다. 일 예에서, 제2 게이트 금속은 티타늄 질화물을 포함한다. 대안적으로, 제2 게이트 금속(144)은 TaN, WN, MoN, 또는 다른 적절한 재료들 중 하나 이상을 포함할 수 있다. 제2 게이트 금속(144)은 1 nm와 5 nm 사이의 두께를 가질 수 있다. 제2 게이트 금속(144)은 제1 게이트 금속(118)과 동일한 재료 또는 상이한 재료일 수 있다. 다른 재료들, 퇴적 공정들, 및 두께들이 본 개시의 범위로부터 벗어나지 않고 제2 게이트 금속(144)에 이용될 수 있다.
도 1g에서, 트랜지스터(104) 및 트랜지스터(106)의 제2 게이트 금속(144) 상에 마스크(146)가 형성되었다. 마스크(146)는 트랜지스터(104) 및 트랜지스터(106)의 트렌치들(138)을 채운다. 마스크(146)는 마스크가 트랜지스터(102)의 제2 게이트 금속 층(144) 상에는 존재하지 않도록 패터닝된다. 이에 따라, 트랜지스터(102)에 대해서는 제2 게이트 금속(144)이 노출된다. 마스크(140)는 패터닝된 포토레지스트를 포함할 수 있다. 패터닝된 포토레지스트는 표준 포토리소그래피 공정들을 사용하여 구현될 수 있다.
도 1h에서, 제2 게이트 금속(144)이 트랜지스터(102)에서 제거되었다. 주목할 사항으로서, 제2 게이트 금속(144)은 트랜지스터(102)의 트렌치(138) 내에서 그리고 게이트 구조체들(114)로부터 제거된다. 이의 하나의 결과는 트랜지스터(102)의 게이트 구조체들(114)의 공동들(116)이 제2 게이트 금속(144)이 여전히 존재하는 트랜지스터(104)의 게이트 구조체들(114)의 공동들(116)보다 더 크다는 것이다. 트랜지스터(104)의 게이트 구조체들(114)의 공동들(116)은 제1 게이트 금속(118) 및 제2 게이트 금속(144)이 여전히 존재하는 트랜지스터(106)의 게이트 구조체들(114)의 공동들(116)보다 더 크다. 제2 게이트 금속(144)은 습식 에칭, 건식 에칭, 또는 임의의 다른 적절한 에칭 공정에 의해 제거될 수 있다.
도 1h에서, 포토레지스트 마스크(146)가 트랜지스터(104) 및 트랜지스터(106)로부터 제거되었다. 이에 따라, 트랜지스터(104) 및 트랜지스터(106)에서 제2 게이트 금속(144)이 노출된다. 포토레지스트 마스크(140)는 임의의 표준 포토레지스트 제거 공정에 의해 제거될 수 있다.
도 1i에서, 제2 게이트 금속(144)이 트랜지스터(104) 및 트랜지스터(106)의 트렌치들(138) 내에서 에칭 백되었다. 제2 게이트 금속(144)은 트랜지스터(104) 및 트랜지스터(106)의 트렌치들(138)로부터 완전히 제거되지는 않았다. 대신에, 제2 게이트 금속(144)은 트랜지스터(104) 및 트랜지스터(106)의 트렌치들의 저면에 제2 게이트 금속(144)의 나머지 부분(150)을 남기도록 선택되는 제어된 에칭으로 에칭 백되었다. 트랜지스터(104)에서, 제2 게이트 금속(144)의 나머지 부분(150)은 트렌치(138)의 저면에서 고-K 유전체 층(120) 상에 위치된다. 트랜지스터(106)에서, 제2 게이트 금속(144)의 나머지 부분(150)은 제1 게이트 금속(118)의 나머지 부분(142) 상에 위치된다. 나머지 부분(150)은 트랜지스터(104) 및 트랜지스터(106)에서의 트렌치들(138)에서의 고-K 유전체 층(120) 부분 상에서 수직으로 연장될 수 있다.
제2 게이트 금속(144)을 에칭 백하는 제어된 에치는, 특히 도 1e와 관련하여 설명된 바와 같이 제1 게이트 금속(118)을 에칭 백하는 공정과 동일한 유형의 제어된 에칭이고, 동적으로 제어 가능한 특성들을 갖는 ALE 공정이 제2 게이트 금속(144)을 에칭 백하기 위해 이용될 수 있다. 제어되는 에칭은 제어 시스템의 분석 모델에 의해 제어될 수 있다. 분석 모델은 제2 게이트 금속(144)의 나머지 부분(150)의 원하는 특성들에 기초하여 ALE 공정의 파라미터들을 선택하도록 머신 러닝 과정으로 트레이닝될 수 있다.
도 1j에서, 트랜지스터(102), 트랜지스터(104), 및 트랜지스터(106)의 트렌치들에서의 고-K 유전체 층(120) 상에 제3 게이트 금속(152)이 퇴적되었다. 제3 게이트 금속(152)은 트랜지스터(104) 및 트랜지스터(106)의 트렌치들(138)에서의 제2 게이트 금속(144)의 나머지 부분들(150) 상에 위치된다. 제3 게이트 금속(152)은 트랜지스터(102), 트랜지스터(104), 및 트랜지스터(106)의 게이트 구조체들(114)의 공동들(116) 내에 위치된다.
제3 게이트 금속(152)은 PVD 공정, CVD 공정, 또는 ALD 공정에 의해 퇴적될 수 있다. 일 예에서, 제3 게이트 금속(152)은 티타늄 질화물을 포함한다. 대안적으로, 제3 게이트 금속(152)은 TaN, WN, 및 MoN 또는 다른 적절한 재료들 중 하나 이상을 포함할 수 있다. 제3 게이트 금속(152)은 1 nm와 5 nm 사이의 두께를 가질 수 있다. 다른 재료들, 퇴적 공정들, 및 두께들이 본 개시의 범위로부터 벗어나지 않고 제3 게이트 금속(152)에 이용될 수 있다.
도 1j에서, 제3 게이트 금속(152) 상에 실리콘 층(156)이 형성되었다. 일 예에서, 실리콘 층(156)은 CVD 공정에 의해 퇴적된다. 특히, 인-시츄 실란 패시베이션 층이 화학 증착 공정에 의해 퇴적될 수 있다. 실란 패시베이션 층의 퇴적 후 또는 퇴적 동안, 실란의 온도를 420°C와 500°C 사이에서 상승시키기 위해 열적 어닐링 공정 또는 다른 유형들의 열 처리가 수행될 수 있다. 이러한 상승된 온도에서, 실란은 규소 및 수소로 분해된다. 수소 기체는 환기를 통해 제거되고 실리콘 층(156)이 남는다. 다른 공정들이 본 개시의 범위로부터 벗어나지 않고 실리콘 층(156)을 수행하는 데 이용될 수 있다. 실리콘 층(156)은 트랜지스터(102), 트랜지스터(104), 및 트랜지스터(106)의 트렌치들(138)에서의 제3 게이트 금속(152) 상에 형성된다. 실리콘 층(156)은 또한 트랜지스터(102)의 게이트 구조체들(114)에도 존재한다. 도 1j의 예에서, 공동들(116)이 이전에 퇴적된 층들에 의해 완전히 채워졌기 때문에, 실리콘 층(156)은 트랜지스터(104) 및 트랜지스터(106)의 게이트 구조체들(214)에는 존재하지 않는다. 그러나, 실리콘 층(156)은 공동들(116)의 크기 및 이전에 퇴적된 층들의 두께에 따라 트랜지스터(104) 및 트랜지스터(106)의 게이트 구조체들(114)에 존재하는 것이 가능하다. 뿐만 아니라, 실리콘 층(156)은 트랜지스터(102)의 게이트 구조체들(114)의 나머지 공동들(116)을 완전히 채울 수 없다.
도 1k에서, 실리콘 층(156) 상에 티타늄 층이 퇴적되었다. 티타늄 층은 CVD 또는 다른 적절한 공정에 의해 퇴적될 수 있다. 티타늄 층(157)은 0.5 nm와 5 nm 사이의 두께를 가질 수 있다. 티타늄 층(157)의 퇴적 후 또는 퇴적 동안, 티타늄 층(157) 및 실리콘 층(156)을 가열하기 위해 열적 어닐링 공정, 또는 다른 열적 처리가 수행될 수 있다. 이는 실리콘 층(156) 및 티타늄 층(157)으로부터 티타늄 실리사이드 층(159)이 형성되게 한다. 일 실시 예에서, 실리콘 층(156) 및 티타늄 층(157) 전체가 실리사이드가 될 수 있다. 대안적으로, 실리사이드(159)는 실리콘 층(156)과 티타늄 층(157) 사이의 계면에 형성되어, 실리사이드 아래에 순수 실리콘의 일부 및/또는 실리사이드 위에 순수 티타늄의 일부를 남길 수 있다. 다른 공정들 및 두께들이 본 개시의 범위로부터 벗어나지 않고 티타늄 층(157) 및 실리사이드를 형성하는 데 이용될 수 있다.
알루미늄을 퇴적하지 않고 티타늄을 퇴적하는 것의 하나의 이점은 일부 기존의 가공 단계들이 회피될 수 있다는 점이다. 예를 들어, 알루미늄이 퇴적될 때에는, 알루미늄의 산화를 방지하기 위해 통상적으로 보호 층이 또한 퇴적된다. 그러나, 알루미늄이 없기 때문에, 일 예에서, 보호 층의 형성이 생략될 수 있다. 다른 유형들의 실리사이드가 실리사이드(159)에 사용될 수 있다. 예를 들어, 실리사이드(159)는 TaSi, CoSi, NiSi, WSi, MoSi, 및 CuSi를 포함할 수 있다. 일부 실시 예들에서, 실리사이드(159)는 또한 Ge를 포함할 수 있다.
도 1l에서, 티타늄 층(157) 상에, 또는 전체 티타늄 층(157)이 실리사이드가 되는 경우 티타늄 층(157)으로부터 발생되는 실리사이드(159) 상에 접착 층(158)이 형성되었다. 접착 층(158)은 또한 트랜지스터(102), 트랜지스터(104), 및 트랜지스터(106)의 트렌치들(138)에도 퇴적된다. 접착 층(158)은 TiN, TaN, MoN, 또는 WN 중 하나 이상을 포함할 수 있다. 접착 층(158)은 ALD 공정에 의해 형성될 수 있고 0.5 nm와 5 nm 사이의 두께를 가질 수 있다. 다른 재료들, 공정들, 및 두께들이 본 개시의 범위로부터 벗어나지 않고 접착 층(158)에 사용될 수 있다.
도 1l에서, 트랜지스터(102), 트랜지스터(104), 및 트랜지스터(106)의 트렌치들(138)에서의 티타늄 질화물 접착 층(158) 상에 제4 게이트 금속 층(160)이 퇴적되었다. 제4 게이트 금속 층(160)은 트렌치들(138)의 나머지 부분을 채운다. 실제로, 제4 게이트 금속 층(160)은 도 1l에 도시된 것보다 트렌치들(138)의 훨씬 더 큰 부분을 채울 수 있다. 제4 게이트 금속(160)은 전도성 게이트 충전 재료이다. 도 1l은 트렌치(138)의 비교적 작은 부분을 채우는 제4 게이트 금속 층(160)을 도시하지만, 실제로 제4 게이트 금속(160)은 트렌치(138)의 대부분을 채울 수 있다. 트렌치들(138)에서의 다른 층들의 두께들은 트렌치들(138)의 폭들에 비해 매우 작을 수 있지만, 이는 많은 수의 별개의 층들을 제시할 때 도시하기가 어렵다. 이에 따라, 제4 게이트 금속 층(160)은 트렌치들(138)의 체적의 큰 부분을 채울 수 있다. 제4 게이트 금속 층(160)은 트렌치들(138)에 대한 게이트 충전 재료 또는 금속 플러그라고 지칭될 수 있다.
일 실시 예에서, 제4 게이트 금속 층(160)은 CVD 공정에 의해 퇴적되는 텅스텐이다. 대안적으로, 제4 게이트 금속 층은 Co, Ru, Ir, Mo, Cu 또는 또 다른 저저항 금속 중 하나 이상을 포함할 수 있다. 제4 게이트 금속 층(160)은 PVD 공정, ALD 공정, 또는 다른 퇴적 공정들에 의해 형성될 수 있다. 다른 재료들 및 공정들이 본 개시의 범위로부터 벗어나지 않고 제4 게이트 금속(160)에 이용될 수 있다.
도 1m에서, 화학적 기계적 평탄화(chemical mechanical planarization; CMP) 공정이 수행되었다. CMP 공정은 트렌치들(138) 외부의 고-K 유전체 재료(120), 제3 게이트 금속(152), 실리콘 층(156), 티타늄 질화물 층(158), 및 제4 게이트 금속(160)을 제거한다. CMP 공정은 또한 측벽 스페이서들(124) 및 층간 유전체 층(128)의 부분들도 제거한다.
제3 게이트 금속(152), 실리콘 층(156), 티타늄 질화물 층(158), 및 제4 게이트 금속(160)의 나머지 부분들은 트랜지스터(102), 트랜지스터(104), 및 트랜지스터(106)의 게이트 전극(162)에 대응한다. 트랜지스터(104)의 게이트 전극(162)은 또한 제2 게이트 금속(144)의 나머지 부분(150)도 포함한다. 트랜지스터(106)의 게이트 전극(162)은 제1 게이트 금속(118)의 나머지 부분(142) 및 제2 게이트 금속(144)의 나머지 부분(150)을 포함한다.
게이트 구조체들(114)에서의 전도성 층들은 게이트 전극들(162)의 일부이다. 게이트 전극들(162)은 반도체 나노시트들(111)을 둘러싸고, 게이트 전극들에의 전압들의 인가에 의해 반도체 나노시트들(111)에 대응하는 채널 영역들을 도통 또는 비도통으로 만들 수 있다.
트랜지스터(104)의 제2 게이트 금속(144)의 나머지 부분(150) 및 게이트 전극(162)의 존재는 트랜지스터(104)가 트랜지스터(102)의 임계 전압보다 더 높은 임계 전압을 갖게 한다. 트랜지스터(106)에서의 제1 게이트 금속(118)의 나머지 부분(142) 및 제2 게이트 금속(144)의 나머지 부분(150)의 존재는 트랜지스터(106)가 트랜지스터(104)보다 더 높은 임계 전압을 갖게 한다. 이는 트랜지스터(106)의 트렌치(138)로부터 제1 게이트 금속(118)을 완전히 제거하지 않고 제1 게이트 금속(118)을 에칭 백하는 제어된 에칭 공정으로 인해, 그리고 트랜지스터(104) 및 트랜지스터(106)의 트렌치들(138)로부터 제2 게이트 금속(120)을 완전히 제거하지 않고 제2 게이트 금속(120)을 에칭 백하는 제어된 에칭 공정으로 인해 실현될 수 있다.
제1 및 제2 게이트 재료들(118 및 142)의 나머지 부분들(142 및 150)을 정의하는 제어된 에칭 공정들로 인해, 제4 게이트 금속(160)은 트랜지스터(106)의 트렌치(138)에서의 제1 또는 제2 게이트 금속들(118 및 144)의 나머지 부분들(142 및 150)이 연장되는 것보다 트렌치(138) 내에서 더 높은 수직 레벨까지 연장된다. 제4 게이트 금속(160)은 트렌치(138)의 위로 연장된다. 유사하게, 제4 게이트 금속(160)은 제2 게이트 금속(144)의 나머지 부분(150)이 연장되는 것보다 트랜지스터(104)의 트렌치(138) 내에서 더 높은 수직 레벨까지 연장된다. 이는 상이한 임계 전압들을 갖는 트랜지스터들의 형성을 가능하게 하는 제어된 에칭 공정들의 하나의 특성일 수 있다.
트랜지스터(106)에서의 제1 및 제2 게이트 금속들의 나머지 부분들(142 및 150)의 존재는 트랜지스터(104)의 제4 게이트 금속(160)이 트랜지스터(104)의 트렌치(138)의 저면으로부터 있는 것보다 트랜지스터(106)의 트렌치(138)의 저면으로부터 제4 게이트 금속(160)의 저면이 더 멀리 있게 한다. 이는 트랜지스터(106)의 더 높은 임계 전압에 기여한다. 이러한 이유의 일부는 제1 및 제2 게이트 금속들(118, 144)이 제4 게이트 금속(160)보다 더 높은 일 함수를 가진다는 것이다.
트랜지스터(104)에서의 제2 게이트 금속의 나머지 부분(150)의 존재는 트랜지스터(102)의 제4 게이트 금속(160)이 트랜지스터(102)의 트렌치(138)의 저면으로부터 있는 것보다 트랜지스터(104)의 트렌치(138)의 저면으로부터 제4 게이트 금속(160)의 저면이 더 멀리 있게 한다. 이는 부분적으로, 제4 게이트 금속(160)보다 더 높은 일 함수를 갖는 제2 게이트 금속(144)으로 인해, 트랜지스터(106)의 더 높은 임계 전압에 기여한다.
도 1n에서, 트랜지스터들(102, 104, 및 106) 각각의 소스 및 드레인 영역들(112)에 실리사이드 층들(166)이 형성되었다. 실리사이드 층들(166)은 티타늄 실리사이드, 코발트 실리사이드, 또는 다른 유형들의 실리사이드를 포함할 수 있다. 도 1m에서, 트랜지스터들(102, 104, 및 106) 각각에서 층간 유전체 층(128)에 코발트 콘택트 플러그들(168)이 형성되었다. 코발트 콘택트 플러그들(168)은 트랜지스터들(102, 104, 및 106)의 소스 및 드레인 영역들(112)에 전압들을 인가하는 데 이용될 수 있다. 플러그들(168)은 티타늄 질화물 접착 층(167)에 의해 둘러싸인다. 플러그들(168), 접착 층(167), 및 실리사이드 층들(166)은 본 개시의 범위로부터 벗어나지 않고 다른 재료들을 포함할 수 있다.
도 1a 내지 도 1n은 N 채널 트랜지스터들의 형성을 설명한다. P 채널 초저 임계 전압 트랜지스터, P 채널 저 임계 전압 트랜지스터, 및 P 채널 표준 임계 전압 트랜지스터가 동일한 공정 동안 형성될 수 있다. 하나의 차이점은 P 채널 트랜지스터들이 형성될 집적 회로(100)의 영역들에서, 반도체 재료들이 상이하게 도핑될 것이라는 점이다. 예를 들어, P 채널 트랜지스터들의 소스 및 드레인 영역들(112)은 P형 도펀트들로 도핑될 것이다. 반도체 기판(110) 및 반도체 나노시트들(111) 또한 P 채널 트랜지스터들을 도핑하기 위한 공정에 따라 도핑될 수 있다. P 채널 트랜지스터들에 대해, 도 1b에 도시된 마스크(140)는 초 저 임계 전압 P 채널 트랜지스터와 연관된 트렌치를 채울 것이고, 결과적으로 제1 게이트 금속(118)이 저 임계 전압 및 표준 임계 전압 P 채널 트랜지스터들로부터 완전히 제거될 동안 초저 임계 전압 P 채널 트랜지스터들의 트렌치(138)에서 제1 게이트 금속(118)의 나머지 부분(142)이 발견된다. P 채널 트랜지스터들에 대해, 도 1g에 도시된 마스크(146)는 초저 임계 전압 P 채널 트랜지스터 및 저전압 P 채널 트랜지스터와 연관된 트렌치들(138)을 채울 것이고, 결과적으로 초저 임계 전압 P 채널 트랜지스터 및 저전압 P 채널 트랜지스터들의 트렌치들(138)에서 제2 게이트 금속(144)의 나머지 부분(150)이 발견되었다. 이에 따라, 일 실시 예에 따르면, 도 1a 내지 도 1m에 도시된 공정은 초저전압, 저전압 및 표준 임계 전압 N 채널 트랜지스터들 및 P 채널 트랜지스터들을 동시에 형성할 것이다.
도 1o 내지 도 1q는 집적 회로(100)를 형성하기 위한 대안적인 실시 예를 도시한다. 도 1o에 도시된 구조는 도 1l에 도시된 구조로부터 시작된다. 제3 게이트 금속(152)이 트랜지스터들(102, 104, 및 106)의 층간 유전체 층(128)의 위 그리고 트렌치들(138)에서의 고-K 유전체 층(120) 상에 퇴적된다. 제3 게이트 금속(152)이 퇴적된 후, 제3 게이트 금속(152)을 에칭하기 위해 제어되는 ALE 공정이 수행된다. ALE 공정은 트랜지스터들(102, 104, 및 106) 각각에서 층간 유전체 층(128)의 위 그리고 트렌치(138)의 측벽들 상의 고-K 유전체 층(120)으로부터 제3 게이트 금속(152)을 에칭한다. ALE 공정의 파라미터들은 제3 게이트 금속(152)의 일부가 트렌치들(138)의 저면 상에 남도록 선택된다. 특히, 제3 게이트 금속(152)의 일부는 트랜지스터(102)의 트렌치(138)의 저면의 고-K 유전체 층(120) 상에 남는다. 제3 게이트 금속(152)의 일부는 트랜지스터(104) 및 트랜지스터(106)의 트렌치들의 저면의 제2 게이트 금속(144)의 나머지 부분(150) 상에 남는다.
제어되는 ALE 에칭을 수행하는 하나의 이유는 제4 게이트 금속(160)의 퇴적 전에 트렌치들(138)의 측벽들 상의 재료의 양을 감소시키기 위한 것이다. 이 결과, 더 큰 체적의 트렌치들(138)이 고전도성 제4 게이트 금속(160)으로 채워질 수 있다.
도 1n에서, 실리사이드 층(159)이 트랜지스터들(102, 104, 및 106)의 트렌치들(138)에서의 제3 게이트 금속(152) 상에 형성되었다. 층 실리사이드(159)는 도 1k와 관련하여 전술한 바와 같이 실리콘 층(156) 및 티타늄 층(157)으로부터 형성되는 티타늄 실리사이드를 포함할 수 있다. 초기에 형성될 때, 실리사이드(159)는 트렌치(138)의 측벽들 상의 그리고 층간 유전체 층(128)의 위의 게이트 유전체(120)를 커버할 수 있다. 실리사이드(159)는 전술한 바와 같이 제어되는 ALE 공정을 사용하여 패터닝된다. ALE 공정의 파라미터들은 머신 러닝 과정으로 트레이닝된 분석 모델에 의해 선택된다. 파라미터들은 실리사이드(159)가 트렌치(138)의 측벽들로부터 그리고 층간 유전체 층(128)의 위로부터 제거되면서 제3 게이트 금속(152) 상의 트렌치(138)의 저면에 실리사이드(159)의 나머지 부분을 남기도록 선택된다. 전술한 바와 같이, 이는 더 큰 체적의 트렌치들(138)이 제4 게이트 금속(160)으로 채워질 수 있게 할 수 있다.
도 1q에서, 티타늄 질화물 접착 층(158) 및 제4 게이트 금속(160)이 도 1l과 관련하여 전술한 바와 같이 트랜지스터들(102, 104, 및 106)의 트렌치들(138)에 퇴적되었다. CMP 공정은 도 1m과 관련하여 전술한 바와 같이 수행되었다. 소스 및 드레인 실리사이드(166), 접착 층(167), 및 소스 및 드레인 콘택트 플러그들(168)이 도 1n과 관련하여 설명된 바와 같이 형성되었다. 도 1q에서 알 수 있는 바와 같이, 제4 게이트 금속(160)은 도 1n에서보다 트렌치들(138)의 측벽들 상에 더 적은 층들이 위치된다는 사실로 인해 도 1n의 실시 예에서보다 더 큰 체적의 트렌치들(138)을 채운다.
도 1a 내지 도 1q에 도시되지는 않았지만, 유전체 층(120)은 도 1a에 도시된 구조체 이전에 트랜지스터들(102, 104, 및 106)의 트렌치들(138)의 측벽들(170)로부터 제거될 수 있다. 이 경우, 트렌치(138)의 측벽들(170)은 측벽 스페이서들(124)의 측벽들에 대응한다. 특히, 유전체 층(120)은 트렌치(138)의 저면에서 유전체 층(122)의 위에만 남을 것이다. 이는 전술한 바와 같이 그리고 도 2a 내지 도 5와 관련하여 더 상세히 설명될 바와 같이 제어되는 ALE 공정을 이용함으로써 실현될 수 있다. 이러한 방식으로 유전체 층(120)을 패터닝하면 트렌치(138)의 더 큰 체적이 제4 게이트 금속(160)에 의해 채워지게 한다.
도 2a는 일 실시 예에 따른, 반도체 공정 시스템(200)의 도해이다. 반도체 공정 시스템(200)은 도 1a 내지 도 1q와 관련하여 설명된 바와 같이 집적 회로(100)를 형성하는 데 사용되는 제어되는 ALE 공정들을 수행하기 위해 이용될 수 있다. 반도체 공정 시스템(200)은 내부 체적(203)을 포함하는 공정 챔버(202)를 포함한다. 지지부(206)는 내부 체적(203) 내에 위치되고 박막 에칭 공정 동안 기판(204)을 지지하도록 구성된다. 반도체 공정 시스템(200)은 기판(204) 상의 박막을 에칭하도록 구성된다. 반도체 공정 시스템(200)은 박막 에칭 파라미터들을 동적으로 조정하는 제어 시스템(224)을 포함한다. 제어 시스템(224)의 세부 사항들은 반도체 공정 시스템(200)의 동작의 설명 후에 제공된다.
일 실시 예에서, 반도체 공정 시스템(200)은 제1 유체 공급원(208) 및 제2 유체 공급원(210)을 포함한다. 제1 유체 공급원(208)은 제1 유체를 내부 체적(203)으로 공급한다. 제2 유체 공급원(210)은 제2 유체를 내부 체적(203)으로 공급한다. 제1 유체 및 제2 유체는 둘 모두 기판(204) 상의 박막을 에칭하는 데 기여한다. 도 2a는 유체 공급원들(208 및 210)을 도시하지만, 실제로, 유체 공급원들(208 및 210)은 유체 이외의 다른 재료들을 포함하거나 공급할 수 있다. 예를 들어, 유체 공급원들(208 및 210)은 에칭 공정을 위한 모든 재료들을 제공하는 재료 공급원들을 포함할 수 있다.
일 실시 예에서, 반도체 공정 시스템(200)은 원자 층 에칭(ALE) 공정들을 수행하는 ALE 시스템이다. ALE 시스템은 에칭 공정들을 사이클로 수행한다. 각 사이클은 유체 공급원(208)로부터 제1 에칭 유체를 흘리는 단계, 이어서 퍼지 공급원들(212 및 224) 중 하나 또는 둘 모두로부터 퍼지 기체를 흘림으로써 에칭 챔버로부터 제1 에칭 유체를 퍼지하는 단계, 이어서 유체 공급원(210)으로부터 제2 에칭 유체를 흘리는 단계, 이어서 퍼지 공급원들(212 및 224) 중 하나 또는 둘 모두로부터 퍼지 기체를 흘림으로써 에칭 챔버로부터 제2 에칭 유체를 퍼지하는 단계를 포함한다. 이는 단일 ALE 사이클에 대응한다. 각 사이클은 에칭되고 있는 박막으로부터 원자 또는 분자 층을 에칭한다.
반도체 공정 시스템(200)에 의해 생성되는 박막의 파라미터들은 다수의 공정 조건들에 의해 영향을 받을 수 있다. 공정 조건들은 유체 공급원들(208, 210)에 남아 있는 유체 또는 재료의 양, 유체 공급원(208, 210)로부터의 유체 및 재료의 유량, 유체 공급원들(208 및 210)에 의해 제공되는 유체의 압력, 공정 챔버(202)로 유체 또는 재료를 운반하는 튜브들 또는 도관들의 길이, 공정 챔버(202)를 정의하거나 이에 포함되는 앰플의 수명, 공정 챔버(202) 내의 온도, 공정 챔버(202) 내의 습도, 공정 챔버(202) 내의 압력, 공정 챔버(202) 내의 광 흡수 반사, 반도체 웨이퍼(204)의 표면 피처들, 유체 공급원들(208 및 210)에 의해 제공되는 재료들의 조성, 유체 공급원들(208 및 210)에 의해 제공되는 재료들의 상(phase), 에칭 공정의 지속 기간, 에칭 공정의 개별 단계들의 지속 기간, 및 위에서 구체적으로 열거되지 않은 인자들을 포함하는 다양한 다른 인자들을 포함할 수 있지만, 이에 제한되는 것은 아니다.
에칭 공정 동안 다양한 공정 조건들의 조합은 ALE 공정에 의해 에칭되는 박막의 잔존 두께를 결정한다. 공정 조건들은 박막들이 타겟 파라미터들 내에 속하는 잔존 두께들을 갖지 않게 하는 것이 가능하다. 이것이 발생하면, 반도체 웨이퍼(204)로부터 형성된 집적 회로들은 적절하게 기능하지 않을 수 있다. 반도체 웨이퍼들의 배치들(batches)의 품질은 악화될 수 있다. 일부 경우들에서, 일부 반도체 웨이퍼들은 폐기될 필요가 있을 수 있다.
반도체 공정 시스템(200)은 에칭 공정들이 박막들이 타겟 파라미터들 또는 특성들 내에 속하는 파라미터들 또는 특성들을 갖게 하도록 하기 위해 공정 조건들을 동적으로 조정하기 위해 제어 시스템(224)을 이용한다. 제어 시스템(224)은 반도체 공정 시스템(200)과 연관된 공정 장비에 연결된다. 가공 장비는 도 2a에 도시된 구성요소들을 포함할 수 있다. 제어 시스템(224)은 유체 공급원들(208 및 210)로부터의 재료의 유량, 유체 공급원들(208 및 210)에 의해 공급되는 재료들의 온도, 유체 공급원들(208 및 210)에 의해 제공되는 유체의 압력, 퍼지 공급원(212 및 214)으로부터의 재료의 유량, 유체 공급원들(208 및 210) 및 퍼지 공급원(212 및 214)로부터의 재료들의 유동 지속 기간, 공정 챔버(202) 내의 온도, 공정 챔버(202) 내의 압력, 공정 챔버(202) 내의 압력, 공정 챔버(202) 내의 습도, 및 박막 에칭 공정의 다른 양태들을 제어할 수 있다. 제어 시스템(224)은 박막 에칭 공정이 타겟 잔존 두께, 타겟 조성, 타겟 결정 배향 등과 같은 타겟 파라미터들을 박막이 갖게 하도록 이러한 공정 파라미터들을 제어한다. 제어 시스템에 관한 추가 세부 사항들은 도 7 내지 도 9에 관하여 제공된다.
일 실시 예에서, 제어 시스템(224)은 하나 이상의 통신 채널(225)을 통해 제1 및 제2 유체 공급원들(208, 210)에 통신 가능하게 결합된다. 제어 시스템(224)은 통신 채널들(225)을 통해 제1 유체 공급원(208) 및 제2 유체 공급원(210)에 신호들을 송신할 수 있다. 제어 시스템(224)은 부산물 센서(222)로부터의 센서 신호들에 부분적으로 응답하여 제1 및 제2 유체 공급원들(208, 210)의 기능을 제어할 수 있다.
일 실시 예에서, 반도체 공정 시스템(200)은 제1 유체 공급원(208)으로부터의 제1 유체의 유량을 제어하기 위한 하나 이상의 밸브, 펌프, 또는 다른 흐름 제어 메커니즘들을 포함할 수 있다. 이러한 흐름 제어 메커니즘들은 유체 공급원(208)의 일부일 수 있거나 유체 공급원(208)으로부터 분리될 수 있다. 제어 시스템(224)은 이러한 흐름 제어 메커니즘들에 또는 이들 이러한 흐름 제어 메커니즘들을 제어하는 시스템들에 통신 가능하게 결합될 수 있다. 제어 시스템(224)은 이러한 메커니즘들을 제어함으로써 제1 유체의 유량을 제어할 수 있다. 제어 시스템(200)은 제1 유체 및 제1 유체 공급원(208)을 참조하여 상술된 바와 동일한 방식으로 제2 유체 공급원(210)으로부터의 제2 유체의 흐름을 제어하는 밸브들, 펌프들, 또는 다른 흐름 제어 메커니즘들을 포함할 수 있다.
일 실시 예에서, 반도체 공정 시스템(200)은 매니폴드 혼합기(216) 및 유체 분배기(218)를 포함한다. 매니폴드 혼합기(216)는 제1 유체 공급원(208) 및 제2 유체 공급원(210)로부터 함께 또는 별개로 제1 유체 및 제2 유체를 수용한다. 매니폴드 혼합기(216)는 제1 유체, 제2 유체, 또는 제1 유체와 제2 유체의 혼합물을 유체 분배기(218)에 제공한다. 유체 분배기(218)는 매니폴드 혼합기(216)로부터 하나 이상의 유체를 수용하고 하나 이상의 유체를 공정 챔버(202)의 내부 체적(203)으로 분배한다.
일 실시 예에서, 제1 유체 공급원(208)은 제1 유동 채널(230)에 의해 매니폴드 혼합기(216)에 결합된다. 제1 유체 채널(230)은 제1 유체를 유체 공급원(208)으로부터 매니폴드 혼합기(216)로 운반한다. 제1 유체 채널(230)은 제1 유체를 제1 유체 공급원(208)으로부터 매니폴드 혼합기(216)로 전달하기 위한 튜브, 파이프, 또는 다른 적절한 채널일 수 있다. 제2 유체 공급원(210)은 제2 유동 채널(232)에 의해 매니폴드 혼합기(216)에 결합된다. 제2 유체 채널(232)은 제2 유체를 제2 유체 공급원(210)으로부터 매니폴드 혼합기(216)로 운반한다.
일 실시 예에서, 매니폴드 혼합기(216)는 제3 유체 라인(234)에 의해 유체 분배기(218)에 결합된다. 제3 유체 라인(234)은 매니폴드 혼합기(216)로부터 유체 분배기(218)로 유체를 운반한다. 제3 유체 라인(234)은 아래에서 더 상세히 설명될 바와 같이, 제1 유체, 제2 유체, 제1 유체와 제2 유체의 혼합물, 또는 다른 유체를 운반할 수 있다.
제1 및 제2 유체 공급원들(208, 210)은 유체 탱크들을 포함할 수 있다. 유체 탱크들은 제1 유체 및 제2 유체를 저장할 수 있다. 유체 탱크들은 제1 유체 및 제2 유체를 선택적으로 출력할 수 있다.
일 실시 예에서, 반도체 공정 시스템(200)은 제1 퍼지 공급원(212) 및 제2 퍼지 공급원(214)을 포함한다. 제1 퍼지 공급원은 제1 퍼지 라인(236)에 의해 제1 유체 라인(230)에 결합된다. 제2 퍼지 공급원은 제2 퍼지 라인(238)에 의해 유체 라인(232)에 결합된다. 실제로, 제1 및 제2 퍼지 공급원들은 단일 퍼지 공급원일 수 있다.
일 실시 예에서, 제1 및 제2 퍼지 공급원들(212, 214)은 퍼지 기체를 공정 챔버(202)의 내부 체적(203)으로 공급한다. 퍼지 유체는 공정 챔버(202)의 내부 체적(203)으로부터 제1 유체, 제2 유체, 제1 또는 제2 유체의 부산물들, 또는 다른 유체를 퍼지 또는 운반하도록 선택된 유체이다. 퍼지 유체는 기판(204), 기판(204) 상의 게이트 금속 층, 제1 유체 및 제2 유체, 및 이러한 제1 또는 제2 유체의 부산물들과 반응하지 않도록 선택된다. 이에 따라, 퍼지 유체는 Ar 또는 N2를 포함하지만, 이에 제한되는 것은 아닌 불활성 기체일 수 있다.
도 2a는 제1 유체 공급원(208) 및 제2 유체 공급원(210)을 도시하지만, 실제로 반도체 공정 시스템(200)은 다른 수의 유체 공급원을 포함할 수 있다. 예를 들어, 반도체 공정 시스템(200)은 단지 단일의 유체 공급원 또는 두 개보다 많은 유체 공급원들을 포함할 수 있다. 이에 따라, 반도체 공정 시스템(200)은 본 개시의 범위로부터 벗어나지 않고 두 개와 상이할 수 있는 수의 유체 공급원을 포함할 수 있다.
도 2b는 일 실시 예에 따른, 반도체 공정 시스템(200)에 의해 수행되는 ALE 공정의 사이클을 도시하는 그래프이다. 시간 T1에서, 제1 에칭 유체가 흐르기 시작한다. 도 2b의 예에서, 제1 에칭 유체는 WCI5이다. 제1 에칭 유체는 유체 공급원(208)으로부터 내부 체적(203)으로 흘러든다. 내부 체적(203)에서, 제1 에칭 유체는 티타늄 질화물 층(124)의 상단 노출 층과 반응한다. 시간 T2에서, 제1 에칭 유체(WCI5)가 흐름을 멈춘다. 일 예에서, T1과 T2 사이의 경과 시간은 1초와 10초 사이이다.
시간 T3에서, 퍼지 기체가 흐르기 시작한다. 퍼지 기체는 퍼지 공급원들(212 및 224) 중 하나 또는 둘 모두로부터 흐른다. 일 예에서, 퍼지 기체는 티타늄 질화물 층(124)과 반응하지 않고 제1 에칭 유체(WCI5)를 퍼지할 수 있는 아르곤, N2, 또는 또 다른 불활성 기체 중 하나이다. 시간 T4에서, 퍼지 기체가 흐름을 멈춘다. 일 예에서, T3와 T4 사이의 경과 시간은 2초와 15초 사이이다.
시간 T5에서, 제2 에칭 유체가 내부 체적(203)으로 흘러든다. 제2 에칭 유체는 유체 공급원(210)으로부터 내부 체적(203)으로 흘러든다. 일 예에서, 제2 에칭 유체는 O2이다. O2는 티타늄 질화물 층(124)의 상단 원자 또는 분자 층과 반응하고 티타늄 질화물 층(124)의 상단 원자 및 분자 층의 에칭을 완료한다. 시간 T6에서, 제2 에칭 유체가 흐름을 멈춘다. 일 예에서, T5와 T6 사이의 경과 시간은 1초와 10초 사이이다.
시간 T7에서, 퍼지 기체가 다시 흐르고 제2 에칭 유체의 내부 체적(203)을 퍼지한다. 시간 T8에서, 퍼지 기체가 흐름을 멈춘다. T1과 T8 사이의 시간은 단일 ALE 사이클에 대응한다.
실제로, ALE 공정은 티타늄 질화물 층의 초기 두께 및 티타늄 질화물 층의 원하는 최종 두께에 따라 5 사이클과 50 사이클 사이를 포함할 수 있다. 각 사이클은 티타늄 질화물 층(124)의 원자 또는 분자 층을 제거한다. 다른 재료들, 공정들, 및 경과 시간들이 본 개시의 범위로부터 벗어나지 않고 이용될 수 있다.
도 3a는 일 실시 예에 따른, 도 2a의 제어 시스템(224)의 블록도이다. 도 3a의 제어 시스템(224)은 일 실시 예에 따라, 도 1a 내지 도 1q의 집적 회로(100)를 형성하기 위해 ALE 공정들을 수행하는 데 있어서 반도체 공정 시스템(200)의 동작을 제어하도록 구성된다. 제어 시스템(224)은 반도체 공정 시스템(200)의 파라미터들을 조정하기 위해 머신 러닝을 이용한다. 제어 시스템(224)은 ALE 공정에 의해 형성된 박막 층이 선택된 사양들 내에 속하도록 하기 위해 ALE 실행들 사이에서 또는 ALE 사이클들 사이에서도 반도체 공정 시스템(200)의 파라미터들을 조정할 수 있다.
일 실시 예에서, 제어 시스템(224)은 분석 모델(302) 및 트레이닝 모듈(304)을 포함한다. 트레이닝 모듈은 분석 모델(302)을 머신 러닝 과정으로 트레이닝한다. 머신 러닝 과정은 박막이 선택된 특성들을 갖게 할 ALE 공정을 위한 파라미터들을 선택하도록 분석 모델(302)을 트레이닝시킨다. 트레이닝 모듈(304)이 분석 모델(302)과 분리되어 있는 것으로 도시되어 있지만, 실제로, 트레이닝 모듈(304)은 분석 모델(302)의 일부일 수 있다.
제어 시스템(224)은 트레이닝 세트 데이터(306)를 포함하거나, 또는 저장한다. 트레이닝 세트 데이터(306)는 이력 박막 데이터(308) 및 이력 공정 조건 데이터(310)를 포함한다. 이력 박막 데이터(308)는 ALE 공정들로부터 발생되는 박막과 관련된 데이터를 포함한다. 이력 공정 조건 데이터(310)는 박막들을 생성한 ALE 공정들 동안의 공정 조건들과 관련된 데이터를 포함한다. 아래에서 더 상세히 설명될 바와 같이, 트레이닝 모듈(304)은 이력 박막 데이터(308) 및 이력 공정 조건 데이터(310)를 이용하여 머신 러닝 과정으로 분석 모델(302)을 트레이닝한다.
일 실시 예에서, 이력 박막 데이터(308)는 이전에 에칭된 박막들의 잔존 두께와 관련된 데이터를 포함한다. 예를 들어, 반도체 제조 설비의 동작 동안, 수천 또는 수백만 개의 반도체 웨이퍼가들이수개월 또는 수년 동안 가공될 수 있다. 반도체 웨이퍼들 각각은 ALE 공정들에 의해 에칭된 박막들을 포함할 수 있다. 각 ALE 공정 후에, 박막들의 두께들이 품질 제어 공정의 일부로서 측정된다. 이력 박막 데이터(308)는 ALE 공정에 의해 에칭된 박막들 각각의 잔존 두께를 포함한다. 이에 따라, 이력 박막 데이터(308)는 ALE 공정들에 의해 에칭된 다수의 박막들에 대한 두께 데이터를 포함할 수 있다.
일 실시 예에서, 이력 박막 데이터(308)는 또한 박막 에칭 공정들의 중간 스테이지들에서?? 박막들의 두께와 관련된 데이터를 포함할 수 있다. 예를 들어, ALE 공정은 박막의 개별 층들이 에칭되는 다수의 에칭 사이클들을 포함할 수 있다. 이력 박막 데이터(308)는 개별 에칭 사이클들 또는 에칭 사이클들의 그룹들 후의 박막들에 대한 두께 데이터를 포함할 수 있다. 이에 따라, 이력 박막 데이터(308)는 ALE 공정의 완료 후의 박막의 총 두께와 관련된 데이터를 포함할 뿐만 아니라, ALE 공정의 다양한 스테이지들에서?? 박막의 두께와 관련된 데이터도 포함할 수 있다.
일 실시 예에서, 이력 박막 데이터(308)는 ALE 공정들에 의해 에칭된 나머지 박막들의 조성과 관련된 데이터를 포함한다. 박막이 에칭된 후에, 박막들의 원소 또는 분자 조성을 결정하기 위한 측정이 이루어질 수 있다. 박막들의 성공적인 에칭은 박막이 특정 잔류 두께들을 포함하게 한다. 성공적인지 않은 에칭 공정들은 박막이 특정된 비율들의 원소들 또는 화합물들을 포함하지 않게 할 수 있다. 이력 박막 데이터(308)는 다양한 박막들을 구성하는 원소들 또는 화합물들을 나타내는 측정으로부터의 데이터를 포함할 수 있다.
일 실시 예에서, 이력 공정 조건들(310)은 이력 박막 데이터(308)와 연관된 박막들을 에칭하는 ALE 공정 동안의 다양한 공정 조건들 또는 파라미터들을 포함한다. 이에 따라, 이력 박막 데이터(308)에서의 데이터를 갖는 각 박막에 대해, 이력 공정 조건 데이터(310)는 박막의 에칭 동안 존재했던 공정 조건들 또는 파라미터들을 포함할 수 있다. 예를 들어, 이력 공정 조건 데이터(310)는 ALE 공정들 동안 공정 챔버 내의 압력, 온도, 및 유체 유량과 관련된 데이터를 포함할 수 있다.
이력 공정 조건 데이터(310)는 ALE 공정들 동안 유체 공급원들에서의 전구체 재료의 잔류량과 관련된 데이터를 포함할 수 있다. 이력 공정 조건 데이터(310)는 공정 챔버(202)의 수명과 관련된 데이터, 공정 챔버(202)에서 수행된 에칭 공정들의 수, 공정 챔버(202)의 가장 최근의 세정 사이클 이후 공정 챔버(202)에서 수행된 에칭 공정들의 수, 또는 공정 챔버(202)와 관련된 다른 데이터를 포함할 수 있다. 이력 공정 조건 데이터(310)는 에칭 공정 동안 공정 챔버(202)로 도입된 화합물들 또는 유체와 관련된 데이터를 포함할 수 있다. 화합물들과 관련된 데이터는 화합물들의 유형들, 화합물들의 상들(고체, 기체 또는 액체), 화합물들의 혼합물들, 또는 공정 챔버(202)로 도입된 화합물들 또는 유체와 관련된 다른 양태들을 포함할 수 있다. 이력 공정 조건 데이터(310)는 ALE 공정들 동안 공정 챔버(202) 내의 습도와 관련된 데이터를 포함할 수 있다. 이력 공정 조건 데이터(310)는 공정 챔버(202)와 관련된 광 흡수, 광 흡수 및 광 반사와 관련된 데이터를 포함한다. 이력 공정 조건 데이터(326)는 ALE 공정들 동안 공정 챔버(202)로 화합물들 또는 유체를 운반하는 파이프들, 튜브들 또는 도관들의 길이와 관련된 데이터를 포함할 수 있다. 이력 공정 조건 데이터(310)는 ALE 공정들 동안 공정 챔버(202)로 화합물들 또는 유체를 운반하는 캐리어 기체의 조건과 관련된 데이터를 포함할 수 있다.
일 실시 예에서, 이력 공정 조건 데이터(310)는 단일 ALE 공정의 복수의 개별 사이클들 각각에 대한 공정 조건을 포함할 수 있다. 이에 따라, 이력 공정 조건 데이터(310)는 매우 많은 수의 ALE 사이클들에 대한 공정 조건 데이터를 포함할 수 있다.
일 실시 예에서, 트레이닝 세트 데이터(306)는 이력 박막 데이터(308)를 이력 공정 조건 데이터(310)와 연관시킨다. 즉, 이력 박막 데이터(308)에서의 박막과 연관된 박막 두께, 재료 조성, 또는 결정 구조가 해당 에칭 공정과 연관된 공정 조건 데이터와 연관된다. 아래에서 더 상세히 제시될 바와 같이, 라벨링된 트레이닝 세트 데이터는 박막들이 적절하게 형성되게 할 반도체 공정 조건들을 예측하기 위해 분석 모델(302)을 트레이닝하기 위한 머신 러닝 과정에 이용될 수 있다.
일 실시 예에서, 제어 시스템(324)은 처리 자원들(312), 메모리 자원들(314) 및 통신 자원들(316)을 포함한다. 처리 자원들(312)은 하나 이상의 제어기 또는 프로세서를 포함할 수 있다. 처리 자원들(312)은 소프트웨어 명령어들을 실행하고, 데이터를 처리하고, 박막 에칭 제어 결정들을 행하고, 신호 처리를 수행하고, 메모리로부터 데이터를 판독하고, 데이터를 메모리에 기입하며, 다른 처리 동작들을 수행하도록 구성된다. 처리 자원들(312)은 반도체 공정 시스템(200)의 장소 또는 설비에 위치된 물리적 처리 자원들(312)을 포함할 수 있다. 처리 자원들은 반도체 처리 시스템(200)의 장소 또는 반도체 처리 시스템(200)이 위치되는 설비로부터 원격에 있는 가상 처리 자원들(312)을 포함할 수 있다. 처리 자원들(312)은 하나 이상의 클라우드 컴퓨팅 플랫폼을 통해 액세스되는 프로세서들 및 서버들을 포함하는 클라우드 기반 처리 자원들을 포함할 수 있다.
일 실시 예에서, 메모리 자원들(314)은 하나 이상의 컴퓨터 판독 가능한 메모리들을 포함할 수 있다. 메모리 자원들(314)은 분석 모델(302)을 포함하지만 이에 제한되는 것은 아닌 제어 시스템 및 이의 구성요소들의 기능과 연관된 소프트웨어 명령어들을 저장하도록 구성된다. 메모리 자원들(314)은 제어 시스템(224) 및 이의 구성요소들의 기능과 연관된 데이터를 저장할 수 있다. 데이터는 트레이닝 세트 데이터(306), 현재 공정 조건 데이터, 및 제어 시스템(224) 또는 이의 구성요소들 중 어느 하나의 동작과 연관된 임의의 다른 데이터를 포함할 수 있다. 메모리 자원들(314)은 반도체 공정 시스템(200)의 장소 또는 설비에 위치된 물리적 메모리 자원들을 포함할 수 있다. 메모리 자원들은 반도체 공정 시스템(200)의 장소 또는 설비로부터 원격에 위치된 가상 메모리 자원들을 포함할 수 있다. 메모리 자원들(314)은 하나 이상의 클라우드 컴퓨팅 플랫폼을 통해 액세스되는 클라우드 기반 메모리 자원들을 포함할 수 있다.
일 실시 예에서, 통신 자원들은 제어 시스템(224)이 반도체 공정 시스템(200)과 연관된 장비와 통신할 수 있게 하는 자원들을 포함할 수 있다. 예를 들어, 통신 자원들(316)은 제어 시스템(224)이 반도체 공정 시스템(200)과 연관된 센서 데이터를 수신하고 반도체 공정 시스템(200)의 장비를 제어할 수 있게 하는 유선 및 무선 통신 자원들을 포함할 수 있다. 통신 자원들(316)은 제어 시스템(224)이 유체 공급원들(308 및 310) 및 퍼지 공급원들(312 및 314)로부터의 유체들 또는 다른 재료의 흐름을 제어할 수 있게 할 수 있다. 통신 자원들(316)은 제어 시스템(224)이 가열기들, 전압원들, 밸브들, 배기 채널들, 웨이퍼 이송 장비, 및 반도체 공정 시스템(200)과 연관된 임의의 다른 장비를 제어할 수 있게 할 수 있다. 통신 자원들(316)은 제어 시스템(224)이 원격 시스템들과 통신할 수 있게 할 수 있다. 통신 자원들(316)은 유선 네트워크들, 무선 네트워크들, 인터넷, 또는 인트라넷과 같은 하나 이상의 네트워크를 포함할 수 있거나 또는 이들을 통한 통신을 가능하게 할 수 있다. 통신 자원들(316)은 제어 시스템(224)의 구성요소들이 서로 통신할 수 있게 할 수 있다.
일 실시 예에서, 분석 모델(302)은 처리 자원들(312), 메모리 자원들(314), 및 통신 자원들(316)을 통해 구현된다. 제어 시스템(224)은 반도체 공정 시스템(200)으로부터 그리고 서로 원격에 있는 구성요소들 및 자원들 및 위치들을 갖는 분산 제어 시스템일 수 있다.
도 3b는 일 실시 예에 따른, 도 3a의 분석 모델(302)의 동작 양태들 및 트레이닝 양태들을 도시하는 블록도이다. 분석 모델(302)은 도 1a 내지 도 1q의 집적 회로(100)를 형성하기 위해 도 2a의 반도체 공정 시스템(200)에 의해 수행되는 ALE 공정들에 대한 파라미터들을 선택하는 데 사용될 수 있다. 전술한 바와 같이, 트레이닝 세트 데이터(306)는 복수의 이전에 수행된 박막 에칭 공정들과 관련된 데이터를 포함한다. 각각의 이전에 수행된 박막 에칭 공정은 특정 공정 조건들로 발생하였고 박막이 특정 특성들을 갖게 하였다. 각각의 이전에 수행된 박막 에칭 공정에 대한 공정 조건들은 각각의 공정 조건 벡터(352)로 포맷팅된다. 공정 조건 벡터는 복수의 데이터 필드들(354)을 포함한다. 각 데이터 필드(354)는 특정 공정 조건에 대응한다.
도 3b의 예는 트레이닝 과정 동안 분석 모델(302)로 전달될 단일 공정 조건 벡터(352)를 도시한다. 도 3b의 예에서, 공정 조건 벡터(352)는 아홉 개의 데이터 필드들(354)을 포함한다. 제1 데이터 필드(354)는 이전에 수행된 박막 에칭 공정 동안의 온도에 대응한다. 제2 데이터 필드(356)는 이전에 수행된 박막 에칭 공정 동안의 압력에 대응한다. 제3 데이터 필드(354)는 이전에 수행된 박막 에칭 공정 동안의 습도에 대응한다. 제4 데이터 필드(354)는 이전에 수행된 박막 에칭 공정 동안의 에칭 재료들의 유량에 대응한다. 제5 데이터 필드(354)는 이전에 수행된 박막 에칭 공정 동안의 에칭 재료들의 상(액체, 고체, 또는 기체)에 대응한다. 제6 데이터 필드(354)는 이전에 수행된 박막 에칭 공정 동안의 앰플의 수명에 대응한다. 제7 데이터 필드(354)는 이전에 수행된 박막 에칭 공정 동안의 웨이퍼 상의 에칭 영역의 크기에 대응한다. 제8 데이터 필드(354)는 이전에 수행된 박막 에칭 공정 동안 이용된 웨이퍼의 표면 피처들의 밀도에 대응한다. 제9 데이터 필드는 이전에 수행된 박막 에칭 공정 동안의 표면 피처들의 측벽들의 각도에 대응한다. 실제로, 각 공정 조건 벡터(352)는 본 개시의 범위로부터 벗어나지 않고 도 3b에 도시된 것보다 더 많거나 더 적은 데이터 필드를 포함할 수 있다. 각 공정 조건 벡터(352)는 본 개시의 범위로부터 벗어나지 않고 상이한 유형들의 공정 조건들을 포함할 수 있다. 도 3b에 도시된 특정 공정 조건들은 단지 예로서 주어진다. 각 공정 조건은 대응하는 데이터 필드(354)에서 수치 값에 의해 표현된다. 재료의 상과 같이 숫자들로 자연스럽게 표현되지 않는 조건 유형들에 대해, 숫자는 각 가능한 상에 부여될 수 있다.
분석 모델(302)은 복수의 신경 층들(356a-e)을 포함한다. 각 신경 층은 복수의 노드들(358)을 포함한다. 각 노드(358)는 또한 뉴런이라고 지칭될 수도 있다. 제1 신경 층(356a)으로부터의 각 노드(358)는 공정 조건 벡터(352)로부터 각 데이터 필드에 대한 데이터 값들을 수신한다. 이에 따라, 도 3b의 예에서, 공정 조건 벡터(352)가 아홉 개의 데이터 필드들을 갖기 때문에 제1 신경 층(356a)으로부터의 각 노드(358)는 아홉 개의 데이터 값들을 수신한다. 각 뉴런(358)은 도 3b에서 F(x)로 라벨링된 각각의 내부 수학적 함수를 포함한다. 제1 신경 층(356a)의 각 노드(358)는 공정 조건 벡터(352)의 데이터 필드들(354)로부터의 데이터 값들에 내부 수학적 함수 F(x)를 적용함으로써 스칼라 값을 생성한다. 내부 수학적 함수들 F(x)에 관한 추가적인 세부 사항들이 아래에서 제공된다.
제2 신경 층(356b)의 각 노드(358)는 제1 신경 층(356a)의 각 노드(358)에 의해 생성된 스칼라 값들을 수신한다. 이에 따라, 도 3b의 예에서, 제2 신경 층(356b)의 각 노드는 제1 신경 층(356a)에 네 개의 노드들(358)이 있기 때문에 네 개의 스칼라 값들을 수신한다. 제2 신경 층(356b)의 각 노드(358)는 각각의 내부 수학적 함수 F(x)를 제1 신경 층(356a)으로부터의 스칼라 값들에 적용함으로써 스칼라 값을 생성한다.
제3 신경 층(356c)의 각 노드(358)는 제2 신경 층(356b)의 각 노드(358)에 의해 생성된 스칼라 값들을 수신한다. 이에 따라, 도 3b의 예에서, 제3 신경 층(356c)의 각 노드는 제2 신경 층(356b)에 다섯 개의 노드들(358)이 있기 때문에 다섯 개의 스칼라 값들을 수신한다. 제3 신경 층(356c)의 각 노드(358)는 각각의 내부 수학적 함수 F(x)를 제2 신경 층(356b)의 노드들(358)로부터의 스칼라 값들에 적용함으로써 스칼라 값을 생성한다.
신경 층(356d)의 각 노드(358)는 이전 신경 층(도시되지 않음)의 각 노드(358)에 의해 생성된 스칼라 값들을 수신한다. 신경 층(356d)의 각 노드(358)는 각각의 내부 수학적 함수 F(x)를 제2 신경 층(356b)의 노드들(358)로부터의 스칼라 값들에 적용함으로써 스칼라 값을 생성한다.
최종 신경 층은 단지 단일 노드(358)를 포함한다. 최종 신경 층은 이전 신경 층(356d)의 각 노드(358)에 의해 생성된 스칼라 값들을 수신한다. 최종 신경 층(356e)의 노드(358)는 수학적 함수 F(x)를 신경 층(356d)의 노드들(358)로부터 수신된 스칼라 값들에 적용함으로써 데이터 값(368)을 생성한다.
도 3b의 예에서, 데이터 값(368)은 공정 조건 벡터(352)에 포함된 값들에 대응하는 공정 조건 데이터에 의해 생성된 박막의 예측되는 나머지 두께에 대응한다. 다른 실시 예들에서, 최종 신경 층(356e)은 박막 결정 배향, 박막 균일성, 또는 박막의 다른 특성들과 같은 특정 박막 특성에 각각 대응하는 다수의 데이터 값들을 생성할 수 있다. 최종 신경 층(356e)은 생성될 각 출력 데이터 값에 대한 각각의 노드(358)를 포함할 것이다. 예측된 박막 두께의 경우에서, 엔지니어들은 예측된 박막 두께(368)가 선택된 범위, 이를테면, 일 예에서, 0 nm와 50 nm 사이 내에 속해야 한다는 것을 특정하는 제약들을 제공할 수 있다. 분석 모델(302)은 예측된 박막 두께에 대응하는 데이터 값(368)이 특정된 범위 내에 속하도록 내부 함수들 F(x)를 조정할 것이다.
머신 러닝 과정 동안, 분석 모델은 데이터 값(368)에서의 예측된 잔존 두께(368)를 데이터 값(370)에 의해 나타내어지는 바와 같은 박막의 실제 잔존 두께와 비교한다. 이전에 제시된 바와 같이, 트레이닝 세트 데이터(306)는 이력 공정 조건 데이터의 각 세트에 대해, 이력 박막 에칭 공정으로부터 발생되는 박막의 특성들을 나타내는 박막 특성 데이터를 포함한다. 이에 따라, 데이터 필드(370)는 공정 조건 벡터(352)에 반영된 에칭 공정으로부터 발생된 박막의 실제 잔존 두께를 포함한다. 분석 모델(302)은 데이터 값(368)으로부터의 예측된 잔존 두께를 데이터 값(370)으로부터의 실제 잔존 두께와 비교한다. 분석 모델(302)은 데이터 값(368)으로부터의 예측된 잔존 두께와 데이터 값(370)으로부터의 실제 잔존 두께 사이의 오차 또는 차이를 나타내는 오차 값(372)을 생성한다. 오차 값(372)은 분석 모델(302)을 트레이닝하는 데 이용된다.
분석 모델(302)의 트레이닝은 내부 수학적 함수 F(x)를 논의함으로써 보다 충분히 이해될 수 있다. 모든 노드들(358)이 내부 수학적 함수 F(x)로 라벨링되지만, 각 노드의 수학적 함수 F(x)는 고유하다. 일 예에서, 각 내부 수학적 함수는 다음의 형태를 가진다:
F(x) = x1*w1 + x2*w2 + ?? xn*w1 + b.
상기한 식에서, 각 값 x1-xn은 이전 신경 층에서의 노드(358)로부터 수신된 데이터 값에 대응하거나, 또는 제1 신경 층(356a)의 경우, 각 값 x1-xn은 공정 조건 벡터(352)의 데이터 필드들(354)로부터의 각각의 데이터 값에 대응한다. 이에 따라, 주어진 노드에 대한 n은 이전 신경 층에서의 노드들의 수와 동일하다. 값들 w1-wn은 이전 층으로부터의 대응하는 노드와 연관된 스칼라 가중치들이다. 분석 모델(302)은 가중치들 w1-wn의 값들을 선택한다. 상수 b는 스칼라 바이어싱 값이고 또한 가중치와 곱해질 수 있다. 노드(358)에 의해 생성되는 값은 가중치들 w1-wn에 기초한다. 이에 따라, 각 노드(358)는 n개의 가중치들 w1-wn을 가진다. 위에서 도시되지 않았지만, 각 함수 F(x)는 또한 활성화 함수를 포함할 수 있다. 상기한 식에 제시된 합은 활성화 함수와 곱해진다. 활성화 함수들의 예들은 정류된 선형 유닛(rectified linear unit; ReLU) 함수들, 시그모이드 함수들, 쌍곡선 텐션 함수들, 또는 다른 유형들의 활성화 함수들을 포함할 수 있다.
오차 값(372)이 계산된 후에, 분석 모델(302)은 다양한 신경 층들(356a-356e)의 다양한 노드들(358)에 대한 가중치들 w1-wn을 조정한다. 분석 모델(302)이 가중치들 w1-wn을 조정한 후에, 분석 모델(302)은 다시 공정 조건들 벡터(352)를 입력 신경 층(356a)에 제공한다. 가중치들은 분석 모델(302)의 다양한 노드들(358)에 대해 상이하기 때문에, 예측된 잔존 두께(368)는 이전 반복에서와 상이할 것이다. 분석 모델(302)은 다시 실제 잔존 두께(370)를 예측된 잔존 두께(368)와 비교함으로써 오차 값(372)을 생성한다.
분석 모델(302)은 다양한 노드들(358)과 연관된 가중치들 w1-wn을 다시 조정한다. 분석 모델(302)은 다시 공정 조건 벡터(352)를 처리하고 예측되는 잔존 두께(368) 및 연관된 오차 값(372)을 생성한다. 트레이닝 과정은 오차 값(372)이 최소화될 때까지 반복해서 가중치들 w1-wn을 조정하는 것을 포함한다.
도 3b는 분석 모델(302)로 전달되는 단일 공정 조건 벡터(352)를 도시한다. 실제로, 트레이닝 과정은 다수의 공정 조건 벡터들(352)을 분석 모델(302)에 통과시키는 단계, 각 공정 조건 벡터(352)에 대해 예측되는 잔여 두께(368)를 생성하는 단계, 및 각 예측된 잔존 두께에 대해 연관된 오차 값(372)을 생성하는 단계를 포함한다. 트레이닝 과정은 또한 공정 조건 벡터들(352)의 배치에 대한 모든 예측된 잔존 두께들에 대한 평균 오차를 나타내는 총 오차 값을 생성하는 단계를 포함할 수 있다. 분석 모델(302)은 공정 조건 벡터들(352)의 각 배치를 처리한 후에 가중치들 w1-wn을 조정한다. 트레이닝 과정은 모든 공정 조건 벡터들(352)에 걸친 평균 오차가 선택된 임계 허용치 미만일 때까지 계속된다. 평균 오차가 선택된 임계 허용치 미만일 때, 분석 모델(302) 트레이닝이 완료되고 분석 모델은 공정 조건들에 기초하여 박막들의 두께를 정확하게 예측하도록 트레이닝된다. 이어서 분석 모델(302)은 박막 두께를 예측하고 원하는 박막 두께를 발생시킬 공정 조건들을 선택하는 데 사용될 수 있다. 트레이닝된 모델(302)의 사용 동안, 수행될 현재 박막 에칭 공정에 대한 현재 공정 조건을 나타내고 공정 조건 벡터(352)와 동일한 포맷을 갖는 공정 조건 벡터가 트레이닝된 분석 모델(302)에 제공된다. 이어서 트레이닝된 분석 모델(302)은 이러한 공정 조건들로부터 발생될 박막의 두께를 예측할 수 있다.
신경망 기반 분석 모델(302)의 특정 예가 도 3b와 관련하여 설명되었다. 그러나, 다른 유형들의 신경망 기반 분석 모델들, 또는 신경망들 이외의 유형들의 분석 모델들이 본 개시의 범위로부터 벗어나지 않고 이용될 수 있다. 뿐만 아니라, 신경망은 본 개시의 범위로부터 벗어나지 않고 상이한 수의 노드를 갖는 상이한 수의 신경망을 가질 수 있다.
도 4는 일 실시 예에 따른, 박막을 적절히 에칭할 공정 조건들을 식별하기 위해 분석 모델을 트레이닝하기 위한 과정(400)의 흐름도이다. 분석 모델의 일 예는 도 3a의 분석 모델(302)이다. 과정(400)의 다양한 단계들은 도 1a 내지 도 3b와 관련하여 설명된 구성요소들, 과정들, 및 기법들을 이용할 수 있다. 이에 따라, 도 4는 도 1a 내지 도 3b를 참조하여 설명된다.
402에서, 과정(400)은 이력 박막 데이터 및 이력 공정 조건 데이터를 포함하는 트레이닝 세트 데이터를 수집한다. 이는 데이터 마이닝 시스템 또는 과정을 사용함으로써 실현될 수 있다. 데이터 마이닝 시스템 또는 과정은 반도체 공정 시스템(200)과 연관된 하나 이상의 데이터베이스에 액세스하고 하나 이상의 데이터베이스에 포함된 다양한 유형들의 데이터를 수집 및 조직함으로써 트레이닝 세트 데이터를 수집할 수 있다. 데이터 마이닝 시스템 또는 과정, 또는 또 다른 시스템 또는 과정은 트레이닝 세트 데이터를 생성하기 위해 수집된 데이터를 처리 및 포맷팅할 수 있다. 트레이닝 세트 데이터(306)는 도 3a와 관련하여 설명된 바와 같은 이력 박막 데이터(308) 및 이력 공정 조건 데이터(310)를 포함할 수 있다.
404에서, 과정(400)은 이력 공정 조건 데이터를 분석 모델에 입력한다. 일 예에서, 이는 도 3a와 관련하여 설명된 바와 같이 트레이닝 모듈(304)을 이용하여 이력 공정 조건 데이터(310)를 분석 모델(302)에 입력하는 것을 포함할 수 있다. 이력 공정 조건 데이터는 분석 모델(302)에 연이은 이산 세트들로 제공될 수 있다. 각 이산 세트는 단일 박막 에칭 공정 또는 단일 박막 에칭 공정의 일부에 대응할 수 있다. 이력 공정 조건 데이터는 벡터들로서 분석 모델(302)에 제공될 수 있다. 각 세트는 분석 모델(302)에 의한 수신 처리를 위해 포맷팅된 하나 이상의 벡터를 포함할 수 있다. 이력 공정 조건 데이터는 본 개시의 범위로부터 벗어나지 않고 다른 포맷들로 분석 모델(302)에 제공될 수 있다.
406에서, 과정(400)은 이력 공정 조건 데이터에 기초하여 예측된 박막 데이터를 생성한다. 특히, 분석 모델(302)은 이력 박막 조건 데이터(310)의 각 세트에 대해, 예측되는 박막 데이터를 생성한다. 예측된 박막 데이터는 공정 조건들의 특정 세트로부터 발생될 박막의 잔존 두께와 같은 특성들의 예측에 대응한다. 예측된 박막 데이터는 두께, 균일성, 조성, 결정 구조, 또는 나머지 박막의 다른 양태들을 포함할 수 있다.
408에서, 예측된 박막 데이터가 이력 박막 데이터(308)와 비교된다. 특히, 이력 공정 조건 데이터의 각 세트에 대해 예측된 박막 데이터는 이력 공정 조건 데이터의 해당 세트와 연관된 이력 박막 데이터(308)와 비교된다. 비교는 예측된 박막 데이터가 이력 박막 데이터(308)와 얼마나 가깝게 일치하는지를 나타내는 오차 함수를 생성할 수 있다. 이러한 비교는 예측된 박막 데이터의 각 세트에 대해 수행된다. 일 실시 예에서, 이러한 과정은 예측된 박막 데이터 전체가 이력 박막 데이터(308)와 어떻게 비교되는지를 나타내는 총 오차 함수 또는 표시를 생성하는 단계를 포함할 수 있다. 이러한 비교들은 트레이닝 모듈(304)에 의해 또는 분석 모델(302)에 의해 수행될 수 있다. 비교들은 본 개시의 범위로부터 벗어나지 않고 위에서 설명된 것들 이외의 다른 유형들의 함수들 또는 데이터를 포함할 수 있다.
410에서, 과정(400)은 단계 408에서 생성된 비교에 기초하여 예측된 박막 데이터가 이력 박막 데이터와 일치하는지 여부를 결정한다. 예를 들어, 과정은 예측된 잔존 두께가 이력 에칭 공정 후에 실제 잔존 두께와 일치하는지 여부를 결정한다. 일 예에서, 총 오차 함수가 오차 허용치 미만이면, 과정(400)은 박막 데이터가 이력 박막 데이터와 일치하지 않는다고 결정한다. 일 예에서, 총 오차 함수가 오차 허용치를 초과하면, 과정(400)은 박막 데이터가 이력 박막 데이터와 일치한다고 결정한다. 일 예에서, 오차 허용치는 0.1과 0 사이의 허용치를 포함할 수 있다. 즉, 총 백분율 오차가 0.1% 또는 10% 미만이면, 과정(400)은 예측된 박막 데이터가 이력 박막 데이터와 일치한다고 고려한다. 총 백분율 오차가 0.1% 또는 10%를 초과하면, 과정(400)은 예측된 박막 데이터가 이력 박막 데이터와 일치하지 않는다고 고려한다. 다른 허용 범위들이 본 개시의 범위로부터 벗어나지 않고 이용될 수 있다. 오차 스코어들은 본 개시의 범위로부터 벗어나지 않고 다양한 방식들로 계산될 수 있다. 트레이닝 모듈(304) 또는 분석 모델(302)은 과정 단계 410와 연관된 결정을 행할 수 있다.
일 실시 예에서, 예측된 박막 데이터가 단계 410에서 이력 박막 데이터(308)와 일치하지 않으면, 과정은 단계 412로 진행한다. 단계 412에서, 과정(400)은 분석 모델(302)과 연관된 내부 함수들을 조정한다. 일 예에서, 트레이닝 모듈(304)이 분석 모델(302)과 연관된 내부 함수들을 조정한다. 단계 412로부터, 과정은 단계 404로 복귀한다. 단계 404에서, 이력 과정 조건 데이터는 분석 모델(302)에 다시 제공된다. 분석 모델(302)의 내부 함수들이 조정되었기 때문에, 분석 모델(302)은 이전 사이클에서와 상이한 예측된 박막 데이터를 생성할 것이다. 과정은 단계 406, 408 및 410으로 진행하고, 총 오차가 계산된다. 예측된 박막 데이터가 이력 박막 데이터와 일치하지 않으면, 과정은 단계 412로 복귀하고 분석 모델(302)의 내부 함수들이 다시 조정된다. 이 과정은 분석 모델(302)이 이력 박막 데이터(308)와 일치하는 예측된 박막 데이터를 생성할 때까지 반복해서 진행된다.
일 실시 예에서, 예측된 박막 데이터가 이력 박막 데이터와 일치한다면, 과정 단계 410는 과정(400)에서 414로 진행한다. 단계 414에서, 트레이닝이 완료된다. 분석 모델(302)은 이제 공정 조건들을 식별하기 위해 이용될 준비가 되어 있고 반도체 공정 시스템(200)에 의해 수행되는 박막 에칭 공정들에 이용될 수 있다. 과정(400)은 본 개시의 범위로부터 벗어나지 않고 본 명세서에 도시되고 설명된 것과 다른 단계들 또는 단계들의 배열들을 포함할 수 있다.
도 5는 일 실시 예에 따라, 박막 에칭 공정을 위한 공정 조건을 동적으로 선택하고 박막 에칭 공정을 수행하기 위한 과정(500)의 흐름도이다. 과정(500)의 다양한 단계들은 도 1a 내지 도 4와 관련하여 설명된 구성요소들, 과정들, 및 기법들을 이용할 수 있다. 이에 따라, 도 5는 도 1a 내지 도 4를 참조하여 설명된다.
502에서, 과정(500)은 분석 모델(302)에 타겟 박막 조건 데이터를 제공한다. 타겟 박막 조건 데이터는 박막 에칭 공정에 의해 형성될 박막의 선택된 특성들을 식별한다. 타겟 박막 조건 데이터는 타겟 잔존 두께, 타겟 조성, 타겟 결정 구조, 또는 박막의 다른 특성들을 포함할 수 있다. 타겟 박막 조건 데이터는 두께 범위를 포함할 수 있다. 선택될 수 있는 타겟 조건 또는 특성들은 트레이닝 과정에 이용된 박막 특성(들)에 기초한다. 도 5의 예에서, 트레이닝 과정은 박막 두께에 초점을 맞추었다.
504에서, 과정(500)은 분석 모델(302)에 정적 공정 조건들을 제공한다. 정적 공정 조건들은 다음 박막 에칭 공정을 위해 조정되지 않을 공정 조건들을 포함한다. 정적 공정 조건들은 박막 에칭 공정이 수행될 웨이퍼 상의 패턴들의 밀도를 나타내는 타겟 디바이스 패턴 밀도를 포함할 수 있다. 정적 공정 조건들은 유효 평면 영역 결정 배향, 유효 평면 영역 거칠기 지수, 반도체 웨이퍼의 표면 상의 피처들의 유효 측벽 영역, 노출된 유효 측벽 경사각, 노출된 표면 필름 기능 그룹, 노출된 측벽 필름 기능 그룹, 반도체 웨이퍼의 회전 또는 경사, 공정 기체 파라미터들(재료들, 재료들의 상, 및 재료들의 온도), 유체 공급원들(208 및 210)에서의 재료 유체의 잔류량, 퍼지 공급원들(212 및 214)에서의 유체의 잔류량, 공정 챔버 내의 습도, 에칭 공정에 이용되는 앰플의 수명, 공정 챔버 내의 광 흡수 또는 반사, 공정 챔버로 유체를 제공할 파이프들 또는 도관들의 길이, 또는 다른 조건들을 포함할 수 있다. 정적 공정 조건들은 본 개시의 범위로부터 벗어나지 않으면서 상술된 것들 이외의 조건들을 포함할 수 있다. 뿐만 아니라, 일부 경우들에서, 위에서 열거된 정적 공정 조건들 중 일부는 아래에서 보다 상세히 설명될 바와 같이 조정을 거치는 동적 공정 조건들일 수 있다. 도 5의 예에서, 동적 공정 조건은 들온도, 압력, 습도, 및 유량을 포함한다. 정적 공정 조건들은 상, 앰플 수명, 에칭 면적, 에칭 밀도 및 측벽 각도를 포함한다.
506에서, 과정(500)은 일 실시 예에 따라, 분석 모델에 대한 동적 공정 조건들을 선택한다. 동적 공정 조건들은 정적 공정 조건들로서 지정되지 않은 임의의 공정 조건들을 포함할 수 있다. 예를 들어, 트레이닝 세트 데이터는 이력 공정 조건 데이터(310)에 다수의 다양한 유형들의 공정 조건 데이터를 포함할 수 있다. 이러한 유형들의 공정 조건들 중 일부는 정적 공정 조건들로서 정의될 것이고 이러한 유형들의 공정 조건들 중 일부는 동적 공정 조건들로서 정의될 것이다. 이에 따라, 정적 공정 조건들이 단계 504에서 공급될 때, 나머지 유형들의 공정 조건들이 동적 공정 조건들로서 정의될 수 있다. 값들에 기초하여, 또는 다른 방식들에 따라 선택될 수 있다. 분석 모델(302)은 초기에 동적 공정 조건들에 대한 초기 값들을 선택할 수 있다. 초기 값들이 동적 공정 조건들에 대해 선택된 후에, 분석 모델은 분석할 전체 공정 조건 세트를 가진다. 일 실시 예에서, 동적 공정 조건들에 대한 초기 값들은 이전에 결정된 스타터 값들에 기초하여, 또는 다른 기법들에 따라 선택될 수 있다.
동적 공정 조건들은 에칭 공정 동안 유체 공급원들(208 및 210)로부터의 유체 또는 재료들의 유량을 포함할 수 있다. 동적 공정 조건들은 퍼지 공급원들(212 및 214)로부터의 유체 또는 재료들의 유량을 포함할 수 있다. 동적 공정 조건들은 공정 챔버 내의 압력, 공정 챔버 내의 온도, 공정 챔버 내의 습도, 에칭 공정의 다양한 단계들의 지속 기간들, 또는 공정 챔버 내에서 생성된 전압들 또는 전기장을 포함할 수 있다. 동적 공정 조건들은 본 개시의 범위로부터 벗어나지 않고 다른 유형들의 조건들을 포함할 수 있다.
508에서, 분석 모델(302)은 정적 및 동적 공정 조건들에 기초하여 예측되는 박막 데이터를 생성한다. 예측된 박막 데이터는 타겟 박막 조건 데이터에서 확립된 동일한 유형들의 박막 특성들을 포함한다. 특히, 예측된 박막 데이터는 도 2a 내지 도 4와 관련하여 설명된 트레이닝 과정으로부터의 예측된 박막 데이터의 유형들을 포함한다. 예를 들어, 예측된 박막 데이터는 박막 두께, 막 조성, 또는 박막들의 다른 파라미터들을 포함할 수 있다.
510에서, 과정은 예측된 박막 데이터를 타겟 박막 데이터와 비교한다. 특히, 분석 모델(302)은 예측된 박막 데이터를 타겟 박막 데이터와 비교한다. 비교는 예측된 박막 데이터가 타겟 박막 데이터와 얼마나 가깝게 일치하는지를 나타낸다. 비교는 예측된 박막 데이터가 타겟 박막 데이터에 의해 확립된 허용치 또는 범위 내에 속하는지 여부를 나타낼 수 있다. 예를 들어, 타겟 박막 두께가 1 nm와 9 nm 사이이면, 비교는 예측된 박막 데이터가 이러한 범위 내에 속하는지 여부를 나타낼 것이다.
512에서, 예측된 박막 데이터가 타겟 박막 데이터와 일치하지 않으면, 과정은 514로 진행한다. 514에서, 분석 모델(302)은 동적 공정 조건 데이터를 조정한다. 514로부터 과정은 508로 복귀한다. 508에서, 분석 모델(302)은 정적 공정 조건들 및 조정된 동적 공정 조건들에 기초하여 예측되는 박막 데이터를 다시 생성한다. 이어서 분석 모델은 510에서 예측된 박막 데이터를 타겟 박막 데이터와 비교한다. 512에서, 예측된 박막 데이터가 타겟 박막 데이터와 일치하지 않으면, 과정은 514로 진행하고 분석 모델(302)은 다시 동적 공정 조건들을 조정한다. 이 과정은 타겟 박막 데이터와 일치하는 예측 박막 데이터가 생성될 때까지 진행된다. 예측된 박막 데이터가 타겟 박막 데이터와 일치하면(512), 과정은 516으로 진행한다.
516에서, 과정(500)은 타겟 박막 데이터 내의 예측된 박막 데이터를 발생시킨 동적 공정 조건들에 기초하여 반도체 공정 시스템(200)의 박막 공정 조건들을 조정한다. 예를 들어, 제어 시스템(224)은 동적 공정 조건 데이터에 따라 유체 유량, 에칭 단계 지속 기간, 압력, 온도, 습도, 또는 다른 인자들을 조정할 수 있다.
518에서, 반도체 공정 시스템(200)은 분석 모델에 의해 식별된 조정된 동적 공정 조건들에 따라 박막 에칭 공정을 수행한다. 일 실시 예에서, 박막 에칭 공정은 ALE 공정이다. 그러나, 본 개시의 범위로부터 벗어나지 않고 다른 박막 에칭 공정이 이용될 수 있다. 일 실시 예에서, 반도체 공정 시스템(200)은 박막 에칭 공정에서 개별 에칭 스테이지들 사이에서 분석 모델에 기초하여 공정 파라미터들을 조정한다. 예를 들어, ALE 공정에서, 박막은 한 번에 하나의 층씩 에칭된다. 분석 모델(302)은 다음 층의 에칭에 이용될 파라미터들을 식별할 수 있다. 이에 따라, 반도체 공정 시스템은 다양한 에칭 스테이지들 사이에서 에칭 조건들을 조정할 수 있다.
일 실시 예에서, 집적 회로는 층간 유전체 층 및 트랜지스터를 포함한다. 트랜지스터는 층간 유전체 층 내에 형성되는 트렌치, 트렌치의 저면에 위치되는 게이트 유전체, 및 게이트 전극을 포함한다. 게이트 전극은 제1 트렌치의 저면의 게이트 유전체 상에 위치되는 게이트 금속, 트렌치 내에서 게이트 금속 위에 위치되는 실리사이드, 및 제1 트렌치 내의 제1 게이트 금속 및 실리사이드 위에 위치되는 전도성 게이트 충전 재료를 포함한다. 전도성 게이트 충전 재료는 트렌치 내에서 게이트 금속보다 더 높은 수직 레벨까지 연장된다.
일 실시 예에서, 방법은 제1 트랜지스터의 채널 영역들에 대응하는 복수의 제1 반도체 나노시트들 위의 층간 유전체 층 내에 제1 트렌치를 형성하는 단계를 포함한다. 방법은 트렌치의 저면에 게이트 유전체를 퇴적하는 단계, 트렌치 내에서 게이트 유전체 상에 트랜지스터의 게이트 금속을 퇴적하는 단계, 트렌치 내의 제1 게이트 금속 위에 실리사이드를 형성하는 단계를 포함한다. 방법은 제1 게이트 금속 및 실리사이드 위에 전도성 게이트 충전 재료로 트렌치를 충전하는 단계를 포함한다. 전도성 게이트 충전 재료는 트렌치 내에서 게이트 금속이 연장되는 것보다 더 높은 수직 레벨까지 연장된다.
일 실시 예에서, 방법은 원차 층 에칭 공정을 위한 파라미터들을 선택하기 위해 머신 러닝 과정으로 분석 모델을 트레이닝하는 단계를 포함한다. 방법은 집적 회로의 층간 유전체 층 내의 트렌치 내에 트렌치의 게이트 금속을 퇴적하는 단계, 분석 모델을 이용하여, 게이트 금속을 에칭하기 위한 에칭 파라미터들을 선택하는 단계, 및 선택된 에칭 파라미터들에 기초하여 원자 층 에칭 공정으로 게이트 금속을 에칭하는 단계를 포함한다. 방법은 트렌치 내의 게이트 금속 위에 실리사이드를 형성하는 단계를 포함한다.
상술된 다양한 실시 예들은 추가 실시 예들을 제공하기 위해 조합될 수 있다. 실시 예들의 양태들은 필요한 경우, 또 다른 추가 실시 예들을 제공하기 위해 다양한 특허들, 출원들 및 간행물들의 개념들을 채용하도록 수정될 수 있다.
상기한 구체적인 내용을 고려하여 실시 예들에 대해 이러한 그리고 다른 변경들이 행해질 수 있다. 일반적으로, 다음의 청구항들에서, 사용된 용어들은 명세서 및 청구항들에 개시된 특정 실시 예들로 청구항들을 제한하는 것으로 해석되어서는 안 되고 이러한 청구항들의 권리가 부여되는 균등물들의 전체 범위와 함께 모든 가능한 실시 예들을 포함하는 것으로 해석되어야 한다. 따라서, 청구항들은 본 개시에 의해 제한되지 않는다.
실시 예들
실시 예 1. 집적 회로로서,
층간 유전체 층; 및
제1 트랜지스터를 포함하고, 제1 트랜지스터는,
층간 유전체 층 내에 형성되는 제1 트렌치;
제1 트렌치의 저면에 위치되는 게이트 유전체; 및
게이트 전극을 포함하며, 게이트 전극은,
제1 트렌치의 저면의 게이트 유전체 상에 위치되는 제1 게이트 금속;
트렌치 내에서 제1 게이트 금속 위에 위치되는 실리사이드; 및
제1 트렌치 내의 제1 게이트 금속 및 실리사이드 위에 위치되는 전도성 게이트 충전 재료를 포함하되, 전도성 게이트 충전 재료는 제1 트렌치 내에서 제1 게이트 금속보다 더 높은 수직 레벨까지 연장되는 것인, 집적 회로.
실시 예 2. 실시 예 1에 있어서, 실리사이드는 티타늄 실리사이드인 것인, 집적 회로.
실시 예 3. 실시 예 1에 있어서, 제1 트랜지스터는 트렌치 아래에 복수의 반도체 나노시트들을 포함하되, 반도체 나노시트들은 제1 트랜지스터의 채널 영역들인 것인, 집적 회로.
실시 예 4. 실시 예 3에 있어서, 게이트 유전체 층 및 게이트 전극이 반도체 나노시트들을 둘러싸는 것인, 집적 회로.
실시 예 5. 실시 예 4에 있어서, 전도성 게이트 충전 재료는 트렌치 내에서 게이트 유전체보다 더 높게 연장되는 것인, 집적 회로.
실시 예 6. 실시 예 5에 있어서, 게이트 유전체는 하프늄을 포함하는 것인, 집적 회로.
실시 예 7. 실시 예 4에 있어서,
제2 트랜지스터를 더 포함하고, 제2 트랜지스터는,
층간 유전체 층 내에 형성되는 제2 트렌치;
제2 트렌치의 저면에 위치되는 게이트 유전체; 및
제2 트렌치 내에서 게이트 유전체 위에 위치되는 실리사이드 및 전도성 게이트 충전 재료를 포함하는, 게이트 전극을 포함하며,
제1 트랜지스터의 전도성 게이트 충전 재료가 제1 트렌치의 저면에 위치되는 것보다 제2 트랜지스터의 전도성 게이트 충전 재료가 제2 트렌치의 저면에 더 가깝게 위치되는 것인, 집적 회로.
실시 예 8. 실시 예 7에 있어서, 제1 트랜지스터는 제2 트랜지스터보다 더 높은 임계 전압을 갖는 것인, 집적 회로.
실시 예 9. 실시 예 1에 있어서, 제1 게이트 금속은 티타늄 질화물인 것인, 집적 회로.
실시 예 10. 실시 예 9에 있어서, 전도성 게이트 충전 재료는 텅스텐을 포함하는 것인, 집적 회로.
실시 예 11. 방법으로서,
제1 트랜지스터의 채널 영역들에 대응하는 복수의 제1 반도체 나노시트들 위의 층간 유전체 층 내에 제1 트렌치를 형성하는 단계;
제1 트렌치의 저면에 게이트 유전체를 퇴적하는 단계;
제1 트렌치 내에서 게이트 유전체 상에 트랜지스터의 제1 게이트 금속을 퇴적하는 단계;
트렌치 내의 제1 게이트 금속 위에 실리사이드를 형성하는 단계; 및
제1 게이트 금속 및 실리사이드 위에 전도성 게이트 충전 재료로 제1 트렌치를 충전하는 단계를 포함하되, 전도성 게이트 충전 재료는 제1 트렌치 내에서 제1 게이트 금속이 연장되는 것보다 더 높은 수직 레벨까지 연장되는 것인, 방법.
실시 예 12. 실시 예 11에 있어서, 실리사이드를 형성하는 단계는,
제1 트렌치 내에 실란을 퇴적하는 단계; 및
실란 상에 티타늄을 퇴적하는 단계를 포함하는 것인, 방법.
실시 예 13. 실시 예 11에 있어서,
제1 게이트 금속의 원자 층 에칭 공정을 위한 파라미터들을 선택하는 단계; 및
전도성 게이트 충전 재료로 제1 트렌치를 충전하는 단계 전에, 원자 층 에칭 공정으로 제1 트렌치 내의 제1 게이트 금속을 패터닝하는 단계를 더 포함하는, 방법.
실시 예 14. 실시 예 13에 있어서, 머신 러닝 과정으로 트레이닝된 분석 모델을 이용하여 원자 층 에칭을 위한 파라미터들을 선택하는 단계를 더 포함하는, 방법.
실시 예 15. 실시 예 11에 있어서,
제2 트랜지스터의 채널 영역들에 대응하는 복수의 제2 반도체 나노시트들 위의 층간 유전체 층 내에 제2 트렌치를 형성하는 단계;
제2 트렌치의 저면에 게이트 유전체를 퇴적하는 단계;
제2 트렌치 내의 게이트 유전체 위에 실리사이드를 형성하는 단계; 및
전도성 게이트 충전 재료로 제2 트렌치를 충전하는 단계를 더 포함하되, 제1 트랜지스터의 전도성 게이트 충전 재료가 제1 트렌치의 저면에 위치되는 것보다 제2 트랜지스터의 전도성 게이트 충전 재료가 제2 트렌치의 저면에 더 가깝게 위치되는 것인, 집적 회로.
실시 예 16. 실시 예 15에 있어서, 게이트 충전 재료를 퇴적하는 단계 전에, 머신 러닝 과정으로 트레이닝된 분석 모델에 의해 선택되는 파라미터들을 갖는 원자 층 에칭 공정으로 제1 트렌치의 측벽들로부터 게이트 유전체를 에칭하는 단계를 더 포함하는, 방법.
실시 예 17. 방법으로서,
원자 층 에칭 공정을 위한 파라미터들을 선택하기 위해 머신 러닝 과정으로 분석 모델을 트레이닝하는 단계;
집적 회로의 층간 유전체 층 내의 트렌치 내에 트랜지스터의 게이트 금속을 퇴적하는 단계;
분석 모델을 이용하여, 게이트 금속을 에칭하기 위한 에칭 파라미터들을 선택하는 단계;
선택된 에칭 파라미터들에 기초하여 원자 층 에칭 공정으로 게이트 금속을 에칭하는 단계; 및
트렌치 내의 게이트 금속 위에 실리사이드를 형성하는 단계를 포함하는, 방법.
실시 예 18. 실시 예 17에 있어서, 선택된 파라미터들은 원자 층 에칭 사이클 수를 포함하는 것인, 방법.
실시 예 19. 실시 예 18에 있어서, 선택된 파라미터들은 에칭 유체의 유량을 포함하는 것인, 방법.
실시 예 20. 실시 예 17에 있어서, 분석 모델은 게이트 금속의 선택된 잔존 두께에 부분적으로 기초하여 파라미터들을 선택하는 것인, 방법.

Claims (10)

  1. 집적 회로로서,
    층간 유전체 층; 및
    제1 트랜지스터를 포함하고, 상기 제1 트랜지스터는,
    상기 층간 유전체 층 내에 형성되는 제1 트렌치;
    상기 제1 트렌치의 저면에 위치되는 게이트 유전체; 및
    게이트 전극을 포함하며, 상기 게이트 전극은,
    상기 제1 트렌치의 저면의 상기 게이트 유전체 상에 위치되는 제1 게이트 금속;
    상기 트렌치 내에서 상기 제1 게이트 금속 위에 위치되는 실리사이드; 및
    상기 제1 트렌치 내의 상기 제1 게이트 금속 및 상기 실리사이드 위에 위치되는 전도성 게이트 충전 재료를 포함하되, 상기 전도성 게이트 충전 재료는 상기 제1 트렌치 내에서 상기 제1 게이트 금속보다 더 높은 수직 레벨까지 연장되는 것인, 집적 회로.
  2. 제1항에 있어서, 상기 제1 트랜지스터는 상기 트렌치 아래에 복수의 반도체 나노시트들을 포함하되, 상기 반도체 나노시트들은 상기 제1 트랜지스터의 채널 영역들인 것인, 집적 회로.
  3. 제2항에 있어서, 상기 게이트 유전체 층 및 상기 게이트 전극이 상기 반도체 나노시트들을 둘러싸는 것인, 집적 회로.
  4. 제3항에 있어서, 상기 전도성 게이트 충전 재료는 상기 트렌치 내에서 상기 게이트 유전체보다 더 높게 연장되는 것인, 집적 회로.
  5. 제3항에 있어서,
    제2 트랜지스터를 더 포함하고, 상기 제2 트랜지스터는,
    상기 층간 유전체 층 내에 형성되는 제2 트렌치;
    상기 제2 트렌치의 저면에 위치되는 상기 게이트 유전체; 및
    상기 제2 트렌치 내에서 상기 게이트 유전체 위에 위치되는 상기 실리사이드 및 상기 전도성 게이트 충전 재료를 포함하는, 게이트 전극을 포함하며,
    상기 제1 트랜지스터의 상기 전도성 게이트 충전 재료가 상기 제1 트렌치의 저면에 위치되는 것보다 상기 제2 트랜지스터의 상기 전도성 게이트 충전 재료가 상기 제2 트렌치의 저면에 더 가깝게 위치되는 것인, 집적 회로.
  6. 제5항에 있어서, 상기 제1 트랜지스터는 상기 제2 트랜지스터보다 더 높은 임계 전압을 갖는 것인, 집적 회로.
  7. 방법으로서,
    제1 트랜지스터의 채널 영역들에 대응하는 복수의 제1 반도체 나노시트들 위의 층간 유전체 층 내에 제1 트렌치를 형성하는 단계;
    상기 제1 트렌치의 저면에 게이트 유전체를 퇴적하는 단계;
    상기 제1 트렌치 내에서 상기 게이트 유전체 상에 상기 트랜지스터의 제1 게이트 금속을 퇴적하는 단계;
    상기 트렌치 내의 상기 제1 게이트 금속 위에 실리사이드를 형성하는 단계; 및
    상기 제1 게이트 금속 및 상기 실리사이드 위에 전도성 게이트 충전 재료로 상기 제1 트렌치를 충전하는 단계를 포함하되, 상기 전도성 게이트 충전 재료는 상기 제1 트렌치 내에서 상기 제1 게이트 금속이 연장되는 것보다 더 높은 수직 레벨까지 연장되는 것인, 방법.
  8. 제7항에 있어서, 상기 실리사이드를 형성하는 단계는,
    상기 제1 트렌치 내에 실란을 퇴적하는 단계; 및
    상기 실란 상에 티타늄을 퇴적하는 단계를 포함하는 것인, 방법.
  9. 제7항에 있어서,
    상기 제1 게이트 금속의 원자 층 에칭 공정을 위한 파라미터들을 선택하는 단계; 및
    상기 전도성 게이트 충전 재료로 상기 제1 트렌치를 충전하는 단계 전에, 상기 원자 층 에칭 공정으로 상기 제1 트렌치 내의 상기 제1 게이트 금속을 패터닝하는 단계를 더 포함하는, 방법.
  10. 방법으로서,
    원자 층 에칭 공정을 위한 파라미터들을 선택하기 위해 머신 러닝 과정으로 분석 모델을 트레이닝하는 단계;
    집적 회로의 층간 유전체 층 내의 트렌치 내에 트랜지스터의 게이트 금속을 퇴적하는 단계;
    상기 분석 모델을 이용하여, 상기 게이트 금속을 에칭하기 위한 에칭 파라미터들을 선택하는 단계;
    상기 선택된 에칭 파라미터들에 기초하여 상기 원자 층 에칭 공정으로 상기 게이트 금속을 에칭하는 단계; 및
    상기 트렌치 내의 상기 게이트 금속 위에 실리사이드를 형성하는 단계를 포함하는, 방법.
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