TW202400832A - 低溫n型接觸epi形成 - Google Patents

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馬修 寇格諾
安川 王
李炳讚
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Abstract

描述了用於形成一或多個半導體結構的方法。方法包含在小於或等於400℃的溫度下在基板上的至少一個接觸溝槽的頂表面及側壁表面上無選擇性沉積非晶矽層並且在至少一個接觸溝槽的底表面上無選擇性沉積結晶矽層，該底表面包括源極/汲極材料。在小於或等於400℃的溫度下從頂表面及側壁表面選擇性移除非晶矽層。可在不破壞真空的情況下在處理腔室中執行方法。

Description

低溫N型接觸EPI形成
本揭示的實施例係關於半導體元件及半導體元件製造的領域。更特定地，本揭示的實施例係關於用於n型接觸形成的整合方法。
積體電路已發展到複雜元件，該等元件可以包括在單個晶片上的數百萬電晶體、電容器、及電阻器。在積體電路發展的過程中，功能密度（亦即，單位晶片面積互連元件的數量）大體增加而幾何大小（亦即，可以使用製造製程產生的最小部件（或接線））減小。
電晶體係大部分積體電路的關鍵部件。由於電晶體的驅動電流及由此速度係與電晶體的閘極寬度成比例，因此更快的電晶體大體需要更大的閘極寬度。因此，在電晶體大小與速度之間存在權衡關係，並且已經發展「鰭」式場效電晶體(fin field-effect transistor; finFET)來解決具有最大驅動電流及最小大小的電晶體的衝突目標。FinFET特徵在於鰭形通道區域，該鰭形通道區域大幅度增加電晶體的大小而不顯著增加電晶體的佔據面積，並且FinFFT目前應用在眾多積體電路中。然而，finFET具有其自身的缺陷。
隨著電晶體元件的特徵大小持續收縮以實現更大電路密度及更高效能，需要改進電晶體元件結構以改進靜電耦合並且減少副作用，諸如寄生電容及斷開狀態洩漏。電晶體元件結構的實例包括平面結構、鰭式場效電晶體(finFET)結構、及環繞式閘極(gate all around; GAA)結構。邏輯閘極效能係關於所使用的材料的特性以及結構層的厚度及面積。然而，隨著調節一些閘極特性以適應元件縮放，出現了挑戰。
為了形成n型接觸，在已經蝕刻接觸溝槽之後可使用n型磊晶層生長。針對此磊晶層，多步（多個包含一至五個循環之間）循環製程用於選擇性形成n型接觸。此循環製程的處理量藉由在沉積速率與選擇性非晶矽蝕刻速率之間的權衡關係來決定。較低溫度導致沉積速率及蝕刻速率兩者減小，因此循環製程需要在至少470℃的溫度下發生。由此，在本領域中需要在較低溫度下形成n型接觸的方法。
本揭示的一或多個實施例涉及一種形成半導體元件的方法。方法包含：在小於或等於400℃的溫度下在基板上的至少一個特徵的頂表面及側壁表面上無選擇性沉積非晶矽層並且在至少一個特徵的底表面上無選擇性沉積結晶矽層；以及，在小於或等於400℃的溫度下從頂表面及側壁表面選擇性移除非晶矽層，其中在不破壞真空的情況下在處理腔室中執行該方法。
本揭示的另一實施例涉及一種形成邏輯元件的方法。方法包含：在小於或等於400℃的溫度下在基板上的至少一個接觸溝槽的頂表面及側壁表面上無選擇性沉積非晶矽層並且在至少一個接觸溝槽的底表面上無選擇性沉積結晶矽層，底表面包括源極/汲極材料；以及在小於或等於400℃的溫度下從頂表面及側壁表面選擇性移除非晶矽層，其中在不破壞真空的情況下在處理腔室中執行該方法。
本揭示的進一步實施例涉及一種處理工具。處理工具包含：預清潔腔室，其中具有基板支撐件；無選擇性矽沉積腔室；選擇性蝕刻腔室；機器人，經配置為進入預清潔腔室、無選擇性沉積腔室、及選擇性蝕刻腔室；以及控制器，連接到預清潔腔室、無選擇性沉積腔室、及選擇性蝕刻腔室，控制器具有一或多種選自下列的配置：清潔基板、無選擇性形成非晶矽層及結晶矽層、及選擇性蝕刻基板，其中無選擇性沉積腔室及選擇性蝕刻腔室持續保持在真空下。
在描述本發明的若干示例性實施例之前，將理解，本發明不限於在以下描述中闡述的構造或製程步驟的細節。本發明能夠具有其他實施例並且以各種方式實踐或進行。
如本文使用，術語「基板」指其上製程起作用的表面、或表面的一部分。如亦將由熟習此項技術者所理解，除非上下文另外明確地指出，提及基板亦可以指基板的僅一部分。此外，提及在基板上沉積可以意指裸基板及其上沉積或形成有一或多個膜或特徵的基板。
此外，如本文使用的術語「基板」指在製造製程期間在其上執行膜處理的任何基板或在基板上形成的材料表面。例如，取決於應用，其上可以執行處理的基板表面包括材料，諸如矽、氧化矽、應變矽、絕緣體上矽(silicon on insulator; SOI)、碳摻雜的氧化矽、非晶矽、摻雜矽、鍺、砷化鎵、玻璃、藍寶石、及任何其他材料，諸如金屬、金屬氮化物、金屬合金、介電材料、其他導電材料、或其組合。在一些實施例中，基板包含矽(Si)、釕(Ru)、鈷(Co)、鎢(W)、磷化矽(SiP)、鈦矽(TiSi)、氮化鈦(TiN)、鋁化鈦(TiAl)、鍺矽(SiGe)、矽鍺硼(SiGeB)、氧化鉿(HfO 2)、氧化鋁(Al 2O 3)、或其組合。基板包括但不限於半導體晶圓。基板可暴露於預處理製程以拋光、蝕刻、還原、氧化、羥基化、退火、及/或烘焙基板表面。除了直接在基板本身的表面上處理之外，在本揭示中，如下文更詳細揭示，所揭示的任何膜處理步驟亦可在基板上形成的下層上執行，並且術語「基板表面」意欲包括如上下文指出的此種下層。
根據一或多個實施例，關於膜或膜層的術語「在…上」包括直接在表面（例如，基板表面）上的膜或層，以及在膜或層與表面（例如，基板表面）之間存在一或多個底層。因此，在一或多個實施例中，片語「在基板表面上」意欲包括一或多個底層。在其他實施例中，片語「直接在…上」指與表面（例如，基板表面）接觸而無中介層的層或膜。因此，片語「直接在基板表面上的層」指與基板表面直接接觸而其間沒有層的層。
如本文使用，術語「基板表面」指其上可形成層的任何基板表面。基板表面可能具有其中形成的一或多個特徵、其上形成的一或多層、及其組合。特徵的形狀可以係任何適宜形狀，包括但不限於峰、溝槽、及圓柱形通孔。如在此方面使用，術語「特徵」指任何有意的表面不規則性。特徵的適宜實例包括但不限於具有頂部、兩個側壁及底部的溝槽，具有頂部及從表面向上延伸的兩個側壁的峰，及具有側壁的通孔，該等側壁從具有開口底部的表面向下延伸。
如本文使用，術語「處理腔室」包括鄰近基板表面的處理腔室的部分而不包含處理腔室的整個內部體積。例如，在空間分離的處理腔室的扇區中，藉由任何適宜技術從鄰近基板表面的處理腔室的部分沖洗掉一或多種反應性化合物，該技術包括但不限於將基板穿過氣體遮幕移動到處理腔室的不含有或實質上不含有反應性化合物的一部分或扇區。
如本文使用，術語「原子層沉積」或「循環沉積」指相繼暴露兩種或多種反應性化合物以在基板表面上沉積材料層。將基板、或基板表面的部分相繼暴露於兩種或多種反應性化合物，該等反應性化合物被引入處理腔室的反應區中。反應性氣體的相繼暴露防止或最小化在反應性氣體之間的氣相反應。在時域ALD製程中，暴露於每種反應性化合物藉由時間延遲分離以允許每種化合物黏附在基板表面上及/或在基板表面上反應。在空間ALD製程中，基板表面的不同部分、或基板表面上的材料同時暴露於兩種或多種反應性化合物，使得在基板上的任何給定點實質上不同時暴露於一種以上的反應性化合物。如在本說明書及隨附申請專利範圍中使用，如將由熟習此項技術者理解，在此方面使用的術語「實質上」意指存在小部分基板可歸因於擴散而同時暴露於多種反應性氣體的可能性，並且該同時暴露是無意的。
在時域ALD製程的一個態樣中，將第一反應性氣體（亦即，第一前驅物或化合物A）脈衝注入到反應區中，接著是第一時間延遲。接下來，將第二前驅物或化合物B脈衝注入到反應區中，接著是第二延遲。在每個時間延遲期間，將沖洗氣體（諸如氬）引入處理腔室中以沖洗反應區或以其他方式從反應區移除任何殘留的反應性化合物或副產物。或者，沖洗氣體可在整個沉積製程中連續流動，使得僅沖洗氣體在反應性化合物的脈衝之間的時間延遲期間流動。交替脈衝注入反應性化合物，直至在基板表面上形成期望的膜或膜厚度。在任一情況下，脈衝注入化合物A、沖洗氣體、化合物B及沖洗氣體的ALD製程係一循環。循環可以開始於化合物A或化合物B，並且繼續循環的相應次序，直至獲得具有期望厚度的膜。在一或多個實施例中，時域ALD製程可以利用預定序列中的多於兩種反應性化合物執行。
在空間ALD製程的態樣中，將第一反應性氣體及第二反應性氣體同時遞送到反應區，但由惰性氣體遮幕及/或真空遮幕分離。基板相對於氣體遞送設備移動，使得基板上的任何給定點暴露於第一反應性氣體及第二反應性氣體。在一或多個實施例中，空間ALD製程可以預定序列利用多於兩種反應性化合物執行。
在一些實施例中，將基板表面實質上相繼地暴露於第一反應性化合物及第二反應性化合物。如本文在說明書全文中使用，「實質上連續地」意味著第一反應性化合物暴露的大部分持續時間不與第二反應性化合物暴露重疊，儘管可能存在一些重疊。
如本文使用，術語「化學氣相沉積」指暴露於少一種反應性化合物以在基板表面上沉積材料層。在一些實施例中，化學氣相沉積(chemical vapor deposition; CVD)製程包含在處理腔室中混合兩種或多種反應性化合物以允許反應性化合物的氣相反應及沉積。在一些實施例中，CVD製程包含同時將基板表面暴露於兩種或多種反應性化合物。在一些實施例中，CVD製程包含連續地將基板表面暴露於第一反應性化合物並間歇暴露於第二反應性化合物。在一些實施例中，基板表面經歷CVD反應以沉積具有預定厚度的膜。在CVD製程中，膜可以在一次暴露於混合的反應性化合物中沉積，或可以係多次暴露於混合的反應性化合物，其間具有沖洗。在一些實施例中，將基板表面實質上同時地暴露於第一反應性化合物及第二反應性化合物。
如本文在本說明書全文中使用，「實質上同時地」意味著第一反應性化合物暴露的大部分持續時間與第二反應性化合物暴露重疊。
如本文使用，術語「沖洗」包括從處理區域移除未反應的前驅物、反應產物及副產物的任何適宜的沖洗製程。適宜的沖洗製程包括將基板穿過氣體遮幕移動到處理區域的不含有或實質上不含有反應物的一部分或扇區。在一或多個實施例中，沖洗處理腔室包含施加真空。在一些實施例中，沖洗處理區域包含在基板上方流動沖洗氣體。在一些實施例中，沖洗製程包含流動惰性氣體。在一或多個實施例中，沖洗氣體選自氮(N 2)、氦(He)、及氬(Ar)中的一或多個。在一些實施例中，在將基板暴露於第二反應性化合物之前，將第一反應性化合物從反應腔室沖洗達在從0.2秒至30秒、從0.2秒至10秒、從0.2秒至5秒、從0.5秒至30秒、從0.5秒至10秒、從0.5秒至5秒、從1秒至30秒、從1秒至10秒、從1秒至5秒、從5秒至30秒、從5秒至10秒、或從10秒至30秒的範圍中的時間段。
如本文使用，術語「襯墊」或「阻障層」指沿著開口的側壁及/或下表面的至少一部分保形地形成的層，使得在沉積層之前開口的實質部分在沉積層之後保持未填充。襯墊可沿著開口的側壁及下表面的整體形成。襯墊可以藉由熟習此項技術者已知的任何製程形成。在一些實施例中，襯墊包含金屬氮化物、PVD金屬或其組合。
電晶體係經常在半導體元件上形成的電路部件或元件。取決於電路設計，除了電容器、電感器、電阻器、二極體、導電線、或其他元件之外，許多電晶體可在半導體元件上形成。金屬氧化物半導體場效電晶體(metal–oxide–semiconductor field-effect transistor; MOSFET)係一種類型的場效電晶體(field-effect transistor; FET)。其具有絕緣的閘極，其電壓決定元件的導電性。此利用所施加電壓的量改變導電性的能力係用於放大或切換電子訊號。
大體上，電晶體包括在源極區域及汲極區域之間形成的閘極。源極區域及汲極區域可包括基板的摻雜區域並且可呈現適用於特定應用的摻雜輪廓。閘極在通道區域上方定位並且可包括插入基板中的閘電極與通道區域之間的閘極介電質。
如本文使用，術語「場效電晶體」或「FET」指使用電場來控制元件的電氣行為的電晶體。場效電晶體大體在低溫下呈現非常高的輸入阻抗。在汲極端子與源極端子之間的導電性藉由元件中的電場控制，該電場藉由元件的主體與閘極之間的電壓差產生。FET的三個端子係：載流子穿過其進入通道的源極(S)；載流子穿過其離開通道的汲極(D)；以及閘極(G)，調節通道導電性的端子。習知在源極(S)處進入通道的電流指定為I S並且在汲極(D)處進入通道的電流指定為I D。將汲極到源極電壓指定為V DS。藉由將電壓施加到閘極(G)，可以控制在汲極（亦即，I D）處進入通道的電流。
金屬氧化物半導體場效電晶體(MOSFET)係一種類型的場效電晶體(FET)並且用於積體電路及高速切換應用中。MOSFET具有絕緣的閘極，其電壓決定元件的傳導性。此利用所施加電壓的量改變導電性的能力用於放大或切換電子訊號。MOSFET係基於藉由在主體電極與位於主體之上並且藉由閘極介電層與所有其他元件區域絕緣的閘電極之間的金屬氧化物半導體(MOS)電容對電荷濃度的調節。與MOS電容器相比，MOSFET包括兩個額外端子（源極及汲極），各自連接到藉由主體區域分離的獨立高度摻雜的區域。此等區域可以係p型或n型的，但其等皆具有相同類型，並且具有與主體區域相反的類型。在該類型摻雜之後，源極及汲極（不同於主體）係高度摻雜的，如藉由「+」符號標記。
若MOSFET係n通道或nMOS FET，則源極及汲極係n+區域並且主體係p型基板區域。若MOSFET係p通道或pMOS FET，則源極及汲極係p+區域並且主體係n型基板區域。源極如此命名係因為其係流過通道的電荷載流子（n通道的電子、p通道的電洞）的來源；類似地，汲極係電荷載流子離開通道的地方。
nMOS FET係由n型源極及汲極以及p型基板構成。當將電壓施加到閘極時，將主體（p型基板）中的電洞驅離閘極。此允許在源極與汲極之間形成n型通道並且電流由電子穿過感應n型通道從源極攜帶到汲極。使用NMOS實施的邏輯閘極及其他數位元件被認為具有NMOS邏輯。在NMOS中存在三種操作模式，稱為截止、三極管、及飽和。當電路閒置時，具有NMOS邏輯閘極的電路耗散靜態功率，由於當輸出為低時DC電流流過邏輯閘極。
pMOS FET係由p型源極及汲極以及n型基板構成。當正電壓在源極與閘極之間施加（負電壓在閘極與源極之間）時，具有相反極性的p型通道在源極與汲極之間形成。電流藉由電洞穿過感應p型通道從源極攜帶到汲極。閘極上的高電壓將導致PMOS不導電，而閘極上的低電壓將導致其導電。使用PMOS實施的邏輯閘極及其他數位元件被認為具有PMOS邏輯。PMOS技術係低成本的並且具有良好的雜訊抗擾性。
在NMOS中，載流子係電子，而在PMOS中，載流子係電洞。當將高電壓施加到閘極時，NMOS將導電，而PMOS將不導電。此外，當低電壓在閘極中施加時，NMOS將不導電並且PMOS將導電。NMOS被認為比PMOS快，因為NMOS中作為電子的載流子行進比PMOS中作為載流子的電洞快兩倍。但PMOS元件與NMOS元件相比更能抗干擾。此外，NMOS IC將小於PMOS IC（其給出相同功能），因為NMOS可以提供藉由PMOS（其具有相同的幾何形狀及操作條件）提供的阻抗的一半。
如本文使用，術語「鰭式場效電晶體(FinFET)」指在基板上構建的MOSFET電晶體，其中將閘極放置在通道的兩個、三個、或四個側面上或纏繞在通道周圍，從而形成雙閘極結構。因為源極/汲極區域在基板上形成「鰭」，已經給出了FinFET元件的通用名稱FinFET。FinFET元件具有快速切換時間及高電流密度。
如本文使用，術語「環繞式閘極(GAA)」用於指電子元件，例如，電晶體，其中閘極材料圍繞所有側面上的通道區域。GAA電晶體的通道區域可包括奈米線或奈米板或奈米薄片、條形通道、或熟習此項技術者已知的其他適宜的通道配置。在一或多個實施例中，GAA元件的通道區域具有垂直隔開的多個水平奈米線或水平條，使GAA電晶體成為堆疊的水平環繞式閘極(hGAA)電晶體。
本揭示的實施例提供了半導體結構及用於形成半導體結構的方法。在一或多個實施例中，因為在接觸EPI之前形成替換金屬閘極，所以期望在較低溫度（400℃或更低）下的n型接觸EPI (SiP)用於利用替換金屬閘極方案的NMOS源極/汲極接觸EPI形成。在小於400℃的溫度下，當前基線2步循環製程不具有選擇性，因為非晶矽選擇性回蝕速率幾乎為零。因此，在接觸溝槽的側壁及頂部上存在需要後續移除的非晶矽。在400℃至500℃下，非晶矽回蝕速率係非常低的並且導致蝕刻時間為若干小時。此種處理量為客戶不可接受。因此，在一或多個實施例中，有利地提供了具有合理處理量的用於在低溫（＜400℃）下的n型接觸EPI形成的整合解決方案。一或多個實施例提供了用於在低溫（400℃或更低）下相對於結晶SiP選擇性蝕刻非晶SiP的選擇性蝕刻製程，以獲得更佳蝕刻速率及製程最佳化。在一或多個實施例中，無選擇性低溫n型SiP EPI及選擇蝕刻在一個群集工具系統中整合，用於更佳處理量並且允許循環製程。一或多個實施例的系統有利地允許使用者在結晶與非晶選擇性、或非晶與結晶選擇性之間進行選擇。在一或多個實施例中，提供了蝕刻非晶層而不蝕刻結晶層的方法。在其他實施例中，蝕刻結晶層而不蝕刻非晶層。
本揭示的實施例藉由圖式的方式描述，該等圖式示出了用於形成nFET的製程。
第1圖示出了根據本揭示的一或多個實施例的製造電子元件的方法10的製程流程圖。參考第1圖，方法藉由提供基板開始於操作15。如本文使用，術語「提供」意味著基板可用於處理（例如，在處理腔室中定位）。於操作20，非晶矽層在基板上的至少一個特徵的頂表面及側壁表面上無選擇性沉積並且結晶矽層在至少一個特徵的底表面上無選擇性沉積。於操作25，非晶矽層從至少一個特徵的頂表面及側壁表面選擇性移除。
第2圖至第4圖係根據一或多個實施例的電子元件（例如，電晶體，諸如FinFET或GAA）100的橫截面圖。第2圖至第4圖所示的電子元件100可藉由第1圖中示出的方法10製造。
在一或多個實施例中，電子元件100包含半導體基板102。半導體基板102可以係任何適宜的基板材料。在一或多個實施例中，半導體基板102包含半導體材料，例如，矽(Si)、碳(C)、鍺(Ge)、鍺矽(SiGe)、砷化鎵(GaAs)、磷化銦(InP)、砷化鎵銦(InGaAs)、砷化鋁銦(InAlAs)、鍺(Ge)、鍺矽(SiGe)、其他半導體材料、或其任何組合。在一或多個實施例中，半導體基板102包含矽(Si)、鍺(Ge)、鎵(Ga)、砷(As)、銦(In)、磷(P)、或硒(Se)中的一或多個。儘管在本文中描述了基板102可由其形成的材料的幾個實例，但可用作基底的任何材料落入本揭示的精神及範疇內，在該基底上可構建被動及主動電子元件（例如，電晶體、記憶體、電容器、電感器、電阻器、開關、積體電路、放大器、光電子元件、或任何其他電子元件）。
在一或多個實施例中，半導體基板102係p型或n型基板。如本文使用，術語「n型」指在製造期間藉由用電子供體元素摻雜本徵半導體產生的半導體。術語n型來自電子的負電荷。在n型半導體中，電子係多數載流子並且電洞係少數載流子。如本文使用，術語「p型」指阱（或電洞）的正電荷。與n型半導體相反，p型半導體具有與電子濃度相比較大的電洞濃度。在p型半導體中，電洞係多數載流子並且電子係少數載流子。在一或多個實施例中，半導體基板102係n型基板。
在一或多個實施例中，源極/汲極區域105係在半導體基板102的頂表面上。在一或多個實施例中，源極/汲極區域105可以係熟習此項技術者已知的任何適宜材料。在一或多個實施例中，源極/汲極區域105可具有多於一層。例如，源極/汲極區域105可獨立地包含三個層。在一或多個實施例中，源極/汲極區域105可獨立地包含下列中的一或多個：銅(Cu)、鈷(Co)、鎢(W)、鈦(Ti)、鉬(Mo)、鎳(Ni)、釕(Ru)、銀(Ag)、金(Au)、銥(Ir)、鉑(Pt)、磷(P)、鍺(Ge)、矽(Si)、鋁(Al)、或鋯(Zr)。在一些實施例中，源極/汲極區域105並且可獨立地包含具有摻雜的epi的矽（例如，SiGe、SiP、及類似者）的底層、矽化物的第二層（其可含有鎳(Ni)、鈦(Ti)、鋁(Al)、及類似者）、以及第三或頂部層（其可係金屬，諸如但不限於鈷、鎢、釕、及類似者）。在一些實施例中，源極/汲極區域105可係藉由EPI生長形成的提升的源極/汲極區域。
在一或多個實施例中，源極/汲極材料105可具有多於一層。在一些實施例中，源極/汲極材料105包含具有摻雜的epi的矽（例如，SiGe、SiP、及類似者）的層、矽化物的第二層（其可含有鎳(Ni)、鈦(Ti)、鋁(Al)、及類似者）、以及第三或頂部層（其可係金屬，諸如但不限於鈷、鎢、釕、及類似者）。
在一或多個具體實施例中，源極/汲極材料105係n型電晶體並且包含用磷(P)摻雜的矽(Si)。在一或多個實施例中，n型電晶體102的源極/汲極材料105具有在約1.0 eV至約1.2 eV的範圍中的帶隙。
第2圖至第4圖圖示了出於說明目的具有單個特徵112的基板102；然而，本領域中的技藝人士將理解可以存在多於一個特徵。特徵112的形狀可以係任何適宜形狀，包括但不限於溝槽及圓柱形通孔。如在此方面使用，術語「特徵」意味著任何有意的表面不規則性。特徵的適宜實例包括但不限於具有頂部、兩個側壁、及底部的溝槽，具有頂部及兩個側壁的峰。特徵可以具有任何適宜的深寬比（特徵的深度與特徵的寬度的比率）。在一些實施例中，深寬比大於或等於約5:1、10:1、15:1、20:1、25:1、30:1、35:1或40:1。
在一或多個實施例中，基板102具有基板表面。至少一個特徵112在基板表面中形成開口。至少一個特徵112從基板表面延伸到特徵深度到底表面。至少一個特徵112具有定義至少一個特徵112的寬度W的第一側壁及第二側壁。藉由側壁及底部形成的開口區域亦稱為間隙。在一或多個實施例中，寬度W沿著至少一個特徵112的深度係均質的。在其他實施例中，在至少一個特徵112的頂部處的寬度W大於在至少一個特徵112的底表面處的寬度W。
在一或多個實施例中，至少一個特徵112包含源極/汲極溝槽。第一側壁及第二側壁可包含下列中的一或多個：替換金屬閘極104、介電閘極蓋106、閘極襯墊108、及低介電常數間隔件110。在一或多個實施例中，替換金屬閘極104包括高介電常數介電質及設定金屬閘極功函數所需的金屬層。在一或多個實施例中，介電閘極蓋106為金屬閘極層提供對拋光及電漿蝕刻步驟的保護。介電閘極蓋106可包含熟習此項技術者已知的任何適宜的介電材料。在一或多個實施例中，介電閘極蓋106包括但不限於氮化矽(SiN)或氧化矽(SiO x)。在一或多個實施例中，閘極襯墊110包含薄氧化矽或氮化矽。在一或多個實施例中，低介電常數間隔件110包含下列中的一或多個：氮碳氧化矽(SiOCN)、硼摻雜的氮碳氧化矽(SiOCBN)、及氮氧化矽(SiON)。
參見第3圖，在一或多個實施例中，非晶矽層114在基板102上的至少一個接觸溝槽112的頂表面及側壁表面上無選擇性沉積。在一或多個實施例中，結晶矽層116在至少一個接觸溝槽112的底表面上無選擇性沉積，底表面包括源極/汲極材料105。在一或多個實施例中，無選擇性沉積在小於或等於400℃的溫度下發生。在其他實施例中，無選擇性沉積在從0℃至小於或等於400℃的範圍中的溫度下發生，包括在從0℃至375℃的範圍中、或從10℃至350℃的範圍、或在從350℃至400℃的範圍中。
在一或多個具體實施例中，非晶矽層114用n型摻雜劑摻雜。在一或多個實施例中，n型摻雜劑包含磷(P)。因此，在一或多個實施例中，非晶矽層114包含用磷(P)摻雜的矽(Si)、或磷化矽(SiP)。在一或多個具體實施例中，結晶矽層116用n型摻雜劑摻雜。在一或多個實施例中，n型摻雜劑包含磷(P)。因此，在一或多個實施例中，結晶矽層116包含用磷(P)摻雜的矽(Si)、或磷化矽(SiP)、用砷(As)摻雜的矽、用銻(Sb)摻雜的矽。
參考第4圖，在一或多個實施例中，從接觸溝槽112的頂表面及側壁表面選擇性移除非晶矽層114，而結晶矽層116餘留在源極/汲極區域105上。在一或多個實施例中，在小於或等於400℃的溫度下選擇性移除非晶矽層114。在一或多個實施例中，在從50℃至200℃的範圍中的溫度下選擇性移除非晶矽層114。在一或多個實施例中，在從0℃至20℃的範圍中的溫度下選擇性移除非晶矽層114。
可在任何適宜的壓力及功率下移除非晶矽層114。在一些實施例中，在從1 Torr至10 Torr的範圍中的壓力下並且在從100 W至500 W的範圍中的功率下執行非晶結晶層的選擇性移除。
在一或多個實施例中，可藉由熟習此項技術者已知的任何適宜手段選擇性移除非晶矽層114。在一或多個實施例中，非晶矽層114藉由用在基板上方流動的氣體流蝕刻來選擇性移除，該氣體流包含氫氣(H 2)及氟化銨(NF 3)的混合物。在其他實施例中，選擇性移除包含用基板上方的氣體流蝕刻，該氣體流包含氟化銨(NF 3)、氦(He)、及氬(Ar)的混合物。
在一或多個具體實施例中，在從50℃至200℃的範圍中的溫度下、在從1 Torr至10 Torr的範圍中的壓力下、並且在從100 W至500 W的範圍中的功率下選擇性移除非晶矽層114，其中選擇性移除包含用基板上方的氣體流蝕刻，該氣體流包含氫氣(H 2)及氟化銨(NF 3)的混合物。
在其他具體實施例中，非晶矽層114在從0℃至20℃的範圍中的溫度下、在從1 Torr至10 Torr的範圍中的壓力下、並且在從100 W至500 W的範圍中的功率下選擇性移除，其中選擇性移除包含用基板上方的氣體流蝕刻，該氣體流包含氟化銨(NF 3)、氦(He)、及氬(Ar)的混合物。
非晶矽層114可以使用熟習此項技術者已知的任何適宜的移除技術移除，包括但不限於濕式蝕刻、氣相蝕刻、各向同性電漿蝕刻、或任何其他選擇性移除製程(Selective Removal Process; SRP)。在一或多個實施例中，以從2:1至20:1的範圍中的比率的相對於結晶矽層116的選擇性比率移除非晶矽層114。因此，在一或多個實施例中，與結晶矽層116的蝕刻速率相比，非晶矽層114的蝕刻速率係在從快兩倍(2:1)至快二十倍(20:1)的範圍中。
在一或多個實施例中，在不破壞真空的情況下在處理腔室中執行方法。因此，在不破壞真空的情況下在處理腔室中執行無選擇性沉積及選擇性移除製程。
製程可以隨後根據標準程序進行，其中在結晶矽層116上形成源極/汲極接觸。在一或多個實施例中，源極/汲極接觸可獨立地選自下列中的一或多個：氮(N)、銅(Cu)、鈷(Co)、鎢(W)、鈦(Ti)、鉬(Mo)、鎳(Ni)、釕(Ru)、銀(Ag)、金(Au)、銥(Ir)、鉭(Ta)、或鉑(Pt)。在一或多個實施例中，形成源極接觸及/或汲極接觸藉由熟習此項技術者已知的任何適宜製程進行，包括但不限於ALD、CVD、PVD、MBE、MOCVD、旋塗、或熟習此項技術者已知的其他絕緣層沉積技術。
如第5圖所示，本揭示的額外實施例涉及用於形成GAA元件及所描述的方法的處理工具300。可利用獲自應用材料公司的各種多處理平臺（包括Reflexion® CMP、Selectra® Etch、Centura ®、Dual ACP、Producer ®GT、及Endura ®平臺）以及其他處理系統。群集工具300包括具有複數個側面的至少一個中央傳遞站314。機器人316在中央傳遞站314內定位並且經配置為將機器人葉片及晶圓移動到複數個側面的每一者。
群集工具300包含連接到中央傳遞站的複數個處理腔室308、310、及312，亦稱為處理站。各個處理腔室提供與相鄰處理站隔離的分離的處理區域。處理腔室可以係任何適宜的腔室，包括但不限於預清潔腔室、無選擇性沉積腔室、選擇性移除腔室、及類似者。處理腔室及部件的特定佈置可以取決於群集工具而變化並且不應當被視為限制本揭示的範疇。在一或多個實施例中，無選擇性沉積腔室及選擇性蝕刻腔室持續保持在真空下。
在第5圖所示的實施例中，工廠介面318連接到群集工具300的前面。工廠介面318包括在工廠介面318的前面319上裝載及卸載的腔室302。
裝載腔室及卸載腔室302的大小及形狀可以取決於例如在群集工具300中處理的基板而變化。在所示的實施例中，裝載腔室及卸載腔室302的大小經調節為固持晶圓盒，其中在該盒內定位複數個晶圓。
機器人304係在工廠介面318內並且可以在裝載與卸載腔室302之間移動。機器人304能夠將晶圓從裝載腔室302中的盒穿過工廠介面318傳遞到裝載閘腔室320。機器人304亦能夠將晶圓從裝載閘腔室320穿過工廠介面318傳遞到卸載腔室302中的盒。
一些實施例的機器人316係能夠一次獨立地移動多於一個晶圓的多臂機器人。機器人316經配置為在傳遞腔室314周圍的腔室之間移動晶圓。獨立晶圓攜載在晶圓運輸葉片上，該晶圓運輸葉片位於第一機器人機構的遠端。
系統控制器357與機器人316、及複數個處理腔室308、310、及312通訊。系統控制器357可以係可以控制處理腔室及機器人的任何適宜部件。例如，系統控制器357可以係電腦，該電腦包括中央處理單元(central processing unit; CPU) 392、記憶體394、輸入/輸出396、適宜電路398、及儲存器。
製程可大體在系統控制器357的記憶體中儲存為軟體常式，當由處理器執行時，該軟體常式導致處理腔室執行本揭示的製程。軟體常式亦可由第二處理器（未圖示）儲存及/或執行，該第二處理器位於由處理器控制的硬體遠端。本揭示的一些或所有方法亦可在硬體中執行。因此，製程可在軟體中實施並且在硬體中使用電腦系統執行，作為例如特殊應用積體電路或其他類型的硬體實施方式，或作為軟體及硬體的組合。當由處理器執行時，軟體常式將通用電腦轉換為專用電腦（控制器），該專用電腦控制腔室操作，使得製程得以執行。
在一些實施例中，系統控制器357具有用於控制無選擇性沉積腔室以沉積非晶矽層及結晶矽層的配置。
在一或多個實施例中，處理工具包含：中央傳遞站，包含經配置為移動晶圓的機器人；複數個處理站，每個處理站連接到中央傳遞站並且提供與相鄰處理站的處理區域分離的處理區域，複數個處理站包含預清潔腔室、無選擇性沉積腔室、選擇性移除腔室、及類似者；以及控制器，連接到中央傳遞站及複數個處理站，控制器經配置為啟動機器人以在處理站之間移動晶圓，並且控制在每個處理站中發生的製程。
除非本文另外指出或由上下文明確否定，否則在描述本文論述的材料及方法的上下文中（特別是在以下申請專利範圍的上下文中）使用術語「一(a)」及「一(an)」及「該(the)」及類似參考將被理解為涵蓋單數及複數。除非本文另外指出，否則本文的值範圍的記載僅僅意欲用作獨立地指落入該範圍中的每個單獨值的簡略方法，並且每個單獨值併入說明書中，如同其在本文中獨立地記載。除非本文另外指出或由上下文另外明確否定，否則本文描述的所有方法可以任何適宜次序執行。使用本文提供的任何及所有實例、或示例性語言（例如，「諸如」）僅僅意欲更好地闡明材料及方法，並且除非另外主張，否則不對範疇施加限制。說明書中的語言不應該被解釋為指示任何未主張的元素為對實踐所揭示材料及方法而言至關重要。
在整個此說明書中提及「一個實施例」、「某些實施例」、「一或多個實施例」或「一實施例」意味著結合實施例描述的特定特徵、結構、材料、或特性包括在本揭示的至少一個實施例中。因此，在整個此說明書的各個位置中出現片語諸如「在一或多個實施例中」、「在某些實施例中」、「在一個實施例中」或「在一實施例中」不一定指本揭示的相同實施例。此外，特定特徵、結構、材料或特性可以任何適宜方式結合在一或多個實施例中。
儘管本文的揭示已經參考特定實施例進行描述，但熟習此項技術者將理解，所描述的實施例僅說明本揭示的原理及應用。熟習此項技術者將顯而易見，可以對本揭示的方法及設備進行各種修改及變化，而不脫離本揭示的精神及範疇。因此，本揭示可以包括在隨附申請專利範圍及其等效的範疇內的修改及變化。
10:方法 15:操作 20:操作 25:操作 100:電子元件 102:半導體基板 104:替換金屬閘極 105:源極/汲極區域 106:介電閘極蓋 108:閘極襯墊 110:低介電常數間隔件 112:接觸溝槽 114:非晶矽層 116:結晶矽層 300:處理工具 302:裝載腔室及卸載腔室 304:機器人 308:處理腔室 310:處理腔室 312:處理腔室 314:中央傳遞站 316:機器人 318:工廠介面 319:前面 320:裝載閘腔室 357:系統控制器 392:中央處理單元(CPU) 394:記憶體 396:輸入/輸出 398:電路
為了能夠詳細理解本揭示的上述特徵所用方式，可參考實施例進行對上文簡要概述的本揭示的更特定描述，一些實施例在附圖中示出。然而，應注意，附圖僅示出本揭示的常見實施例，並且由此不被認為限制其範疇，因為本揭示可允許其他等同有效的實施例。
第1圖示出了根據本揭示的一或多個實施例的方法的製程流程圖；
第2圖示出了根據本揭示的一或多個實施例的半導體結構；
第3圖示出了根據本揭示的一或多個實施例的半導體結構；
第4圖示出了根據本揭示的一或多個實施例的半導體結構；以及
第5圖示出了根據本揭示的一或多個實施例的群集工具。
在附圖中，類似部件及/或特徵可具有相同的元件符號。另外，相同類型的各個部件可藉由元件符號之後跟有短劃線及在類似部件之間進行區分的第二標記來進行區分。若在本說明書中僅使用第一元件符號，則本說明適用於具有相同第一元件符號的類似部件的任一個，而與第二元件符號無關。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
100:電子元件
102:半導體基板
104:替換金屬閘極
105:源極/汲極區域
106:介電閘極蓋
108:閘極襯墊
110:低介電常數間隔件
112:接觸溝槽
116:結晶矽層

Claims (20)

  1. 一種形成一半導體元件的方法，該方法包含以下步驟： 在小於或等於400℃的一溫度下在一基板上的至少一個特徵的一頂表面及一側壁表面上無選擇性沉積一非晶矽層並且在該至少一個特徵的一底表面上無選擇性沉積一結晶矽層；以及 在小於或等於400℃的一溫度下從該頂表面及該側壁表面選擇性移除該非晶矽層， 其中在不破壞真空的情況下在一處理腔室中執行該方法。
  2. 如請求項1所述的方法，其中選擇性移除在從1 Torr 至10 Torr的一範圍中的一壓力下在從100 W至500 W的一範圍中的一功率下執行。
  3. 如請求項2所述的方法，其中該溫度係在從50℃至200℃的一範圍中。
  4. 如請求項2所述的方法，其中該溫度係在從0℃至20℃的一範圍中。
  5. 如請求項2所述的方法，其中選擇性移除包含用該基板上方的一氣體流蝕刻，該氣體流包含氫氣(H 2)及氟化銨(NF 3)的一混合物。
  6. 如請求項4所述的方法，其中選擇性移除包含用該基板上方的一氣體流蝕刻，該氣體流包含氟化銨(NF 3)、氦(He)、及氬(Ar)的一混合物。
  7. 如請求項1所述的方法，其中選擇性移除以在2:1至20:1的一範圍中的一比率對該非晶矽層具有選擇性。
  8. 如請求項1所述的方法，其中該非晶矽層及結晶矽層中的一或多個用一n型摻雜劑摻雜。
  9. 如請求項8所述的方法，其中該n型摻雜劑包含磷(P)。
  10. 一種形成一邏輯元件的方法，該方法包含以下步驟： 在小於或等於400℃的一溫度下在一基板上的至少一個接觸溝槽的一頂表面及一側壁表面上無選擇性沉積一非晶矽層並且在該至少一個接觸溝槽的一底表面上無選擇性沉積一結晶矽層，該底表面包括一源極/汲極材料；以及 在小於或等於400℃的一溫度下從該頂表面及該側壁表面選擇性移除該非晶矽層， 其中在不破壞真空的情況下在一處理腔室中執行該方法。
  11. 如請求項10所述的方法，其中在從1 Torr 至10 Torr的一範圍中的一壓力下及在從100 W至500 W的一範圍中的一功率下執行選擇性移除。
  12. 如請求項11所述的方法，其中該溫度係在從50℃至200℃的一範圍中。
  13. 如請求項11所述的方法，其中該溫度係在從0℃至20℃的一範圍中。
  14. 如請求項11所述的方法，其中選擇性移除包含用該基板上方的一氣體流蝕刻，該氣體流包含氫氣(H 2)及氟化銨(NF 3)的一混合物。
  15. 如請求項13所述的方法，其中選擇性移除包含用該基板上方的一氣體流蝕刻，該氣體流包含氟化銨(NF 3)、氦(He)、及氬(Ar)的一混合物。
  16. 如請求項10所述的方法，其中選擇性移除以在2:1至20:1的一範圍中的一比率對該非晶矽層具有選擇性。
  17. 如請求項10所述的方法，其中該非晶矽層及結晶矽層中的一或多個用一n型摻雜劑摻雜。
  18. 如請求項17所述的方法，其中該n型摻雜劑包含磷(P)。
  19. 如請求項10所述的方法，其中該邏輯元件包含一nMOS。
  20. 一種處理工具，包含： 一預清潔腔室，其中具有一基板支撐件； 一無選擇性矽沉積腔室； 一選擇性蝕刻腔室； 一機器人，經配置為進入該預清潔腔室、該無選擇性矽沉積腔室、及該選擇性蝕刻腔室；以及 一控制器，連接到該預清潔腔室，該無選擇性矽沉積腔室、及該選擇性蝕刻腔室，該控制器具有一或多種選自下列的配置：清潔一基板、無選擇性形成一非晶矽層及一結晶矽層、及選擇性蝕刻該基板， 其中該無選擇性矽沉積腔室及該選擇性蝕刻腔室持續保持在真空下。
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