KR20230137843A - 저온 n형 콘택 epi 형성 - Google Patents

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KR20230137843A
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selective
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KR1020230035850A
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니콜라스 브레일
매튜 코고르노
안추안 왕
병 찬 이
마노이 벨라이칼
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어플라이드 머티어리얼스, 인코포레이티드
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Abstract

반도체 구조들, 및 반도체 구조를 형성하기 위한 방법들이 설명된다. 방법은 섭씨 400 도 이하의 온도에서 기판 상의 적어도 하나의 콘택 트렌치의 최상부 표면 및 측벽 표면 상에 비정질 실리콘 층을 그리고 적어도 하나의 콘택 트렌치의 최하부 표면 상에 결정질 실리콘 층을 비선택적으로 증착하는 단계를 포함하고, 최하부 표면은 소스/드레인 재료를 포함한다. 비정질 실리콘 층은 섭씨 400 도 이하의 온도에서 최상부 표면 및 측벽 표면으로부터 선택적으로 제거된다. 방법은 진공을 파괴하지 않고서 프로세싱 챔버 내에서 수행될 수 있다.

Description

저온 N형 콘택 EPI 형성{LOW TEMPERATRUE N-TYPE CONTACT EPI FORMATION}
[0001] 본 개시내용의 실시예들은 반도체 디바이스들 및 반도체 디바이스 제조의 분야에 관한 것이다. 더 구체적으로, 본 개시내용의 실시예들은 n형 콘택 형성을 위한 집적 방법들에 관한 것이다.
[0002] 집적 회로들은 단일 칩 상에 수백만개의 트랜지스터들, 커패시터들, 및 저항기들을 포함할 수 있는 복잡한 디바이스들로 진화해왔다. 집적 회로 진화의 과정에서, 기능 밀도(즉, 칩 면적당 상호접속된 디바이스들의 수)는 일반적으로 증가한 반면, 기하학적 크기(즉, 제조 프로세스를 사용하여 생성될 수 있는 가장 작은 컴포넌트(또는 라인))는 감소하였다.
[0003] 트랜지스터는 대부분의 집적 회로들의 핵심 컴포넌트이다. 트랜지스터의 구동 전류 및 그에 따른 속도가 트랜지스터의 게이트 폭에 비례하기 때문에, 더 빠른 트랜지스터들은 일반적으로 더 큰 게이트 폭을 요구한다. 따라서, 트랜지스터 크기와 속도 사이에 트레이드오프가 존재하고, 최대 구동 전류 및 최소 크기를 갖는 트랜지스터의 상충하는 목표들을 해결하기 위해 "핀(fin)" 전계 효과 트랜지스터(finFFT)들이 개발되었다. FinFET들은 트랜지스터의 풋프린트를 상당히 증가시키지 않고 트랜지스터의 크기를 크게 증가시키는 핀 형상 채널 영역을 특징으로 하고, 이제는 많은 집적 회로들에서 적용되고 있다. 그러나, finFET들은 그들 자신의 단점들을 갖는다.
[0004] 트랜지스터 디바이스들의 피처 크기들이 더 큰 회로 밀도 및 더 높은 성능을 달성하기 위해 계속 축소됨에 따라, 정전 결합을 개선하고 기생 용량 및 오프-상태 누설과 같은 부정적인 효과들을 감소시키기 위해 트랜지스터 디바이스 구조를 개선할 필요가 있다. 트랜지스터 디바이스 구조들의 예들은 평면 구조, 핀 전계 효과 트랜지스터(finFFT) 구조, 및 게이트 올 어라운드(GAA) 구조를 포함한다. 논리 게이트 성능은 사용된 재료들의 특성들뿐만 아니라 구조 층들의 두께 및 면적과 관련된다. 그러나, 디바이스 스케일링을 수용하기 위해 일부 게이트 특성들이 조정됨에 따라, 난제들이 발생한다.
[0005] n형 콘택을 형성하기 위해, 콘택 트렌치가 에칭된 후에 n형 에피택셜 층 성장을 사용할 수 있다. 이 에피택셜 층에 대해, n형 콘택을 선택적으로 형성하기 위해 다중 단계(다중은 1 내지 5 사이클로 구성됨) 순환 프로세스가 사용된다. 이 순환 프로세스의 스루풋은 증착 속도와 선택적 비정질 실리콘 에칭 속도 사이의 트레이드오프에 의해 결정된다. 더 낮은 온도는 증착 속도 및 에칭 속도 둘 다의 감소를 초래하고, 따라서 순환 프로세스는 적어도 섭씨 470 도의 온도에서 발생할 필요가 있다. 따라서, 이 분야에서는 더 낮은 온도에서 n형 콘택들을 형성하는 방법들이 필요하다.
[0006] 본 개시내용의 하나 이상의 실시예는 반도체 디바이스를 형성하는 방법에 관한 것이다. 방법은 섭씨 400 도 이하의 온도에서 기판 상의 적어도 하나의 피처의 최상부 표면 및 측벽 표면 상에 비정질 실리콘 층을 그리고 적어도 하나의 피처의 최하부 표면 상에 결정질 실리콘 층을 비선택적으로 증착하는 단계; 및 섭씨 400 도 이하의 온도에서 최상부 표면 및 측벽 표면으로부터 비정질 실리콘 층을 선택적으로 제거하는 단계를 포함하고, 방법은 진공을 파괴하지 않고서 프로세싱 챔버 내에서 수행된다.
[0007] 본 개시내용의 다른 실시예는 논리 디바이스를 형성하는 방법에 관한 것이다. 방법은 섭씨 400 도 이하의 온도에서 기판 상의 적어도 하나의 콘택 트렌치의 최상부 표면 및 측벽 표면 상에 비정질 실리콘 층을 그리고 적어도 하나의 콘택 트렌치의 최하부 표면 상에 결정질 실리콘 층을 비선택적으로 증착하는 단계 ― 최하부 표면은 소스/드레인 재료를 포함함 ―; 및 섭씨 400 도 이하의 온도에서 최상부 표면 및 측벽 표면으로부터 비정질 실리콘 층을 선택적으로 제거하는 단계를 포함하고, 방법은 진공을 파괴하지 않고서 프로세싱 챔버 내에서 수행된다.
[0008] 본 개시내용의 추가의 실시예들은 프로세싱 도구에 관한 것이다. 프로세싱 도구는 내부에 기판 지지체를 갖는 사전 세정 챔버; 비선택적 실리콘 증착 챔버; 선택적 에칭 챔버; 사전 세정 챔버, 비선택적 증착 챔버, 및 선택적 에칭 챔버에 액세스하도록 구성된 로봇; 및 사전 세정 챔버, 비선택적 증착 챔버, 및 선택적 에칭 챔버에 접속된 제어기를 포함하고, 제어기는 기판을 세정하는 것, 비정질 실리콘 층 및 결정질 실리콘 층을 비선택적으로 형성하는 것, 및 기판을 선택적으로 에칭하는 것으로부터 선택된 하나 이상의 구성들을 갖고, 비선택적 증착 챔버 및 선택적 에칭 챔버는 진공 하에서 연속적으로 유지된다.
[0009] 위에서 설명된 본 개시내용의 특징들이 상세하게 이해될 수 있도록, 위에 간략하게 요약된 본 개시내용의 더 구체적인 설명은 실시예들을 참조하여 이루어질 수 있으며, 실시예들 중 일부는 첨부 도면들에 예시되어 있다. 그러나, 본 개시내용은 다른 균등하게 유효한 실시예들을 허용할 수 있으므로, 첨부 도면들은 본 개시내용의 전형적인 실시예들만을 예시하며, 따라서 본 개시내용의 범위를 제한하는 것으로 간주되지 않아야 한다는 점에 유의해야 한다.
[0010] 도 1은 본 개시내용의 하나 이상의 실시예에 따른 방법의 프로세스 흐름도를 예시한다.
[0011] 도 2는 본 개시내용의 하나 이상의 실시예에 따른 반도체 구조를 예시한다.
[0012] 도 3은 본 개시내용의 하나 이상의 실시예에 따른 반도체 구조를 예시한다.
[0013] 도 4는 본 개시내용의 하나 이상의 실시예에 따른 반도체 구조를 예시한다.
[0014] 도 5는 본 개시내용의 하나 이상의 실시예에 따른 클러스터 도구를 예시한다.
[0015] 첨부 도면들에서, 유사한 컴포넌트들 및/또는 피처들은 동일한 참조 라벨을 가질 수 있다. 또한, 동일한 유형의 다양한 컴포넌트들은 참조 라벨 뒤에 대시(dash), 및 유사한 컴포넌트들을 구별하는 제2 라벨을 후속시킴으로써 구별될 수 있다. 본 명세서에서 제1 참조 라벨만이 사용되는 경우, 설명은 제2 참조 라벨에 관계없이 동일한 제1 참조 라벨을 갖는 유사한 컴포넌트들 중 임의의 컴포넌트에 적용가능하다.
[0016] 본 발명의 몇몇 예시적인 실시예들을 설명하기 전에, 본 발명은 이하의 설명에 제시된 구성 또는 프로세스 단계들의 상세들로 제한되지 않는다는 것을 이해해야 한다. 본 발명은 다른 실시예들이 가능하며, 다양한 방식들로 실시되거나 수행될 수 있다.
[0017] 본 명세서에서 사용되는 바와 같이, 용어 "기판"은 프로세스가 작용하는 표면 또는 표면의 일부를 지칭한다. 당업자들은 또한 기판에 대한 언급이 문맥이 명확히 달리 지시하지 않는 한은 기판의 일부만을 지칭할 수도 있다는 것을 이해할 것이다. 또한, 기판 상의 증착에 대한 언급은 베어 기판(bare substrate) 및 하나 이상의 막 또는 피처가 상부에 증착 또는 형성된 기판 양자를 의미할 수 있다.
[0018] 또한, 본 명세서에 사용된 바와 같은 "기판"이라는 용어는 제조 프로세스 동안 막 프로세싱이 수행되는 임의의 기판 또는 기판 상에 형성된 재료 표면을 지칭한다. 예를 들어, 프로세싱이 수행될 수 있는 기판 표면은 응용에 따라 실리콘, 실리콘 산화물, 스트레인드 실리콘(strained silicon), SOI(silicon on insulator), 탄소 도핑된 실리콘 산화물들, 비정질 실리콘, 도핑된 실리콘, 게르마늄, 갈륨 비화물, 유리, 사파이어와 같은 재료들, 및 금속들, 금속 질화물들, 금속 합금들, 유전체 재료들, 다른 전도성 재료들, 또는 이들의 조합들과 같은 임의의 다른 재료들을 포함한다. 일부 실시예들에서, 기판은 실리콘(Si), 루테늄(Ru), 코발트(Co), 텅스텐(W), 실리콘 인화물(SiP), 티타늄 실리콘(TiSi), 티타늄 질화물(TiN), 티타늄 알루미나이드(TiAl), 실리콘 게르마늄(SiGe), 실리콘 게르마늄 붕소(SiGeB), 하프늄 산화물(HfO2), 알루미늄 산화물(Al2O3) 또는 이들의 조합들을 포함한다. 기판들은 제한 없이 반도체 웨이퍼들을 포함한다. 기판들은 기판 표면을 연마, 에칭, 환원, 산화, 수산화, 어닐링 및/또는 베이킹하기 위해 전처리 프로세스에 노출될 수 있다. 기판 자체의 표면 상에서 직접 막 프로세싱을 하는 것에 더하여, 본 개시내용에서, 개시된 막 프로세싱 단계들 중 임의의 것은 또한 아래에 더 상세하게 개시되는 바와 같이 기판 상에 형성된 하부 층 상에서 수행될 수 있고, "기판 표면"이라는 용어는 문맥이 나타내는 바와 같이 그러한 하부 층을 포함하도록 의도된다.
[0019] 하나 이상의 실시예에 따르면, 막 또는 막의 층과 관련하여 "상에(on)"라는 용어는 막 또는 층이 표면, 예를 들어 기판 표면 상에 직접 존재하는 것은 물론, 막 또는 층과 표면, 예를 들어 기판 표면 사이에 하나 이상의 하부 층이 존재하는 것을 포함한다. 따라서, 하나 이상의 실시예에서, "기판 표면 상에(on the substrate surface)"라는 문구는 하나 이상의 하부 층을 포함하는 것으로 의도된다. 다른 실시예들에서, "상에 직접(directly on)"이라는 문구는 개재 층 없이 표면, 예를 들어 기판 표면과 접촉하는 층 또는 막을 지칭한다. 따라서, "기판 표면 상의 직접 층(a layer directly on the substrate surface)"이라는 문구는 개재 층 없이 기판 표면과 직접 접촉하는 층을 지칭한다.
[0020] 본 명세서에서 사용되는 바와 같이, "기판 표면"이라는 용어는 층이 형성될 수 있는 임의의 기판 표면을 지칭한다. 기판 표면은 기판 표면 상에 형성된 하나 이상의 피처, 기판 표면 상에 형성된 하나 이상의 층, 및 이들의 조합들을 가질 수 있다. 피처의 형상은 피크들, 트렌치들, 및 원통형 비아들을 포함하지만 이들로 제한되지 않는 임의의 적합한 형상일 수 있다. 이와 관련하여 사용되는 바와 같이, "피처"라는 용어는 임의의 의도적인 표면 불규칙성을 지칭한다. 피처들의 적합한 예들은 최상부, 2개의 측벽 및 최하부를 갖는 트렌치들, 표면으로부터 위로 연장되는 2개의 측벽 및 최상부를 갖는 피크들, 및 개방된 최하부를 갖는 표면으로부터 아래로 연장되는 측벽들을 갖는 비아들을 포함하지만 이들로 제한되지 않는다.
[0021] 본 명세서에서 사용되는 바와 같이, "프로세싱 챔버"라는 용어는 프로세싱 챔버의 완전한 내부 볼륨을 포괄하지 않고서 기판 표면에 인접한 프로세싱 챔버의 부분들을 포함한다. 예를 들어, 공간적으로 분리된 프로세싱 챔버의 섹터에서, 기판 표면에 인접한 프로세싱 챔버의 부분은 반응성 화합물들 중 어느 것도 또는 실질적으로 어느 것도 포함하지 않는 프로세싱 챔버의 부분 또는 섹터로 가스 커튼을 통해 기판을 이동시키는 것을 포함하지만 그에 한정되지는 않는 임의의 적합한 기술에 의해 하나 이상의 반응성 화합물이 퍼징된다.
[0022] 본 명세서에서 사용되는 바와 같이, "원자 층 증착" 또는 "순환 증착"이라는 용어는 기판 표면 상에 재료의 층을 증착하기 위한 2개 이상의 반응성 화합물의 순차적 노출을 지칭한다. 기판 또는 기판 표면의 일부는 프로세싱 챔버의 반응 구역 내로 도입되는 2개 이상의 반응성 화합물에 순차적으로 노출된다. 반응성 가스들의 순차적 노출은 반응성 가스들 사이의 가스 상 반응들을 방지하거나 최소화한다. 시간 도메인 ALD 프로세스에서, 각각의 반응성 화합물에 대한 노출은 시간 지연에 의해 분리되어 각각의 화합물이 기판 표면 상에 부착 및/또는 반응하는 것을 허용한다. 공간적 ALD 프로세스에서, 기판 표면 또는 기판 표면 상의 재료의 상이한 부분들은 2개 이상의 반응성 화합물에 동시에 노출되어, 기판 상의 임의의 주어진 지점이 실질적으로 하나보다 많은 반응성 화합물에 동시에 노출되지 않게 한다. 본 명세서 및 첨부된 청구항들에서 사용되는 바와 같이, 이와 관련하여 사용되는 "실질적으로"라는 용어는 당업자들에 의해 이해되는 바와 같이 기판의 작은 부분이 확산으로 인해 다수의 반응성 가스들에 동시에 노출될 수 있고 동시 노출이 의도되지 않을 가능성이 있다는 것을 의미한다.
[0023] 시간 도메인 ALD 프로세스의 일 양태에서, 제1 반응성 가스(즉, 제1 프리커서 또는 화합물 A)가 반응 구역 내로 펄스화되고, 제1 시간 지연이 뒤따른다. 다음으로, 제2 프리커서 또는 화합물 B가 반응 구역 내로 펄스화되고, 제2 지연이 뒤따른다. 각각의 시간 지연 동안, 아르곤과 같은 퍼지 가스가 프로세싱 챔버 내로 도입되어, 반응 구역을 퍼징하거나, 반응 구역으로부터 임의의 잔류 반응성 화합물 또는 부산물들을 다른 방식으로 제거한다. 대안적으로, 퍼지 가스는 증착 프로세스 전체에 걸쳐 연속적으로 유동할 수 있고, 그에 따라 반응성 화합물들의 펄스들 사이의 시간 지연 동안 퍼지 가스만이 유동한다. 반응성 화합물들은 대안적으로 기판 표면 상에 원하는 막 또는 막 두께가 형성될 때까지 펄스화된다. 어느 한 시나리오에서, 화합물 A, 퍼지 가스, 화합물 B 및 퍼지 가스를 펄스화하는 ALD 프로세스는 사이클이다. 사이클은 화합물 A 또는 화합물 B로 시작할 수 있고, 원하는 두께를 갖는 막을 달성할 때까지 사이클의 개개의 순서를 계속할 수 있다. 하나 이상의 실시예에서, 시간 도메인 ALD 프로세스는 미리 결정된 시퀀스로 2개보다 많은 반응성 화합물로 수행될 수 있다.
[0024] 공간적 ALD 프로세스의 일 양태에서, 제1 반응성 가스 및 제2 반응성 가스는 반응 구역에 동시에 전달되지만, 불활성 가스 커튼 및/또는 진공 커튼에 의해 분리된다. 기판은 기판 상의 임의의 주어진 지점이 제1 반응성 가스 및 제2 반응성 가스에 노출되도록 가스 전달 장치에 대해 이동된다. 하나 이상의 실시예에서, 공간적 ALD 프로세스는 미리 결정된 시퀀스로 2개보다 많은 반응성 화합물로 수행될 수 있다.
[0025] 일부 실시예들에서, 기판 표면은 제1 반응성 화합물 및 제2 반응성 화합물에 실질적으로 순차적으로 노출된다. 본 명세서 전반에 걸쳐 사용되는 바와 같이, "실질적으로 순차적으로"는 제1 반응성 화합물 노출의 지속기간의 대부분이 제2 반응성 화합물 노출과 중첩되지 않지만 소정의 중첩이 존재할 수 있음을 의미한다.
[0026] 본 명세서에서 사용되는 바와 같이, "화학 기상 증착"이라는 용어는 기판 표면 상에 재료의 층을 증착하기 위한 적어도 하나의 반응성 화합물의 노출을 지칭한다. 일부 실시예들에서, 화학 기상 증착(CVD) 프로세스는 반응성 화합물들의 가스 상 반응들 및 증착을 허용하기 위해 프로세싱 챔버 내에서 2개 이상의 반응성 화합물을 혼합하는 것을 포함한다. 일부 실시예들에서, CVD 프로세스는 기판 표면을 2개 이상의 반응성 화합물에 동시에 노출시키는 것을 포함한다. 일부 실시예들에서, CVD 프로세스는 제2 반응성 화합물에 대한 간헐적인 노출과 연속하여 기판 표면을 제1 반응성 화합물에 연속적으로 노출시키는 것을 포함한다. 일부 실시예들에서, 기판 표면은 미리 결정된 두께를 갖는 막을 증착하기 위해 CVD 반응을 겪는다. CVD 프로세스에서, 막은 혼합된 반응성 화합물들에 대한 하나의 노출로 증착될 수 있거나, 사이에 퍼지들을 갖는 혼합된 반응성 화합물들에 대한 다수의 노출들일 수 있다. 일부 실시예들에서, 기판 표면은 제1 반응성 화합물 및 제2 반응성 화합물에 실질적으로 동시에 노출된다.
[0027] 본 명세서 전체에 걸쳐 사용되는 바와 같이, "실질적으로 동시에"는 제1 반응성 화합물 노출의 지속기간의 대부분이 제2 반응성 화합물 노출과 중첩된다는 것을 의미한다.
[0028] 본 명세서에서 사용되는 바와 같이, "퍼징"이라는 용어는, 반응되지 않은 프리커서, 반응 생성물들, 및 부산물들을 프로세스 영역으로부터 제거하는 임의의 적합한 퍼지 프로세스를 포함한다. 적합한 퍼지 프로세스는 반응물 중 어느 것도 또는 실질적으로 어느 것도 포함하지 않는 프로세싱 영역의 부분 또는 섹터로 가스 커튼을 통해 기판을 이동시키는 것을 포함한다. 하나 이상의 실시예에서, 프로세싱 챔버를 퍼징하는 것은 진공을 인가하는 것을 포함한다. 일부 실시예들에서, 프로세싱 영역을 퍼징하는 것은 기판 위로 퍼지 가스를 유동시키는 것을 포함한다. 일부 실시예들에서, 퍼지 프로세스는 불활성 가스를 유동시키는 것을 포함한다. 하나 이상의 실시예에서, 퍼지 가스는 질소(N2), 헬륨(He), 및 아르곤(Ar) 중 하나 이상으로부터 선택된다. 일부 실시예들에서, 제1 반응성 화합물은 기판을 제2 반응성 화합물에 노출시키기 전에, 0.2 초 내지 30 초, 0.2 초 내지 10 초, 0.2 초 내지 5 초, 0.5 초 내지 30 초, 0.5 초 내지 10 초, 0.5 초 내지 5 초, 1 초 내지 30 초, 1 초 내지 10 초, 1 초 내지 5 초, 5 초 내지 30 초, 5 초 내지 10 초, 또는 10 초 내지 30 초의 범위 내의 지속시간 동안 반응 챔버로부터 퍼징된다.
[0029] 본 명세서에서 사용되는 바와 같이, "라이너(liner)" 또는 "장벽 층(barrier layer)"이라는 용어들은 층의 증착 이전의 개구의 상당한 부분이 층의 증착 이후에 채워지지 않은 채로 남아 있도록 개구의 하부 표면 및/또는 측벽들의 적어도 일부를 따라 형상추종적으로(conformably) 형성된 층을 지칭한다. 라이너는 개구의 하부 표면 및 측벽들의 전체를 따라 형성될 수 있다. 라이너는 당업자에게 알려진 임의의 프로세스에 의해 형성될 수 있다. 일부 실시예들에서, 라이너는 금속 질화물, PVD 금속 또는 이들의 조합들을 포함한다.
[0030] 트랜지스터들은 반도체 디바이스들 상에 종종 형성되는 회로 컴포넌트들 또는 요소들이다. 많은 트랜지스터들은 회로 설계에 따라 커패시터들, 인덕터들, 저항기들, 다이오드들, 전도성 라인들, 또는 다른 요소들에 더하여 반도체 디바이스 상에 형성될 수 있다. 금속-산화물-반도체 전계-효과 트랜지스터(MOSFET)는 일종의 전계-효과 트랜지스터(FET)이다. 그것은 절연 게이트를 가지며, 절연 게이트의 전압은 디바이스의 전도율을 결정한다. 인가되는 전압의 양으로 전도율을 변경하는 이러한 능력은 전자 신호들을 증폭하거나 스위칭하기 위해 사용된다.
[0031] 일반적으로, 트랜지스터는 소스 및 드레인 영역들 사이에 형성된 게이트를 포함한다. 소스 및 드레인 영역들은 기판의 도핑된 영역을 포함할 수 있고, 특정 응용에 적합한 도핑 프로파일을 나타낼 수 있다. 게이트는 채널 영역 위에 포지셔닝되고, 기판에서 게이트 전극과 채널 영역 사이에 개재된 게이트 유전체를 포함할 수 있다.
[0032] 본 명세서에서 사용되는 바와 같이, "전계 효과 트랜지스터" 또는 "FET"라는 용어는 디바이스의 전기적 거동을 제어하기 위해 전계를 사용하는 트랜지스터를 지칭한다. 전계 효과 트랜지스터들은 일반적으로 저온들에서 매우 높은 입력 임피던스를 디스플레이한다. 드레인 단자와 소스 단자 사이의 전도율은 디바이스의 바디와 게이트 사이의 전압차에 의해 생성되는 디바이스 내의 전계에 의해 제어된다. FET의 3개의 단자는 캐리어들이 채널에 들어가는 소스(S); 캐리어들이 채널을 떠나는 드레인(D); 및 채널 전도율을 조절하는 단자인 게이트(G)이다. 통상적으로, 소스(S)에서 채널에 들어가는 전류는 IS로 지정되고, 드레인(D)에서 채널에 들어가는 전류는 ID로 지정된다. 드레인 대 소스 전압은 VDS로 지정된다. 전압을 게이트(G)에 인가함으로써, 드레인에서 채널에 들어가는 전류(즉, ID)가 제어될 수 있다.
[0033] 금속-산화물-반도체 전계-효과 트랜지스터(MOSFFT)는 일종의 전계-효과 트랜지스터(FFT)이고, 집적 회로들 및 고속 스위칭 응용들에서 사용된다. MOSFET는 절연 게이트를 가지며, 그 전압은 디바이스의 전도율을 결정한다. 인가되는 전압의 양으로 전도율을 변경하는 이러한 능력은 전자 신호들을 증폭 또는 스위칭하는 데 사용된다. MOSFET는 바디 전극과 바디 위에 로케이팅되고 게이트 유전체 층에 의해 모든 다른 디바이스 영역들로부터 절연된 게이트 전극 사이의 금속-산화물-반도체(MOS) 커패시턴스에 의한 전하 농도의 조절에 기초한다. MOS 커패시터와 비교하여, MOSFET는 바디 영역에 의해 분리되는 개별적인 고농도로 도핑된 영역들에 각각 접속된 2개의 추가적인 단자(소스 및 드레인)를 포함한다. 이 영역들은 p형 또는 n형일 수 있지만, 이들은 둘 다 동일한 유형이고, 바디 영역과는 반대 유형이다. (바디와 달리) 소스 및 드레인은 도핑의 유형 뒤에 "+" 부호로 표시된 바와 같이 고농도로 도핑된다.
[0034] MOSFET가 n-채널 또는 nMOS FET이면, 소스 및 드레인은 n+ 영역들이고, 바디는 p형 기판 영역이다. MOSFET가 p-채널 또는 pMOS FFT 이면, 소스 및 드레인은 p+ 영역들이고, 바디는 n형 기판 영역이다. 소스는 채널을 통해 흐르는 전하 캐리어들(n-채널에 대한 전자들, p-채널에 대한 정공들)의 소스이기 때문에 그렇게 명명되며; 유사하게, 드레인은 전하 캐리어들이 채널을 떠나는 곳이다.
[0035] nMOS FET는 n형 소스 및 드레인과 p형 기판으로 구성된다. 전압이 게이트에 인가될 때, 바디(p형 기판) 내의 정공들은 게이트로부터 떠난다. 이것은 소스와 드레인 사이에 n-형 채널을 형성하는 것을 허용하고, 전류는 유도된 n형 채널을 통해 소스로부터 드레인으로 전자들에 의해 운반된다. NMOS들을 사용하여 구현된 논리 게이트들 및 다른 디지털 디바이스들은 NMOS 논리를 갖는다고 한다. 컷-오프, 트라이오드 및 포화라고 불리는 NMOS에서의 3 가지 동작 모드가 있다. NMOS 논리 게이트들을 갖는 회로들은 회로가 유휴 상태일 때 정적 전력을 소산하는데, 그 이유는 출력이 낮을 때 논리 게이트를 통해 DC 전류가 흐르기 때문이다.
[0036] pMOS FET는 p형 소스 및 드레인과 n형 기판으로 구성된다. 소스와 게이트 사이에 양의 전압(게이트와 소스 사이에 음의 전압)이 인가될 때, 반대 극성들을 갖는 소스와 드레인 사이에 p형 채널이 형성된다. 전류는 유도된 p형 채널을 통해 소스로부터 드레인으로 정공들에 의해 운반된다. 게이트 상의 고전압은 PMOS가 전도하지 못하게 하는 반면, 게이트 상의 저전압은 그것이 전도하게 할 것이다. PMOS를 사용하여 구현된 논리 게이트들 및 다른 디지털 디바이스들은 PMOS 논리를 갖는다고 한다. PMOS 기술은 저비용이고, 양호한 잡음 내성을 갖는다.
[0037] NMOS에서, 캐리어들은 전자들인 반면, PMOS에서, 캐리어들은 정공들이다. 고전압이 게이트에 인가될 때, NMOS는 전도할 것인 반면, PMOS는 전도하지 않을 것이다. 또한, 저전압이 게이트에 인가될 때, NMOS는 전도하지 않을 것이고, PMOS는 전도할 것이다. NMOS는 PMOS보다 더 빠른 것으로 간주되는데, 그 이유는 전자들인 NMOS 내의 캐리어들이 PMOS 내의 캐리어들인 정공들보다 2배 정도 빠르게 이동하기 때문이다. 그러나, PMOS 디바이스들은 NMOS 디바이스들보다 잡음에 더 강하다. 또한, NMOS IC들은 (동일한 기능을 제공하는) PMOS IC들보다 작을 것인데, 그 이유는 NMOS가 (동일한 기하 구조 및 동작 조건들을 갖는) PMOS에 의해 제공되는 임피던스의 절반을 제공할 수 있기 때문이다.
[0038] 본 명세서에서 사용되는 바와 같이, "핀 전계 효과 트랜지스터(FinFET)"라는 용어는, 게이트가 채널의 2개, 3개 또는 4개의 측면 상에 배치되거나 채널 주위에 둘러싸여 이중 게이트 구조를 형성하는, 기판 상에 형성된 MOSFET 트랜지스터를 지칭한다. FinFFT 디바이스들은 일반 명칭 FinFET들을 부여받았는데, 그 이유는 소스/드레인 영역이 기판 상에 "핀들"을 형성하기 때문이다. FinFET 디바이스들은 빠른 스위칭 시간들 및 높은 전류 밀도를 갖는다.
[0039] 본 명세서에서 사용되는 바와 같이, "게이트 올 어라운드(GAA)"라는 용어는 게이트 재료가 모든 측면들 상에서 채널 영역을 둘러싸는 전자 디바이스, 예를 들어 트랜지스터를 지칭하는 데 사용된다. GAA 트랜지스터의 채널 영역은 나노와이어들 또는 나노-슬래브들 또는 나노-시트들, 바-형상 채널들, 또는 당업자에게 알려진 다른 적합한 채널 구성들을 포함할 수 있다. 하나 이상의 실시예에서, GAA 디바이스의 채널 영역은 수직으로 이격된 다수의 수평 나노와이어들 또는 수평 바들을 가져서, GAA 트랜지스터를 적층형 수평 게이트-올-어라운드(hGAA) 트랜지스터로 만든다.
[0040] 본 개시내용의 실시예들은 반도체 구조들, 및 반도체 구조를 형성하기 위한 방법을 제공한다. 하나 이상의 실시예에서, 대체 금속 게이트가 콘택 EPI 전에 형성되기 때문에, 대체 금속 게이트 방식을 이용하는 NMOS 소스/드레인 콘택 EPI 형성을 위해서는 더 낮은 온도(섭씨 400 도 이하)에서의 n형 콘택 EPI(SiP)가 요구된다. 섭씨 400 도 미만의 온도들에서, 현재의 베이스라인 2 단계 순환 프로세스는 비정질 실리콘 선택적 에치-백 속도가 거의 0이기 때문에 선택성을 갖지 않는다. 따라서, 이후에 제거될 필요가 있는, 콘택 트렌치의 측벽 및 최상부 상의 비정질 실리콘이 존재한다. 섭씨 400 도 내지 섭씨 500 도에서, 비정질 실리콘 에치 백 속도는 매우 느리고, 에치 시간이 수 시간이 되게 한다. 이러한 스루풋은 고객들에게 용인될 수 없다. 따라서, 하나 이상의 실시예에서, 타당한 스루풋을 갖는 저온(섭씨 400 도 미만)에서의 n형 콘택 EPI 형성을 위한 통합 솔루션이 유리하게 제공된다. 하나 이상의 실시예는 더 나은 에치 속도 및 프로세스 최적화를 위해 저온(섭씨 400 도 이하)에서 비정질 SiP 대 결정질 SiP를 선택적으로 에칭하기 위한 선택적 에치 프로세스를 제공한다. 하나 이상의 실시예에서, 비선택적 저온 n형 SiP EPI 및 선택적 에치는 더 나은 스루풋을 위해 그리고 순환 프로세스를 허용하기 위해 하나의 클러스터 도구 시스템에 통합된다. 하나 이상의 실시예의 시스템은 유리하게 사용자가 결정질 대 비정질 선택성 또는 비정질 대 결정질 선택성 중에서 선택하는 것을 허용한다. 하나 이상의 실시예에서, 결정질 층들을 에칭하지 않으면서 비정질 층들을 에칭하는 방법들이 제공된다. 다른 실시예들에서, 비정질 층들을 에칭하지 않으면서 결정질 층들을 에칭하는 것이 제공된다.
[0041] 본 개시내용의 실시예들은 nFET을 형성하기 위한 프로세스들을 예시하는 도면들을 통해 설명된다.
[0042] 도 1은 본 개시내용의 하나 이상의 실시예에 따른 전자 디바이스를 제조하는 방법(10)의 프로세스 흐름도를 예시한다. 도 1을 참조하면, 방법은 동작(15)에서 기판을 제공함으로써 시작된다. 본 명세서에서 사용되는 바와 같이, "제공"이라는 용어는 기판이 프로세싱을 위해 이용가능하게 되는(예를 들어, 프로세싱 챔버 내에 포지셔닝되는) 것을 의미한다. 동작(20)에서, 비정질 실리콘 층이 기판 상의 적어도 하나의 피처의 최상부 표면 및 측벽 표면 상에 비선택적으로 증착되고, 결정질 실리콘 층이 적어도 하나의 피처의 최하부 표면 상에 비선택적으로 증착된다. 동작(25)에서, 비정질 실리콘 층은 적어도 하나의 피처의 최상부 표면 및 측벽 표면으로부터 선택적으로 제거된다.
[0043] 도 2-4는 하나 이상의 실시예에 따른 전자 디바이스(예를 들어, FinFET 또는 GAA와 같은 트랜지스터)(100)의 단면도들이다. 도 2-4에 도시된 전자 디바이스들(100)은 도 1에 예시된 방법(10)에 의해 제조될 수 있다.
[0044] 하나 이상의 실시예에서, 전자 디바이스(100)는 반도체 기판(102)을 포함한다. 반도체 기판(102)은 임의의 적합한 기판 재료일 수 있다. 하나 이상의 실시예에서, 반도체 기판(102)은 반도체 재료, 예를 들어, 실리콘(Si), 탄소(C), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 갈륨 비화물(GaAs), 인듐 인산염(InP), 인듐 갈륨 비화물(InGaAs), 인듐 알루미늄 비화물(InAIAs), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 다른 반도체 재료들, 또는 이들의 임의의 조합을 포함한다. 하나 이상의 실시예에서, 반도체 기판(102)은 실리콘(Si), 게르마늄(Ge), 갈륨(Ga), 비소(As), 인듐(In), 인(P), 또는 셀레늄(Se) 중 하나 이상을 포함한다. 기판(102)이 형성될 수 있는 재료들의 몇몇 예들이 본 명세서에 설명되지만, 수동 및 능동 전자 디바이스들(예를 들어, 트랜지스터들, 메모리들, 커패시터들, 인덕터들, 저항기들, 스위치들, 집적 회로들, 증폭기들, 광전자 디바이스들, 또는 임의의 다른 전자 디바이스들)이 형성될 수 있는 기초로서 역할을 할 수 있는 임의의 재료가 본 개시내용의 사상 및 범위 내에 속한다.
[0045] 하나 이상의 실시예에서, 반도체 기판(102)은 p형 또는 n형 기판이다. 본 명세서에서 사용되는 바와 같이, "n형"이라는 용어는 제조 동안 진성 반도체를 전자 도너 요소로 도핑함으로써 생성되는 반도체들을 지칭한다. n형이라는 용어는 전자의 음전하로부터 나온다. n형 반도체들에서, 전자들은 다수 캐리어들이고, 정공들은 소수 캐리어들이다. 본 명세서에서 사용되는 바와 같이, "p형"이라는 용어는 웰(또는 정공)의 양전하를 지칭한다. n형 반도체들과 달리, p형 반도체들은 전자 농도보다 큰 정공 농도를 갖는다. p형 반도체들에서, 정공들은 다수 캐리어들이고, 전자들은 소수 캐리어들이다. 하나 이상의 실시예에서, 반도체 기판(102)은 n형 기판이다.
[0046] 하나 이상의 실시예에서, 소스/드레인 영역(105)은 반도체 기판(102)의 최상부 표면 상에 있다. 하나 이상의 실시예에서, 소스/드레인 영역(105)은 당업자에게 알려진 임의의 적합한 재료일 수 있다. 하나 이상의 실시예에서, 소스/드레인 영역(105)은 하나보다 많은 층을 가질 수 있다. 예를 들어, 소스/드레인 영역(105)은 독립적으로 3개의 층을 포함할 수 있다. 하나 이상의 실시예에서, 소스/드레인 영역(105)은 독립적으로 구리(Cu), 코발트(Co), 텅스텐(W), 티타늄(Ti), 몰리브덴(Mo), 니켈(Ni), 루테늄(Ru), 은(Ag), 금(Au), 이리듐(Ir), 백금(Pt), 인(P), 게르마늄(Ge), 실리콘(Si), 알루미늄(Al), 또는 지르코늄(Zr) 중 하나 이상을 포함할 수 있다. 일부 실시예들에서, 소스/드레인 영역(105)은 독립적으로, 도핑된 EPI(예를 들어, SiGe, SiP 등)를 갖는 실리콘의 최하부 층, 니켈(Ni), 티타늄(Ti), 알루미늄(Al) 등을 포함할 수 있는 실리사이드의 제2 층, 및 코발트, 텅스텐, 루테늄 등과 같은, 그러나 이에 제한되지 않는 금속일 수 있는 제3 또는 최상부 층을 포함할 수 있다. 일부 실시예들에서, 소스/드레인 영역(105)은 EPI 성장에 의해 형성된 상승된 소스/드레인 영역들일 수 있다.
[0047] 하나 이상의 실시예에서, 소스/드레인 재료(105)는 하나보다 많은 층을 가질 수 있다. 일부 실시예들에서, 소스/드레인 재료(105)는 도핑된 EPI(예를 들어, SiGe, SiP 등)를 갖는 실리콘의 층, 니켈(Ni), 티타늄(Ti), 알루미늄(Al) 등을 포함할 수 있는 실리사이드의 제2 층, 및 코발트, 텅스텐, 루테늄 등과 같은, 그러나 이에 제한되지 않는 금속일 수 있는 제3 또는 최상부 층을 포함한다.
[0048] 하나 이상의 특정 실시예에서, 소스/드레인 재료(105)는 n 트랜지스터이고, 인(P)으로 도핑된 실리콘(Si)을 포함한다. 하나 이상의 실시예에서, n 트랜지스터(102)의 소스/드레인 재료(105)는 약 1.0eV 내지 약 1.2eV 범위의 밴드갭을 갖는다.
[0049] 도 2 내지 도 4는 예시의 목적들을 위해 단일 피처(112)를 갖는 기판(102)을 도시하지만; 당업자들은 하나보다 많은 피처가 있을 수 있다는 것을 이해할 것이다. 피처(112)의 형상은 트렌치들 및 원통형 비아들을 포함하지만 이에 제한되지 않는 임의의 적합한 형상일 수 있다. 이와 관련하여 사용되는 바와 같이, 용어 "피처"는 임의의 의도적인 표면 불규칙성을 의미한다. 피처들의 적합한 예들은 최상부, 2개의 측벽 및 최하부를 갖는 트렌치들, 최상부 및 2개의 측벽을 갖는 피크들을 포함하지만 이에 제한되지 않는다. 피처들은 임의의 적합한 종횡비(피처의 깊이 대 피처의 폭의 비(ratio))를 가질 수 있다. 일부 실시예들에서, 종횡비는 약 5:1, 10:1, 15:1, 20:1, 25:1, 30:1, 35:1 또는 40:1 이상이다.
[0050] 하나 이상의 실시예에서, 기판(102)은 기판 표면을 갖는다. 적어도 하나의 피처(112)는 기판 표면에 개구를 형성한다. 적어도 하나의 피처(112)는 기판 표면으로부터 피처 깊이로 최하부 표면까지 연장된다. 적어도 하나의 피처(112)는 적어도 하나의 피처(112)의 폭(W)을 정의하는 제1 측벽 및 제2 측벽을 갖는다. 측벽들 및 최하부에 의해 형성된 개방 영역은 갭으로도 지칭된다. 하나 이상의 실시예에서, 폭(W)은 적어도 하나의 피처(112)의 깊이를 따라 균일하다. 다른 실시예들에서, 폭(W)은 적어도 하나의 피처(112)의 최상부에서, 적어도 하나의 피처(112)의 최하부 표면에서의 폭(W)보다 크다.
[0051] 하나 이상의 실시예에서, 적어도 하나의 피처(112)는 소스/드레인 트렌치를 포함한다. 제1 측벽 및 제2 측벽은 대체 금속 게이트(104), 유전체 게이트 캡(106), 게이트 라이너(108), 및 로우-k 스페이서(110) 중 하나 이상을 포함할 수 있다. 하나 이상의 실시예에서, 대체 금속 게이트(104)는 금속 게이트 일함수를 설정하는 데 필요한 하이-k 유전체 및 금속 층들을 포함한다. 하나 이상의 실시예에서, 유전체 게이트 캡(106)은 연마 및 플라즈마 에칭 단계들에 대한 금속 게이트 층들의 보호를 제공한다. 유전체 게이트 캡(106)은 당업자에게 알려진 임의의 적합한 유전체 재료를 포함할 수 있다. 하나 이상의 실시예에서, 유전체 게이트 캡(106)은 실리콘 질화물(SiN) 또는 실리콘 산화물(SiOx)을 포함하지만, 이에 제한되지는 않는다. 하나 이상의 실시예에서, 게이트 라이너(110)는 얇은 실리콘 산화물 또는 실리콘 질화물을 포함한다. 하나 이상의 실시예에서, 로우-k 스페이서(110)는 실리콘 산탄질화물(SiOCN), 붕소 도핑된 실리콘 산탄질화물(SiOCBN), 및 실리콘 산질화물(SiON) 중 하나 이상을 포함한다.
[0052] 도 3을 참조하면, 하나 이상의 실시예에서, 비정질 실리콘 층(114)이 기판(102) 상의 적어도 하나의 콘택 트렌치(112)의 최상부 표면 및 측벽 표면 상에 비선택적으로 증착된다. 하나 이상의 실시예에서, 결정질 실리콘 층(116)이 적어도 하나의 콘택 트렌치(112)의 최하부 표면 상에 비선택적으로 증착되고, 최하부 표면은 소스/드레인 재료(105)를 포함한다. 하나 이상의 실시예에서, 비선택적 증착은 섭씨 400 도 이하의 온도에서 발생한다. 다른 실시예들에서, 비선택적 증착은 섭씨 0 도 내지 섭씨 375 도의 범위, 또는 섭씨 10 도 내지 섭씨 350 도의 범위, 또는 섭씨 350 도 내지 섭씨 400 도의 범위를 포함하여 섭씨 0 도 내지 섭씨 400 도 이하의 범위의 온도에서 발생한다.
[0053] 하나 이상의 특정 실시예에서, 비정질 실리콘 층(114)은 n형 도펀트로 도핑된다. 하나 이상의 실시예에서, n형 도펀트는 인(P)을 포함한다. 따라서, 하나 이상의 실시예에서, 비정질 실리콘 층(114)은 인(P)으로 도핑된 실리콘(Si) 또는 실리콘 인(SiP)을 포함한다. 하나 이상의 특정 실시예에서, 결정질 실리콘 층(116)은 n형 도펀트로 도핑된다. 하나 이상의 실시예에서, n형 도펀트는 인(P)을 포함한다. 따라서, 하나 이상의 실시예에서, 결정질 실리콘 층(116)은 인(P)으로 도핑된 실리콘(Si) 또는 실리콘 인(SiP), 비소(As)로 도핑된 실리콘, 안티몬(Sb)으로 도핑된 실리콘을 포함한다.
[0054] 도 4를 참조하면, 하나 이상의 실시예에서, 비정질 실리콘 층(114)은 콘택 트렌치(112)의 최상부 표면 및 측벽 표면으로부터 선택적으로 제거되는 반면, 결정질 실리콘 층(116)은 소스/드레인 영역(105) 상에 남는다. 하나 이상의 실시예에서, 비정질 실리콘 층(114)은 섭씨 400 도 이하의 온도에서 선택적으로 제거된다. 하나 이상의 실시예에서, 비정질 실리콘 층(114)은 섭씨 50 도 내지 섭씨 200 도 범위의 온도에서 선택적으로 제거된다. 하나 이상의 실시예에서, 비정질 실리콘 층(114)은 섭씨 0 도 내지 섭씨 20 도 범위의 온도에서 선택적으로 제거된다.
[0055] 비정질 실리콘 층(114)은 임의의 적합한 압력 및 전력에서 제거될 수 있다. 일부 실시예들에서, 비정질 결정질 층의 선택적 제거는 1 Torr 내지 10 Torr 범위의 압력에서 그리고 100 W 내지 500 W 범위의 전력에서 수행된다.
[0056] 하나 이상의 실시예에서, 비정질 실리콘 층(114)은 당업자에게 알려진 임의의 적합한 수단에 의해 선택적으로 제거될 수 있다. 하나 이상의 실시예에서, 비정질 실리콘 층(114)은 기판 위에서 유동하는 수소(H2)와 불화 암모늄(NF3)의 혼합물을 포함하는 가스 스트림으로 에칭함으로써 선택적으로 제거된다. 다른 실시예들에서, 선택적 제거는 기판 위에서의 불화 암모늄(NF3), 헬륨(He) 및 아르곤(Ar)의 혼합물을 포함하는 가스 스트림에 의한 에칭을 포함한다.
[0057] 하나 이상의 특정 실시예에서, 비정질 실리콘 층(114)은 섭씨 50 도 내지 섭씨 200 도의 범위 내의 온도에서, 1 Torr 내지 10 Torr의 범위 내의 압력에서, 그리고 100 W 내지 500 W의 범위 내의 전력에서 선택적으로 제거되고, 선택적 제거는 기판 위에서의 수소(H2)와 불화 암모늄(NF3)의 혼합물을 포함하는 가스 스트림에 의한 에칭을 포함한다.
[0058] 다른 특정 실시예들에서, 비정질 실리콘 층(114)은 섭씨 0 도 내지 섭씨 20 도 범위 내의 온도에서, 1 Torr 내지 10 Torr의 범위 내의 압력에서, 그리고 100 W 내지 500 W의 범위 내의 전력에서 선택적으로 제거되고, 선택적 제거는 기판 위에서의 불화 암모늄(NF3), 헬륨(He) 및 아르곤(Ar)의 혼합물을 포함하는 가스 스트림에 의한 에칭을 포함한다.
[0059] 비정질 실리콘 층(114)은, 습식 에칭, 증기 에칭, 등방성 플라즈마 에칭, 또는 임의의 다른 선택적 제거 프로세스(SRP)를 포함하지만 이에 제한되지 않는, 당업자에게 알려진 임의의 적합한 제거 기술을 사용하여 제거될 수 있다. 하나 이상의 실시예에서, 비정질 실리콘 층(114)은 2:1 내지 20:1의 범위 내의 비의 결정질 실리콘 층(116)에 대한 선택적 비로 제거된다. 따라서, 하나 이상의 실시예에서, 비정질 실리콘 층(114)의 에칭 속도는 결정질 실리콘 층(116)의 에칭 속도와 비교하여 2배 더 빠른 (2:1) 내지 20배 더 빠른 (20:1)의 범위 내에 있다.
[0060] 하나 이상의 실시예에서, 방법은 진공을 파괴하지 않고서 프로세싱 챔버 내에서 수행된다. 따라서, 비선택적 증착 및 선택적 제거 프로세스는 진공을 파괴하지 않고서 프로세싱 챔버 내에서 수행된다.
[0061] 다음으로, 프로세스는 결정질 실리콘 층(116) 상에 소스/드레인 콘택을 형성하는 표준 절차에 따라 진행될 수 있다. 하나 이상의 실시예에서, 소스/드레인 콘택은 질소(N), 구리(Cu), 코발트(Co), 텅스텐(W), 티타늄(Ti), 몰리브덴(Mo), 니켈(Ni), 루테늄(Ru), 은(Ag), 금(Au), 이리듐(Ir), 탄탈륨(Ta), 또는 백금(Pt) 중 하나 이상으로부터 독립적으로 선택될 수 있다. 하나 이상의 실시예에서, 소스 콘택 및/또는 드레인 콘택의 형성은 ALD, CVD, PVD, MBE, MOCVD, 스핀-온, 또는 당업자에게 알려진 다른 절연 층 증착 기술들을 포함하지만 이에 제한되지는 않는, 당업자에게 알려진 임의의 적합한 프로세스에 의해 수행된다.
[0062] 본 개시내용의 추가적인 실시예들은 도 5에 도시된 바와 같이, 설명된 GAA 디바이스들의 형성 및 방법들을 위한 프로세싱 도구들(300)에 관한 것이다. Applied Materials®로부터 입수가능한 Reflexion® CMP, Selectra® Etch, Centura®, Dual ACP, Producer® GT, 및 Endura® 플랫폼을 포함하는 다양한 멀티-프로세싱 플랫폼들뿐만 아니라 다른 프로세싱 시스템들이 이용될 수 있다. 클러스터 도구(300)는 복수의 측면을 갖는 적어도 하나의 중앙 이송 스테이션(314)을 포함한다. 로봇(316)이 중앙 이송 스테이션(314) 내에 포지셔닝되고, 로봇 블레이드 및 웨이퍼를 복수의 측면 각각으로 이동시키도록 구성된다.
[0063] 클러스터 도구(300)는 중앙 이송 스테이션에 접속된, 프로세스 스테이션들이라고도 또한 지칭되는 복수의 프로세싱 챔버(308, 310 및 312)를 포함한다. 다양한 프로세싱 챔버들은 인접한 프로세스 스테이션들로부터 격리된 별개의 프로세싱 영역들을 제공한다. 프로세싱 챔버는 사전 세정 챔버, 비선택적 증착 챔버, 선택적 제거 챔버 등을 포함하지만 이에 제한되지는 않는 임의의 적합한 챔버일 수 있다. 프로세스 챔버들 및 컴포넌트들의 특정 배열은 클러스터 도구에 따라 달라질 수 있고, 본 개시내용의 범위를 제한하는 것으로 간주되어서는 안 된다. 하나 이상의 실시예에서, 비선택적 증착 챔버 및 선택적 에칭 챔버는 진공 하에서 연속적으로 유지된다.
[0064] 도 5에 도시된 실시예에서, 팩토리 인터페이스(318)가 클러스터 도구(300)의 전방에 접속된다. 팩토리 인터페이스(318)는 팩토리 인터페이스(318)의 전방(319)에서의 로딩 및 언로딩을 위한 챔버들(302)을 포함한다.
[0065] 로딩 챔버 및 언로딩 챔버(302)의 크기 및 형상은 예를 들어 클러스터 도구(300) 내에서 프로세싱되는 기판들에 따라 달라질 수 있다. 도시된 실시예에서, 로딩 챔버 및 언로딩 챔버(302)는 카세트 내에 포지셔닝된 복수의 웨이퍼를 갖는 웨이퍼 카세트를 유지하도록 크기가 정해진다.
[0066] 로봇들(304)은 팩토리 인터페이스(318) 내에 있고, 로딩 챔버(302)와 언로딩 챔버(302) 사이에서 이동할 수 있다. 로봇들(304)은 웨이퍼를 로딩 챔버(302) 내의 카세트로부터 팩토리 인터페이스(318)를 통해 로드 록 챔버(320)로 이송할 수 있다. 로봇들(304)은 또한 웨이퍼를 로드 록 챔버(320)로부터 팩토리 인터페이스(318)를 통해 언로딩 챔버(302) 내의 카세트로 이송할 수 있다.
[0067] 일부 실시예들의 로봇(316)은 한번에 하나보다 많은 웨이퍼를 독립적으로 이동시킬 수 있는 멀티-암 로봇이다. 로봇(316)은 이송 챔버(314) 주위의 챔버들 사이에서 웨이퍼들을 이동시키도록 구성된다. 개별 웨이퍼들은 제1 로봇 메커니즘의 원위 단부에 로케이팅되는 웨이퍼 이송 블레이드 상에서 운반된다.
[0068] 시스템 제어기(357)는 로봇(316) 및 복수의 프로세싱 챔버(308, 310 및 312)와 통신한다. 시스템 제어기(357)는 프로세싱 챔버들 및 로봇들을 제어할 수 있는 임의의 적합한 컴포넌트일 수 있다. 예를 들어, 시스템 제어기(357)는 중앙 프로세싱 유닛(CPU)(392), 메모리(394), 입력들/출력들(396), 적합한 회로들(398), 및 저장소를 포함하는 컴퓨터일 수 있다.
[0069] 프로세스들은 일반적으로, 프로세서에 의해 실행될 때, 프로세스 챔버로 하여금 본 개시내용의 프로세스들을 수행하게 하는 소프트웨어 루틴으로서 시스템 제어기(357)의 메모리에 저장될 수 있다. 소프트웨어 루틴은 또한, 프로세서에 의해 제어되는 하드웨어로부터 원격 로케이팅되는 제2 프로세서(도시되지 않음)에 의해 저장 및/또는 실행될 수 있다. 본 개시내용의 방법의 일부 또는 전부는 또한 하드웨어로 수행될 수 있다. 이에 따라, 프로세스는 소프트웨어로 구현되고, 컴퓨터 시스템을 사용하여 하드웨어로, 예를 들어 주문형 집적 회로 또는 다른 유형의 하드웨어 구현으로서, 또는 소프트웨어와 하드웨어의 조합으로서 실행될 수 있다. 소프트웨어 루틴은, 프로세서에 의해 실행될 때, 범용 컴퓨터를, 프로세스들이 수행되도록 챔버 동작을 제어하는 특수 목적 컴퓨터(제어기)로 변환한다.
[0070] 일부 실시예들에서, 시스템 제어기(357)는 비정질 실리콘 층 및 결정질 실리콘 층을 증착하도록 비선택적 증착 챔버를 제어하기 위한 구성을 갖는다.
[0071] 하나 이상의 실시예에서, 프로세싱 도구는 웨이퍼를 이동시키도록 구성된 로봇을 포함하는 중앙 이송 스테이션; 복수의 프로세스 스테이션 ― 각각의 프로세스 스테이션은 중앙 이송 스테이션에 접속되고, 인접한 프로세스 스테이션들의 프로세싱 영역들로부터 분리된 프로세싱 영역을 제공하고, 복수의 프로세스 스테이션은 사전 세정 챔버, 비선택적 증착 챔버, 선택적 제거 챔버 등을 포함함 ―; 및 중앙 이송 스테이션 및 복수의 프로세스 스테이션에 접속된 제어기를 포함하며, 제어기는, 프로세스 스테이션들 사이에서 웨이퍼를 이동시키기 위해 로봇을 활성화하고, 프로세스 스테이션들 각각에서 발생하는 프로세스를 제어하도록 구성된다.
[0072] 본 명세서에서 논의된 재료들 및 방법들을 설명하는 문맥에서(특히 다음의 청구항들의 문맥에서) 단수 표현들 및 유사한 지시대상들의 사용은, 본 명세서에서 달리 표시되거나 또는 문맥에 의해 명백하게 부정되지 않는 한, 단수형 및 복수형 둘 모두를 커버하는 것으로 해석되어야 한다. 본 명세서에서의 값들의 범위들의 언급은, 본 명세서에 달리 표시되지 않는 한, 범위 내에 속하는 각각의 별개의 값을 개별적으로 지칭하는 약칭 방법(shorthand method)으로서의 역할을 하도록 의도될 뿐이며, 각각의 별개의 값은, 각각의 별개의 값이 마치 본 명세서에 개별적으로 언급된 것처럼 본 명세서에 포함된다. 본 명세서에 설명된 모든 방법들은, 본 명세서에 달리 표시되거나 맥락에 의해 달리 명확히 부정되지 않는 한, 임의의 적합한 순서로 수행될 수 있다. 본 명세서에 제공된 임의의 그리고 모든 예들 또는 예시적인 언어(예를 들어, "~와 같은")의 사용은 단지 재료들 및 방법들을 보다 잘 예시하기 위한 것이고, 달리 청구되지 않는 한, 범위에 대한 제한을 부과하지 않는다. 본 명세서에서의 어떠한 언어도 임의의 청구되지 않은 요소를 개시된 재료들 및 방법들의 실시에 필수적인 것으로 표시하는 것으로 해석되지 않아야 한다.
[0073] 본 명세서 전체에 걸쳐 "일 실시예", "특정 실시예들", "하나 이상의 실시예" 또는 "실시예"에 대한 언급은 실시예와 관련하여 설명된 특정 특징, 구조, 재료, 또는 특성이 본 개시내용의 적어도 하나의 실시예에 포함된다는 것을 의미한다. 따라서, 본 명세서 전체에 걸쳐 다양한 곳들에서 "하나 이상의 실시예에서", "특정 실시예들에서", "일 실시예에서" 또는 "실시예에서"와 같은 문구들의 출현들은 반드시 본 개시내용의 동일한 실시예를 지칭하는 것은 아니다. 또한, 특정 특징들, 구조들, 재료들, 또는 특성들은 하나 이상의 실시예에서 임의의 적합한 방식으로 조합될 수 있다.
[0074] 본 명세서에서의 개시내용이 특정 실시예들을 참조하여 설명되었지만, 당업자들은 설명된 실시예들이 본 개시내용의 원리들 및 응용들을 예시할 뿐이라는 것을 이해할 것이다. 당업자들에게는 본 개시내용의 사상 및 범위를 벗어나지 않고서 본 개시내용의 방법 및 장치에 대해 다양한 수정들 및 변경들이 이루어질 수 있다는 것이 명백할 것이다. 따라서, 본 개시내용은 첨부된 청구항들 및 그들의 균등물들의 범위 내에 있는 수정들 및 변경들을 포함할 수 있다.

Claims (20)

  1. 반도체 디바이스를 형성하는 방법으로서,
    섭씨 400 도 이하의 온도에서 기판 상의 적어도 하나의 피처의 최상부 표면 및 측벽 표면 상에 비정질 실리콘 층을 그리고 상기 적어도 하나의 피처의 최하부 표면 상에 결정질 실리콘 층을 비선택적으로 증착하는 단계; 및
    섭씨 400 도 이하의 온도에서 상기 최상부 표면 및 상기 측벽 표면으로부터 상기 비정질 실리콘 층을 선택적으로 제거하는 단계를 포함하고,
    상기 방법은 진공을 파괴하지 않고서 프로세싱 챔버 내에서 수행되는,
    반도체 디바이스를 형성하는 방법.
  2. 제1 항에 있어서,
    선택적 제거는 1 Torr 내지 10 Torr 범위의 압력에서 100 W 내지 500 W 범위의 전력에서 수행되는,
    반도체 디바이스를 형성하는 방법.
  3. 제2 항에 있어서,
    상기 온도는 섭씨 50 도 내지 섭씨 200 도의 범위에 있는,
    반도체 디바이스를 형성하는 방법.
  4. 제2 항에 있어서,
    상기 온도는 섭씨 0 도 내지 섭씨 20 도의 범위에 있는,
    반도체 디바이스를 형성하는 방법.
  5. 제2 항에 있어서,
    선택적 제거는 상기 기판 위에서의 수소(H2)와 불화 암모늄(NF3)의 혼합물을 포함하는 가스 스트림에 의한 에칭을 포함하는,
    반도체 디바이스를 형성하는 방법.
  6. 제4 항에 있어서,
    선택적 제거는 상기 기판 위에서의 불화 암모늄(NF3), 헬륨(He) 및 아르곤(Ar)의 혼합물을 포함하는 가스 스트림에 의한 에칭을 포함하는,
    반도체 디바이스를 형성하는 방법.
  7. 제1 항에 있어서,
    선택적 제거는 2:1 내지 20:1의 범위 내의 비(ratio)로 상기 비정질 실리콘 층에 대해 선택적인,
    반도체 디바이스를 형성하는 방법.
  8. 제1 항에 있어서,
    상기 비정질 실리콘 층 및 상기 결정질 실리콘 층 중 하나 이상은 n형 도펀트로 도핑되는,
    반도체 디바이스를 형성하는 방법.
  9. 제8 항에 있어서,
    상기 n형 도펀트는 인(P)을 포함하는,
    반도체 디바이스를 형성하는 방법.
  10. 논리 디바이스를 형성하는 방법으로서,
    섭씨 400 도 이하의 온도에서 기판 상의 적어도 하나의 콘택 트렌치의 최상부 표면 및 측벽 표면 상에 비정질 실리콘 층을 그리고 상기 적어도 하나의 콘택 트렌치의 최하부 표면 상에 결정질 실리콘 층을 비선택적으로 증착하는 단계 ― 상기 최하부 표면은 소스/드레인 재료를 포함함 ―; 및
    섭씨 400 도 이하의 온도에서 상기 최상부 표면 및 상기 측벽 표면으로부터 상기 비정질 실리콘 층을 선택적으로 제거하는 단계를 포함하고,
    상기 방법은 진공을 파괴하지 않고서 프로세싱 챔버 내에서 수행되는,
    논리 디바이스를 형성하는 방법.
  11. 제10 항에 있어서,
    선택적 제거는 1 Torr 내지 10 Torr 범위의 압력에서 100 W 내지 500 W 범위의 전력에서 수행되는,
    논리 디바이스를 형성하는 방법.
  12. 제11 항에 있어서,
    상기 온도는 섭씨 50 도 내지 섭씨 200 도의 범위에 있는,
    논리 디바이스를 형성하는 방법.
  13. 제11 항에 있어서,
    상기 온도는 섭씨 0 도 내지 섭씨 20 도의 범위에 있는,
    논리 디바이스를 형성하는 방법.
  14. 제11 항에 있어서,
    선택적 제거는 상기 기판 위에서의 수소(H2)와 불화 암모늄(NF3)의 혼합물을 포함하는 가스 스트림에 의한 에칭을 포함하는,
    논리 디바이스를 형성하는 방법.
  15. 제13 항에 있어서,
    선택적 제거는 상기 기판 위에서의 불화 암모늄(NF3), 헬륨(He) 및 아르곤(Ar)의 혼합물을 포함하는 가스 스트림에 의한 에칭을 포함하는,
    논리 디바이스를 형성하는 방법.
  16. 제10 항에 있어서,
    선택적 제거는 2:1 내지 20:1의 범위 내의 비로 상기 비정질 실리콘 층에 대해 선택적인,
    논리 디바이스를 형성하는 방법.
  17. 제10 항에 있어서,
    상기 비정질 실리콘 층 및 상기 결정질 실리콘 층 중 하나 이상은 n형 도펀트로 도핑되는,
    논리 디바이스를 형성하는 방법.
  18. 제17 항에 있어서,
    상기 n형 도펀트는 인(P)을 포함하는,
    논리 디바이스를 형성하는 방법.
  19. 제10 항에 있어서,
    상기 논리 디바이스는 nMOS를 포함하는,
    논리 디바이스를 형성하는 방법.
  20. 프로세싱 도구로서,
    내부에 기판 지지체를 갖는 사전 세정 챔버;
    비선택적 실리콘 증착 챔버;
    선택적 에칭 챔버;
    상기 사전 세정 챔버, 상기 비선택적 실리콘 증착 챔버, 및 상기 선택적 에칭 챔버에 액세스하도록 구성된 로봇; 및
    상기 사전 세정 챔버, 상기 비선택적 실리콘 증착 챔버, 및 상기 선택적 에칭 챔버에 접속된 제어기를 포함하고,
    상기 제어기는 기판을 세정하는 것, 비정질 실리콘 층 및 결정질 실리콘 층을 비선택적으로 형성하는 것, 및 상기 기판을 선택적으로 에칭하는 것으로부터 선택된 하나 이상의 구성들을 가지며,
    상기 비선택적 실리콘 증착 챔버 및 상기 선택적 에칭 챔버는 진공 하에서 연속적으로 유지되는,
    프로세싱 도구.
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US8278176B2 (en) * 2006-06-07 2012-10-02 Asm America, Inc. Selective epitaxial formation of semiconductor films
US10011920B2 (en) * 2011-02-23 2018-07-03 International Business Machines Corporation Low-temperature selective epitaxial growth of silicon for device integration
US20140264612A1 (en) * 2013-03-15 2014-09-18 International Business Machines Corporation Growth of epitaxial semiconductor regions with curved top surfaces
US10079288B2 (en) * 2016-06-07 2018-09-18 International Business Machines Corporation Contact formation on germanium-containing substrates using hydrogenated silicon
KR102619574B1 (ko) * 2017-02-10 2023-12-28 어플라이드 머티어리얼스, 인코포레이티드 딥 트렌치에서의 저온 선택적 에피택시를 위한 방법 및 장치

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