KR102571567B1 - 반도체 소자 - Google Patents

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Abstract

본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는, 기판 상에 차례로 적층되고 서로 이격된 반도체 패턴들 및 상기 반도체 패턴들 상의 게이트 전극을 포함한다. 상기 게이트 전극은 상기 반도체 패턴들 상에 차례로 적층된 캐핑 패턴 및 일함수 패턴을 포함한다. 상기 캐핑 패턴은 제 1 금속 원소를 포함하는 제 1 금속 질화물층 및 상기 제 1 금속 원소보다 일함수가 큰 제 2 금속 원소를 포함하는 제 2 금속 질화물층을 포함한다. 상기 제 1 금속 질화물층은 상기 반도체 패턴들과 상기 제 2 금속 질화물층 사이에 배치되고, 상기 제 1 금속 질화물층은 상기 제 2 금속 질화물층보다 얇다.

Description

반도체 소자{Semiconductor device}
본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는 게이트-올-어라운드형 트랜지스터를 포함하는 반도체 소자에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 소자 등으로 구분될 수 있다. 전자 산업이 고도로 발전함에 따라, 반도체 소자의 특성들에 대한 요구가 점점 증가되고 있다. 예컨대, 반도체 소자에 대한 고 신뢰성, 고속화 및/또는 다기능화 등에 대하여 요구가 점점 증가되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 소자 내 구조들은 점점 복잡해지고 있으며, 또한, 반도체 소자는 점점 고집적화 되고 있다.
본 발명이 해결하고자 하는 과제는, 다양한 문턱 전압을 갖는 게이트-올-어라운드형 트랜지스터들을 포함하는 반도체 소자를 제공하는데 있다.
본 발명의 개념에 따른, 반도체 소자는, 기판 상에 차례로 적층되고 서로 이격된 반도체 패턴들; 및 상기 반도체 패턴들 상의 게이트 전극을 포함하되, 상기 게이트 전극은 상기 반도체 패턴들 상에 차례로 적층된 캐핑 패턴 및 일함수 패턴을 포함하고, 상기 캐핑 패턴은: 제 1 금속 원소를 포함하는 제 1 금속 질화물층; 및 상기 제 1 금속 원소보다 일함수가 큰 제 2 금속 원소를 포함하는 제 2 금속 질화물층을 포함하고, 상기 제 1 금속 질화물층은 상기 반도체 패턴들과 상기 제 2 금속 질화물층 사이에 배치되고, 상기 제 1 금속 질화물층은 상기 제 2 금속 질화물층보다 얇을 수 있다.
본 발명의 다른 개념에 따른, 반도체 소자는, 기판 상의 제 1 트랜지스터 및 제 2 트랜지스터를 포함하되, 상기 제 1 트랜지스터는 제 1 반도체 패턴들 상에 차례로 적층된 제 1 게이트 유전막 및 제 1 게이트 전극을 포함하고, 상기 제 2 트랜지스터는 제 2 반도체 패턴들 상에 차례로 적층된 제 2 게이트 유전막 및 제 2 게이트 전극을 포함하고, 상기 제 1 게이트 전극은, 상기 제 1 반도체 패턴들 상에 차례로 적층된 제 1 캐핑 패턴 및 제 1 일함수 패턴을 포함하고, 상기 제 2 게이트 전극은, 상기 제 2 반도체 패턴들 상에 차례로 적층된 제 1 일함수 조절 패턴, 제 2 캐핑 패턴 및 제 2 일함수 패턴을 포함하고, 상기 제 1 및 제 2 캐핑 패턴들은 각각 제 1 금속 원소를 포함하는 제 1 금속 질화물층 및 상기 제 1 금속 원소보다 일함수가 큰 제 2 금속 원소를 포함하는 제 2 금속 질화물층을 포함할 수 있다.
본 발명의 또 다른 개념에 따른, 반도체 소자는, 기판 상의 제 1 트랜지스터 및 제 4 트랜지스터를 포함하되, 상기 제 1 트랜지스터는 제 1 반도체 패턴들 상에 제공되는 제 1 캐핑 패턴을 포함하는 제 1 게이트 전극을 포함하고, 상기 제 4 트랜지스터는 제 4 반도체 패턴들 상에 제공되는 제 4 캐핑 패턴을 포함하는 제 4 게이트 전극을 포함하고, 상기 제 1 캐핑 패턴은 제 1 반도체 패턴들을 감싸는 제 1 서브 캐핑 패턴들을 포함하고, 상기 제 4 캐핑 패턴은 제 4 반도체 패턴들을 감싸고 서로 연결되는 제 2 서브 캐핑 패턴들을 포함하고, 상기 제 1 및 제 4 캐핑 패턴들 중 적어도 하나는 서로 다른 복수의 층들을 포함할 수 있다.
본 발명의 실시예들에 따르면, 이중층으로 구성된 캐핑 패턴이 제공될 수 있다. 상기 캐핑 패턴(CL)에 의하여 일함수 패턴의 도펀트 확산을 방지할 수 있고, 상기 트랜지스터의 문턱 전압을 낮출 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 2는 도 1의 I-I'선 및 II-II'선에 따른 단면도이다.
도 3a 및 도 3b는 도 2의 P1 영역의 확대도들이다.
도 4 내지 도 6은 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면들로, 도 1의 I-I'선 및 II-II'선에 따른 단면도들이다.
도 7은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 8은 도 7의 A1-A1'선에 따른 단면도이다.
도 9는 도 7의 A2-A2'선에 따른 단면도이다.
도 10은 도 7의 B-B'선 및 C-C'선에 따른 단면도이다.
도 11은 도 7의 D-D'선 및 E-E'선에 따른 단면도이다.
도 12는 제 1 트랜지스터(TR1)의 제 1 부분(P1)의 확대도이다.
도 13는 제 2 트랜지스터(TR2)의 제 1 부분(P1)의 확대도이다.
도 14은 제 3 트랜지스터(TR3)의 제 1 부분(P1)의 확대도이다.
도 15 및 도 16은 제 4 트랜지스터(TR4)의 제 1 부분(P1)의 확대도들이다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 2는 도 1의 I-I'선 및 II-II'선에 따른 단면도이다. 도 3a 및 도 3b는 도 2의 P1 영역의 확대도들이다.
도 1, 도 2, 도 3a 및 도 3b를 참조하여, 기판(100)에 트랜지스터(TR)가 제공될 수 있다. 상기 기판(100)은 반도체 기판일 수 있다. 일 예로, 상기 기판(100)은 실리콘 기판 또는 게르마늄 기판일 수 있다. 다른 예로, 상기 기판(100)은 SOI(Silicon On Insulator) 기판일 수 있다. 상기 트랜지스터(TR)는 데이터를 저장하기 위한 복수의 메모리 셀들이 형성되는 메모리 셀 영역의 트랜지스터일 수 있다. 일 예로, 상기 기판(100)의 메모리 셀 영역 상에, 복수의 에스램(SRAM) 셀들을 구성하는 메모리 셀 트랜지스터들이 배치될 수 있다. 상기 트랜지스터(TR)는 상기 메모리 셀 트랜지스터들 중 일부일 수 있다.
다른 실시예로, 상기 트랜지스터(TR)는 반도체 소자의 로직 회로를 구성하는 로직 트랜지스터들이 배치되는 로직 셀 영역의 트랜지스터일 수 있다. 일 예로, 상기 기판(100)의 로직 셀 영역 상에 로직 트랜지스터들이 배치될 수 있다. 그러나, 본 발명의 실시예들이 이에 제한되는 것은 아니다. 상기 트랜지스터(TR)은 NMOSFET일 수 있다.
기판(100) 상에 소자 분리막(ST)이 제공될 수 있다. 상기 소자 분리막(ST)은 기판(100)의 상부에 상부 패턴(UP)을 정의할 수 있다. 상부 패턴(UP)은 제 2 방향(D2)으로 연장될 수 있다. 상기 소자 분리막(ST)은 상부 패턴(UP)의 양 측의 트렌치들을 채울 수 있다. 상기 소자 분리막(ST)의 상면은 상부 패턴(UP)의 상면보다 더 낮을 수 있다.
상기 상부 패턴(UP) 상에 활성 패턴(AP)이 제공될 수 있다. 일 예로, 상기 활성 패턴(AP)은 상기 상부 패턴(UP)과 수직적으로 중첩될 수 있다. 상기 활성 패턴(AP)은 제 2 방향(D2)으로 연장되는 라인 형태를 가질 수 있다.
상기 활성 패턴(AP)은, 채널 패턴(CH) 및 소스/드레인 패턴들(SD)을 포함할 수 있다. 상기 채널 패턴(CH)은 한 쌍의 소스/드레인 패턴들(SD) 사이에 개재될 수 있다. 상기 채널 패턴(CH)은 수직적으로 적층된 복수의 반도체 패턴들(NS)을 포함할 수 있다.
상기 반도체 패턴들(NS)은 상기 기판(100)의 상면에 수직한 제 3 방향(D3)으로 서로 이격될 수 있다. 상기 반도체 패턴들(NS)은 서로 수직적으로 중첩될 수 있다. 각각의 소스/드레인 패턴들(SD)은 상기 반도체 패턴들(NS)의 측벽들과 직접 접촉할 수 있다. 상기 반도체 패턴들(NS)은 인접하는 한 쌍의 소스/드레인 패턴들(SD)을 서로 연결할 수 있다. 상기 반도체 패턴들(NS)은 3개로 예시되어 있으나, 이들의 개수는 특별히 제한되지 않는다. 상기 반도체 패턴들(NS)은 서로 동일한 두께를 가질 수 있으며, 또는 서로 다른 두께를 가질 수 있다. 상기 반도체 패턴들(NS)은 Si, SiGe 및 Ge 중 적어도 하나를 포함할 수 있다.
상기 소스/드레인 패턴들(SD)은 상기 반도체 패턴들(NS) 및 상기 상부 패턴들(UP)을 씨드층으로 하여 형성된 에피택시얼 패턴들일 수 있다. 일 실시예로, 상기 트랜지스터(TR)가 PMOSFET인 경우, 상기 소스/드레인 패턴들(SD)은 상기 채널 패턴(CH)에 압축성 스트레인을 제공하는 물질을 포함할 수 있다. 일 예로, 상기 소스/드레인 패턴들(SD)은 상기 채널 패턴(CH)의 반도체 원소의 격자 상수보다 큰 격자 상수를 갖는 반도체 원소(예를 들어, SiGe)를 포함할 수 있다. 본 명세서에 있어서, 특정 원소를 포함한다는 것은 비의도적 불순물의 형태로 포함하는 것은 배제한다. 상기 소스/드레인 패턴들(SD)은 불순물로 도핑되어 P형의 도전형을 가질 수 있다.
다른 실시예로, 상기 트랜지스터(TR)가 NMOSFET인 경우, 상기 소스/드레인 패턴들(SD)은 상기 채널 패턴(CH)에 인장성 스트레인을 제공하는 반도체 물질을 포함할 수 있다. 일 예로, 상기 소스/드레인 패턴들(SD)은 상기 채널 패턴(CH)의 반도체 원소의 격자 상수보다 작은 격자 상수를 갖는 반도체 원소를 포함할 수 있다. 또는, 상기 소스/드레인 패턴들(SD)은 상기 채널 패턴(CH)의 반도체 원소와 동일한 반도체 원소를 포함할 수 있다. 상기 소스/드레인 패턴들(SD)은 불순물로 도핑되어 N형의 도전형을 가질 수 있다.
상기 채널 패턴(CH)을 가로지르며 제 1 방향(D1)으로 연장되는 게이트 전극(GE)이 제공될 수 있다. 상기 게이트 전극(GE)은 상기 반도체 패턴들(NS) 상에 차례로 적층된 캐핑 패턴(CL) 및 일함수 패턴(WF)을 포함할 수 있다. 상기 게이트 전극(GE)은 전극 패턴(EL)을 더 포함할 수 있다. 상기 전극 패턴(EL)은 상기 일함수 패턴(WF) 상에 배치될 수 있다. 상기 전극 패턴(EL)은 상기 일함수 패턴(WF)에 비해 비저항이 낮을 수 있다. 일 예로, 상기 전극 패턴(EL)은 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta) 중 적어도 하나의 저저항 금속을 포함할 수 있다. 실시예들에 따르면, 상기 전극 패턴(EL)은 상기 일함수 패턴(WF)과의 경계에 배리어 패턴을 포함할 수 있다. 상기 배리어 패턴은 상기 일함수 패턴(WF)의 상면을 따라 콘포멀하게 배치될 수 있다. 상기 배리어 패턴은 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta) 중 적어도 하나의 질화물층을 포함할 수 있다. 일 예로, 상기 배리어 패턴은 TiN층일 수 있다. 이와는 달리, 상기 전극 패턴(EL)은 배리어 패턴을 포함하지 않을 수 있다.
상기 일함수 패턴(WF)은 상기 반도체 패턴들(NS) 사이의 제 1 공간들(SP1)을 채울 수 있다. 상기 일함수 패턴(WF)은 상기 반도체 패턴들(NS)을 각각 둘러쌀 수 있다. 다시 말하면, 일함수 패턴(WF)은 반도체 패턴들(NS)의 상면들, 바닥면들 및 측벽들을 둘러쌀 수 있다. 즉, 상기 트랜지스터(TR)는 게이트-올-어라운드(Gate-All-Around)형 전계 효과 트랜지스터일 수 있다.
상기 게이트 전극(GE)은 제 1 부분(P1) 및 제 2 부분(P2)을 가질 수 있다. 상기 제 1 부분(P1)은, 서로 수직하게 인접하는 반도체 패턴들(NS) 사이의 제 1 공간(SP1)에 위치할 수 있다. 다시 말하면, 제 1 부분(P1)은 서로 수직하게 인접하는 상기 반도체 패턴들(NS) 사이에 개재된 부분일 수 있다.
상기 제 2 부분(P2)은 최상부의 반도체 패턴(NS) 상의 제 2 공간(SP2)에 위치할 수 있다. 제 2 공간(SP2)은, 후술할 한 쌍의 게이트 스페이서들(GS) 및 최상부의 반도체 패턴(NS)에 의해 둘러싸인 공간일 수 있다. 다시 말하면, 제 2 부분(P2)은 최상부의 반도체 패턴(NS) 상에 위치하며 한 쌍의 게이트 스페이서들(GS) 사이에 개재된 부분일 수 있다. 상기 전극 패턴(EL)은 게이트 전극(GE)의 제 1 부분(P1)으로부터 이격될 수 있다.
상기 게이트 전극(GE)의 제 2 부분(P2)은 순차적으로 적층된 일함수 패턴(WF), 캐핑 패턴(CL) 및 전극 패턴(EL)으로 이루어질 수 있다. 상기 게이트 전극(GE)의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 배치될 수 있다. 상기 게이트 스페이서들(GS)은 상기 게이트 전극(GE)을 따라 제 1 방향(D1)으로 연장될 수 있다. 상기 게이트 스페이서들(GS)의 상면들은 상기 게이트 전극(GE)의 상면보다 높을 수 있다. 일 예로, 상기 게이트 스페이서들(GS)은 SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 다른 예로, 상기 게이트 스페이서들(GS)은 SiCN, SiCON 및 SiN 중 적어도 두 개로 이루어진 다중 막(multi-layer)을 포함할 수 있다.
상기 게이트 전극(GE) 상에 게이트 캐핑막(CP)이 제공될 수 있다. 상기 게이트 캐핑막(CP)은 상기 게이트 전극(GE)을 따라 제 1 방향(D1)으로 연장될 수 있다. 상기 게이트 캐핑막(CP)의 상면은 상기 게이트 스페이서들(GS)의 상면들과 공면을 이룰 수 있다. 상기 게이트 캐핑막(CP)은 후술하는 층간 절연막(110)에 대하여 식각 선택성이 있는 물질을 포함할 수 있다. 일 예로, 상기 게이트 캐핑막(CP)은 SiON, SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다.
상기 소스/드레인 패턴들(SD)과 상기 게이트 전극(GE) 사이에 절연 패턴들(IP)이 개재될 수 있다. 상기 절연 패턴들(IP)은 수직적으로 이격된 상기 반도체 패턴들(NS) 사이에 개재될 수 있다. 상기 절연 패턴들(IP)은 상기 게이트 전극(GE)을 상기 소스/드레인 패턴들(SD)로부터 전기적으로 절연시킬 수 있다. 수평적으로 인접하는 한 쌍의 절연 패턴들(IP)과 수직적으로 인접하는 한 쌍의 반도체 패턴들(NS)은 제 1 공간(SP1)을 정의할 수 있다. 일 예로, 상기 절연 패턴들(IP)은 실리콘 질화막을 포함할 수 있다.
상기 반도체 패턴들(NS)을 둘러싸는 계면막(IL)이 제공될 수 있다. 상기 계면막(IL)은 상기 반도체 패턴들(NS)을 직접 덮을 수 있다. 일 예로, 상기 계면막(IL)은 실리콘 산화막을 포함할 수 있다. 상기 계면막(IL)은 상기 상부 패턴(UP)의 상면 및 상기 소자 분리막(ST)에 의하여 노출된 측벽을 덮을 수 있다.
상기 반도체 패턴들(NS)과 상기 게이트 전극(GE) 사이에 게이트 유전막(GI)이 개재될 수 있다. 상기 게이트 유전막(GI)은 제 1 공간(SP1)을 부분적으로 콘포멀하게 채울 수 있다. 상기 게이트 유전막(GI)은 실리콘 산화막보다 유전상수가 높은 고유전율 물질을 포함할 수 있다. 일 예로, 상기 고유전율 물질은 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 및 납 아연 니오브산염 중 적어도 하나를 포함할 수 있다.
상기 일함수 패턴(WF)은 실리콘 또는 알루미늄이 도핑된(또는 함유된) 금속 질화막 또는 금속 탄화막일 수 있다. 일 예로, 상기 일함수 패턴(WF)은 TiAlC막, TiSiC막, TaSiC막, TaAlC막, TiSiN막, TaSiN막, TiAlN막, 또는 TaAlN막을 포함할 수 있다. 상기 일함수 패턴(WF)은 도펀트인 실리콘 또는 알루미늄의 도핑 농도를 조절하여 일함수를 조절할 수 있다. 일 예로, 상기 일함수 패턴(WF) 내의 불순물(실리콘 또는 알루미늄)의 농도는 0.1 at% 내지 25 at%일 수 있다. 다른 실시예에서, 상기 일함수 패턴(WF)은 티타늄 질화막(TiN) 또는 티타늄 산화 질화막(TiON)일 수 있다.
도 3a에 도시된 바와 같이, 상기 캐핑 패턴(CL)은 제 1 금속 질화물층(ML1) 및 제 2 금속 질화물층(ML2)을 포함할 수 있다. 상기 제 1 금속 질화물층(ML1)은 제 1 금속 원소를 포함할 수 있고, 상기 제 2 금속 질화물층(ML2)은 제 2 금속 원소를 포함할 수 있다. 상기 제 2 금속 원소는 상기 제 1 금속 원소보다 일함수가 클 수 있다. 즉, 상기 제 1 금속 원소는 상기 제 2 금속 원소보다 일함수가 작은 원소일 수 있다. 일 예로, 상기 제 2 금속 원소는 티타늄(Ti), 탄탈륨(Ta), 몰리브데늄(Mo) 또는 텅스텐(W)일 수 있고, 상기 제 1 금속 원소는 알루미늄(Al), 니오비움(Nb), 마그네슘(Mg), 란타늄(La) 또는 바나듐(V)일 수 있다. 상기 제 1 금속 질화물층(ML1)은 상기 제 2 금속 원소를 더 포함할 수 있다. 상기 제 1 금속 질화물층(ML1) 내의 상기 제 1 금속 원소의 비율은 약 5 내지 약 25at%일 수 있다.
일 예로, 상기 제 1 금속 질화물층(ML1)은 AlN층 또는 TiAlN층일 수 있고, 상기 제 2 금속 질화물층(ML2)은 TiN층 또는 TiAlN층일 수 있다. 일 예로, 상기 제 1 금속 질화물층(ML1)과 상기 제 2 금속 질화물층(ML2)의 조합은 AlN층/TiN층, AlN층/TiAlN층, 또는 TiAlN층/TiN층일 수 있다. 실시예들에 따르면, 상기 제 1 금속 질화물층(ML1) 및 상기 제 2 금속 질화물층(ML2)의 위치는 서로 바뀔 수 있다.
상기 캐핑 패턴(CL)은 상기 일함수 패턴(WF)의 도펀트의 확산을 방지할 수 있다. 보다 상세하게는, 상기 캐핑 패턴(CL)은 상기 일함수 패턴(WF) 내의 알루미늄과 같은 금속 원소가 상기 게이트 유전막(GI) 쪽으로 확산되어 상기 트랜지스터(TR)의 문턱 전압이 변경되는 것을 방지할 수 있다.
상기 제 1 금속 질화물층(ML1) 및 상기 제 2 금속 질화물층(ML2)은 각각 상기 일함수 패턴(WF) 내의 도펀트의 확산을 방지할 수 있다. 일 예로, 상기 일함수 패턴(WF)은 상기 제 1 금속 원소를 포함할 수 있다. 이 경우, 상기 제 1 금속 질화물층(ML1) 내의 상기 제 1 금속 원소는 상기 일함수 패턴(WF) 내의 상기 제 1 금속 원소보다 주위의 원자들과 강한 결합력을 가지고, 이에 의하여 상기 일함수 패턴(WF)의 도펀트 확산이 방지될 수 있다. 일 예로, 상기 일함수 패턴(WF)은 상기 제 1 금속 원소, 상기 제 2 금속 원소, 및 탄소를 포함할 수 있다.
상기 제 1 금속 질화물층(ML1)은 상기 트랜지스터(TR)의 문턱 전압을 낮출 수 있다. 상기 제 1 금속 질화물층(ML1)의 제 1 금속 원소는 상기 제 2 금속 질화물층(ML2)의 제 2 금속 원소보다 일함수가 작고, 이에 따라, 상기 제 1 금속 질화물층(ML1)이 제공되지 않는 경우에 비하여 상기 트랜지스터(TR)의 문턱 전압이 낮아질 수 있다.
상기 제 1 금속 질화물층(ML1)은 상기 트랜지스터(TR)의 문턱 전압이 조절될 수 있다. 일 예로, 상기 트랜지스터(TR)의 문턱 전압은 상기 제 1 금속 원소의 농도가 증가할 수록 작아지고, 상기 제 1 금속 질화물층(ML1)의 두께가 증가될 수록 커질 수 있다.
상기 제 2 금속 질화물층(ML2)은 상기 제 1 금속 질화물층(ML1)에 비하여 비저항이 작을 수 있다. 상기 제 1 금속 질화물층(ML1)은 상기 제 2 금속 질화물층(ML2) 보다 얇을 수 있다. 일 예로, 상기 제 2 금속 질화물층(ML2)은 상기 제 1 금속 질화물층(ML1) 보다 약 2배 내지 약 5배 두꺼울 수 있다. 일 예로, 상기 제 1 금속 질화물층(ML1)은 약 3옹스트롬 내지 약 10옹스트롬일 수 있고, 상기 제 2 금속 질화물층(ML2)은 약 11옹스트롬 내지 약 20옹스트롬일 수 있다.
상기 반도체 패턴들(NS)은 제 1 서브 반도체 패턴 및 상기 제 1 서브 반도체 패턴 상의 제 2 서브 반도체 패턴을 포함할 수 있다. 상기 캐핑 패턴(CL)은 상기 제 1 서브 반도체 패턴을 감싸는 제 1 서브 캐핑 패턴(SCL1) 및 상기 제 2 서브 반도체 패턴을 감싸는 제 2 서브 캐핑 패턴(SCL2)을 포함할 수 있다. 상기 일함수 패턴(WF)은 상기 제 1 서브 캐핑 패턴(SCL1)과 상기 제 2 서브 캐핑 패턴(SCL2) 사이로 연장될 수 있다.
상기 일함수 패턴(WF)은 상기 제 1 서브 반도체 패턴을 감싸는 제 1 서브 일함수 패턴(SWF1) 및 상기 제 2 서브 반도체 패턴을 감싸는 제 2 서브 일함수 패턴(SWF2)을 포함할 수 있다. 일 실시예에 따르면, 도 3a에 도시된 바와 같이, 상기 제 1 서브 일함수 패턴(SWF1)과 상기 제 2 서브 일함수 패턴(SWF2)은 계면(SL)에서 서로 접할 수 있다. 다른 실시예에 있어서, 도 3b에 도시된 바와 같이, 상기 전극 패턴(EL)의 일부가 상기 제 1 서브 일함수 패턴(SWF1)과 상기 제 2 서브 일함수 패턴(SWF2) 사이로 연장될 수 있다.
상기 기판(100)의 전면 상에 층간 절연막(110)이 제공될 수 있다. 상기 층간 절연막(110)은 상기 소스/드레인 패턴들(SD)을 덮을 수 있다. 상기 층간 절연막(110)의 상면은 상기 게이트 캐핑막(CP)의 상면과 실질적으로 공면을 이룰 수 있다. 일 예로, 상기 층간 절연막(110)은 실리콘 산화막 또는 실리콘 산화질화막을 포함할 수 있다. 상기 도시되진 않았지만, 층간 절연막(110)을 관통하여 상기 소스/드레인 패턴들(SD)에 연결되는 콘택들이 제공될 수 있다. 상기 콘택들은 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta)과 같은 금속 물질을 포함할 수 있다.
본 발명의 실시예들과 같은 게이트 올어라운드형 트랜지스터들은 집적화에 따라 게이트 길이가 감소되어 일함수층 또는 일함수 조절층의 두께 조절로 문턱 전압의 조절이 어려울 수 있다. 특히, NMOSFET의 경우, 일함수 조절층의 두께를 줄여 문턱 전압을 낮추는 것에 한계가 있다. 본 발명의 실시예들에 따르면, 이중층으로 구성된 캐핑 패턴(CL)이 제공될 수 있다. 상기 캐핑 패턴(CL)에 의하여 일함수 패턴의 도펀트 확산을 방지할 수 있고, 상기 트랜지스터의 문턱 전압을 낮출 수 있다.
도 4 내지 도 6은 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면들로, 도 1의 I-I'선 및 II-II'선에 따른 단면도들이다. 설명의 간소화를 위하여 중복되는 구성은 설명을 생략할 수 있다.
도 1 및 도 4를 참조하여, 기판(100)의 전면 상에 희생층들(120) 및 반도체층들(130)이 교대로 반복하여 적층될 수 있다. 상기 반도체층들(130)은 3회 반복 적층되는 것으로 도시되었으나, 이에 한정되지 않는다. 일 예로, 상기 희생층들(120)은 상기 반도체층들(130)에 대하여 식각 선택성을 갖는 물질을 포함할 수 있다. 즉, 상기 희생층들(120)을 식각하는 공정에서, 상기 반도체층들(130)은 실질적으로 식각되지 않을 수 있는 물질을 포함할 수 있다. 구체적으로, 상기 희생층들(120)을 식각하는 공정에서 상기 희생층들(120)의 식각률 : 상기 반도체층들(130)의 식각률은 10:1 내지 200:1일 수 있다. 일 예로, 상기 희생층들(120)은 SiGe 또는 Ge이고, 상기 반도체층들(130)은 Si일 수 있다.
상기 희생층들(120) 및 상기 반도체층들(130)은 상기 기판(100)을 씨드층(seed layer)으로 하는 에피택시얼 성장(epitaxial growth) 공정에 의하여 형성될 수 있다. 상기 희생층들(120) 및 상기 반도체층들(130)은 동일 챔버에서 연속적으로 형성될 수 있다. 상기 희생층들(120) 및 상기 반도체층들(130)은 기판(100)의 전면 상에서 콘포멀하게 성장될 수 있다.
상기 희생층들(120), 상기 반도체층들(130) 및 상기 기판(100)을 패터닝하여, 예비 활성 패턴(PAP)이 형성될 수 있다. 상기 패터닝 공정에 의해 상기 기판(100)의 상부가 식각되어, 상부 패턴(UP)이 형성될 수 있다. 상기 예비 활성 패턴(PAP)은 상기 상부 패턴(UP) 상에 배치될 수 있다. 상기 예비 활성 패턴(PAP)은 제 2 방향(D2)으로 연장되는 라인 또는 바 형태로 형성될 수 있다.
상기 패터닝 공정에 의해 상기 기판(100)의 상부가 식각되어, 상부 패턴(UP)의 양 측에 트렌치들이 형성될 수 있다. 상기 트렌치들을 채우는 소자 분리막(ST)이 형성될 수 있다. 소자 분리막(ST)을 형성하는 것은, 기판(100)의 전면 상에 절연막을 형성하고, 예비 활성 패턴(PAP)이 완전히 노출되도록 상기 절연막을 리세스하는 것을 포함할 수 있다. 이로써, 소자 분리막(ST)의 상면은 상부 패턴들(UP)의 상면들보다 더 낮을 수 있다.
상기 예비 활성 패턴(PAP)을 가로지르는 희생 게이트 패턴(140)이 형성될 수 있다. 상기 희생 게이트 패턴(140)은 제 1 방향(D1)으로 연장되는 라인 또는 바 형태로 형성될 수 있다. 상기 희생 게이트 패턴(140) 상에 게이트 마스크 패턴들(MP)이 각각 제공될 수 있다. 상기 희생 게이트 패턴(140) 및 상기 게이트 마스크 패턴들(MP)을 형성하는 것은, 상기 기판(100) 상에 희생 게이트막 및 게이트 마스크막을 순차적으로 형성하는 것, 및 이들을 순차적으로 패터닝하는 것을 포함할 수 있다. 상기 희생 게이트막은 폴리 실리콘을 포함할 수 있다. 상기 게이트 마스크막은 실리콘 질화막 또는 실리콘 산질화막을 포함할 수 있다.
상기 희생 게이트 패턴(140)의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 각각 형성될 수 있다. 일 예로, 게이트 스페이서들(GS)은 SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 게이트 스페이서들(GS)을 형성하는 것은, CVD 또는 ALD와 같은 증착 공정으로 스페이서막을 형성하는 것, 및 상기 스페이서막에 이방성 식각 공정을 수행하는 것을 포함할 수 있다.
도 1 및 도 5를 참조하여, 예비 활성 패턴(PAP)을 패터닝하여, 채널 패턴(CH)이 형성될 수 있다. 상기 예비 활성 패턴(PAP)은 상기 게이트 마스크 패턴들(MP) 및 상기 게이트 스페이서들(GS)을 식각 마스크로 하여 패터닝될 수 있다. 이로써, 상기 게이트 마스크 패턴들(MP) 및 상기 게이트 스페이서들(GS)에 의해 상기 상부 패턴들(UP)의 일부가 노출될 수 있다.
구체적으로, 예비 활성 패턴(PAP)의 상기 희생층들(120)이 패터닝되어, 희생 패턴들(125)이 형성될 수 있다. 예비 활성 패턴(PAP)의 상기 반도체층들(130)이 패터닝되어, 반도체 패턴들(NS)이 형성될 수 있다. 상기 패터닝 공정 이후 노출된 희생 패턴들(125)의 일부가 수평적으로 제거되어, 함몰 영역들(DR)이 형성될 수 있다. 함몰 영역들(DR)을 형성하는 것은, 희생 패턴들(125)에 대하여 식각 선택성 있는 식각 소스로 식각 공정을 수행하는 것을 포함할 수 있다. 일 예로, 상기 반도체 패턴들(NS)이 Si를 포함하고, 희생 패턴들(125)이 SiGe를 포함하는 경우, 함몰 영역들(DR)을 형성하는 것은 과초산(peracetic acid)을 포함하는 식각액으로 식각 공정을 수행하는 것을 포함할 수 있다.
상기 함몰 영역들(DR)을 채우는 절연 패턴들(IP)이 형성될 수 있다. 상기 절연 패턴들(IP)은 상기 반도체 패턴들(NS)을 사이에 두고 서로 수직적으로 이격될 수 있다. 구체적으로, 상기 기판(100)의 전면 상에 절연막을 콘포멀하게 형성할 수 있다. 상기 절연막은 상기 함몰 영역들(DR)을 채울 수 있다. 이어서, 상기 함몰 영역들(DR) 내에만 국소적으로 절연 패턴들(IP)이 잔류할 때까지 상기 절연막을 식각할 수 있다.
상기 채널 패턴들(CH) 각각의 양 측에 소스/드레인 패턴들(SD)을 형성할 수 있다. 구체적으로, 상기 상부 패턴들(UP)을 씨드층으로 선택적 에피택시얼 공정을 수행하여, 상기 소스/드레인 패턴들(SD)이 형성될 수 있다. 상기 채널 패턴들(CH) 및 상기 소스/드레인 패턴들(SD)은 서로 연결되어, 제 2 방향(D2)으로 연장되는 활성 패턴(AP)을 구성할 수 있다.
일 실시예로, 상기 소스/드레인 패턴들(SD)은 상기 채널 패턴들(CH)에 압축성 스트레인을 제공하는 물질로 형성될 수 있다. 일 예로, 소스/드레인 패턴들(SD)은 Si보다 격자 상수가 큰 SiGe로 형성될 수 있다. 상기 선택적 에피택시얼 공정과 동시에 또는 선택적 에피택시얼 공정 후, 상기 소스/드레인 패턴들(SD)에 P형의 불순물이 도핑될 수 있다.
다른 실시예로, 상기 소스/드레인 패턴들(SD)은 상기 채널 패턴(CH)과 동일한 반도체 원소(예를 들어, Si)로 형성될 수 있다. 상기 선택적 에피택시얼 공정과 동시에 또는 선택적 에피택시얼 공정 후, 상기 소스/드레인 패턴들(SD)에 N형의 불순물이 도핑될 수 있다.
도 1 및 도 6을 참조하여, 상기 기판(100)의 전면 상에 층간 절연막(110)이 형성될 수 있다. 이어서, 상기 희생 게이트 패턴(140)의 상면들이 노출될 때까지 층간 절연막(110)을 평탄화하는 공정이 수행될 수 있다. 평탄화 공정은 에치백(etch back) 및/또는 CMP(chemical mechanical polishing) 공정을 포함할 수 있다. 상기 층간 절연막(110)을 평탄화할 때, 상기 게이트 마스크 패턴들(MP)이 함께 제거될 수 있다. 일 예로, 상기 층간 절연막(110)은 실리콘 산화막 또는 실리콘 산화질화막으로 형성될 수 있다.
상기 평탄화 공정에 의하여 노출된 상기 희생 게이트 패턴(140)이 선택적으로 제거될 수 있다. 상기 희생 게이트 패턴(140)이 제거됨에 따라, 상기 기판(100) 상에 트렌치(TC)가 형성될 수 있다. 상기 트렌치(TC)는 상기 희생 패턴들(125)을 노출할 수 있다. 노출된 희생 패턴들(125)이 선택적으로 제거될 수 있다. 일 예로, 상기 희생 패턴들(125)이 SiGe을 포함하고, 상기 반도체 패턴들(NS)이 Si를 포함하는 경우, 선택적 식각 공정은 과초산(peracetic acid)을 포함하는 식각액을 사용하여 수행될 수 있다. 상기 식각액은 불산(HF) 수용액 및 탈이온수(deionized water)를 더 포함할 수 있다. 한편, 소스/드레인 패턴들(SD)은 절연 패턴들(IP) 및 층간 절연막(110)에 의하여 커버되어 보호될 수 있다.
상기 희생 패턴들(125)이 제거되어, 제 1 공간들(SP1) 및 제 2 공간들(SP2)이 형성될 수 있다. 상기 제 1 공간(SP1)은 서로 수직적으로 인접하는 상기 반도체 패턴들(NS) 사이의 공간일 수 있다. 상기 제 2 공간(SP2)은 한 쌍의 게이트 스페이서들(GS) 및 최상부의 반도체 패턴(NS)에 의해 둘러싸인 공간일 수 있다. 상기 제 1 및 제 2 공간들(SP1, SP2)은 상기 트렌치(TC)와 연통되어, 상기 반도체 패턴들(NS)을 노출할 수 있다.
도 1, 도 2 및 도 3a를 다시 참조하면, 상기 트렌치(TC) 내에 계면막(IL), 게이트 유전막(GI), 및 게이트 전극(GE)이 차례로 형성될 수 있다. 상기 계면막(IL)을 형성하는 것은 상기 트렌치(TC)를 통해 노출된 상기 반도체 패턴들(NS) 상에 플라즈마를 이용한 산화 공정을 수행하는 것을 포함할 수 있다. 이로써, 노출된 상기 반도체 패턴들(NS)로부터 계면막(IL)이 성장될 수 있다. 계면막(IL)은 노출된 반도체 패턴들(NS)의 표면들을 직접 감쌀 수 있다.
상기 계면막(IL)을 형성하는 것은, 열적 산화(Thermal Oxidation) 및/또는 화학적 산화(Chemical Oxidation) 공정을 포함할 수 있다. 상기 산화 공정은 산소, 오존 및 수증기 중 적어도 하나의 플라즈마를 이용할 수 있다. 일 예로, 상기 계면막(IL)은 실리콘 산화막을 포함할 수 있다.
상기 계면막(IL) 상에 게이트 유전막(GI)이 콘포멀하게 형성될 수 있다. 상기 게이트 유전막(GI)은 상기 트렌치(TC)의 제 1 공간들(SP1)을 부분적으로 채울 수 있다. 상기 게이트 유전막(GI)은 제 2 공간(SP2)을 부분적으로 채울 수 있다. 상기 게이트 유전막(GI)은 절연 패턴들(IP) 및 계면막(IL)을 덮을 수 있다. 상기 게이트 유전막(GI)은 실리콘 산화막보다 유전상수가 높은 고유전율 물질을 이용하여 형성될 수 있다.
상기 게이트 전극(GE)을 형성하는 것은 상기 게이트 유전막(GI) 상에 캐핑 패턴(CL), 일함수 패턴(WF), 및 전극 패턴(EL)을 차례로 형성하는 것을 포함할 수 있다. 상기 캐핑 패턴(CL)을 형성하는 것은 ALD와 같은 증착 공정을 통해 형성될 수 있다. 상기 캐핑 패턴(CL)은 제 1 금속 질화물층(ML1) 및 제 2 금속 질화물층(ML2)을 포함할 수 있다. 상기 제 1 금속 질화물층(ML1) 및 상기 제 2 금속 질화물층(ML2)은 인-시츄(in-situ)로 형성될 수 있다. 일 예로, 상기 제 1 금속 질화물층(ML1) 및 상기 제 2 금속 질화물층(ML2)은 동일 챔버 내에서 연속적으로 형성될 수 있다.
상기 제 1 금속 질화물층(ML1)은 일함수가 작은 알루미늄(Al), 니오비움(Nb), 마그네슘(Mg), 란타늄(La) 또는 바나듐(V)과 같은 제 1 금속 원소의 질화물층으로 형성될 수 있다. 일 예로, 상기 제 1 금속 질화물층(ML1)이 알루미늄 질화막인 경우, 알루미늄 전구체로 TMA, TEA, 또는 AlCl4 등이 사용되고 질소 소스로 NH3가 사용될 수 있다. 알루미늄 전구체와 질소 소스의 공급 사이클을 조절하여 상기 제 1 금속 질화물층(ML1)의 알루미늄 농도가 조절될 수 있다. 상기 알루미늄 전구체의 공급 단계와 상기 질소 소스의 공급 단계 사이에 퍼지 공정이 수행될 수 있다.
상기 제 2 금속 질화물층(ML2)은 티타늄(Ti), 탄탈륨(Ta), 몰리브데늄(Mo) 또는 텅스텐(W)과 같은 제 2 금속 원소의 질화물층으로 형성될 수 있다. 일 예로, 상기 제 2 금속 질화물층(ML2)이 티타늄 질화막인 경우, 티타늄 전구체로 TiCl4 등이 사용되고 질소 소스로 NH3가 사용될 수 있다. 상기 티타늄 전구체의 공급 단계와 상기 질소 소스의 공급 단계 사이에 퍼지 공정이 수행될 수 있다.
상기 일함수 패턴(WF)을 형성하는 것은, ALD와 같은 증착 공정을 통해 형성될 수 있다. 일 예로, 상기 일함수 패턴(WF)은 실리콘 또는 알루미늄이 도핑된(또는 함유된) 금속 질화막 또는 금속 탄화막으로 형성될 수 있다. 상기 캐핑 패턴(CL)과 상기 일함수 패턴(WF)은 상기 제 2 공간(SP2)을 부분적으로 채울 수 있다. 또한, 상기 캐핑 패턴(CL)과 상기 일함수 패턴(WF)은 상기 제 1 공간들(SP1)을 완전히 채울 수 있다.
상기 제 2 공간(SP2)내의 게이트 유전막(GI)의 상부, 캐핑 패턴(CL)의 상부, 및 일함수 패턴(WF)의 상부를 리세스할 수 있다. 이후, 상기 제 2 공간(SP2)을 채우도록 전극 패턴(EL) 및 게이트 캐핑막(CP)이 차례로 형성될 수 있다.
도 7은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 8은 도 7의 A1-A1'선에 따른 단면도이다. 도 9는 도 7의 A2-A2'선에 따른 단면도이다. 도 10은 도 7의 B-B'선 및 C-C'선에 따른 단면도이다. 도 11은 도 7의 D-D'선 및 E-E'선에 따른 단면도이다. 도 12는 제 1 트랜지스터(TR1)의 제 1 부분(P1)의 확대도이다. 도 13는 제 2 트랜지스터(TR2)의 제 1 부분(P1)의 확대도이다. 도 14은 제 3 트랜지스터(TR3)의 제 1 부분(P1)의 확대도이다. 도 15 및 도 16은 제 4 트랜지스터(TR4)의 제 1 부분(P1)의 확대도들이다. 설명의 간소화를 위하여 중복되는 내용에 대한 설명은 생략된다.
도 7 내지 도 16을 참조하면, 제 1 내지 제 4 영역들(RG1-RG4)을 포함하는 기판(100)이 제공될 수 있다. 상기 제 1 내지 제 4 영역들(RG1-RG4) 상에 제 1 내지 제 4 트랜지스터들(TR1-TR4)이 각각 제공될 수 있다. 상기 제 1 내지 제 4 트랜지스터들(TR1-TR4)은 서로 다른 문턱 전압을 가질 수 있다. 일 예로, 상기 제 4 트랜지스터(TR4)의 문턱 전압은 상기 제 3 트랜지스터(TR3)의 문턱 전압보다 클 수 있다. 상기 제 3 트랜지스터(TR3)의 문턱 전압은 상기 제 2 트랜지스터(TR2)의 문턱 전압보다 클 수 있다. 상기 제 2 트랜지스터(TR2)의 문턱 전압은 상기 제 1 트랜지스터(TR1)의 문턱 전압보다 클 수 있다.
상기 제 1 내지 제 4 트랜지스터들(TR1-TR4)은 서로 다른 문턱 전압은 제 1 내지 제 4 게이트 전극들(GE1-GE4)의 서로 다른 구성에 따른 것일 수 있다. 일 예로, 상기 제 1 내지 제 4 트랜지스터들(TR1-TR4)은 제 1 내지 제 4 게이트 전극들(GE1-GE4) 이외의 구성들, 일 예로, 제 1 내지 제 4 반도체 패턴들(NS1-NS4), 계면막(IL), 및 게이트 유전막(GI)은 서로 동일할 수 있다. 일 예로, 제 1 내지 제 4 반도체 패턴들(NS1-NS4)은 서로 동일한 두께로, 동일한 높이에 형성될 수 있다. 이와는 달리, 상기 제 1 내지 제 4 트랜지스터들(TR1-TR4)은 제 1 내지 제 4 반도체 패턴들(NS1-NS4), 계면막(IL), 및 게이트 유전막(GI)이 서로 다를 수 있다.
상기 제 1 게이트 전극(GE1)은 게이트 유전막(GI) 상에 차례로 형성된 제 1 캐핑 패턴(CL1) 및 제 1 일함수 패턴(WF1)을 포함할 수 있다. 상기 제 2 게이트 전극(GE2)은 게이트 유전막(GI) 상에 차례로 형성된 제 1 일함수 조절 패턴(TL1), 제 2 캐핑 패턴(CL2), 및 제 2 일함수 패턴(WF2)을 포함할 수 있다. 상기 제 3 게이트 전극(GE3)은 게이트 유전막(GI) 상에 차례로 형성된 제 2 일함수 조절 패턴(TL2), 제 3 캐핑 패턴(CL3), 및 제 3 일함수 패턴(WF3)을 포함할 수 있다. 상기 제 4 게이트 전극(GE4)은 게이트 유전막(GI) 상에 차례로 형성된 제 3 일함수 조절 패턴(TL3) 및 제 4 캐핑 패턴(CL4)을 포함할 수 있다. 제 1 내지 제 4 게이트 전극들(GE1-GE4)은 각각 제 2 부분들(P2)에 제 1 내지 제 4 전극 패턴들(EL1-EL4)을 포함할 수 있으나, 이와는 달리 상기 제 1 내지 제 4 게이트 전극들(GE1-GE4) 중 일부는 전극 패턴을 포함하지 않을 수 있다.
상기 제 1 게이트 전극(GE1)은 일함수 조절 패턴을 포함하지 않을 수 있다. 제 1 내지 제 3 일함수 조절 패턴들(TL1-TL3)은 서로 동일 물질로 동시에 형성되나 그 두께가 다른 패턴들일 수 있다. 일 예로, 상기 제 1 내지 제 3 일함수 조절 패턴들(TL1-TL3)은 티타늄, 탄탈륨, 텅스텐 중 적어도 하나의 질화막일 수 있다. 제 1 일함수 조절 패턴(TL1)은 제 1 두께(t1)를 갖고, 제 2 일함수 조절 패턴(TL2)은 제 2 두께(t2)를 갖고, 제 3 일함수 조절 패턴(TL3)은 제 3 두께(t3)를 가질 수 있다. 상기 제 3 두께(t3)는 상기 제 2 두께(t2) 보다 크고, 상기 제 2 두께(t2)는 상기 제 1 두께(t1) 보다 클 수 있다.
상기 제 1 내지 제 4 게이트 전극들(GE1-GE4)은 각각 제 1 내지 제 4 캐핑 패턴들(CL1-CL4)을 포함할 수 있다. 상기 제 1 내지 제 4 캐핑 패턴들(CL1-CL4)은 서로 동일한 물질로 동시에 형성될 수 있다. 일 예로, 상기 제 1 내지 제 4 캐핑 패턴들(CL1-CL4)은 서로 동일한 두께를 가질 수 있다. 상기 제 1 내지 제 4 캐핑 패턴들(CL1-CL4) 각각은 제 1 서브 캐핑 패턴(SCL1) 및 제 2 서브 캐핑 패턴(SCL2)을 포함할 수 있다. 상기 제 1 내지 제 3 일함수 패턴들(WF1-WF3)은 각각 상기 제 1 서브 캐핑 패턴(SCL1)과 상기 제 2 서브 캐핑 패턴(SCL2) 사이로 연장될 수 있다. 이와는 달리, 도 15에 도시된 것과 같이, 제 4 게이트 전극(GE4)은 일함수 패턴을 포함하지 않으며, 제 1 서브 캐핑 패턴(SCL1) 및 제 2 서브 캐핑 패턴(SCL2)이 계면(SL)에서 접할 수 있다. 다른 실시예에서, 도 16에 도시된 것과 같이, 제 4 캐핑 패턴(CL4)은 제 1 서브 캐핑 패턴(SCL1) 및 제 2 서브 캐핑 패턴(SCL2)을 포함하고, 상기 제 1 서브 캐핑 패턴(SCL1) 및 상기 제 2 서브 캐핑 패턴(SCL2)은 각각 제 1 금속 질화물층(ML1)을 포함하고, 제 2 금속 질화물층은 포함하지 않을 수 있다. 즉, 제 1 금속 질화물층들(ML1)이 계면(SL)에서 접할 수 있다. 도 16의 실시예에서, 제 3 일함수 조절 패턴(TL3)은 제 3 두께(t3) 보다 더 두꺼운 제 4 두께(t4)를 가질 수 있다.
본 발명의 실시예들에 따르면, 제 1 내지 제 4 영역들(RG1-RG4) 상에 서로 다른 문턱 전압을 갖는 게이트-올-어라운드형 트랜지스터들을 형성할 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야 한다.

Claims (20)

  1. 기판 상에 차례로 적층되고 서로 이격된 반도체 패턴들; 및
    상기 반도체 패턴들 상의 게이트 전극을 포함하되,
    상기 게이트 전극은 상기 반도체 패턴들 상에 차례로 적층된 캐핑 패턴 및 일함수 패턴을 포함하고,
    상기 캐핑 패턴은:
    제 1 금속 원소를 포함하는 제 1 금속 질화물층; 및
    상기 제 1 금속 원소보다 일함수가 큰 제 2 금속 원소를 포함하는 제 2 금속 질화물층을 포함하고,
    상기 제 1 금속 질화물층은 상기 반도체 패턴들과 상기 제 2 금속 질화물층 사이에 배치되고,
    상기 제 1 금속 질화물층은 상기 제 2 금속 질화물층보다 얇고,
    상기 반도체 패턴들은 제 1 서브 반도체 패턴 및 상기 제 1 서브 반도체 패턴 상의 제 2 서브 반도체 패턴을 포함하고,
    상기 캐핑 패턴은 상기 제 1 서브 반도체 패턴을 감싸는 제 1 서브 캐핑 패턴 및 상기 제 2 서브 반도체 패턴을 감싸는 제 2 서브 캐핑 패턴을 포함하고,
    상기 일함수 패턴은 상기 제 1 서브 캐핑 패턴과 상기 제 2 서브 캐핑 패턴 사이로 연장되는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 제 2 금속 질화물층은 상기 제 1 금속 질화물층보다 비저항이 작은 반도체 소자.
  3. 제 1 항에 있어서,
    상기 제 1 금속 원소는 알루미늄(Al), 니오비움(Nb), 마그네슘(Mg), 란타늄(La) 또는 바나듐(V)인 반도체 소자.
  4. 제 3 항에 있어서,
    상기 제 2 금속 원소는 티타늄(Ti), 탄탈륨(Ta), 몰리브데늄(Mo) 또는 텅스텐(W)인 반도체 소자.
  5. 제 4 항에 있어서,
    상기 제 1 금속 질화물층은 상기 제 2 금속 원소를 더 포함하는 반도체 소자.
  6. 제 1 항에 있어서,
    상기 제 1 금속 질화물층은 AlN층 또는 TiAlN층을 포함하고,
    상기 제 2 금속 질화물층은 TiN층 또는 TiAlN층을 포함하는 반도체 소자.
  7. 제 1 항에 있어서,
    상기 일함수 패턴은 상기 제 1 금속 원소를 포함하는 반도체 소자.
  8. 제 7 항에 있어서,
    상기 일함수 패턴은 상기 2 금속 원소를 더 포함하는 반도체 소자.
  9. 제 1 항에 있어서,
    상기 제 2 금속 질화물층은 상기 제 1 금속 질화물층 보다 2배 내지 5배 두꺼운 반도체 소자.
  10. 삭제
  11. 제 1 항에 있어서,
    상기 일함수 패턴은 상기 제 1 서브 반도체 패턴을 감싸는 제 1 서브 일함수 패턴 및 상기 제 2 서브 반도체 패턴을 감싸는 제 2 서브 일함수 패턴을 포함하고,
    상기 제 1 서브 일함수 패턴과 상기 제 2 서브 일함수 패턴은 서로 접하는 반도체 소자.
  12. 제 1 항에 있어서,
    상기 게이트 전극은 상기 일함수 패턴 상의 전극 패턴을 더 포함하고
    상기 일함수 패턴은 상기 제 1 서브 반도체 패턴을 감싸는 제 1 서브 일함수 패턴 및 상기 제 2 서브 반도체 패턴을 감싸는 제 2 서브 일함수 패턴을 포함하고,
    상기 전극 패턴은 상기 제 1 서브 일함수 패턴과 상기 제 2 서브 일함수 패턴 사이로 연장되는 반도체 소자.
  13. 기판 상의 제 1 트랜지스터 및 제 2 트랜지스터를 포함하되,
    상기 제 1 트랜지스터는 제 1 반도체 패턴들 상에 차례로 적층된 제 1 게이트 유전막 및 제 1 게이트 전극을 포함하고,
    상기 제 2 트랜지스터는 제 2 반도체 패턴들 상에 차례로 적층된 제 2 게이트 유전막 및 제 2 게이트 전극을 포함하고,
    상기 제 1 게이트 전극은, 상기 제 1 반도체 패턴들 상에 차례로 적층된 제 1 캐핑 패턴 및 제 1 일함수 패턴을 포함하고,
    상기 제 2 게이트 전극은, 상기 제 2 반도체 패턴들 상에 차례로 적층된 제 1 일함수 조절 패턴, 제 2 캐핑 패턴 및 제 2 일함수 패턴을 포함하고,
    상기 제 1 및 제 2 캐핑 패턴들은 각각 제 1 금속 원소를 포함하는 제 1 금속 질화물층 및 상기 제 1 금속 원소보다 일함수가 큰 제 2 금속 원소를 포함하는 제 2 금속 질화물층을 포함하고,
    상기 제 1 반도체 패턴들은 제 1 서브 반도체 패턴 및 상기 제 1 서브 반도체 패턴 상의 제 2 서브 반도체 패턴을 포함하고,
    상기 제 1 캐핑 패턴은 상기 제 1 서브 반도체 패턴을 감싸는 제 1 서브 캐핑 패턴 및 상기 제 2 서브 반도체 패턴을 감싸는 제 2 서브 캐핑 패턴을 포함하고,
    상기 제 1 일함수 패턴은 상기 제 1 서브 캐핑 패턴과 상기 제 2 서브 캐핑 패턴 사이로 연장되는 반도체 소자.
  14. 제 13 항에 있어서,
    상기 제 1 캐핑 패턴은 상기 제 1 게이트 유전막과 접하고,
    상기 제 1 트랜지스터의 문턱 전압은 상기 제 2 트랜지스터의 문턱 전압보다 낮은 반도체 소자.
  15. 제 13 항에 있어서,
    상기 제 1 일함수 조절 패턴은 상기 제 2 금속 원소를 포함하는 반도체 소자.
  16. 제 13 항에 있어서,
    상기 기판 상의 제 3 트랜지스터를 더 포함하고,
    상기 제 3 트랜지스터는 제 3 반도체 패턴들 상에 차례로 적층된 제 3 게이트 유전막 및 제 3 게이트 전극을 포함하고,
    상기 제 3 게이트 전극은, 상기 제 3 반도체 패턴들 상에 차례로 적층된 제 2 일함수 조절 패턴 및 제 3 캐핑 패턴을 포함하고,
    상기 제 2 일함수 조절 패턴은 상기 제 1 일함수 조절 패턴보다 두꺼운 반도체 소자.
  17. 기판 상의 제 1 트랜지스터 및 제 4 트랜지스터를 포함하되,
    상기 제 1 트랜지스터는 제 1 반도체 패턴들 상에 차례로 제공되는 제 1 캐핑 패턴 및 제 1 일함수 패턴을 포함하는 제 1 게이트 전극을 포함하고,
    상기 제 4 트랜지스터는 제 4 반도체 패턴들 상에 제공되는 제 4 캐핑 패턴을 포함하는 제 4 게이트 전극을 포함하고,
    상기 제 4 캐핑 패턴은 제 4 반도체 패턴들을 감싸고 서로 연결되는 제 2 서브 캐핑 패턴들을 포함하고,
    상기 제 1 및 제 4 캐핑 패턴들 중 적어도 하나는 서로 다른 복수의 층들을 포함하고,
    상기 제 1 반도체 패턴들은 제 1 서브 반도체 패턴 및 상기 제 1 서브 반도체 패턴 상의 제 2 서브 반도체 패턴을 포함하고,
    상기 제 1 캐핑 패턴은 상기 제 1 서브 반도체 패턴을 감싸는 제 1 서브 캐핑 패턴 및 상기 제 2 서브 반도체 패턴을 감싸는 제 2 서브 캐핑 패턴을 포함하고,
    상기 제 1 일함수 패턴은 상기 제 1 서브 캐핑 패턴과 상기 제 2 서브 캐핑 패턴 사이로 연장되는 반도체 소자.
  18. 제 17 항에 있어서,
    상기 제 1 및 제 4 캐핑 패턴들 중 적어도 하나는:
    제 1 금속 원소를 포함하는 제 1 금속 질화물층; 및
    상기 제 1 금속 원소를 보다 일함수가 큰 제 2 금속 원소를 포함하는 제 2 금속 질화물층을 포함하는 반도체 소자.
  19. 제 18 항에 있어서,
    상기 제 1 금속 질화물층은 상기 제 2 금속 질화물층보다 얇은 반도체 소자.
  20. 제 18 항에 있어서,
    상기 제 1 게이트 전극은 상기 제 1 캐핑 패턴 상의 일함수 패턴을 더 포함하고,
    상기 제 4 게이트 전극은 상기 제 4 캐핑 패턴과 상기 제 4 반도체 패턴들 사이에 일함수 조절 패턴을 더 포함하는 반도체 소자.
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20210126018A1 (en) * 2019-10-24 2021-04-29 International Business Machines Corporation Gate stack quality for gate-all-around field-effect transistors
US11322619B2 (en) * 2019-10-30 2022-05-03 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and method for forming the same
US11495661B2 (en) * 2020-04-07 2022-11-08 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device including gate barrier layer
US20210408235A1 (en) * 2020-06-25 2021-12-30 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with silicide gate fill structure
US11728171B2 (en) * 2020-06-25 2023-08-15 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with metal gate fill structure
US11552177B2 (en) * 2020-09-04 2023-01-10 Applied Materials, Inc. PMOS high-K metal gates
US11411079B1 (en) 2021-01-21 2022-08-09 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
US12021116B2 (en) 2021-06-04 2024-06-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor gates and methods of forming the same
US20230065195A1 (en) * 2021-08-30 2023-03-02 Taiwan Semiconductor Manufacturing Company, Ltd. Metal Gates For Multi-Gate Devices And Fabrication Methods Thereof
US12094937B2 (en) 2021-09-22 2024-09-17 International Business Machines Corporation Stacked field effect transistor devices with replacement gate

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160049400A1 (en) 2014-06-26 2016-02-18 Globalfoundries Inc. Threshold voltage control for mixed-type non-planar semiconductor devices
US20170288018A1 (en) 2016-04-01 2017-10-05 United Microelectronics Corp. Nanowire transistor and method for fabricating the same

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030002256A (ko) 2001-06-30 2003-01-08 주식회사 하이닉스반도체 시모스 (ｃｍｏｓ)의 제조 방법
KR100426441B1 (ko) 2001-11-01 2004-04-14 주식회사 하이닉스반도체 반도체 소자의 시모스(ｃｍｏｓ) 및 그의 제조 방법
KR20030058664A (ko) 2001-12-31 2003-07-07 주식회사 하이닉스반도체 반도체 소자의 시모스(ｃｍｏｓ) 형성 방법
KR100899565B1 (ko) 2002-10-21 2009-05-27 주식회사 하이닉스반도체 반도체 소자의 듀얼 금속 게이트 형성방법
KR20080109218A (ko) 2007-06-12 2008-12-17 주식회사 하이닉스반도체 듀얼 금속 게이트를 갖는 반도체 소자의 제조방법
KR101358854B1 (ko) 2007-09-06 2014-02-06 삼성전자주식회사 반도체 소자 및 상기 반도체 소자의 금속 게이트 형성 방법
US8524588B2 (en) 2008-08-18 2013-09-03 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming a single metal that performs N work function and P work function in a high-k/metal gate process
US8120117B2 (en) 2009-05-01 2012-02-21 Kabushiki Kaisha Toshiba Semiconductor device with metal gate
JP2010278319A (ja) 2009-05-29 2010-12-09 Renesas Electronics Corp 半導体装置およびその製造方法
JP2011054872A (ja) 2009-09-04 2011-03-17 Panasonic Corp 半導体装置及びその製造方法
JP2011243750A (ja) 2010-05-18 2011-12-01 Panasonic Corp 半導体装置およびその製造方法
JP2012124215A (ja) 2010-12-06 2012-06-28 Panasonic Corp 半導体装置及びその製造方法
KR101164973B1 (ko) 2010-12-15 2012-07-12 에스케이하이닉스 주식회사 반도체 장치 및 그의 제조 방법
KR101212567B1 (ko) 2010-12-22 2012-12-13 에스케이하이닉스 주식회사 반도체 장치 및 반도체 장치의 제조방법
US8536038B2 (en) 2011-06-21 2013-09-17 United Microelectronics Corp. Manufacturing method for metal gate using ion implantation
JP2013008787A (ja) 2011-06-23 2013-01-10 Renesas Electronics Corp 半導体装置およびその製造方法
KR101913434B1 (ko) 2012-06-29 2018-10-30 에스케이하이닉스 주식회사 반도체 소자 및 그 제조 방법
KR102056582B1 (ko) * 2013-06-05 2020-01-22 삼성전자 주식회사 반도체 장치 및 그 제조 방법
JP6149634B2 (ja) 2013-09-17 2017-06-21 富士通セミコンダクター株式会社 半導体装置及びその製造方法
KR102201114B1 (ko) 2014-02-05 2021-01-12 에스케이하이닉스 주식회사 트랜지스터의 문턱전압조절을 위한 방법 및 게이트구조물
US9577062B2 (en) 2014-10-27 2017-02-21 International Business Machines Corporation Dual metal gate electrode for reducing threshold voltage
US20160322473A1 (en) 2015-04-30 2016-11-03 Taiwan Semiconductor Manufacturing Company, Ltd. Buffer Layer on Gate and Methods of Forming the Same
KR20160148795A (ko) * 2015-06-16 2016-12-27 삼성전자주식회사 반도체 소자 및 이의 제조 방법
DE112015006966T5 (de) * 2015-09-25 2018-07-12 Intel Corporation Herstellung von multikanal-nanodrahtvorrichtungen mit selbstausrichtenden internen abstandhaltern und soi finfets unter verwendung einer selektiven siliziumnitridkappe
US9899416B2 (en) 2016-01-11 2018-02-20 Samsung Electronics Co., Ltd. Semiconductor device and fabricating method thereof
US10103065B1 (en) * 2017-04-25 2018-10-16 International Business Machines Corporation Gate metal patterning for tight pitch applications
KR102295721B1 (ko) * 2017-09-08 2021-08-30 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10504789B1 (en) * 2018-05-30 2019-12-10 Taiwan Semiconductor Manufacturing Co., Ltd. Pre-deposition treatment for FET technology and devices formed thereby

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160049400A1 (en) 2014-06-26 2016-02-18 Globalfoundries Inc. Threshold voltage control for mixed-type non-planar semiconductor devices
US20170288018A1 (en) 2016-04-01 2017-10-05 United Microelectronics Corp. Nanowire transistor and method for fabricating the same

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