KR101913434B1 - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

TiN 전극 내 질소(N), 알루미늄(Al), 티타늄(Ti)의 조성 제어에 따른 게이트 전극의 일함수 조절을 통해 이중 일함수 게이트를 갖으며, 금속 전극의 식각 불량을 방지할 수 있는 반도체 소자 및 그 제조 방법을 개시한다.
본 발명에 따른 반도체 소자는 NMOS 영역 및 PMOS 영역이 정의된 기판; 상기 NMOS 영역 및 PMOS 영역의 기판 상의 일부 또는 전부에 형성된 게이트 절연막; 상기 NMOS 영역의 게이트 절연막 상에 형성된 제1 금속 게이트 전극; 및 상기 PMOS 영역의 게이트 절연막 상에 형성된 제2 금속 게이트 전극;을 포함하며, 상기 제1 및 제2 금속 게이트 전극은 서로 다른 조성비를 갖는 TiN 물질로 형성되고, 상기 제1 금속 게이트 전극은 상기 제2 금속 게이트 전극보다 티타늄(Ti)의 조성비가 높고, 상기 제2 금속 게이트 전극은 상기 제1 금속 게이트 전극보다 질소(N)의 조성비가 높은 것을 특징으로 한다.

Description

반도체 소자 및 그 제조 방법{A SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING OF THE SAME}
본 발명은 반도체 소자에 관한 것으로, 보다 자세하게는 TiN 전극 내 질소(N), 알루미늄(Al), 티타늄(Ti) 등의 조성 제어를 통해 게이트 전극의 일함수가 조절되는 이중 일함수 금속 게이트를 갖는 CMOS 구조의 반도체 소자 및 그 제조 방법에 관한 것이다.
반도체장치에서 메모리 및 로직의 게이트 유전막으로는 주로 실리콘 산화막(SiO2)이 사용되고 있다. 반도체 소자의 디자인룰(design rule)이 스케일다운(scale-down)됨에 따라 실리콘 산화막은 한계를 나타내고 있으며, 이는 게이트 누설 전류 증가에 기인한다.
터널링(tunneling) 전류 감소를 위해 게이트 유전막의 물리적 두께를 증가시켜야 하며 이를 위해 고유전율(high-k) 유전체가 해결책으로 대두되었다. 이와 더불어, 폴리실리콘(poly-silicon) 게이트 전극 대신에 금속 게이트 전극을 적용하여 폴리실리콘의 공핍(depletion)현상을 최소화하는 연구가 진행 중에 있다.
기존의 CMOS 형성 시 대칭적(symmetric)이며 낮은 문턱 전압(low threshold voltage)을 얻기 위해서, 각각 NMOS와 PMOS의 이상적인 일함수(work function)를 갖는 두 개의 다른 금속을 사용하는 공정기술이 제안되었으나, 이는 공정상 금속 전극의 식각(etching) 불량을 유발할 수 있다.
특히, PMOS용 전극에 사용되는 Ru, Mo, Pt 등의 높은 일함수를 갖는 금속은 식각의 어려움이 있고, 열적 안정성이 좋지 않아서 게이트 퍼스트(gate first) 공정에 사용되기 어려운 점이 있다. 따라서, 금속 식각이 유리한 TiN을 사용하는 것이 CMOS를 구현하는데 훨씬 유리하다. 그러나, TiN은 nMOSFET 및 pMOSFET 용으로 사용되기에는 충분치 못한 일함수를 갖고 있다고 보고 되어지고 있다.
대한민국 등록특허공보 제10-0463239호(2004.11.30. 등록)에는 nMOS 영역에 Ru1-xTaxNy, WAx(A=Ti, Ta, Nb) 및 Ru1 - xCxOy(C=Ti, Ta) 중에서 선택된 제1 금속 게이트 전극을 구비하고, pMOS 영역에 Ru1 - xTixNy, WBx(Ni, Mo, Pt), Ru1 - xD xOy(D=Ni, Mo) 중에서 선택된 제2 금속 게이트 전극을 구비하는 이중금속게이트 전극을 갖는 CMOS 반도체 장치의 제조 방법이 개시되어 있다.
본 발명의 목적은 질소(N), 알루미늄(Al), 티타늄(Ti)의 조성 제어에 따른 TiN 전극 또는 TiAlN 전극의 일함수 조절을 통해 nMOSFET 및 pMOSFET 모두에서 낮은 문턱전압을 구현할 수 있는 이중 일함수 게이트를 갖는 CMOS 구조의 반도체 소자를 제공하는 데 있다.
또한, 본 발명의 다른 목적은 CMOS 형성에 필요한 두 개의 다른 게이트 금속을 사용함으로써 발생되는 금속 식각의 불량 문제를 해소할 수 있는 반도체 소자의 제조 방법을 제공하는 데 있다.
상기 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자는, NMOS 영역 및 PMOS 영역이 정의된 기판; 상기 NMOS 영역 및 PMOS 영역의 기판 상의 일부 또는 전부에 형성된 게이트 절연막; 상기 NMOS 영역의 게이트 절연막 상에 형성된 제1 금속 게이트 전극; 및 상기 PMOS 영역의 게이트 절연막 상에 형성된 제2 금속 게이트 전극;을 포함하며, 상기 제1 및 제2 금속 게이트 전극은 서로 다른 조성비를 갖는 TiN 물질로 형성되고, 상기 제1 금속 게이트 전극은 상기 제2 금속 게이트 전극보다 티타늄(Ti)의 조성비가 높고, 상기 제2 금속 게이트 전극은 상기 제1 금속 게이트 전극보다 질소(N)의 조성비가 높은 것을 특징으로 한다.
또한, 상기 목적을 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 소자는 NMOS 영역 및 PMOS 영역이 정의된 기판; 상기 NMOS 영역 및 PMOS 영역의 기판 상의 일부 또는 전부에 형성된 게이트 절연막; 상기 NMOS 영역의 게이트 절연막 상에 형성된 제1 금속 게이트 전극; 및 상기 PMOS 영역의 게이트 절연막 상에 형성된 제2 금속 게이트 전극;을 포함하며, 상기 제1 및 제2 금속 게이트 전극은 서로 다른 조성비를 갖는 TiAlN 물질로 형성되고, 상기 제1 금속 게이트 전극은 상기 제2 금속 게이트 전극보다 티타늄(Ti)의 조성비가 높고, 상기 제2 금속 게이트 전극은 상기 제1 금속 게이트 전극보다 질소(N)의 조성비가 높은 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 제1 실시예에 따른 반도체 소자의 제조 방법은, NMOS 영역 및 PMOS 영역 기판 상의 일부 또는 전부에 게이트 절연막을 형성하는 단계; 상기 PMOS 영역의 게이트 절연막 상에 N-rich TiN막을 형성하는 단계; 상기 N-rich TiN막 및 상기 NMOS 영역의 게이트 절연막 상에 Ti-rich TiN막을 형성하는 단계; 및 상기 NMOS 영역의 Ti-rich TiN막 및 상기 PMOS 영역의 상기 N-rich TiN막과 Ti-rich TiN막의 적층막을 패터닝하여, 상기 NMOS 영역에 제1 금속 게이트 전극을 형성하고, 상기 PMOS 영역에 제2 금속 게이트 전극을 형성하는 단계;를 포함하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 제2 실시예에 따른 반도체 소자의 제조 방법은, NMOS 영역 및 PMOS 영역 기판 상의 일부 또는 전부에 게이트 절연막을 형성하는 단계; 상기 NMOS 영역의 게이트 절연막 상에 Ti-rich TiN막을 형성하는 단계; 상기 Ti-rich TiN막 및 상기 PMOS 영역의 게이트 절연막 상에 N-rich TiN막을 형성하는 단계; 및 상기 NMOS 영역의 상기 Ti-rich TiN막과 N-rich TiN막의 적층막 및 상기 PMOS 영역의 상기 N-rich TiN막을 패터닝하여, 상기 NMOS 영역에 제1 금속 게이트 전극을 형성하고, 상기 PMOS 영역에 제2 금속 게이트 전극을 형성하는 단계;를 포함하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 제3 실시예에 따른 반도체 소자의 제조 방법은, NMOS 영역 및 PMOS 영역 기판 상의 일부 또는 전부에 게이트 절연막을 형성하는 단계; 상기 PMOS 영역의 게이트 절연막 상에 제1 TiN막을 형성하는 단계; 인-시츄(in-situ)로 상기 제1 TiN막 및 상기 NMOS 영역의 게이트 절연막 상에 Al 박막을 형성하는 단계; 인-시츄(in-situ)로 상기 Al 박막 상에 제2 TiN막을 형성하는 단계; 상기 제2 TiN막이 형성된 기판을 열처리하여 상기 NMOS 영역 및 상기 PMOS 영역에 서로 다른 조성을 갖는 TiAlN막을 형성하는 단계; 및 상기 TiAlN막을 패터닝하여 상기 NMOS 영역에 제1 금속 게이트 전극을 형성하고, 상기 PMOS 영역에 제2 금속 게이트 전극을 형성하는 단계;를 포함하는 것을 특징으로 한다.
본 발명에 따른 반도체 소자는 TiN 전극 내 N, Al, Ti의 조성 제어를 통해 NMOS 영역 및 PMOS 영역의 게이트 전극에 요구되는 일함수를 갖는 이중 일함수 게이트로 형성됨으로써, nMOSPET 및 pMOSFET 모두에서 낮은 문턱전압을 얻을 수 있어 고성능의 CMOS 소자를 구현할 수 있다.
본 발명에 따른 반도체 소자의 제조 방법에 따르면, TiN 전극 내 N과 Ti의 조성 제어를 통해 nMOSFET용 Ti-rich TiN막 및 pMOSFET용 N-rich TiN막을 형성하여 CMOSFET에 필요한 두 개의 금속 일함수를 갖는 전극을 금속 식각에 유리한 단일 물질인 TiN으로 확보함으로써, CMOS 형성시 금속 전극의 식각 불량을 방지할 수 있다.
또한, PMOS 영역보다 NMOS 영역에서 두께가 두꺼운 인-시츄(in-situ) Al 박막 상에, 인-시츄(in-situ) TiN막 형성을 통한 Al 박막의 산화 방지 후 후속 열처리 공정을 통해 nMOSFET용 Ti-rich TiAlN막 및 pMOSFET용 N-rich TiAlN막을 형성하여 CMOSFET에 필요한 두 개의 금속 일함수를 갖는 전극을 금속 식각에 유리한 단일 물질인 TiAlN으로 확보함으로써, CMOS 형성시 금속 전극의 식각 불량을 방지할 수 있고, Al2O3 캡핑을 통한 기존 CMOS 공정 대비 더 많은 평탄대역전압(VFB) 쉬프트(shift)와 등가산화막두께(equivalent oxide thickness; EOT) 스케일링(scaling)을 달성할 수 있다.
아울러, N, Al, Ti의 조성 제어에 따른 TiN 전극 또는 TiAlN 전극을 이용하므로, 게이트 라스트(gate last) 공정보다 현재 일반적으로 사용되고 있는 게이트 퍼스트(gate first) 공정을 통한 CMOS 공정이 가능하다.
도 1은 본 발명의 제1 실시예에 따른 반도체 소자를 도시한 단면도이다.
도 2는 본 발명의 제2 실시예에 따른 반도체 소자를 도시한 단면도이다.
도 3은 TiN 전극 내 N 조성별 게이트 전압에 따른 커패시턴스 특성을 나타낸 그래프이다.
도 4는 TiN 전극 내 N의 조성에 따른 등가산화막두께(EOT) 특성을 나타낸 그래프이다.
도 5는 TiN 전극 내 N의 조성에 따른 평탄대역전압(VFB) 특성을 나타낸 그래프이다.
도 6은 본 발명의 제3 실시예에 따른 반도체 소자를 도시한 단면도이다.
도 7은 고유전율 게이트 절연막 상에 형성된 Al 박막의 두께별 게이트 전압 대 커패시턴스 간 특성을 나타낸 그래프이다.
도 8 내지 도 11은 본 발명의 제1 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정단면도들이다.
도 12 내지 도 15는 본 발명의 제2 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정단면도들이다.
도 16 내지 도 22는 본 발명의 제3 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정단면도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성요소를 지칭한다.
이하 첨부된 도면을 참조하여 본 발명의 실시예들에 따른 반도체 소자 및 그 제조 방법에 관하여 상세히 설명하면 다음과 같다.
도 1은 본 발명의 제1 실시예에 따른 반도체 소자를 도시한 단면도이다.
도 1을 참조하면, 도시된 반도체 소자(100)는 기판(110), 게이트 절연막(120), 제1 금속 게이트 전극(130) 및 제2 금속 게이트 전극(140)을 포함한다.
기판(110)은 제1 영역(a) 및 제2 영역(b)으로 정의된다. 이때, 제1 영역(a)은 NMOS(n-channel metal oxide semiconductor) 영역이고, 제2 영역(b)은 PMOS(p-channel metal oxide semiconductor) 영역이다. 제1 영역(a)과 제2 영역(b)은 필드 산화막(field oxide layer, 미도시) 또는 쉘로우 트렌치 산화막 (shallow trench oxide; STI, 미도시)에 의해 격리된다.
기판(110)은 통상의 반도체 기판일 수 있다. 일례로, 기판(110)은 p형 불순물이 저농도로 도핑된 p- 기판이거나, n형 불순물이 저농도로 도핑된 n- 기판일 수 있다. 이와 다르게, 기판(110)은 벌크 실리콘(bulk Si) 기판, SOI(silicon-on-insulator) 기판 및 그 밖의 다른 기판일 수 있다.
도면으로 도시하지는 않았으나, 기판(110)의 제1 영역(a)에는 P-웰(well)이 형성되어 있고, 기판(110)의 제2 영역(b)에는 N-웰(well)이 형성되어 있다.
게이트 절연막(120)은 기판(110)의 제1 영역(a) 및 제2 영역(b) 상에 형성된다. 게이트 절연막(120)은 도시된 바와 같이 제1 영역(a) 및 제2 영역(b)을 포함하는 기판(110) 상의 전면에 걸쳐 형성될 수 있다. 한편, 도면으로 도시하지는 않았으나, 게이트 절연막(120)은 기판(110)의 제1 영역(a) 및 제2 영역(b) 상의 일 영역에 각각 형성될 수도 있다.
이러한 게이트 절연막(120)은 3.0 이상으로 정의되는 유전 상수를 갖는 고유전율 유전물질(high-k dielectric material)로 형성될 수 있다. 일례로, 고유전율(high-k) 유전물질로는 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 하프늄 실리콘 옥시나이트라이드 산화물(hafnium silicon oxynitride), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 티타늄 산화물(titanium oxide), 탄탈륨 산화물(tantalum oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 및 납 아연 니오베이트(lead zinc niobate) 중 적어도 하나가 이용될 수 있다.
게이트 절연막(120)이 고유전율(high-k) 유전물질로 형성될 경우, 실리콘 산화막(SiO2)과 비교하여, 전기적으로는 같은 등가산화막두께(equivalent oxide thickness; EOT)를 가지면서 물리적으로는 터널링(tunneling)이 일어나지 않는 보다 두꺼운 박막의 구현이 가능하여 누설 전류가 감소될 수 있다.
제1 금속 게이트 전극(130)은 NMOS 영역인 제1 영역(a)의 게이트 절연막(120) 상에 형성되고, 제2 금속 게이트 전극(140)은 제1 금속 게이트 전극(130)의 두께보다 두껍게 PMOS 영역인 제2 영역(b)의 게이트 절연막(120) 상에 형성된다.
여기서, 제1 및 제2 금속 게이트 전극(130, 140)은 서로 다른 조성비를 갖는 알루미늄 질화물(Aluminum Nitride; TiN)의 단일 물질로 형성된다. 이때, 제1 금속 게이트 전극(130)은 Ti의 함량이 N의 함량보다 많은 TiN막, 즉 Ti-rich TiN막으로 형성된다.
반면, 제2 금속 게이트 전극(140)은 N의 함량이 Ti의 함량보다 많은 TiN막, 즉 N-rich TiN막(141)과 Ti-rich TiN막(143)의 적층 구조를 가지며, 실질적으로 제1 금속 게이트 전극(130)보다 상대적으로 N의 함량이 많은 N-rich TiN막으로 형성된다.
제1 및 제2 금속 게이트 전극(130, 140)은 N와 Ti의 조성에 의해 TiN 전극의 일함수(work function)를 조절하는데, 제1 금속 게이트 전극(130)보다 상대적으로 N의 조성비가 높은 제2 금속 게이트 전극(140)이 보다 큰 일함수값을 가진다.
이때, 제1 금속 게이트 전극(130)은 4.0eV 내지 4.3eV의 일함수를 갖고, 제2 금속 게이트 전극(140)은 4.8eV 내지 5.2eV의 일함수를 가질 수 있다. 따라서, 반도체 소자(100)는 제1 금속 게이트 전극(130)과 제2 금속 게이트 전극(140)의 일함수값이 서로 상이하고, nMOSFET 및 pMOSFET에서 동시에 0.3V∼0.6V정도의 낮은 문턱전압값을 얻을 수 있는 이중 일함수 금속 게이트로 형성된다.
한편, 제1 금속 게이트 전극(130)과 제2 금속 게이트 전극(140)의 N-rich TiN막(141) 및 Ti-rich TiN막(143) 각각은 거의 동일한 두께로 형성되는 것이 바람직하며, 대략 수십nm, 바람직하게 10nm 정도의 두께로 형성될 수 있다. 상기에서, 제1 금속 게이트 전극(130), 제2 금속 게이트 전극(140)의 N-rich TiN막(141) 및 Ti-rich TiN막(143)의 두께가 너무 얇으면 게이트 특성이 저하될 수 있다.
한편, 도면으로 도시하지는 않았으나, 제1 금속 게이트 전극(130)의 일측 및 타측 기판(110)의 제1 영역(a)에는 고농도의 n형 불순물이 주입된 제1 소오스/제1 드레인이 형성되고, 이들 사이의 기판(110)은 n채널이다. 또한, 제2 금속 게이트 전극(140)의 일측 및 타측 기판(110)의 제2 영역(b)에는 고농도의 p형 불순물이 주입된 제2 소오스/제2 드레인이 형성되고, 이들 사이의 기판(110)은 p채널이다.
이로써, 제1 영역(a)에는 고농도의 n형 불순물이 주입된 제1 소오스/제1 드레인, 게이트 절연막(120) 및 Ti-rich TiN막인 제1 금속 게이트 전극(130)을 포함하는 nMOSFET이 형성된다. 또한, 제2 영역(b)에는 고농도의 p형 불순물이 주입된 제2 소오스/제2 드레인, 게이트 절연막(120) 및 N-rich TiN막인 제2 금속 게이트 전극(140)을 포함하는 pMOSFET이 형성된다. 이들 nMOSFET과 pMOSFET에 의해 반도체 소자(100)는 CMOS 소자로 형성된다.
도 2는 본 발명의 제2 실시예에 따른 반도체 소자를 도시한 단면도이다.
도 2를 참조하면, 도시된 반도체 소자(200)는 기판(210), 게이트 절연막(220), 제1 금속 게이트 전극(230) 및 제2 금속 게이트 전극(240)을 포함한다.
여기서, 제1 및 제2 금속 게이트 전극(230, 240)은 서로 다른 조성비를 갖는 TiN의 단일 물질로 형성된다. 이때, 제1 금속 게이트 전극(230)은 Ti-rich TiN막(231)과 N-rich TiN막(233)의 적층 구조를 가지며, 실질적으로 제2 금속 게이트 전극(240)보다 상대적으로 Ti의 함량이 많은 Ti-rich TiN막으로 형성된다. 반면, 제2 금속 게이트 전극(240)은 제1 금속 게이트 전극(230)에 비해 두께가 얇고, N-rich TiN막의 단일막으로 형성된다.
이때에도, 제1 및 제2 금속 게이트 전극(230, 240)은 N와 Ti의 조성에 의해 TiN 전극의 일함수를 조절하며, 제1 금속 게이트 전극(230)보다 상대적으로 N의 조성비가 높은 제2 금속 게이트 전극(240)이 보다 큰 일함수값을 가진다. 즉, 제1 금속 게이트 전극(230)은 4.0eV 내지 4.3eV의 일함수를 갖고, 제2 금속 게이트 전극(240)은 4.8eV 내지 5.2eV의 일함수를 가질 수 있다.
이에 따라, 반도체 소자(200)는 제1 금속 게이트 전극(230)과 제2 금속 게이트 전극(240)의 일함수값이 서로 상이하고, nMOSFET 및 pMOSFET에서 동시에 0.3V∼0.6V정도의 낮은 문턱전압값을 얻을 수 있는 이중 일함수 금속 게이트로 형성된다.
또한, 제1 금속 게이트 전극(230)의 Ti-rich TiN막(231) 및 N-rich TiN막(233)과 제2 금속 게이트 전극(240) 각각은 거의 동일한 두께로 형성되는 것이 바람직하며, 대략 수십nm, 바람직하게 10nm 정도의 두께로 형성될 수 있다.
이로써, 제1 영역(a)에는 고농도의 n형 불순물이 주입된 제1 소오스/제1 드레인(미도시), 게이트 절연막(220) 및 Ti-rich TiN막인 제1 금속 게이트 전극(230)을 포함하는 nMOSFET이 형성된다. 또한, 제2 영역(b)에는 고농도의 p형 불순물이 주입된 제2 소오스/제2 드레인(미도시), 게이트 절연막(220) 및 N-rich TiN막인 제2 금속 게이트 전극(240)을 포함하는 pMOSFET이 형성된다. 이들 nMOSFET과 pMOSFET에 의해 반도체 소자(200)는 CMOS 소자로 형성된다.
이를 제외하고, 기판(210) 및 게이트 절연막(220)의 형성 물질과 나머지 구성들은 전술한 본 발명의 제1 실시예의 기판(110), 게이트 절연막(120), 소오스/드레인 등과 동일할 수 있으므로, 이에 대한 중복 설명은 생략한다.
일반적으로, CMOS 공정시 nMOSFET은 음(negative)의 평탄대역전압 쉬프트(VFB shift)가 요구되어지고, pMOSFET은 양(positive)의 평탄대역전압 쉬프트(VFB shift)가 요구되어진다.
본 발명의 제1 및 제2 실시예에 따르면, nMOSFET용 제1 금속 게이트 전극(130, 230)은 상대적으로 Ti의 함량을 증가시킴으로써(또는 상대적으로 N의 함량을 감소시킴으로써) 음의 평탄대역전압(VFB) 쉬프트를 보이는 Ti-rich TiN막으로 형성되고, pMOSFET용 제2 금속 게이트 전극(140, 240)은 상대적으로 N의 함량을 증가시킴으로써 양의 평탄대역전압(VFB) 쉬프트를 보이는 N-rich TiN막으로 형성됨에 따라 단일 물질의 TiN으로 각각 NMOS와 PMOS의 이상적인 일함수를 갖는 이중 일함수 게이트를 완성하였으며, 이는 후술할 도 3 내지 도 5를 통해 확인되었다.
상술한 바와 같이, 본 발명의 제1 및 제2 실시예에 따른 반도체 소자(100, 200)들은 TiN 전극 내 N과 Ti의 조성 제어를 통해 NMOS 영역 및 PMOS 영역 각각에서 게이트용 TiN 전극의 일함수를 조절하여 nMOSFET 및 pMOSFET 모두에서 낮은 문턱전압(low threshold voltage)을 얻을 수 있어 저전압 또는 저전력에 적합한 고성능의 CMOS 소자를 구현할 수 있다.
도 3은 TiN 전극 내 N 조성별 게이트 전압에 따른 커패시턴스(capacitance) 특성을 나타낸 그래프이고, 도 4는 TiN 전극 내 N의 조성에 따른 등가산화막두께(EOT) 특성을 나타낸 그래프이며, 도 5는 TiN 전극 내 N의 조성에 따른 평탄대역전압((VFB) 특성을 나타낸 그래프이다.
실리콘(Si) 기판 상에, 원자층 증착(atomic layer deposition; ALD) 방법으로 적층된 HfO2막과 아르곤(Ar) 및 질소(N2) 가스 분위기 하에서 물리기상증착(physical vapor deposition; PVD) 방법으로 적층된 TiN막의 적층막을 질소(N2) 가스 분위기 하에서 온도를 1000℃로 하여 5초 동안 어닐링(annealing)을 실시하여 제조된 MOS 소자를 이용하였으며, [N2]/[Ar]+[N2]로 정의되는 N2 가스분율이 각각 0.3, 0.4, 0.5, 0.6, 0.7, 0.8일 때의 게이트 전압에 따른 커패시턴스, EOT 및 평탄대역전압(VFB)을 측정하고, 그 결과를 각각 도 3 내지 도 5에 나타냈다.
도 3 내지 도 5를 참조하면, N2 가스분율이 낮을수록, 즉 TiN 전극 내에서 Ti의 조성이 증가하는 Ti-rich TiN막일수록 음(negative)의 평탄대역전압(VFB) 쉬프트(shift)가 발생하고, 등가산화막두께(EOT)가 스케일링됨을 확인할 수 있다.
상기에서, TiN 전극 내 N의 조성을 조절하여 등가산화막두께(EOT)의 스케일링 범위(scaling range)를 0.4~0.5nm 정도 확보할 수 있었다.
특히, TiN 전극 내 N의 조성이 낮을 경우 nMOSFET의 금속 게이트에 적용할 수 있을 정도로 더 많은 음의 평탄대역전압(VFB) 쉬프트를 보였다. 반면에, TiN 전극 내 Ti의 조성이 클 경우 pMOSFET에 적합한, 상대적으로 양(positive)의 평탄대역전압(VFB) 쉬프트를 보였다.
이렇듯, TiN 전극 내 N의 조성을 조절하는 것만으로 120mV 정도의 평탄대역전압(VFB) 쉬프트를 조절할 수 있음이 증명되었다.
도 6은 본 발명의 제3 실시예에 따른 반도체 소자를 도시한 단면도이다.
도 6을 참조하면, 도시된 반도체 소자(600)는 기판(610), 게이트 절연막(620), 제1 금속 게이트 전극(630) 및 제2 금속 게이트 전극(640)을 포함한다.
여기서, 제1 금속 게이트 전극(630)은 NMOS 영역인 제1 영역(a)의 게이트 절연막(620) 상에 형성되고, 제2 금속 게이트 전극(640)은 제1 금속 게이트 전극(630)보다 두껍게 PMOS 영역인 제2 영역(b)의 게이트 절연막(620) 상에 형성된다.
본 발명의 제3 실시예에 따른 제1 및 제2 금속 게이트 전극(630, 640)은 티타늄 알루미늄 질화물(Titanium Aluminum Nitride; TiAlN)계의 단일 물질로 형성되나 서로 다른 조성비를 갖는다.
이때, 제1 금속 게이트 전극(630)은 제2 금속 게이트 전극(640)보다 상대적으로 Al 및 Ti의 조성비가 높은 Al, Ti-rich TiAlN막으로 형성된다. 반면에, 제2 금속 게이트 전극(640)은 제1 금속 게이트 전극(630)보다 상대적으로 N의 조성비가 높은 N-rich TiAlN막으로 형성된다.
제1 및 제2 금속 게이트 전극(630, 640)은 N, Al 및 Ti의 조성에 따라 TiAlN 금속전극의 일함수를 조절하는데, 특히 후술할 도 7에서와 같이 Al의 조성에 따라 쌍극자(dipole) 형성과 산소 포집(oxygen scavenging)의 메커니즘(mechanism)에 의해 EOT 스케일링(scaing)과 평탄대역전압(VFB) 쉬프트의 경향의 다름을 보이므로, TiAlN 기반 두 개의 일함수를 갖는 이중 일함수 게이트로 형성될 수 있다. 즉, Al, Ti-rich TiAlN막은 nMOSFET용으로, N-rich TiAlN막은 pMOSFET용 금속 전극으로 사용될 수 있음을 의미한다.
이 경우, 제1 금속 게이트 전극(630)보다 상대적으로 N의 조성비가 높은 제2 금속 게이트 전극(640)이 보다 큰 일함수값을 가진다. 이때, 제1 금속 게이트 전극(630)은 4.0eV 내지 4.3eV의 일함수를 갖고, 제2 금속 게이트 전극(640)은 4.8eV 내지 5.2eV의 일함수를 가질 수 있다.
이에 따라, 반도체 소자(600)는 제1 금속 게이트 전극(630)과 제2 금속 게이트 전극(640)의 일함수값이 서로 상이하고, nMOSFET 및 pMOSFET에서 동시에 0.3V∼0.6V정도의 낮은 문턱전압값을 얻을 수 있는 이중 일함수 금속 게이트로 형성된다.
이로써, 제1 영역(a)에는 고농도의 n형 불순물이 주입된 제1 소오스/제1 드레인(미도시), 게이트 절연막(620) 및 Al, Ti-rich TiAlN막인 제1 금속 게이트 전극(630)을 포함하는 nMOSFET이 형성된다. 또한, 제2 영역(b)에는 고농도의 p형 불순물이 주입된 제2 소오스/제2 드레인(미도시), 게이트 절연막(620) 및 N-rich TiN막인 제2 금속 게이트 전극(640)을 포함하는 pMOSFET이 형성된다. 이들 nMOSFET과 pMOSFET에 의해 반도체 소자(600)는 CMOS 소자로 형성된다.
이를 제외하고, 기판(610) 및 게이트 절연막(620)의 형성 물질과 나머지 구성들은 전술한 본 발명의 제1 실시예의 기판(110), 게이트 절연막(120), 소오스/드레인 등과 동일할 수 있으므로, 이에 대한 중복 설명은 생략한다.
도 7은 고유전율 게이트 절연막 상에 형성된 Al 박막의 두께별 게이트 전압 대 커패시턴스 간 특성을 나타낸 그래프이다.
도 7에서는 HfO2 재질의 고유전율 게이트 절연막 상에 인-시츄(in-situ)로 각각 0nm, 0.3nm, 0.7nm 두께의 Al 박막을 형성한 CMOS 소자를 이용하여 Al 박막 두께별 게이트 전압에 따른 커패시턴스를 측정하였다.
도 7에 도시된 바와 같이, Al 박막의 두께가 0.3nm일 때에는 쌍극자(dipole) 형성이 우세하여 Al 박막의 두께가 0nm일 때와 비교하여 pMOSFET에 유리한 175mV 정도의 양의 평탄대역전압(VFB) 쉬프트가 발생하였다.
Al 박막의 두께가 0.7nm일 때에는 계면층 포집(interfacial layer scavenging) 이 우세하여 Al 박막의 두께가 0.3nm일 때와 비교하여 70mV 정도 음의 평탄대역전압(VFB) 쉬프트가 발생하였다. 또한, 인-시츄로 Al 박막을 형성하여 EOT 스케일링이 가능함이 보여지고 있다.
이를 통해, Al 박막의 두께 조절에 따른 조성 변화가 CMOS 소자의 금속 게이트를 위해 이용될 수 있음을 확인할 수 있었다.
기존의 pMOSFET의 문턱전압을 변화시키기 위하여 알루미늄 산화물 박막층(Al2O3)을 고유전율(high-k) 물질막 상에 사용하는 공정기술은 평탄대역전압(VFB) 쉬프트의 양이 적고, EOT 스케일링의 어려움이 있었다.
그러나, 본 발명의 제3 실시예에 따르면, TiN 전극 내 N 및 Ti의 조성과 더불어 Al의 조성 제어에 의해 EOT 스케일링과 평탄대역전압(VFB) 쉬프트 조절을 통해 게이트용 TiAlN 전극의 일함수를 조절한다. 이에 따라, nMOSFET 및 pMOSFET 모두에서 낮은 문턱전압을 얻을 수 있어 저전압 또는 저전력에 적합한 고성능의 CMOS 소자를 구현할 수 있다.
도 8 내지 도 11은 본 발명의 제1 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정단면도들로서, 일례로, 도 1을 제조하기 위한 방법이다.
도 8을 참조하면, 게이트 절연막(120)이 형성된 기판(110)을 마련한 후, 게이트 절연막(120) 상에, 전면에 걸쳐 N의 함량이 Ti의 함량보다 많은 TiN막, 즉 N-rich TiN막(141)을 형성한다.
N-rich TiN막(141)은 통상의 물리기상증착(physiclal vapor deposition; PVD) 방법 등을 이용하여 Ti보다 N의 조성비가 높도록 수십 nm, 바람직하게 10nm 정도의 두께로 형성할 수 있고, 이 경우 반응가스로 질소(N2) 가스를 이용하고, 방전가스로 아르곤(Ar) 가스를 이용할 수 있다.
기판(110)은 제1 영역(a) 및 제2 영역(b)으로 정의되며, 제1 영역(a)은 NMOS 영역이고, 제2 영역(b)은 PMOS 영역이다.
게이트 절연막(120)은 기판(110)의 제1 영역(a) 및 제2 영역(b) 상에 전술한 3.0 이상으로 정의되는 유전 상수를 갖는 고유전율(high-k) 유전물질이 화학기상증착(chemical vapor deposition; CVD) 또는 원자층증착(atomic layer deposition; ALD) 방법 등으로 증착되어 형성될 수 있다. 도시하지는 않았으나, 게이트 절연막(120)은 후속한 통상의 포토리소그래피(photolithography) 공정을 이용하여 패터닝되어 제1 영역(a)의 일 영역과 제2 영역(b)의 일 영역 각각에 라인 타입(line type)으로 형성될 수도 있다.
한편, 기판(110)은 p형 불순물이 저농도로 도핑된 p- 기판, n형 불순물이 저농도로 도핑된 n- 기판, 벌크 실리콘(bulk Si) 기판, SOI 기판 및 그 밖의 다른 기판일 수 있고, 제1 영역(a)에 P-웰이 형성되어 있고, 제2 영역(b)에 N-웰이 형성되어 있는 것을 마련하거나 직접 제1 영역(a) 및 제2 영역(b) 각각에 P-웰 및 N-웰을 형성할 수 있다.
도 9를 참조하면, 제1 영역(a)의 게이트 절연막(120) 상에 형성된 N-rich TiN막(도 8의 141)을 선택적으로 식각한다.
식각 공정은 통상의 건식 식각(dry etch) 또는 습식 식각(wet etch) 공정 모두 적용 가능하다. 일례로, 식각 공정은 제1 영역(a)의 N-rich TiN막(도 8의 141)을 노출시키도록 제2 영역(b)의 N-rich TiN막(141) 상에 감광막 패턴(미도시)을 형성한 후, 이 감광막 패턴을 마스크로 하여 노출된 제1 영역(a)의 N-rich TiN막(도 8의 141)을 선택적으로 식각할 수 있다. 이로써, 제2 영역(b)의 게이트 절연막(120) 상에만 N-rich TiN막(141)이 잔류된다.
도 10을 참조하면, 잔류된 N-rich TiN막(141) 및 게이트 절연막(120) 노출부 상에 Ti의 함량이 N의 함량보다 많은 TiN막, 즉 Ti-rich TiN막(143)을 형성한다. Ti-rich TiN막(143)은 통상의 PVD 방법 등을 이용하여 N보다 Ti의 조성비가 높도록 수십 nm, 바람직하게 10nm 정도의 두께로 형성할 수 있고, 이 경우 반응가스로 질소(N2) 가스를 이용하고, 방전가스로 아르곤(Ar) 가스를 이용할 수 있다.
도 11을 참조하면, 제1 영역(a)의 Ti-rich TiN막(도 10의 143)과 제2 영역(b)의 N-rich TiN막(도 10의 141) 및 Ti-rich TiN막(도 10의 143)의 적층막을 각각 패터닝하여, 제1 영역(a)의 게이트 절연막(120) 상에 제1 금속 게이트 전극(130)을 형성하고, 제2 영역(b)의 게이트 절연막(120) 상에 N-rich TiN막(141) 및 Ti-rich TiN막(143) 적층 구조의 제2 금속 게이트 전극(140)을 형성한다.
이때, 제1 금속 게이트 전극(130)은 Ti-rich TiN막으로 형성되고, 제2 금속 게이트 전극(140)은 실질적으로 제1 금속 게이트 전극(130)에 비해 상대적으로 질소(N)의 조성이 높은 N-rich TiN막으로 형성된다.
TiN 전극은 N과 Ti의 조성에 따라 일함수를 조절할 수 있는데, 이 경우, 제1 금속 게이트 전극(130)에 비해 N의 조성비가 높은 제2 금속 게이트 전극(140)이 보다 큰 일함수값을 갖는다.
이때, 제1 금속 게이트 전극(130)은 4.0eV 내지 4.3eV의 일함수를 갖고, 제2 금속 게이트 전극(140)은 4.8eV 내지 5.2eV의 일함수를 가질 수 있다. 따라서, NMOS 영역 및 PMOS 영역에서 제1 금속 게이트 전극(130)과 제2 금속 게이트 전극(140)의 일함수값이 서로 다른 이중 일함수 금속 게이트를 갖는 CMOS 구조의 반도체 소자(100)가 완성된다.
제1 및 제2 금속 게이트 전극(130, 140)을 형성하기 위한 패터닝 공정은 통상의 게이트 패터닝 공정을 이용하여 실시할 수 있으며, 일례로 제1 영역(a) 및 제2 영역(b) 각각에서 Ti-rich TiN막(도 10의 143)의 일부를 노출시키는 라인 타입의 제1 및 제2 감광막 패턴(미도시)을 각각 형성한 후, 이 제1 및 제2 감광막 패턴을 마스크로 하여 제1 영역(a)의 Ti-rich TiN막(도 10의 143) 노출부와 제2 영역(b)의 N-rich TiN막(도 10의 141) 및 Ti-rich TiN막(도 10의 143)의 적층막의 노출부를 식각하여 실시할 수 있다.
한편, 도면으로 도시하지는 않았으나, 제1 및 제2 금속 게이트 전극(130, 140)을 형성한 후에, 제1 금속 게이트 전극(130)의 일측 및 타측 기판(110)의 제1 영역(a)에 고농도의 n형 불순물을 이온 주입 공정을 통해 주입하여 제1 소오스/제1 드레인을 형성하고, 제2 금속 게이트 전극(140)의 일측 및 타측 기판(110)의 제2 영역(b)에 고농도의 p형 불순물을 이온 주입 공정을 통해 주입하여 제2 소오스/제2 드레인을 형성하여 제1 영역(a)에 nMOSPET과 제2 영역(b)에 pMOSFET을 각각 완성한다.
이렇듯, 본 발명의 제1 실시예에 따른 반도체 소자의 제조 방법은, TiN 전극 내 N과 Ti의 조성 제어를 통해 nMOSFET용 Ti-rich TiN막 및 pMOSFET용 N-rich TiN막을 형성하여 CMOSFET에 필요한 두 개의 금속 일함수를 갖는 전극을 식각에 유리한 단일 물질 TiN막으로 형성함으로써, CMOS 형성시 금속 전극의 식각 불량을 방지할 수 있다.
또한, nMOSFET용 및 pMOSFET용 게이트 전극으로 단일 물질의 TiN을 이용하기 때문에 게이트 라스트(gate last) 공정보다 현재 일반적으로 사용되고 있는 게이트 퍼스트(gate first) 공정을 통한 CMOS 공정이 가능하다.
더욱이, TiN 전극 내 N과 Ti의 조성을 조절하여 TiN 금속의 일함수를 변화시켜 NMOS와 PMOS의 이상적인 일함수를 갖는 이중 일함수 게이트를 손쉽게 형성하고, 이를 통해 nMOSFET 및 pMOSFET 모두에서 낮은 문턱전압을 구현할 수 있는 CMOS 구조를 갖는 반도체 소자(100)의 제작이 용이하다.
도 12 내지 도 15는 본 발명의 제2 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정단면도들로서, 일례로, 도 2를 제조하기 위한 방법이다.
도 12를 참조하면, 게이트 절연막(220)이 형성된 기판(210)을 마련한 후, 게이트 절연막(220) 상에, 전면에 걸쳐 Ti의 함량이 N의 함량보다 많은 TiN막, 즉 Ti-rich TiN막(231)을 형성한다.
Ti-rich TiN막(231)은 통상의 PVD 방법 등을 이용하여 N보다 Ti의 조성비가 높도록 수십 nm, 바람직하게 10nm 정도의 두께로 형성할 수 있고, 이 경우 반응가스로 질소(N2) 가스를 이용하고, 방전가스로 아르곤(Ar) 가스를 이용할 수 있다.
이를 제외하고, 기판(210) 및 게이트 절연막(220)의 형성 물질 및 형성 방법은 도 8에서의 기판(110) 및 게이트 절연막(120)과 동일할 수 있으므로, 이에 대한 중복된 설명은 생략한다.
도 13을 참조하면, 제2 영역(b)의 게이트 절연막(220) 상에 형성된 Ti-rich TiN막(도 12의 231)을 선택적으로 식각한다.
식각 공정은 통상의 건식 식각 또는 습식 식각 공정 모두 적용 가능하다. 일례로, 식각 공정은 제2 영역(b)의 Ti-rich TiN막(도 12의 231)을 노출시키도록 제1 영역(a)의 Ti-rich TiN막(231) 상에 감광막 패턴(미도시)을 형성한 후, 이 감광막 패턴을 마스크로 하여 노출된 제2 영역(b)의 Ti-rich TiN막(도 12의 231)을 선택적으로 식각한다. 이로써, 제1 영역(a)의 게이트 절연막(220) 상에만 Ti-rich TiN막(231)이 잔류된다.
도 14를 참조하면, 잔류된 Ti-rich TiN막(231) 및 게이트 절연막(220) 노출부 상에 N의 함량이 Ti의 함량보다 많은 TiN막, 즉 N-rich TiN막(233)을 형성한다. N-rich TiN막(233)은 통상의 PVD 방법을 이용하여 Ti보다 N의 조성비가 높도록 수십 nm, 바람직하게 10nm 정도의 두께로 형성할 수 있고, 이 경우 반응가스로 질소(N2) 가스를 이용하고, 방전가스로 아르곤(Ar) 가스를 이용할 수 있다.
도 15를 참조하면, 제1 영역(a)의 Ti-rich TiN막(도 14의 231) 및 N-rich TiN막(도 14의 233)의 적층막과 제2 영역(b)의 N-rich TiN막(도 14의 233)을 각각 패터닝하여, 제1 영역(a)의 게이트 절연막(220) 상에 Ti-rich TiN막(도 14의 231) 및 N-rich TiN막(도 14의 233) 적층 구조의 제1 금속 게이트 전극(230)을 형성하고, 제2 영역(b)의 게이트 절연막(220) 상에 N-rich TiN막(도 14의 233)으로 이루어진 제2 금속 게이트 전극(240)을 형성한다.
이때, 제1 금속 게이트 전극(230)은 실질적으로 제2 금속 게이트 전극(240)에 비해 상대적으로 Ti의 조성이 높은 Ti-rich TiN막으로 형성되고, 제2 금속 게이트 전극(240)은 N-rich TiN막으로 형성된다.
TiN 전극은 N과 Ti의 조성에 따라 일함수를 조절할 수 있는데, 제1 금속 게이트 전극(230)에 비해 N의 조성비가 높은 제2 금속 게이트 전극(240)이 보다 큰 일함수값을 갖는다.
이때, 제1 금속 게이트 전극(230)은 4.0eV 내지 4.3eV의 일함수를 갖고, 제2 금속 게이트 전극(240)은 4.8eV 내지 5.2eV의 일함수를 가질 수 있다. 따라서, NMOS 영역 및 PMOS 영역에서 제1 금속 게이트 전극(230)과 제2 금속 게이트 전극(240)의 일함수값이 서로 다른 이중 일함수 금속 게이트를 갖는 CMOS 구조의 반도체 소자(200)가 완성된다.
제1 및 제2 금속 게이트 전극(230, 240)을 형성하기 위한 패터닝 공정은 통상의 게이트 패터닝 공정을 이용하여 실시할 수 있으며, 일례로 제1 영역(a) 및 제2 영역(b) 각각에서 N-rich TiN막(도 14의 233)의 일부를 노출시키는 라인 타입의 제1 및 제2 감광막 패턴(미도시)을 각각 형성한 후, 제1 및 제2 감광막 패턴을 마스크로 하여 제1 영역(a)의 Ti-rich TiN막(도 14의 231) 및 N-rich TiN막(도 14의 233)의 적층막의 노출부와 제2 영역(b)의 N-rich TiN막(도 14의 233)의 노출부를 식각하여 실시할 수 있다.
한편, 도면으로 도시하지는 않았으나, 제1 및 제2 금속 게이트 전극(230, 240)을 형성한 후에, 제1 금속 게이트 전극(230)의 일측 및 타측 기판(210)의 제1 영역(a)에 고농도의 n형 불순물을 이온 주입 공정을 통해 주입하여 제1 소오스/제1 드레인을 형성하고, 제2 금속 게이트 전극(240)의 일측 및 타측 기판(210)의 제2 영역(b)에 고농도의 p형 불순물을 이온 주입 공정을 통해 주입하여 제2 소오스/제2 드레인을 형성하여 제1 영역(a)에 nMOSPET과 제2 영역(b)에 pMOSFET을 각각 완성한다.
상술한 바와 같이, 본 발명의 제2 실시예에 따른 반도체 소자의 제조 방법은, 본 발명의 제1 실시예에 따른 반도체 소자의 제조 방법과 마찬가지로 식각에 유리한 단일 물질 TiN을 이용하여 CMOS 형성시 금속 전극의 식각 불량을 방지하고, 게이트 퍼스트(gate first) 공정을 통한 CMOS 공정이 가능한 효과를 가진다.
도 16 내지 도 22는 본 발명의 제3 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정단면도들로서, 일례로 도 6을 제조하기 위한 방법이다.
도 16을 참조하면, 게이트 절연막(620)이 형성된 기판(610)을 마련한 후, 게이트 절연막(620) 상에 전면에 걸쳐 제1 TiN막(622)을 형성한다.
제1 TiN막(622)은 Ti:N의 비율이 1:1인 TiN막이거나 혹은 N-rich TiN막일 수 있다. 제1 TiN막(622)은 통상의 PVD 방법 등을 이용하여 형성할 수 있고, 이 경우 반응가스로 질소(N2) 가스를 이용하고, 방전가스로 아르곤(Ar) 가스를 이용할 수 있다.
이를 제외하고, 기판(610) 및 게이트 절연막(620)의 형성 물질 및 형성 방법은 도 8에서의 기판(110) 및 게이트 절연막(120)과 동일할 수 있으므로, 이에 대한 중복된 설명은 생략한다.
도 17을 참조하면, 제1 영역(a)의 게이트 절연막(620) 상에 형성된 제1 TiN막(도 16의 622)을 선택적으로 식각한다.
식각 공정은 통상의 건식 식각 또는 습식 식각 공정 모두 적용 가능하다. 일례로, 식각 공정은 제1 영역(a)의 제1 TiN막(도 16의 622)을 노출시키도록 제2 영역(b)의 제1 TiN막(622) 상에 감광막 패턴(미도시)을 형성한 후, 이 감광막 패턴을 마스크로 하여 노출된 제1 영역(a)의 제1 TiN막(도 16의 622)을 선택적으로 식각할 수 있다. 이로써, 도시된 것과 같이, 제2 영역(b)의 게이트 절연막(620) 상에만 제1 TiN막(622)이 잔류된다.
도 18을 참조하면, 제2 영역(b)의 게이트 절연막(620) 상에 잔류된 제1 TiN막(622) 및 제1 영역(a)의 게이트 절연막(620) 노출부 상에 Al 박막(624)을 형성한다.
Al 박막(624)은, Al의 산화 방지를 위하여, 인-시츄(in-situ)로 제1 TiN막(622)이 형성된 기판(610)이 대기 또는 대기의 부분압에 노출되는 에어브레이크(airbreak) 없이 형성하는 것이 바람직하다. 또한, Al 박막(624)은 두께 제어에 의한 TiAlN막 내 Al의 조성 조절을 통해 제1 영역(a) 및 제2 영역(b)에서 서로 다른 일함수값을 갖는 TiAlN막이 형성될 수 있도록 제2 영역(b)에 비해 제1 영역(a)에서 보다 두껍게 형성하는 것이 바람직하다.
이를 위하여, 전술한 도 7을 참조하여, Al 박막(624)은 PVD 또는 CVD 방법 등을 이용하여 0.5 내지 10nm의 두께로 형성할 수 있다.
Al 박막(624)의 두께가 0.5nm 미만일 경우, 쌍극자(dipole) 형성이 우세하여 pMOSFET에 유리한 양의 평탄대역전압(VFB) 쉬프트가 발생하므로 nMOSFET에 있어서 이상치 문턱전압을 얻는 것이 어려울 수 있다.
반면에, Al 박막(624)의 두께가 10nm를 초과할 경우, Al에 의한 게이트 절연막(620)의 유전체와 기판(610) 상의 계면 산화층(interfacial oxide)의 산소 포집(oxygen scavenging) 결과로 게이트 절연막(620)이나 계면 산화층 내에 산소 공극(oxygen vacancy) 형성으로 인해 음의 평탄대역전압(VFB) 쉬프트 효과가 감소될 수 있다. 이로 인한 에너지밴드 다이어그램에서 게이트 금속/게이트 유전체의 계면을 변화시켜 게이트 금속의 P-type 성질을 잃게 된다. 이러한 증거로는 Al의 두께가 두꺼울수록 EOT 감소가 더 우세해짐을 볼 수 있다. 이는 낮은 유전 상수의 계면 산화물의 산소가 Al에 의해서 포집되었다고 볼 수 있다.
도 19를 참조하면, 인-시츄(in-situ)로 Al 박막(624) 상에 제2 TiN막(626)을 형성한다.
제2 TiN막(626)은 Ti:N의 비율이 1:1인 TiN막, N-rich TiN막 및 Ti-rich TiN막 중 선택되는 어느 하나일 수 있다. 제2 TiN막(626)은 통상의 PVD 방법 등을 이용하여 형성할 수 있고, 이 경우 반응가스로 질소(N2) 가스를 이용하고, 방전가스로 아르곤(Ar) 가스를 이용할 수 있다.
특히, Al 박막(624) 상에 제2 TiN막(626)을 형성할 때에는 인-시츄(in-situ), 즉 Al 박막(624)이 형성된 기판(610)이 대기 또는 대기의 부분압에 노출되는 에어브레이크 없이 수행하여 Al 박막(624)이 알루미늄 산화물(Al2O3)로 산화되는 것을 방지한다. 이 경우, Al2O3 캡핑층을 이용한 기존의 CMOS 공정 대비 더 많은 평탄대역전압(VFB) 쉬프트를 달성할 수 있는 효과가 있다.
도 20 및 도 21을 참조하면, 제2 TiN막(626)이 형성된 기판(610)을 열처리한다. 열처리는 질소(N2) 가스 분위기에서 약 1000℃ 내지 1300℃의 온도로 3초 내지 1분 동안 실시할 수 있다. 열처리 온도가 1000℃ 미만일 경우, 막의 균일화가 불충분할 수 있고, 반면에 1300℃를 초과할 경우 TiAlN막으로 형성되는 금속 전극에 열적 스트레스가 가해질 수 있다. 후속 열처리는 일반적으로 사용되는 CMOS 공정의 도펀트 활성화(dopant activation) 온도를 따른다.
이로써, 고온의 열처리에 의해 제1 영역(a)의 게이트 절연막(620) 상에 Al 박막(624)과 제2 TiN막(626)의 적층막이 균일화되어 제1 TiAlN막(628)이 형성된다.
반면에, 제2 영역(b)의 게이트 절연막(620) 상에는 제1 TiN막(622), Al 박막(624) 및 제2 TiN막(626)의 적층막이 균일화되어, 제1 TiAlN막(628)에 비해 상대적으로 N의 조성비가 높은 제2 TiAlN막(629)이 형성된다.
즉, 제1 TiAlN막(628)은 제2 TiAlN막(629)에 비해 상대적으로 Al 및 Ti의 조성비가 높은 Al, Ti-rich TiAlN막이고, 제2 TiAlN막(629)은 제1 TiAlN막(628)에 비해 상대적으로 N의 조성비가 높은 N-rich TiAlN막이다.
도 22를 참조하면, 제1 TiAlN막(628) 및 제2 TiAlN막(629)을 패터닝하여 제1 영역(a)의 게이트 절연막(620) 상에 제1 금속 게이트 전극(630)을 형성하고, 제2 영역(b)의 게이트 절연막(620) 상에 제2 금속 게이트 전극(640)을 형성한다.
제1 및 제2 금속 게이트 전극(630, 640)은 N, Al 및 Ti의 조성에 따라 TiAlN 전극의 일함수가 조절되어, 제1 금속 게이트 전극(630)에 비해 N의 조성비가 높은 제2 금속 게이트 전극(640)이 보다 큰 일함수값을 갖게 된다.
이때, 제1 금속 게이트 전극(630)은 4.0eV 내지 4.3eV의 일함수를 갖고, 제2 금속 게이트 전극(640)은 4.8eV 내지 5.2eV의 일함수를 가질 수 있다. 따라서, NMOS 영역 및 PMOS 영역에서 제1 금속 게이트 전극(630)과 제2 금속 게이트 전극(640)의 일함수값이 서로 다른 이중 일함수 금속 게이트를 갖는 CMOS 구조의 반도체 소자(600)가 완성된다.
제1 및 제2 금속 게이트 전극(630, 640)을 형성하기 위한 패터닝 공정은 통상의 게이트 패터닝 공정을 이용하여 실시할 수 있으며, 일례로 제1 영역(a) 및 제2 영역(b) 각각에서 제1 TiAlN막(628) 및 제2 TiAlN막(629)의 일부를 노출시키는 라인 타입의 제1 및 제2 감광막 패턴(미도시)을 각각 형성한 후, 이 제1 및 제2 감광막 패턴을 마스크로 하여 제1 TiAlN막(628) 및 제2 TiAlN막(629)의 노출부를 식각하여 실시할 수 있다.
한편, 도면으로 도시하지는 않았으나, 제1 및 제2 금속 게이트 전극(630, 640)을 형성한 후에, 제1 금속 게이트 전극(630)의 일측 및 타측 기판(610)의 제1 영역(a)에 고농도의 n형 불순물을 이온 주입 공정을 통해 주입하여 제1 소오스/제1 드레인을 형성하고, 제2 금속 게이트 전극(640)의 일측 및 타측 기판(610)의 제2 영역(b)에 고농도의 p형 불순물을 이온 주입 공정을 통해 주입하여 제2 소오스/제2 드레인을 형성하여 제1 영역(a)에 nMOSPET과 제2 영역(b)에 pMOSFET을 각각 완성한다.
이렇듯, 본 발명의 제3 실시예에 따른 반도체 소자의 제조 방법은, TiN 전극 내 N, Al 및 Ti의 조성 제어를 통해 nMOSFET용 Ti-rich TiAlN막 및 pMOSFET용 N-rich TiAlN막을 형성하여 CMOSFET에 필요한 두 개의 금속 일함수를 갖는 전극을 식각에 유리한 단일 물질의 TiAlN막으로 형성함으로써, CMOS 형성시 금속 전극의 식각 불량을 방지할 수 있고, 게이트 퍼스트(gate first) 공정을 통한 CMOS 공정이 가능하다.
또한, TiN 전극 내 N, Al 및 Ti의 조성을 조절하여 TiAlN 금속의 일함수를 변화시켜 NMOS와 PMOS의 이상적인 일함수를 갖는 이중 일함수 게이트를 손쉽게 형성하고, 이를 통해 nMOSFET 및 pMOSFET 모두에서 낮은 문턱전압을 구현할 수 있는 CMOS 구조를 갖는 반도체 소자(600)의 제작이 용이하다.
나아가, 인-시츄의 Al 박막(624) 및 제2 TiN막(626) 형성을 이용한 TiAlN막 형성을 통해 Al2O3 유전체를 사용하여 평탄대역전압(VFB)을 변화시키는 기존 기술 보다, 더 많은 평탄대역전압(VFB) 쉬프트와 동시에 EOT 스케일링이 가능하다.
이상에서는 본 발명의 실시예들을 중심으로 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 기술자의 수준에서 다양한 변경이나 변형을 가할 수 있다. 이러한 변경과 변형은 본 발명이 제공하는 기술 사상의 범위를 벗어나지 않는 한 본 발명에 속한다고 할 수 있다. 따라서 본 발명의 권리범위는 이하에 기재되는 청구범위에 의해 판단되어야 할 것이다.
100, 200, 600 : 반도체 소자 110, 210, 610 : 기판
120, 220, 620 : 게이트 절연막
130, 230, 630 : 제1 금속 게이트 전극
140, 240, 640 : 제2 금속 게이트 전극
141, 233 : N-rich TiN막 143, 231 : Ti-rich TiN막
622 : 제1 TiN막 624 : Al 박막
626 : 제2 TiN막 628 : 제1 TiAlN막
629 : 제2 TiAlN막

Claims (35)

  1. NMOS 영역 및 PMOS 영역이 정의된 기판;
    상기 NMOS 영역 및 PMOS 영역의 기판 상의 일부 또는 전부에 형성된 게이트 절연막;
    상기 NMOS 영역의 게이트 절연막 상에 형성된 제1 금속 게이트 전극; 및
    상기 PMOS 영역의 게이트 절연막 상에 형성된 제2 금속 게이트 전극;을 포함하며,
    상기 제1 및 제2 금속 게이트 전극은 서로 다른 조성비를 갖는 TiN 물질로 형성되고, 상기 제1 금속 게이트 전극은 상기 제2 금속 게이트 전극보다 티타늄(Ti)의 조성비가 높고, 상기 제2 금속 게이트 전극은 상기 제1 금속 게이트 전극보다 질소(N)의 조성비가 높고,
    상기 제1 금속 게이트 전극은 Ti-rich TiN막이고, 상기 제2 금속 게이트 전극은 N-rich TiN막과 Ti-rich TiN막의 적층막이고,
    상기 제1 금속 게이트 전극의 Ti-rich TiN막과 상기 제2 금속 게이트 전극의 Ti-rich TiN막은 동일한 두께를 갖는 것에 의해, 상기 제1 금속 게이트 전극은 제1 두께를 갖고, 상기 제2 금속 게이트 전극은 제1 두께보다 두꺼운 제2 두께를 갖는 것을 특징으로 하는 반도체 소자.
  2. 삭제
  3. NMOS 영역 및 PMOS 영역이 정의된 기판;
    상기 NMOS 영역 및 PMOS 영역의 기판 상의 일부 또는 전부에 형성된 게이트 절연막;
    상기 NMOS 영역의 게이트 절연막 상에 형성된 제1 금속 게이트 전극; 및
    상기 PMOS 영역의 게이트 절연막 상에 형성된 제2 금속 게이트 전극;을 포함하며,
    상기 제1 및 제2 금속 게이트 전극은 서로 다른 조성비를 갖는 TiN 물질로 형성되고, 상기 제1 금속 게이트 전극은 상기 제2 금속 게이트 전극보다 티타늄(Ti)의 조성비가 높고, 상기 제2 금속 게이트 전극은 상기 제1 금속 게이트 전극보다 질소(N)의 조성비가 높고,
    상기 제1 금속 게이트 전극은 Ti-rich TiN막과 N-rich TiN막의 적층막이고, 상기 제2 금속 게이트 전극은 N-rich TiN막이고,
    상기 제1 금속 게이트 전극의 N-rich TiN막과 상기 제2 금속 게이트 전극의 N-rich TiN막은 동일한 두께를 갖는 것에 의해, 상기 제1 금속 게이트 전극은 제1 두께를 갖고, 상기 제2 금속 게이트 전극은 제1 두께보다 얇은 제2 두께를 갖는 것을 특징으로 하는 반도체 소자.
  4. 제1항에 있어서,
    상기 제2 금속 게이트 전극은
    상기 제1 금속 게이트 전극보다 일함수값이 큰 것을 특징으로 하는 반도체 소자.
  5. 제4항에 있어서,
    상기 제1 금속 게이트 전극은
    4.0eV 내지 4.3eV의 일함수를 갖는 것을 특징으로 하는 반도체 소자.
  6. 제4항에 있어서,
    상기 제2 금속 게이트 전극은
    4.8eV 내지 5.2eV의 일함수를 갖는 것을 특징으로 하는 반도체 소자.
  7. 제1항에 있어서,
    상기 게이트 절연막은
    유전상수 3.0 이상의 고유전율(high-k) 유전물질로 형성되는 것을 특징으로 하는 반도체 소자.
  8. NMOS 영역 및 PMOS 영역이 정의된 기판;
    상기 NMOS 영역 및 PMOS 영역의 기판 상의 일부 또는 전부에 형성된 게이트 절연막;
    상기 NMOS 영역의 게이트 절연막 상에 형성된 제1 금속 게이트 전극; 및
    상기 PMOS 영역의 게이트 절연막 상에 형성된 제2 금속 게이트 전극;을 포함하며,
    상기 제1 및 제2 금속 게이트 전극은 서로 다른 조성비를 갖는 TiAlN 물질로 형성되고, 상기 제1 금속 게이트 전극은 상기 제2 금속 게이트 전극보다 알루미늄(Al) 및 티타늄(Ti)의 합산 조성비가 질소(N)의 조성비보다 높고, 상기 제2 금속 게이트 전극은 상기 제1 금속 게이트 전극보다 질소(N)의 조성비가 알루미늄(Al) 및 티타늄(Ti)의 합산 조성비보다 높고,
    상기 제1 금속 게이트 전극은 제1 두께를 갖고, 상기 제2 금속 게이트 전극은 상기 제1 두께보다 두꺼운 제2 두께를 갖는 것을 특징으로 하는 반도체 소자.
  9. 삭제
  10. 제8항에 있어서,
    상기 제2 금속 게이트 전극은
    상기 제1 금속 게이트 전극보다 일함수값이 큰 것을 특징으로 하는 반도체 소자.
  11. 제10항에 있어서,
    상기 제1 금속 게이트 전극은
    4.0eV 내지 4.3eV의 일함수를 갖는 것을 특징으로 하는 반도체 소자.
  12. 제10항에 있어서,
    상기 제2 금속 게이트 전극은
    4.8eV 내지 5.2eV의 일함수를 갖는 것을 특징으로 하는 반도체 소자.
  13. 제8항에 있어서,
    상기 게이트 절연막은
    유전상수 3.0 이상의 고유전율(high-k) 유전물질로 형성되는 것을 특징으로 하는 반도체 소자.
  14. NMOS 영역 및 PMOS 영역 기판 상의 일부 또는 전부에 게이트 절연막을 형성하는 단계;
    상기 PMOS 영역의 게이트 절연막 상에 N-rich TiN막을 형성하는 단계;
    상기 N-rich TiN막 및 상기 NMOS 영역의 게이트 절연막 상에 Ti-rich TiN막을 형성하는 단계; 및
    상기 NMOS 영역의 Ti-rich TiN막 및 상기 PMOS 영역의 상기 N-rich TiN막과 Ti-rich TiN막의 적층막을 패터닝하여, 상기 NMOS 영역에 제1 금속 게이트 전극을 형성하고, 상기 PMOS 영역에 제2 금속 게이트 전극을 형성하는 단계;를 포함하며,
    상기 제1 금속 게이트 전극은 Ti-rich TiN막이고, 상기 제2 금속 게이트 전극은 N-rich TiN막과 Ti-rich TiN막의 적층막이고,
    상기 제1 금속 게이트 전극의 Ti-rich TiN막과 상기 제2 금속 게이트 전극의 Ti-rich TiN막은 동일한 두께를 갖는 것에 의해, 상기 제1 금속 게이트 전극은 제1 두께를 갖고, 상기 제2 금속 게이트 전극은 제1 두께보다 두꺼운 제2 두께를 갖는 것을 특징으로 하는 반도체 소자의 제조 방법.
  15. 제14항에 있어서,
    상기 PMOS 영역의 게이트 절연막 상에 N-rich TiN막을 형성하는 단계는
    상기 NMOS 영역 및 PMOS 영역의 게이트 절연막 상에 N-rich TiN막을 형성하는 단계와,
    상기 NMOS 영역의 N-rich TiN막을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  16. 제14항에 있어서,
    상기 제1 금속 게이트 전극은
    4.0eV 내지 4.3eV의 일함수를 갖는 것을 특징으로 하는 반도체 소자의 제조 방법.
  17. 제14항에 있어서,
    상기 제2 금속 게이트 전극은
    4.8eV 내지 5.2eV의 일함수를 갖는 것을 특징으로 하는 반도체 소자의 제조 방법.
  18. 제14항에 있어서,
    상기 게이트 절연막은
    유전상수 3.0 이상의 고유전율(high-k) 유전물질로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  19. NMOS 영역 및 PMOS 영역 기판 상의 일부 또는 전부에 게이트 절연막을 형성하는 단계;
    상기 NMOS 영역의 게이트 절연막 상에 Ti-rich TiN막을 형성하는 단계;
    상기 Ti-rich TiN막 및 상기 PMOS 영역의 게이트 절연막 상에 N-rich TiN막을 형성하는 단계; 및
    상기 NMOS 영역의 상기 Ti-rich TiN막과 N-rich TiN막의 적층막 및 상기 PMOS 영역의 상기 N-rich TiN막을 패터닝하여, 상기 NMOS 영역에 제1 금속 게이트 전극을 형성하고, 상기 PMOS 영역에 제2 금속 게이트 전극을 형성하는 단계;를 포함하며,
    상기 제1 금속 게이트 전극은 Ti-rich TiN막과 N-rich TiN막의 적층막이고, 상기 제2 금속 게이트 전극은 N-rich TiN막이고,
    상기 제1 금속 게이트 전극의 N-rich TiN막과 상기 제2 금속 게이트 전극의 N-rich TiN막은 동일한 두께를 갖는 것에 의해, 상기 제1 금속 게이트 전극은 제1 두께를 갖고, 상기 제2 금속 게이트 전극은 제1 두께보다 얇은 제2 두께를 갖는 것을 특징으로 하는 반도체 소자의 제조 방법.
  20. 제19항에 있어서,
    상기 NMOS 영역의 게이트 절연막 상에 Ti-rich TiN막을 형성하는 단계는
    상기 NMOS 영역 및 PMOS 영역의 게이트 절연막 상에 Ti-rich TiN막을 형성하는 단계와,
    상기 PMOS 영역의 Ti-rich TiN막을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  21. 제19항에 있어서,
    상기 제1 금속 게이트 전극은
    4.0eV 내지 4.3eV의 일함수를 갖는 것을 특징으로 하는 반도체 소자의 제조 방법.
  22. 제19항에 있어서,
    상기 제2 금속 게이트 전극은
    4.8eV 내지 5.2eV의 일함수를 갖는 것을 특징으로 하는 반도체 소자의 제조 방법.

  23. 제19항에 있어서,
    상기 게이트 절연막은
    유전상수 3.0 이상의 고유전율(high-k) 유전물질로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  24. NMOS 영역 및 PMOS 영역 기판 상의 일부 또는 전부에 게이트 절연막을 형성하는 단계;
    상기 PMOS 영역의 게이트 절연막 상에 제1 TiN막을 형성하는 단계;
    인-시츄(in-situ)로 상기 제1 TiN막 및 상기 NMOS 영역의 게이트 절연막 상에 Al 박막을 형성하는 단계;
    인-시츄(in-situ)로 상기 Al 박막 상에 제2 TiN막을 형성하는 단계;
    상기 제2 TiN막이 형성된 기판을 열처리하여 상기 NMOS 영역 및 상기 PMOS 영역에 서로 다른 조성을 갖는 TiAlN막을 형성하는 단계; 및
    상기 TiAlN막을 패터닝하여 상기 NMOS 영역에 제1 금속 게이트 전극을 형성하고, 상기 PMOS 영역에 제2 금속 게이트 전극을 형성하는 단계;를 포함하며,
    상기 제1 금속 게이트 전극은 상기 제2 금속 게이트 전극보다 알루미늄(Al) 및 티타늄(Ti)의 합산 조성비가 질소(N)의 조성비보다 높고, 상기 제2 금속 게이트 전극은 상기 제1 금속 게이트 전극보다 질소(N)의 조성비가 알루미늄(Al) 및 티타늄(Ti)의 합산 조성비보다 높고,
    상기 제1 금속 게이트 전극은 제1 두께를 갖고, 상기 제2 금속 게이트 전극은 상기 제1 두께보다 두꺼운 제2 두께를 갖는 것을 특징으로 하는 반도체 소자의 제조 방법.
  25. 삭제
  26. 제24항에 있어서,
    상기 제1 금속 게이트 전극은
    4.0eV 내지 4.3eV의 일함수를 갖는 것을 특징으로 하는 반도체 소자의 제조 방법.
  27. 제24항에 있어서,
    상기 제2 금속 게이트 전극은
    4.8eV 내지 5.2eV의 일함수를 갖는 것을 특징으로 하는 반도체 소자의 제조 방법.
  28. 제24항에 있어서,
    상기 Al 박막은
    0.5nm 내지 1.0nm의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  29. 제28항에 있어서,
    상기 Al 박막은
    상기 PMOS 영역보다 상기 NMOS 영역에서 두껍게 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  30. 제24항에 있어서,
    상기 제1 TiN막은
    TiN막 또는 N-rich TiN막인 것을 특징으로 하는 반도체 소자의 제조 방법.
  31. 제24항에 있어서,
    상기 제2 TiN막은
    TiN막, N-rich TiN막 및 Ti-rich TiN막 중 선택되는 어느 하나인 것을 특징으로 하는 반도체 소자의 제조 방법.
  32. 제24항에 있어서,
    상기 PMOS 영역의 게이트 절연막 상에 제1 TiN막을 형성하는 단계는
    상기 NMOS 영역 및 PMOS 영역의 게이트 절연막 상에 제1 TiN막을 증착하는 단계와,
    상기 NMOS 영역의 제1 TiN막을 식각하는 단계를 포함하여 수행되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  33. 제24항에 있어서,
    상기 인-시츄는
    상기 기판이 대기 또는 대기의 부분압에 노출되는 에어브레이크(airbreak) 없이 수행되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  34. 제24항에 있어서,
    상기 열처리는
    질소(N2) 가스 분위기에서 1000℃ 내지 1300℃의 온도로 수행되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  35. 제24항에 있어서,
    상기 게이트 절연막은
    유전상수 3.0 이상의 고유전율(high-k) 유전물질로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
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