KR100463239B1 - 씨모스 반도체장치의 제조 방법 - Google Patents
씨모스 반도체장치의 제조 방법 Download PDFInfo
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Abstract
본 발명은 일함수 차이가 0.7∼1.0eV 이상이며, 열적 안정성이 우수한 CMOS 반도체장치 및 그 제조 방법을 제공하기 위한 것으로, 본 발명의 CMOS 반도체장치는 nMOS 영역에 일함수값이 4.0eV∼4.44eV인 Ru1-xTaxNy, WAx(A=Ti, Ta, Nb) Ru1-xCxOy(C=Ti, Ta)중에서 선택된 제1게이트전극을 구비하고, pMOS 영역에 일함수값이 4.7eV∼5.2eV인 Ru1-xTixNy, WBx(Ni, Mo, Pt), Ru1-xDxOy(D=Ni, Mo)중에서 선택된 제2금속게이트전극을 구비한다.
Description
본 발명은 반도체장치에 관한 것으로, 특히 게이트전극의 제조 방법에 관한 것이다.
반도체장치에서 DRAM 및 로직의 게이트유전막으로는 주로 실리콘산화막이 사용되고 있다. 디자인룰이 스케일다운됨에 따라 실리콘산화막의 두께는 터널링 한계가 되는 25Å∼30Å 이하로 줄어드는 추세에 있으며, 서브-0.10㎛ 기술의 게이트유전막으로 DRAM의 경우, 30Å∼35Å의 두께가, 로직의 경우 13Å∼15Å의 두께가 예상되고 있다.
그러나, 최근까지 사용하고 있는 폴리실리콘 게이트전극을 계속 사용하게 될 때 폴리실리콘의 공핍현상(Gate polysilicon depletion)에 의하여 전기적으로 증가되는 게이트유전막 두께 성분이 3Å∼8Å정도까지 되어 15Å∼30Å까지 유효 게이트유전막두께(Teff)를 감소시키는데 큰 걸림돌이 되고 있다.
따라서, 최근에는 이를 극복하기 위해 고유전율(high-k) 유전물질을 게이트유전막으로 채용하려는 연구가 진행되고 있으며, 또한, 폴리실리콘 게이트전극대신에 금속게이트전극을 적용하므로써 폴리실리콘의 공핍현상을 최소화하는 연구가 진행중에 있다. 더욱이, p형 불순물이 고농도로 도핑된 p+-폴리실리콘 게이트전극의 경우 보론 침투(Boron penetration)와 같은 문제가 발생되고 있으나, 금속게이트전극을 사용하면 이를 방지할 수 있어 최근에 많은 연구가 진행되고 있다.
금속게이트전극으로는 TiN 또는 WN이 주로 연구되었으나, 일함수(workfunction)값이 4.75∼4.85eV 정도인 관계로 미드갭(midgap) 일함수에서 가전자대(valence band) 쪽으로 가깝게 일함수를 형성한다.
예컨대, 표면채널 pMOSFET의 경우, 일함수는 어느정도 적합한 수준이라고 할 수 있으나, nMOSFET의 경우는 채널 도핑을 2∼5×1017/cm3정도로 가져갈때 문턱전압값이 거의 0.8∼1.2V 정도가 됨을 의미한다.
이런 경우, 저전압 또는 저전력의 특성을 갖는 고성능(high performance) 소자에서 요구되는 문턱전압(0.3V∼0.6V) 타겟을 만족시킬 수 없게 된다. 따라서, nMOSFET와 pMOSFET에서 동시에 0.3V∼0.6V정도의 낮은 문턱전압값을 얻기 위해서는 nMOSFET의 경우 일함수값이 약 4.2∼4.44eV, pMOSFET의 경우 일함수값이 약 4.8∼5.1eV 정도의 값을 가지는 이중 금속게이트전극을 사용하는 것이 바람직하다.
이러한 이중 금속게이트전극의 요구되는 특성으로서 일함수가 nMOSFET용과 pMOSFET용으로 가능한 동종의 물질을 적용하는 것이 에칭단계나 공정단순화 측면에서 유리하다고 볼 수 있으나, 동종의 물질로서 구성성분이나 박막의 배향성의 조절로 일함수가 0.7∼1.0eV 이상으로 차이가 나는 경우는 현재까지는 극히 드문 실정이다.
따라서, 일함수가 다른 이종의 물질을 이중 금속게이트전극에 적용하고자 하는 방법을 고려해 볼 수 있는데, 이중의 금속게이트전극을 게이트전극의 적층 구조에 도입할 경우, 무엇보다도 게이트전극의 스택의 높이가 달라지고 전극을 구성하는 물질이 달라져서 전극을 에칭하는데 어려움이 있을 수 있다. 또한 금속게이트전극으로써 필요한 성질은 이온주입 어닐의 고온 열처리(950℃)의 하부 게이트유전막과 반응하지 않아야 하는 열적 안정성의 중요한 필수 요건이 있다.
결론적으로, 가장 이상적인 이중 금속게이트전극은 일함수가 0.7∼1.0eV 이상의 차이가 나며, 열적 안정성이 우수하고, 비슷한 물질로서 게이트전극을 형성하는데 필요한 에칭이 용이해야 한다는 요건이 필요하다고 할 수 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 일함수 차이가 0.7∼1.0eV 이상이며, 열적 안정성이 우수한 CMOS 반도체장치 및 그 제조 방법을 제공하는데 그 목적이 있다.
도 1은 본 발명의 제1실시예에 따른 이중금속게이트전극을 갖는 반도체장치의 단면도,
도 2는 Ta-W과 Mo-W의 이원계 상태도를 나타낸 도면,
도 3은 본 발명의 제2실시예에 따른 이중금속게이트전극을 갖는 반도체장치의 단면도,
도 4는 본 발명의 제3실시예에 따른 이중금속게이트전극을 갖는 반도체장치의 단면도.
*도면의 주요 부분에 대한 부호의 설명
11 : 반도체기판 12 : 게이트절연막
13 : RuTaN 14 : RuTiN
15 : W
상기의 목적을 달성하기 위한 본 발명의 CMOS 반도체장치는 nMOS 영역에 형성되며 4.0eV∼4.44eV의 일함수값을 갖는 제1금속게이트전극, pMOS 영역에 형성되며 일함수값이 4.7eV∼5.2eV인 제2금속게이트전극, 및 상기 제1금속게이트전극과 상기 제2금속게이트전극 상에 각각 저항을 낮추기 위해 형성되되, 텅스텐 또는 탄탈륨 중에서 선택되는 금속막을 포함하는 것을 특징으로 하고, 상기 제1금속게이트전극은 Ru1-xTaxNy막이고, 상기 제2금속게이트전극은 Ru1-xTixNy이며, x는 0.01∼0.99, y=0.01∼0.99인 것을 특징으로 하며, 상기 제1금속게이트전극은 WAx이고, 상기 제2금속게이트전극은 WBx이며, x는 0.01∼0.99인 것을 특징으로 하며, 상기 A는 Ti, Ta 및 Nb 중에서 선택된 하나이고, 상기 B는 Ni, Mo 및 Pt 중에서 선택된 하나인 것을 특징으로 하며, 상기 제1금속게이트전극은 Ru1-xCxOy이고, 상기 제2금속게이트전극은 Ru1-xDxOy이며, x는 0.01∼0.99, y=0.01∼0.99인 것을 특징으로 하며, 상기 C는 Ti 또는 Ta이고, 상기 D는 Ni 또는 Mo인 것을 특징으로 한다.
그리고, 본 발명의 CMOS 반도체장치의 제조 방법은 nMOS 영역과 pMOS 영역에 게이트절연막을 형성하는 단계, 상기 nMOS영역의 게이트절연막 상에 일함수값이 4.0eV∼4.44eV인 제1금속게이트전극을 형성하는 단계, 및 상기 pMOS 영역의 게이트절연막상에 일함수값이 4.7eV∼5.2eV인 제2금속게이트전극을 형성하는 단계를 포함하되, 상기 제1금속게이트전극과 상기 제2금속게이트전극 상에는 각각 저항을 낮추기 위한 금속막이 적층된 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 제1실시예에 따른 이중금속게이트전극을 갖는 CMOS 소자를 단면도이다.
도 1을 참조하면, nMOS와 pMOS 지역이 정의된 반도체기판에 p웰(11a)과 n웰(11b)을 형성하고, 반도체기판(11)상에 게이트절연막(12)을 형성한 후, nMOS 영역에는 게이트절연막(12)상에 일함수값이 4.2∼4.44eV를 갖는 RuTaN막(13)을 형성하고, pMOS 영역에는 게이트절연막(12)상에 일함수값이 4.7∼4.9eV가 되는 RuTiN막(14)을 각각 5∼500Å의 두께로 형성한다.
다음에, 게이트전극의 저항을 낮추기 위해 저항이 낮은 금속전극, 예컨대, 텅스텐막(15)을 RuTaN막(13)과 RuTiN막(14)상에 각각 형성한다.
게이트전극으로 이용되는 금속막은 전도성이 있어야 하며, 비정질 루테늄(Ru)은 노블계(noble) 금속으로서 주로 캐패시터의 하부전극으로 적용하고 있다. 그러나, 산화분위기에서 RuOx를 형성하려는 산화성때문에 순수 금속으로는 어느 정도의 한계성이 지적되어온 것이 사실이다. 또한 루테늄 자체로는 일함수가 5.0eV정도로 pMOS용 전극으로만 적용가능성이 있어 루테늄을 이중 금속게이트전극에 적용하기 위해서는 루테늄의 일함수 조절을 용이하게 함과 동시에 루테늄의 열적 안정성을 높여주는 측면에서 고려되어야 함이 바람직하다.
한편, nMOS용 게이트전극인 Ru(A)Nx에서, A는 Ta이다. 이는 루테늄(Ru)과 TaN의 화합물 형성을 유도하므로써 일함수가 낮은 RuTaN을 형성함을 의미한다.
그리고, pMOS용 게이트전극인 Ru(A)Nx에서, B는 Ti이다. 이는 루테늄에 일함수가 높은 TiN을 첨가하므로써 루테늄과 TiN의 화합물 형성을 유도하여, RuTaN보다 일함수가 상대적으로 높은 RuTiN을 형성함을 의미한다.
먼저, 루테늄에 TaN이 첨가된다면, 헥사고날(Hexagonal) 구조인 루테늄과 큐빅(Cubic) 구조인 TaN이 화합물을 형성하여 결정립의 크기가 매우 작은 비정질의 박막을 형성하며, 일함수가 낮은 TaN의 영향으로 nMOS쪽에 적합한 RuTaN을 형성한다.
반면에 루테늄과 TiN이 결합한 RuTiN은 루테늄과 Ti의 비율에 따라 차이가 있지만, 상대적으로 루테늄 및 TiN의 역할로 인해 비정질 박막을 이루어 열안정성에 개선효과가 있으며, 일함수가 큰 루테늄과 TiN의 영향으로 pMOS에 적합한 게이트전극이 형성된다.
이하, RuTaN막과 RuTiN막을 형성하는 방법에 대해 설명하면 다음과 같다.
첫째, 반응성 스퍼터링법을 이용하는데, nMOS의 금속전극에는 일함수값이 낮은 Ru1-xTaxNy(x=0.01∼0.99, y=0.01∼0.99)막을 형성하기 위해 RuTa 타겟을 이용하여 질소 반응성스퍼터링을 사용한다. 이때 질소량을 5sccm∼100sccm으로 흘려준다. 또한 아르곤양은 5sccm∼50sccm, RF 파워는 0.25∼15kW를 사용한다. 이때, 질소와 아르곤의 양은 파워에 따라 증감할 수 있다.
그리고, pMOS의 금속전극에는 일함수값이 높은 Ru1-xTixNy(x=0.01∼0.99, y=0.01∼0.99)막을 형성하기 위해 RuTi타겟을 이용하여 질소 반응성 스퍼터링을 사용한다. 이때 질소양을 5sccm∼100sccm으로 흘려준다. 또한 아르곤양은 5sccm∼50sccm, RF 파워는 0.25∼15kW를 사용한다. 이때, 질소와 아르곤의 양은 파워에 따라 증감할 수 있다. 이때, 질소 및 아르곤의 양은 파워에 따라 증감할 수 있다.
상술한 Ru1-xTixNy막과 Ru1-xTaxNy막 증착시 증착온도는 0℃∼500℃이다.
둘째, 전구체(precursor)를 이용한 화학기상증착법(CVD) 또는어드밴스드(advanced) 화학기상증착법으로 Ru1-xTixNy막과 Ru1-xTaxNy막을 증착한다.
여기서, 루테늄전구체로는 Ru(EtCp)2, Ru(od)3중에서 하나를 사용하고, Ta의 전구체로는 TaCl4, Ta(OC2H5)4, TDMAT, TDEAT 중에서 하나를 사용하고, Ti의 전구체로는 TiCl4, TDMAT, TDEAT중에서 하나를 사용하며, 질소(N)의 소스로는 NH3, N2, ND3중에서 하나를 사용한다.
셋째, 원자층 증착법(Atomic Layer Deposition; ALD)을 이용하는데, 루테늄의 전구체로는 Ru(EtCp)2, Ru(od)3중에서 하나를 사용하고, Ta의 전구체로는 TaCl4, Ta(OC2H5)4, TDMAT, TDEAT 중에서 하나를 사용하고, Ti의 전구체로는 TiCl4, TDMAT, TDEAT중에서 하나를 사용한다.
마지막으로, Ru1-xTixNy막과 Ru1-xTaxNy막이 공통으로 가지고 있는 준안정상 RuN에 Ti, Ta를 이온주입법을 사용하여 도핑시킨다.
본 발명의 제2실시예에 따른 이중금속게이트전극에 대해 설명하기로 한다.
nMOS에는 낮은 일함수의 값을 가지는 WAx를 형성하고, pMOS에는 높은 일함수값을 가지는 WBx를 형성하여 이중 금속게이트전극을 형성한다. 텅스텐(W)은 게이트전극 물질중에서도 비저항이 낮아 폴리실리콘을 대체할 금속게이트전극 물질로써 가장 유력한 물질이며, 일함수가 4.5∼4.6eV 정도이기 때문에 미드 밴드갭 금속게이트전극에 적용가능성이 높다. 실리콘의 미드밴드갭 수준의 일함수를 가지고 있는 금속에 일함수가 높은 물질과 낮은 물질을 첨가하면, 그 첨가된 성분이 텅스텐의일함수에 영향을 미쳐 일함수가 각각 낮아지거나 높아진다.
한편, 텅스텐에 첨가될 물질로, nMOS 게이트전극의 WA에서 A로는 일함수가 4.1∼4.3eV 정도로 낮은 탄탈륨(Ta), 니오븀(Nb), 티타늄(Ti)이고, pMOS 게이트전극의 WB에서 B로는 일함수가 5,0eV 내외로 높은 몰리브덴(Mo), 니켈(Ni), 백금(Pt)이다. 특히, nMOS 게이트전극으로 탄탈륨이 첨가되고 pMOS 게이트전극으로 몰리브덴이 텅스텐에 첨가되는 경우, 도 2에 도시된 상태도에 나타난 바와 같이, 이들은 첨가되는 물질의 양에 관계없이 고용체를 이루어 박막전체가 균일한 물리적 및 전기적 성질을 갖는다.
이하, WAx와 WBx의 증착 방법을 설명하기로 한다.
첫째, 반응성 스퍼터링법을 이용하는데, nMOS의 금속전극에는 일함수값이 낮은 WAx(x=0.01∼0.99)을 형성하기 위해 WA 타겟을 이용하여 반응성스퍼터링을 사용한다. 이때 아르곤양은 5sccm∼50sccm, RF 파워는 0.25∼15kW를 사용한다. 이때, 아르곤의 양은 파워에 따라 증감할 수 있다.
그리고, pMOS의 금속전극에는 일함수값이 높은 WBx(x=0.01∼0.99)을 형성하기 위해 WB 타겟을 이용하여 반응성 스퍼터링을 사용한다. 이때 아르곤양은 5sccm∼50sccm, RF 파워는 0.25∼15kW를 사용한다. 이때, 아르곤의 양은 파워에 따라 증감할 수 있다.
상술한 WA-x과 WBx막 증착시 증착온도는 0℃∼500℃이다.
둘째, 전구체를 이용한 화학기상증착법(CVD) 또는 어드밴스드(advanced) 화학기상증착법으로 WAx과 WBx을 증착한다.
여기서, 텅스텐전구체로는 WF6, W(CO)6, Cp2WH2(Cp=C5H5)중에서 하나를 사용하고, A가 Ta일 경우 Ta 전구체로는 TaCl4, Ta(OC2H5)4, TDMAT, TDEAT 중에서 하나를 사용하고, Ti일 경우 Ti 전구체로는 TiCl4, TDMAT, TDEAT중에서 하나를 사용하며, Nb일 경우 Nb 전구체로는 Nb(OC2H5)5, Nb(OCH3)5, NbF5중에서 하나를 사용한다.
한편, B가 Mo나, Ni일 경우에는 Mo(acac) 또는 Ni(acac)의 전구체를 사용한다.
셋째, 원자층 증착법(ALD)을 이용하는데, 텅스텐전구체로는 WF6, W(CO)6, Cp2WH2(Cp=C5H5)중에서 하나를 사용하고, A가 Ta일 경우 Ta 전구체로는 TaCl4, Ta(OC2H5)4, TDMAT, TDEAT 중에서 하나를 사용하고, Ti일 경우 Ti 전구체로는 TiCl4, TDMAT, TDEAT중에서 하나를 사용하며, Nb일 경우 Nb 전구체로는 Nb(OC2H5)5, Nb(OCH3)5, NbF5중에서 하나를 사용한다.
한편, B가 Mo나, Ni일 경우에는 Mo(acac) 또는 Ni(acac)의 전구체를 사용한다.
상술한 원자층 증착시 증착온도는 50℃∼650℃이고, 증착압력은 0.05∼3torr를 유지한다.
마지막으로, WAx과 WBx이 공통으로 가지고 있는 준안정상 W의 막에 Ti, Ta,Nb, Mo, Ni, Pt를 이온주입법을 사용하여 도핑시킨다.
전술한 WAx, WBx을 이중 금속게이트전극으로 이용하는 경우는, 도 3에 도시된바와 같이, nMOS와 pMOS 지역이 정의된 반도체기판(21)에 각각 p웰과 n웰을 형성하고, 반도체기판(21)상에 게이트절연막(22)을 형성한 후, nMOS 영역에는 게이트절연막(22)상에 일함수값이 4.0∼4.4eV를 갖는 WAx(23)을 형성하고, pMOS 영역에는 게이트절연막(22)상에 일함수값이 4.7∼5.2eV가 되는 WBx(24)을 각각 5∼500Å의 두께로 형성한다.
여기서, WAx(23)에서 A는 Ti, Ta, Nb이고, WBx(24)에서 B는 Ni, Mo, Pt이며, 각각 x는 0.01∼0.99이다.
다음에, WAx(23)과 WBx(24)상에 확산배리어막(25)으로서 이원계 및 이원계이상의 전도성금속질화막, TiN, TaN, TiAlN, TaSiN을 형성하고, 확산배리어막(25)상에 게이트전극의 저항을 낮추기 위한 금속전극(26)으로서 텅스텐(W) 또는 탄탈륨(Ta)을 형성한다.
본 발명의 제3실시예에 따른 이중금속게이트전극에 대해 설명하기로 한다.
nMOS에는 낮은 일함수의 값을 가지는 Ru1-x(Ax)Oy를 형성하고, pMOS에는 높은 일함수값을 가지는 Ru1-x(Bx)Oy를 형성하여 이중 금속게이트전극을 형성한다. RuO2는 금속산화막임에도 전도성 물질로서, 주로 캐패시터의 하부전극으로 적용하고 있는 물질이다. RuOx의 구조는 헥사고날 구조를 가지고 있는 것으로 알려져 있으며, 그일함수가 5.0eV 이상으로 pMOS의 게이트전극으로 적용하기에 용이한 물질이다. 하지만, 박막이 결정립의 크기가 큰 결정질이며, 휘발성이 강한 물질로 알려져 있어 게이트보호막 및 게이트전극으로 사용하기 위한 요건에 다소 취약한 점이 있다.
본 발명의 제3실시예에서는 RuOx에 nMOS 및 pMOS의 일함수를 조절하기에 용이한 금속원소들을 첨가하므로써 게이트전극으로서 전도성이 있으며, 삼원계 비정질막을 형성하여 열적으로 더 안정한 금속게이트전극을 형성할 수 있다.
구체적으로, nMOS의 게이트전극으로는 일함수가 높은 RuOx에 일함수가 낮은 물질인 Ti나 Ta를 첨가하여 일함수를 낮추고, pMOS의 게이트전극으로는 RuOx에 일함수가 높은 Mo나 Ni과 같은 원소를 첨가하는 것이다.
이러한 방법을 통해 금속성분이 첨가된 Ti, Ta, Mo, Ni과 같은 금속들이 산소 및 루테늄과 반응하므로써 비정질을 형성하여 박막 자체가 결정질에서 비정질로 전환되어 보다 열적 안성성이 유리한 게이트확산방지막이 된다. 이와 동시에 금속 고유의 성분에 의한 일함수 조절 효과도 있어 RuOx를 이용한 게이트전극의 개발에 있어 개선효과가 기대된다.
도 4는 본 발명의 제3실시예에 따른 반도체장치를 도시한 도면이다.
도 4를 참조하면, nMOS와 pMOS 지역이 정의된 반도체기판(31)에 각각 p웰과 n웰을 형성하고, 반도체기판(31)상에 게이트절연막(32)을 형성한 후, nMOS의 게이트절연막(32)상에 일함수값이 4.2∼4.44eV를 갖는 RuAOx(33)을 형성하고, pMOS 영역에는 게이트절연막(32)상에 일함수값이 4.7∼4.9eV가 되는 RuBOx(34)을 각각 5∼500Å의 두께로 형성한다.
다음에, 게이트전극의 저항을 낮추기 위해 저항이 낮은 금속전극, 예컨대, 텅스텐막(35)을 RuAOx(33)과 RuBOx(34)상에 각각 형성한다.
이하, RuAOx과 RuBOx을 형성하는 방법에 대해 설명하면 다음과 같다.
첫째, 반응성 스퍼터링법을 이용하는데, nMOS의 금속전극에는 일함수값이 낮은 Ru1-xAAxOy(x=0.01∼0.99, y=0.01∼0.99)막을 형성하기 위해 Ru1-xAx타겟을 이용하여 질소 반응성스퍼터링을 사용한다. 이때 질소량을 5sccm∼100sccm으로 흘려준다. 또한 아르곤양은 5sccm∼50sccm, RF 파워는 0.25∼15kW를 사용한다. 이때, 질소와 아르곤의 양은 파워에 따라 증감할 수 있다.
그리고, pMOS의 금속전극에는 일함수값이 높은 Ru1-xBxOy(x=0.01∼0.99, y=0.01∼0.99)막을 형성하기 위해 Ru1-xBx타겟을 이용하여 질소 반응성 스퍼터링을 사용한다. 이때 질소양을 5sccm∼100sccm으로 흘려준다. 또한 아르곤양은 5sccm∼50sccm, RF 파워는 0.25∼15kW를 사용한다. 이때, 질소와 아르곤의 양은 파워에 따라 증감할 수 있다. 이때, 질소 및 아르곤의 양은 파워에 따라 증감할 수 있다.
상술한 Ru1-xAxOy막과 Ru1-xBxOy막 증착시 증착온도는 0℃∼500℃이다.
둘째, 전구체를 이용한 화학기상증착법(CVD) 또는 어드밴스드(advanced) 화학기상증착법으로 Ru1-xAxOy막과 Ru1-xBxOy막을 증착한다.
여기서, 루테늄전구체로는 Ru(EtCp)2, Ru(od)3중에서 하나를 사용하고, A가 Ta인 경우 Ta의 전구체로는 TaCl4, Ta(OC2H5)4, TDMAT, TDEAT 중에서 하나를 사용하고, A가 Ti인 경우에는 Ti의 전구체로는 TiCl4, TDMAT, TDEAT중에서 하나를 사용한다.
한편, B가 Mo나 Ni인 경우에는 Mo(acac) 또는 Ni(acac)의 전구체를 사용하며, B라는 금속을 사용하지 않고, RuOx만을 사용할 수도 있다.
셋째, 원자층 증착법(ALD)을 이용하는데, 루테늄의 전구체로는 Ru(EtCp)2, Ru(od)3중에서 하나를 사용하고, Ta의 전구체로는 TaCl4, Ta(OC2H5)4, TDMAT, TDEAT 중에서 하나를 사용하고, Ti의 전구체로는 TiCl4, TDMAT, TDEAT중에서 하나를 사용한다.
상술한 원자층 증착시 증착온도는 50℃∼650℃이고, 증착압력은 0.05∼3torr를 유지한다.
마지막으로, Ru1-xAxOy막과 Ru1-xBxOy막이 공통으로 가지고 있는 준안정상 RuOx에 Ti, Ta, Mo, Ni를 이온주입법을 사용하여 도핑시킨다.
전술한 실시예에 따른 이중 금속게이트전극은 다마신(damascene) 공정을 이용하여 형성할 수도 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 게이트전극 형성시 nMOS에는 일함수값을 4.2∼4.4eV로 하고, pMOS에는 일함수값을 4.7∼4.9eV로 조절하므로써 nMOS와 pMOS 모두에서 표면채널구조의 CMOS 소자를 구현할 수 있으며, 이로써 문턱전압을 낮출 수 있는 효과가 있다.
Claims (16)
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- nMOS 영역에 형성되며 4.0eV∼4.44eV의 일함수값을 갖는 제1금속게이트전극;pMOS 영역에 형성되며 일함수값이 4.7eV∼5.2eV인 제2금속게이트전극; 및상기 제1금속게이트전극과 상기 제2금속게이트전극 상에 각각 저항을 낮추기 위해 형성되되, 텅스텐 또는 탄탈륨 중에서 선택되는 금속막을 포함하는 CMOS 반도체장치.
- 제3항에 있어서,상기 제1금속게이트전극은 Ru1-xTaxNy막이고, 상기 제2금속게이트전극은 Ru1-xTixNy이며, x는 0.01∼0.99, y=0.01∼0.99인 것을 특징으로 하는 CMOS 반도체장치.
- 제3항에 있어서,상기 제1금속게이트전극은 WAx이고, 상기 제2금속게이트전극은 WBx이며, x는 0.01∼0.99인 것을 특징으로 하는 CMOS 반도체장치.
- 제5항에 있어서,상기 A는 Ti, Ta 및 Nb 중에서 선택된 하나이고, 상기 B는 Ni, Mo 및 Pt 중에서 선택된 하나인 것을 특징으로 하는 CMOS 반도체장치.
- 제3항에 있어서,상기 제1금속게이트전극은 Ru1-xCxOy이고, 상기 제2금속게이트전극은 Ru1-xDxOy이며, x는 0.01∼0.99, y=0.01∼0.99인 것을 특징으로 하는 CMOS 반도체장치.
- 제7항에 있어서,상기 C는 Ti 또는 Ta이고, 상기 D는 Ni 또는 Mo인 것을 특징으로 하는 CMOS 반도체장치.
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- nMOS 영역과 pMOS 영역에 게이트절연막을 형성하는 단계;상기 nMOS영역의 게이트절연막 상에 일함수값이 4.0eV∼4.44eV인 제1금속게이트전극을 형성하는 단계; 및상기 pMOS 영역의 게이트절연막상에 일함수값이 4.7eV∼5.2eV인 제2금속게이트전극을 형성하는 단계를 포함하되,상기 제1금속게이트전극과 상기 제2금속게이트전극 상에는 각각 저항을 낮추기 위한 금속막이 적층된 것을 특징으로 하는 CMOS 반도체장치의 제조 방법.
- 제10항에 있어서,상기 제1금속게이트전극과 상기 제2금속게이트전극은 반응성스퍼터링법, 화학기상증착법 또는 원자층증착법으로 증착되는 것을 특징으로 하는 CMOS 반도체장치의 제조 방법.
- 제10항에 있어서,상기 제1금속게이트전극은 Ru1-xTaxNy막이고, 상기 제2금속게이트전극은 Ru1-xTixNy이며, x는 0.01∼0.99, y=0.01∼0.99인 것을 특징으로 하는 CMOS 반도체장치의 제조 방법.
- 제10항에 있어서,상기 제1금속게이트전극은 WAx이고, 상기 제2금속게이트전극은 WBx이며, x는 0.01∼0.99인 것을 특징으로 하는 CMOS 반도체장치의 제조 방법.
- 제13항에 있어서,상기 A는 Ti, Ta 및 Nb 중에서 선택된 하나이고, 상기 B는 Ni, Mo 및 Pt 중에서 선택된 하나인 것을 특징으로 하는 CMOS 반도체장치의 제조 방법.
- 제10항에 있어서,상기 제1금속게이트전극은 Ru1-xCxOy이고, 상기 제2금속게이트전극은 Ru1-xDxOy이며, x는 0.01∼0.99, y=0.01∼0.99인 것을 특징으로 하는 CMOS 반도체장치의 제조 방법.
- 제15항에 있어서,상기 C는 Ti 또는 Ta이고, 상기 D는 Ni 또는 Mo인 것을 특징으로 하는 CMOS 반도체장치의 제조 방법.
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| E902 | Notification of reason for refusal | ||
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