JP2000150668A

JP2000150668A - 半導体装置およびその製造方法

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Publication number: JP2000150668A
Application number: JP10326964A
Authority: JP
Inventors: Satoshi Inaba; 聡稲葉
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1998-11-17
Filing date: 1998-11-17
Publication date: 2000-05-30

Abstract

(57)【要約】【課題】金属ゲート電極構造を用いた極微細ＣＭＯＳト
ランジスタのｎＭＯＳＦＥＴ、ｐＭＯＳＦＥＴともに低
い閾値電圧を実現する。【解決手段】金属ゲート電極１２を有するＣＭＯＳＦＥ
Ｔを形成した半導体装置において、金属ゲート電極の少
なくともゲート絶縁膜側には、仕事関数の値が4.2 ｅＶ
〜4.3 ｅＶとなる金属が用いられており、ｎＭＯＳＦＥ
Ｔのチャネル領域は、チャネル領域のキャリアと同一導
電型の不純物がカウンタドーピングされたカウンタドー
ピング層が形成されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置および
その製造方法に係り、特に半導体集積回路装置に形成さ
れる金属ゲート電極およびゲート絶縁膜を用いた電界効
果トランジスタ（Metal Insulator Semiconductor Fiel
d Effect Transistor ；ＭＩＳＦＥＴ）の高性能化を達
成する素子構造とその製造工程に関する。

【０００２】

【従来の技術】ＭＩＳＦＥＴを用いた半導体装置として
は、Ｓｉ基板上に形成されたダイナミック型ＲＡＭ、ス
タティック型ＲＡＭなどの記憶装置や、ＣＭＯＳ（Comp
rementry Metal Oxide Semiconductor；相補性絶縁ゲー
ト）構成のロジック回路を用いた演算装置などが挙げら
れる。

【０００３】現在、集積密度の向上や性能向上のために
これらの装置の構成要素であるＭＯＳＦＥＴの微細化が
進んでおり、世代が進むにつれて、ＭＯＳＦＥＴのいわ
ゆる短チャネル効果を抑制することが重要になってい
る。

【０００４】ＭＯＳＦＥＴの短チヤネル効果を抑制する
方法は、いわゆるスケーリング則にしたがって幾つか提
案されており、その一つにゲー卜絶縁膜を薄膜化する手
法が挙げられる。

【０００５】この手法は、ゲート電極に電圧を印加した
時にゲート絶縁膜が薄いほどＳｉ基板中に形成される空
乏層の制御が容易になり、短チャネル効果を抑制できる
ことを意味している。

【０００６】ところが、不純物をドープしたポリシリコ
ンを用いたゲート電極中で十分なキャリア濃度が得られ
ていない場合には、ゲート絶縁膜の薄膜化により相対的
にゲ一ト電極側にかかる電場が強くなると、ゲート電極
中にも空乏層が形成される現象（ゲ一ト電極の空乏化）
が見られる。特に、極微細のｎチャネルＭＯＳＦＥＴ
（ｎＭＯＳＦＥＴ）では、上記したゲート電極の空乏化
の影響が顕著になる。

【０００７】上記ｎＭＯＳＦＥＴのゲート電極の空乏化
の影響が顕著になる原因の−つは、微細ゲ一ト電極の細
線構造に対してゲート電極の寄生抵抗を抑制するために
サリサイド構造が採用されていることが挙げられる。

【０００８】即ち、サリサイド構造を実現するためにサ
リサイド工程を採用すると、Ａｓ（砒素）をソース・ド
レイン領域とゲート領域に同時にイオン注入してｎ+ に
ドーピングすることが行われる。この場合、ゲート電極
中のＡｓの拡散係数が小さいので、ドーパントとしてＰ
（リン）を使った場合に比べて、同じ熱工程を経たとし
てもゲート電極のＳｉ基板側での不純物濃度が低下し、
ゲート電極の空乏化を引き起し易くなり、実効的なゲー
ト絶縁膜厚が大きくなり、電流駆動力が減少するという
欠点が顕在化する。

【０００９】一方、ｐチャネルＭＯＳＦＥＴ（ｐＭＯＳ
ＦＥＴ）に対しては、素子の徹細化が進むにつれて、従
来用いられてきた埋め込みチヤネル構造から表面チャネ
ル構造に変更することにより短チャネル効果を抑制する
ことが試みられており、サブミクロン〜0.25μｍ世代よ
り先のｐＭＯＳＦＥＴでは、ゲート電極としてＢ（ボロ
ン）をドーピングしたポリシリコンが用いられている。

【００１０】しかし、ゲート電極の不純物にＢを用いた
表面チャネル型ｐＭＯＳＦＥＴでも、ゲート絶縁膜の薄
膜化につれて幾つかの問題を生じる。例えばＢがゲート
領域から薄膜ゲ一ト絶縁膜を介してチャネル領域に突き
抜けてしまうことや、埋め込みチャネル型ｐＭＯＳＦＥ
Ｔのゲー卜電極で用いられているＰと比べてＢの固溶限
が小さいので、ゲート電極中のキャリア濃度が小さくな
り、やはリゲート電極の空乏化の影響が無視できなくな
ることなどである。

【００１１】また、微細なゲート電極では、ゲート遅延
時間の劣化を引き起こさないように幾つかの寄生効果の
低減が必要となる。その−つとして、ゲート電極上のシ
ート抵抗を小さくすることが要求されている。

【００１２】ゲート抵抗の低減化を図るために、現在は
サリサイド構造などが用いられているが、0.1 μｍ世代
の素子になると、現在実現されているシート抵抗では必
ずしもゲート抵抗の低減化が十分ではなくなる。

【００１３】また、サリサイド技術においては、ゲート
長が短くなるにつれてシート抵抗の増大が引き起こされ
る細線効果も存在するので、ゲート電極のさらなる低抵
抗化が可能になる構造の開発が望まれていた。

【００１４】これらの背景により、ゲート長が0.1 μｍ
以降の世代では、ＣＭＯＳＦＥＴを構成するｎＭＯＳＦ
ＥＴ、ｐＭＯＳＦＥＴともに、微細なゲート電極の低抵
抗化とゲート空乏化率の改善を主な目的として、ゲート
電極として、不純物をドープしたポリシリコンではな
く、金属を用いる手法が研究され始めている（例えば
A.Chatterjee et al. "Sub-100nm Gate Length Metal G
ate NMOS Transistors Fabricated by a Replacement
Gate PROCESS " ,1997 IEEE, IEDM Tech.Dig. P.82
1）。

【００１５】この手法は、ｐＭＯＳＦＥＴにおいてＢが
ゲート領域から薄膜ゲ一ト絶縁膜を介してチャネル領域
に突き抜ける現象が生じない点でも有利になる。

【００１６】なお、歴史的には、ＭＩＳ型半導体装置の
初期には金属ゲート電極が用いられていたが、金属ゲー
ト電極は高温プロセスとの整合がとれないことから最近
では使われなくなっていた。

【００１７】ところで、前記したように再び注目され始
めている金属ゲート電極の構造を、従来のＬＳＩの製造
プロセスと整合性を持たせながら形成しようとすると、
比較的融点の高いＷ（タングステン）やＴｉＮ（チタン
ナイトライド）などを用いることが妥当である。特に、
ＴｉＮは、配向性の制御が可能になってきたこともあ
り、Ｗとの積層構造の金属ゲートを形成する上でのバリ
アメタルとしての役割を担う上で重要になってきてい
る。

【００１８】ところが、ＴｉＮは仕事関数φM の値とし
て4.6 ｅＶ程度の値を持つことが知られており、図１１
に示すエネルギーバンドからわかるように、フェルミレ
ベルＥ_Fがミッドギャップ（midgap）近傍、つまり、シ
リコン基板（Bulk Si ）のＥ _C、Ｅ_Vの中間近傍になる
ので、ｎＭＯＳＦＥＴ、ｐＭＯＳＦＥＴともこの世代の
ＭＯＳＦＥＴとしては閾値電圧Ｖthが高くなる。

【００１９】図１２は、ゲート電極にφM ＝4.6 ｅＶの
ＴｉＮを使用した場合を想定したデバイスシミュレーシ
ョンから得られたＭＯＳＦＥＴのＩｄ（ドレイン電流）
−Ｖｇ（ゲート電圧）特性を示す。

【００２０】このＩｄ−Ｖｇ特性から、ｎＭＯＳＦＥ
Ｔ、ｐＭＯＳＦＥＴともサブスレショールド（sub thre
shold ）特性がＶｇ＝0 Ｖを挟んで対称的であり、且
つ、閾値電圧Ｖthが0.5 Ｖ程度になっていることがわか
る。

【００２１】このことは、極微細ＣＭＯＳデバイスにお
いては大変不都合である。なぜならば、極微細ＣＭＯＳ
デバイスにおいては、電源電圧を低減することを想定し
て各部の寸法がスケーリングされており、それに伴って
閾値電圧Ｖthも低減させることが前提となっているから
である。

【００２２】もし、閾値電圧Ｖthが高いままで電源電圧
を低下させなければならないとすると、結果的にはＭＯ
ＳＦＥＴの電流駆動力（Ｖg −Ｖthに比例する）を低減
させる結果となり、チャネル長をスケールダウンして素
子を高性能化するというシナリオから外れてしまう。

【００２３】従って、金属ゲート電極を用いた極微細Ｃ
ＭＯＳデバイスにおいても、従来のポリシリコンを用い
たＣＭＯＳデバイスと同様に低い閾値電圧Ｖthを実現で
きる構造が望まれていた。低い閾値電圧Ｖthを実現する
ためには、まず、ＭＯＳＦＥＴのチヤネル部の基板エン
ジニアリングを行うことが考えられる。

【００２４】図１３は、埋め込みチャネル構造を有する
ｎＭＯＳＦＥＴについて本願発明者らが行ったＩｄ−Ｖ
ｇ特性のデバイスシミュレーションの結果を示してい
る。

【００２５】このシミュレーションによれば、ｎＭＯＳ
ＦＥＴ、ｐＭＯＳＦＥＴとも非常に浅い埋め込みチャネ
ル層を形成すれば、例えばＴｉＮを用いてφM ＝4.6 ｅ
Ｖの金属ゲート電極を有するＭＯＳＦＥＴを形成した場
合でもパンチスルーを抑制しながら低い閾値電圧Ｖthを
実現できることが明らかになった。

【００２６】なお、図１３にはｎＭＯＳＦＥＴの場合だ
けを示しているが、ｐＭＯＳＦＥＴも埋め込みチャネル
構造とすることで閾値電圧Ｖthの絶対値を0.2 Ｖ以下に
低減できる。

【００２７】ところが、現実には、特にｐＭＯＳＦＥＴ
について浅いカウンタチヤネルイオン注入で埋め込みチ
ャネル層の形成を行うことは、ｐ型ドーパントとして通
常用いられるＢ（ボロン）を用いる限りは非常に困難で
ある。

【００２８】この理由は、たとえイオン注入直後にＢの
プロファイルを浅く形成できていたとしても、その後の
熱工程によリＢが拡散して不純物プロファイルがなまっ
てしまうことに起因する。

【００２９】不純物プロファイルが広がってしまったＢ
埋め込みチャネルでは、閾値が低くなり過ぎ、また、パ
ンチスルーも制御できないので、非常に不利であること
が判明している。

【００３０】従って、金属ゲート電極を用いる場合で、
且つ、現実的なチャネル不純物プロファィルを形成した
時に低い閾値電圧を実現できる構造が望まれていた。

【００３１】

【発明が解決しようとする課題】上記したように従来の
金属ゲート電極構造を用いたＣＭＯＳトランジスタは、
ｎＭＯＳＦＥＴ、ｐＭＯＳＦＥＴともに低い閾値電圧を
実現することが困難であるという問題があった。

【００３２】本発明は上記の問題点を解決すべくなされ
たもので、金属ゲート電極構造を用いた極微細ＣＭＯＳ
トランジスタのｎＭＯＳＦＥＴ、ｐＭＯＳＦＥＴともに
低い閾値電圧を実現し得る構造を有する半導体装置およ
びその製造方法を提供することを目的とする。

【００３３】

【課題を解決するための手段】本発明の半導体装置は、
半導体層に形成された絶縁ゲート型電界効果型トランジ
スタのソース領域、チャネル領域およびドレイン領域
と、前記チャネル領域上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、少なくともゲート絶縁
膜側に仕事関数φM が4.2 ｅＶ〜4.3 ｅＶとなる金属が
用いられた金属ゲート電極とをそれぞれ具備するｎチャ
ネル型の絶縁ゲート型電界効果型トランジスタおよびｐ
チャネル型の絶縁ゲート型電界効果型トランジスタが形
成されてなり、前記ｎチャネル型の絶縁ゲート型電界効
果型トランジスタのチャネル領域は、チャネル領域のキ
ャリアと同一導電型の不純物がカウンタドーピングされ
たカウンタドーピング層が形成されていることを特徴と
する。

【００３４】また、本発明の半導体装置の製造方法は、
本発明の半導体装置を製造する際、前記ｎチャネルＦＥ
Ｔのチャネル領域にＡｓ、Ｓｂのいずれか１つの不純物
を比較的低い加速電圧でイオン注入することによって前
記カウンタドーピング層を形成することを特徴とする。

【００３５】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。

【００３６】＜半導体装置の第１実施例＞図１は、第１
実施例に係る半導体装置に形成されているＣＭＯＳＦＥ
Ｔの断面構造を示している。

【００３７】図１において、１ａは半導体基板に形成さ
れたｎウエル領域、１ｂは半導体基板に形成されたｐウ
エル領域、１５はＣＭＯＳ領域分離用、ｎＭＯＳ・ｐＭ
ＯＳ間分離用の素子分離領域である。

【００３８】ｎＭＯＳＦＥＴ領域に形成されているｎＭ
ＯＳＦＥＴおよびｐＭＯＳＦＥＴ領域に形成されている
ｐＭＯＳＦＥＴは、基板表層部に形成されたエクステン
ション領域６を含むソース領域・ドレイン領域４と、上
記ソース領域・ドレイン領域間のチャネル領域上に形成
されたゲート絶縁膜１１と、前記ゲート絶縁膜上に形成
された金属ゲート電極１２とをそれぞれ具備する。

【００３９】なお、５はｎＭＯＳＦＥＴ・ｐＭＯＳＦＥ
Ｔのゲート電極の側壁部に形成された側壁絶縁膜からな
るゲート側壁領域、８は基板上に形成された層間絶縁
膜、１０はｎＭＯＳＦＥＴ・ｐＭＯＳＦＥＴ上に形成さ
れた層間絶縁膜である。

【００４０】このＣＭＯＳＦＥＴの構造の特徴は、
（１）ｐＭＯＳＦＥＴ側の閾値電圧Ｖthが適当な低い値
になるように、金属ゲート電極１２の少なくともゲート
絶縁膜側にφM ＝4.2 ｅＶ〜4.3 ｅＶ程度の金属を用い
ている点、（２）ｎＭＯＳＦＥＴ側のチャネル領域に比
較的浅いカウンタイオン注入により埋め込みチャネル層
が形成されて閾値電圧Ｖthの低減が図られている点であ
る。

【００４１】上記φM ＝4.2 ｅＶ〜4.3 ｅＶ程度の金属
として、φM ＝4.2 ｅＶ近傍のＺｎ（亜鉛）やＡｌ（ア
ルミニウム）またはＴｉ（チタン）などが挙げられる。

【００４２】換言すれば、前記金属ゲート電極１２は、
上記Ｚｎ、Ａｌ、Ｔｉのいずれか１つの単体金属で形成
する、または、この単体金属と高融点金属との積層構造
として形成することが可能である。

【００４３】図２は、図１のＣＭＯＳＦＥＴにおいて金
属ゲート電極部がφM ＝4.2 ｅＶである場合を想定して
計算したｎＭＯＳＦＥＴとｐＭＯＳＦＥＴのＩｄ−Ｖｇ
特性を示している。

【００４４】ここでは、ｐＭＯＳＦＥＴ側では適正な低
い閾値電圧Ｖthになっているが、ｎＭＯＳＦＥＴについ
てはカウンタチャネルイオン注入をしていない場合（そ
の閾値電圧Ｖthが高くなっている場合）を示している。

【００４５】従って、図２のＩｄ−Ｖｇ特性は、図１２
に示した従来例のＣＭＯＳＦＥＴのＩｄ−Ｖｇ特性の場
合とは異なり、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴのＩｄ
−Ｖｇ特性がＶｇ＝0 Ｖに対して非対称となっている。

【００４６】この結果から、ＴｉＮをゲートに用いた従
来例のＣＭＯＳＦＥＴとは異なり、ｐＭＯＳＦＥＴ側は
特別にカウンチャネルタイオン注入をしなくても従来の
ポリシリコンゲートを用いたＣＭＯＳＦＥＴと同程度の
基板不純物濃度にした場合でも所望の低い閾値電圧Ｖth
（〜0.2 Ｖ）が実現されることがわかる。

【００４７】一般には、閾値電圧Ｖthを小さくするため
には、基板不純物濃度を小さくすることが行われるが、
その一方で、短チャネル効果を抑制するためには基板表
面近傍のパンチスルーを抑制するために、ｎＭＯＳＦＥ
Ｔ、ｐＭＯＳＦＥＴの両方とも不純物濃度を１０¹⁷ｃｍ
^-3〜１０¹⁸ｃｍ^-3程度に保つ心要がある。

【００４８】したがって、前記したように金属ゲート電
極に仕事関数φM ＝4.2 ｅＶ〜4.3ｅＶ程度の金属を用
いてｐＭＯＳＦＥＴ側の閾値電圧Ｖthを適正化し、ｎＭ
ＯＳＦＥＴ側に閾値電圧Ｖthの調整をしわ寄せすること
により、ｎＭＯＳＦＥＴ、ｐＭＯＳＦＥＴの両方の閾値
電圧Ｖthの低減を図っている。

【００４９】このｎＭＯＳＦＥＴ側の閾値電圧Ｖthを低
減するために、ｎＭＯＳＦＥＴの基板に対してＡｓ（ま
たはＳｂ）をカウンタイオン注入することにより基板表
面近傍の浅い埋め込みチャネル層をカウンタ層として形
成している。

【００５０】ｎＭＯＳＦＥＴの場合は、ドーパントとし
てＡｓやＳｂが使えるので、比較的浅い埋め込みチャネ
ル層の形成をカウンタチヤネルイオン注入層（カウンタ
ドーピング層）で形成することは難しくない。

【００５１】この際、イオン注入による埋め込みチヤネ
ル層の深さは、少なくともゲート空乏層の厚さよりも浅
いことが心要がある。従って、ＡｓまたはＳｂなどの重
い不純物によって前記カウンタ層を形成する心要があ
る。

【００５２】図３は、図１中のｎＭＯＳＦＥＴの基板中
の不純物プロファイルについてプロセスシミュレーショ
ンを行った結果を示したものである。

【００５３】図３に示すように、ｎＭＯＳＦＥＴのカウ
ンタ層の深さは約１０ｎｍ以内にすることが心要である
（カウンタ層の深さが約１０ｎｍ以内でないと、ゲート
長Ｌ〜0.1 μｍではパンチスルーを引き起こしてしま
う）。このことは、図１３に示したデバイスシミュレー
ションの結果から判明している。

【００５４】上記したように第１実施例の半導体装置
は、金属ゲート電極構造を用いた極微細ＣＭＯＳトラン
ジスタの金属ゲート電極を構成する材料として、その仕
事関数の値がｐＭＯＳＦＥＴ側の閾値電圧が適当な低い
値になるようなものを選択し、且つ、ｎＭＯＳＦＥＴ側
では浅いカウンタチヤネルイオン注入によって閾値電圧
を低減していることを特徴としている。

【００５５】＜半導体装置の製造方法の第１実施例＞図
４（ａ）〜図１０（ａ）は、図１に示した第１実施例の
ＣＭＯＳＦＥＴの製造方法の一例に係る主要工程におけ
る１個のＭＯＳＦＥＴ領域に着目した平面パターンを示
しており、それぞれに対応するＢ−Ｂ線に沿う断面構造
を図４（ｂ）〜図１０（ｂ）に示している。

【００５６】この製造工程において、熱工程に弱い金
属、もしくは金属と反応し易いゲ一ト絶縁膜を用いるに
は、ダマシンメタルゲート形成プロセスを採用した製造
方法を用いることによってゲート電極に対する熱工程を
低減することが望ましい。

【００５７】まず、図４（ａ）、（ｂ）に示すように、
シリコン基板１上に素子分離領域１５を選択的に形成す
る。なお、素子分離領域１５は、ＬＯＣＯＳ（選択酸
化）法、ＳＴＩ（シャロウトレンチ絶縁）法のいずれに
よっても形成可能である。

【００５８】次に、図５（ａ）、（ｂ）に示すように、
素子領域上にダミーゲート絶縁膜２を形成し、その上に
ダミーゲート電極領域３を形成する。このダミーゲート
電極領域３は、図８（ａ）、（ｂ）を参照して後述する
ように金属を埋め込む前には除去される。

【００５９】ここで、ダミーゲート電極領域３を形成す
る物質は、後の加工性を考慮してポリシリコンを用いて
いるが、その上部にさらにキャップとなる材料、例えば
ＳｉＮなどを堆積し、後の工程でＣＭＰ（化学的機械研
磨）を行って層間膜を平坦化する際のストッパーの役割
を持たせるようにしてもよい。

【００６０】次に、図６（ａ）、（ｂ）に示すように、
ダミーゲート電極領域３に対してセルフアライン的にイ
オン注入を行い、所要の熱工程を加えてエクステンショ
ン領域６を形成する。さらに、ゲート側壁材料となる物
質を堆積し、例えばＲＩＥ（反応性イオンエッチング）
によるエッチバックを行ってゲート側壁領域５を形成す
る。

【００６１】次に、図７（ａ）、（ｂ）に示すように、
ゲート側壁領域５に対してセルフアライン的にイオン注
入を行い、不純物の活性化のためのＲＴＡ（急速加熱処
理）を行い、ソース・ドレイン領域４となる深い拡散層
を形成する。

【００６２】さらに、上部に層間絶縁膜８を堆積する。
この層間絶縁膜８としては、ＣＭＰの均一性がよいＬＰ
（減圧）−ＣＶＤ（気相成長）法により形成される酸化
膜（例えばＴＥＯＳ酸化膜）が用いられる。

【００６３】次に、図８（ａ）、（ｂ）に示すように、
層間絶縁膜８のＣＭＰを行って前記ダミーゲート電極領
域３の表面が露出した時点でＣＭＰをストップさせて、
その後にダミーゲート電極領域３を除去する。この時の
ＣＭＰに際して、ダミーゲート電極領域３のポリシリコ
ン上にキャップ材としてＳｉＮ等の材料が載っている場
合は、それをストッパーにしてＣＭＰを行うことが可能
である。

【００６４】そして、ＣＤＥ（ケミカルドライエッチン
グ）法によってダミーゲート電極領域３およびその下側
のダミーゲート絶縁膜２を層間絶縁膜８に対して選択的
に除去する。

【００６５】さらに、上記ダミーゲート電極領域３除去
後の溝に対して後述するように仕事関数値がＴｉＮより
も小さい金属を埋め込む前に、チャネルイオン注入を行
う。この際、ｐＭＯＳＦＥＴ側に対しては、基板不純物
濃度が５×１０¹⁷ｃｍ^-3〜２×１０¹⁸ｃｍ^-3程度（この
世代としては極く普通の基板濃度）となるようにイオン
ドーズ量を設定してチャネルイオン注入を行うことによ
り、従来のポリシリコンゲート電極の場合と同様に閾値
電圧を適正化できる。

【００６６】これに対して、ｎＭＯＳＦＥＴ側に対して
は、パンチスルーを抑制するためにＢのイオンドーズ量
を設定してチャネルイオン注入を行うことにより、基板
不純物濃度が５×１０¹⁷ｃｍ^-3〜２×１０¹⁸ｃｍ^-3程度
となるように形成した後、比較的低い加速電圧（例えば
１５ＫｅＶ）、イオンドーズ量１．５×１０¹²ｃｍ^-2程
度でＡｓのカウンタイオン注入を行う。この際、Ａｓの
カウンタイオン注入量とｎＭＯＳＦＥＴの閾値電圧Ｖth
とは所定の関係を有する。

【００６７】次に、図９（ａ）、（ｂ）に示すように、
前記ダミーゲート電極領域除去後の溝の底面の基板表面
にゲート絶縁膜１１を形成した後、金属を堆積すること
によりダミーゲート電極領域除去後の溝に金属ゲート電
極１２を埋め込む。

【００６８】ここで、上記ゲート絶縁膜１１は、酸化膜
系でも酸化窒化膜系でも窒化膜系でもその他の高誘電体
薄膜でもよく、デバイスの世代が変わって実効的な膜厚
を薄くした時でも目的に応じて選択できる。さらに、上
記ゲート絶縁膜１１の形成方法も、熱酸化だけでなく、
ＣＶＤ法による成膜方法も適用できる。

【００６９】次に、図１０（ａ）、（ｂ）に示すよう
に、前記ダミーゲート電極領域除去後の溝内だけに金属
ゲート電極１２を残すように、メタルＣＭＰによって前
記金属を除去した後、層間絶縁膜１０を推積する。ここ
で、上記層間絶縁膜層１０は、ＢＰＳＧ（ボロン・リン
・シリケートガラス）またはプラズマＣＶＤ系の絶縁膜
などが用いられる。

【００７０】そして、上記層間絶縁膜層１０にコンタク
トホール７を形成して前記金属ゲート電極１２に接続さ
れる金属配線（図示せず）を形成する。

【００７１】なお、上記実施例では、説明の簡単化のた
め、高性能化を図るためのソース・ドレイン領域４上の
シリサイド形成工程を省略したが、従来例と同様にゲー
ト側壁領域５を形成した時点でシリサイド工程を適用す
ることも勿論可能である。

【００７２】さらに、前述したようにＣＭＯＳＦＥＴの
２つの導電型のＭＯＳＦＥＴのうちのどちらか一方の導
電型のＭＯＳＦＥＴに合わせて閾値電圧を低くできるよ
うな金属をゲート電極として選択するという考え方は、
上記第１実施例とは逆に、ｎＭＯＳＦＥＴ側の閾値電圧
を低くするという方向に対しても適用できることは明白
である。

【００７３】即ち、金属ゲート電極部にφM ＝4.9 ｅＶ
〜5.0 ｅＶ程度の金属を用いることにより、ｎＭＯＳＦ
ＥＴ側に対してはカウンタイオン注入を行うことなく低
い閾値電圧にすることができる。

【００７４】これに対して、上記したように金属ゲート
電極部にφM ＝4.9 ｅＶ〜5.0 ｅＶ程度の金属を用いる
ことにより閾値電圧が高くなったｐＭＯＳＦＥＴ側に対
しては、浅いカウンタイオン注入を行って低い閾値電圧
にすることができる。この場合、ｐＭＯＳＦＥＴ側に対
しては、熱工程で拡散しにくいドーパントをカウンタイ
オン注入層の形成に使えるという前提条件が必要であ
り、例えばＩｎ（インジウム）のイオン注入によって実
現可能である。

【００７５】

【発明の効果】上述したように本発明の半導体装置およ
びその製造方法によれば、金属ゲート電極構造を用いた
極微細ＣＭＯＳトランジスタのｎＭＯＳＦＥＴ、ｐＭＯ
ＳＦＥＴともに低い閾値電圧を実現することができる。

【００７６】即ち、請求項１の発明のように金属ゲート
電極の仕事関数の値を選択設定すれば、短チャネル効果
を抑制するために基板濃度を比較的高くした場合でも、
ｐＭＯＳＦＥＴにおいて低電圧動作に適する低い閾値電
圧を実現できる。また、ｎＭＯＳＦＥＴのチヤネル部に
浅いカウンタイオン注入を行うことにより、ｎＭＯＳＦ
ＥＴ側の閾値電圧を低減化することができる。

【００７７】また、金属ゲート電極として従来のように
仕事関数の値が4.6 ｅＶ程度のＴｉＮなどの金属を用い
ると、フェルミレベルＥ_Fがミッドギャップになるので
閾値電圧を低減しにくいが、請求項２記載の金属を用い
れば、少なくともｐＭＯＳＦＥＴに対しては何も特別な
ことをせずに（通常の基板濃度の範囲で）、低い閾値電
圧を実現することができる。

【００７８】また、請求項３の発明のように、ｎＭＯＳ
ＦＥＴに対してカウンタイオン注入する領域の深さを少
なくともゲート空乏層の厚さよりも小さくすることによ
り、パントスルーを抑制することができる。

【００７９】また、請求項４の発明は、請求項１乃至３
のいずれかの半導体装置の製造に際して、ｎＭＯＳＦＥ
Ｔに対してＡｓやＳｂを用いてカウンタイオン注入を行
うことにより、浅いカウンタ層を形成することが容易に
なり、極微細ゲートを持つｎＭＯＳＦＥＴにおいてもパ
ンチスルーを抑制しながら低い閾値電圧を実現できる。

【００８０】また、金属ゲート電極としてＺｎなどの融
点の低い金属、または、金属と反応し易い高誘電率薄膜
を用いる場合に、請求項５の発明のように、これらの金
属とゲート絶縁膜との反応を抑制するために低温で金属
ゲートを形成可能なダマシンメタルゲート形成プロセス
を採用することにより実現できる。

【００８１】また、請求項６の発明のように金属ゲート
電極の仕事関数の値を選択設定すれば、ｎＭＯＳＦＥＴ
において低電圧動作に適する低い閾値電圧を実現でき、
ｐＭＯＳＦＥＴのチヤネル部に浅いカウンタイオン注入
を行うことにより、その閾値電圧を低減化することがで
きる。

【図面の簡単な説明】

【図１】本発明の第１実施例に係る半導体装置に形成さ
れているＣＭＯＳＦＥＴの構造を示す断面図。

【図２】仕事関数の値が＝4 ・24ｅＶの金属ゲート電極
を用いた場合のｎＭＯＳＦＥＴ、ｐＭＯＳＦＥＴであっ
て、ｎＭＯＳＦＥＴのカウンタイオン注入を行わない場
合Ｉｄ−Ｖｇ特性を示す図。

【図３】図１中のｎＭＯＳＦＥＴの基板中にＡｓのカウ
ンタイオン注入を行って浅い埋め込みチヤネル層を形成
した場合における基板中の不純物プロファイルについて
プロセスシミュレーションを行った結果を示す図。

【図４】図１に示した第１実施例のＣＭＯＳＦＥＴの製
造方法の一例に係る主要工程の一部における平面パター
ンおよび断面構造を示す図。

【図５】図４の工程に続く工程における平面パターンお
よび断面構造を示す図。

【図６】図５の工程に続く工程における平面パターンお
よび断面構造を示す図。

【図７】図６の工程に続く工程における平面パターンお
よび断面構造を示す図。

【図８】図７の工程に続く工程における平面パターンお
よび断面構造を示す図。

【図９】図８の工程に続く工程における平面パターンお
よび断面構造を示す図。

【図１０】図９の工程に続く工程における平面パターン
および断面構造を示す図。

【図１１】仕事関数の値が4.6 ｅＶの金属ゲート電極を
用いた従来のＭＯＳＦＥＴにおけるエネルギーバンドを
示す図。

【図１２】仕事関数の値が4.6 ｅＶの金属ゲート電極を
用いた従来のｎＭＯＳＦＥＴ、ｐＭＯＳＦＥＴのＩｄ−
Ｖｇ特性を示す図。

【図１３】深さが１０ｎｍ以下の浅い埋め込みチヤネル
層を形成して閾値電圧の低減化を図ったｎＭＯＳＦＥＴ
のＩｄ−Ｖｇ特性を示す図。

【符号の説明】

１…半導体基板、２…ダミーゲート絶縁膜、３…ダミーゲート電極領域、４…ソース・ドレイン電極領域、５…ゲート側壁領域、６…エクステンション領域、７…コンタクトホール、８…ＴＥＯＳ酸化膜（ＬＰ−ＣＶＤ酸化膜）、１０…ＢＰＳＧ膜、１１…ゲート絶縁膜、１２…金属ゲート電極。

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 4M104 AA01 BB02 BB14 BB36 CC05 DD03 DD04 DD26 EE09 GG10 HH20 5F040 DA06 DA18 DB03 DC01 EC04 EC08 EF02 EK01 EK05 FA02 FA03 FB02 FB05 5F048 AA00 AC03 BA01 BB04 BB09 BB12 BB14 BB18 BC06 BE03 BG12 BG14 DA23

Claims

【特許請求の範囲】

【請求項１】半導体層に形成された絶縁ゲート型電界
効果型トランジスタのソース領域、チャネル領域および
ドレイン領域と、前記チャネル領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され、少なくともゲート絶縁
膜側に仕事関数の値が4.2 ｅＶ〜4.3 ｅＶとなる金属が
用いられた金属ゲート電極とをそれぞれ具備するｎチャ
ネル型の絶縁ゲート型電界効果型トランジスタおよびｐ
チャネル型の絶縁ゲート型電界効果型トランジスタが形
成されてなり、前記ｎチャネル型の絶縁ゲート型電界効果型トランジス
タのチャネル領域は、チャネル領域のキャリアと同一導
電型の不純物がカウンタドーピングされたカウンタドー
ピング層が形成されていることを特徴とする半導体装
置。
【請求項２】請求項１記載の半導体装置において、前記金属ゲート電極は、亜鉛、アルミニウム、チタンの
いずれか１つの単体金属で形成される、または、この単
体金属と高融点金属との積層構造として形成されること
を特徴とする半導体装置。
【請求項３】請求項１または２記載の半導体装置にお
いて、前記カウンタドーピング層の厚さは、少なくともゲート
空乏層幅を超えないことを特徴とする半導体装置。
【請求項４】請求項１乃至３のいずれか１項に記載の
半導体装置を製造する際、前記ｎチャネルＦＥＴのチャネル領域にＡｓ、Ｓｂのい
ずれか１つの不純物を比較的低い加速電圧でイオン注入
することによって前記カウンタドーピング層を形成する
ことを特徴とする半導体装置の製造方法。
【請求項５】請求項４記載の半導体装置の製造方法に
おいて、前記金属ゲート電極をダマシンメタルゲート形成プロセ
スによって形成することを特徴とする半導体装置の製造
方法。
【請求項６】半導体層に形成された絶縁ゲート型電界
効果型トランジスタのソース領域、チャネル領域および
ドレイン領域と、前記チャネル領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され、少なくともゲート絶縁
膜側に仕事関数の値が4.9 ｅＶ〜5.0 ｅＶとなる金属が
用いられた金属ゲート電極とをそれぞれ具備するｎチャ
ネル型の絶縁ゲート型電界効果型トランジスタおよびｐ
チャネル型の絶縁ゲート型電界効果型トランジスタが形
成されてなり、前記ｐチャネル型の絶縁ゲート型電界効果型トランジス
タのチャネル領域は、インジウムがイオン注入されたカ
ウンタ層が形成されていることを特徴とする半導体装
置。