JPH10261792A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 本発明は、ゲート長微細化（ゲート長0.15μ
m以下）にともなってう、ソース/ドレイン拡散層を浅く
し、かつ電流集中部の寄生抵抗の低減および電流駆動能
力を向上させた半導体装置を提供するものである。 【解決手段】 本発明は、電流集中部の不純物濃度を上
げるために、低エネルギーのイオンを角度5-45°で斜め
注入(19,111)し、接合深さ60ｎｍ以下の不純物濃度が１
ｘ１０¹⁹ｃｍ^-3か、それ以上を有するソース/ドレイン
拡散層(110,113)を設けるものである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置、特
に、高電流駆動能力の微細な絶縁ゲート電界効果型トラ
ンジスタ（以下、代表的な呼称として“MOSFET”を用い
る） に関する。

【０００２】

【従来の技術】LSIの集積化、高速化は、基本素子であ
るMOSFETの微細化によって進められてきた。ゲート長が
０．１5μｍ以下のMOSFETを実現するためには、ソース/
ドレインの接合深さを60ｎｍ以下に浅くする必要があ
る。そのために、例えば、AsやBF₂のエネルギーを５KeV
まで下げて素子を試作した例が、1994アイイーイーイ
ー、エレクトロンデバイセズ、ミーティング、テクニカ
ルダイジェスト、485頁(1994IEEE Electron Devices Me
eting, Technical Digest, p.485)において、報告され
ている。

【０００３】図2は本発明者等が本発明に先立って検討
した従来法による相補型MOSFET（CMOSFETとも言う）を
形成するためのプロセスフローの一例を示したものであ
る。図２において、図面に付された記号（番号）を用い
た具体的な名称の説明はここでは省略するが、本発明の
実施例の中で用いられている記号（番号）と同一記号
（番号）は同一名称を示す。

【０００４】図２において、ゲート電極加工を行った後
（図２(a)）に、エネルギー5KeVのAsあるいはBF₂を1x10
¹⁴ｃｍ^-2〜1x10¹⁵ｃｍ^-2のドーズ量でイオン注入し、浅
い拡散層(110,113)を形成する（図２(b)及び図２(c)。
続いて、酸化膜サイドウオールスペーサ(122)を形成
し、エネルギー25-40ＫｅＶのAsあるいはBF₂を1x10¹⁵ｃ
ｍ^-2以上のドーズ量でイオン注入し、深い拡散層(115,1
17)を形成する（図２(d)及び図２(e)。この層は、通
常、メタルコンタクトをとりやすくするために0.1μｍ
以上の深さに形成される。このような構造では、上記の
浅い拡散層は、深い拡散層がゲート側に浅く延びた構造
から、エクステンション(extension)と呼ばれる。ま
た、イオン打ち込み後の熱処理（アニール）は、短時間
熱処理法（ＲＴＡ，Rapid Thermal Annealing)が不純物
の異常拡散を抑制するために用いられる。

【０００５】そして、それぞれの深い拡散層には、たと
えばシリサイド層(118)を介してAl配線が接続される
（図２(f)）。

【０００６】

【発明が解決しようとする課題】ところが、浅い拡散層
のイオン注入エネルギーを20KeV以下に下げると、図3に示
すように、不純物の埋め込み深さが浅くなるとともに、
ゲート電極直下のチャネル領域への回り込み量も小さく
なるため、低抵抗のエクステンション高濃度(≧1x10¹⁹c
m^-3)部と反転層チャネルとの間がオフセットするように
なる。ゲート端直下の拡散層は特に電流が集中する部分
であり、ここでの高抵抗化は、ソース/ドレイン寄生抵
抗の大きな増加を招く。図4は、このことを示す我々の
実験結果の一例である。ソース/ドレイン寄生抵抗は、
深い拡散層部の抵抗Rdeep、浅い拡散層部の抵抗Rext.、
及び、ゲート端直下の拡散層抵抗Redge（拡がり抵抗と
も呼ばれる成分）からなる。Asエネルギーを下げるに従
って、特にRedgeが増加している。このことから、低エ
ネルギーイオン注入を用いて試作した素子の電流駆動能
力は小さいのが現状であった。すなわち、浅接合化によ
り微細化しても十分な電流駆動能力の向上が得られない
状況にあった。

【０００７】

【課題を解決するための手段】上記の問題を解決するた
めには、エクステンション部（領域）のイオン注入を20
°程度傾けて行うことで、エクステンションの高濃度
（≧1x10¹⁹cm^-3)部分が反転層とオーバーラップした構
造を実現すればよい。

【０００８】図5は、不純物ドーピング濃度と抵抗率と
の関係を示したものである（Physicsand Technology of
Semiconductor Devices, John Wiley & Sons, 113
頁）。不純物濃度が1x10¹⁹cm^-3以上に高濃度であれば、
抵抗率は10^-2Ωcｍ以下となる。ここで、ソース／ドレ
インの電流集中部(ゲート端直下の拡散層部分）の深さ
と長さを約10ｎｍとすると、拡がり抵抗は、上記の場
合、100Ωμｍ以下となる。反対に、1x10¹⁸cm^-3程度に
低くければ、300-500Ωμｍにまで増大する。これは、
飽和ドレイン電流を2割以上減少させてしまう。このこ
とから、高電流駆動能力を得るための設計指針として、
ゲート端直下の拡散層の不純物濃度が１ｘ１０¹⁹ｃｍ^-3
以上であるという条件が得られる。

【０００９】一方、図6は、ゲートエッジ直下の拡散層
の表面付近のAs濃度のイオン注入角度依存性を示したシ
ミュレーション結果である。イオン注入を10°以上傾け
て行うことでゲート端直下の拡散層の不純物濃度が1x10
¹⁹ｃｍ^-3以上となる、言い換えると、高濃度（≧1x10¹⁹
cm^-3)部分が反転層とオーバーラップした構造が実現で
き、寄生抵抗を低減できる。ただし、注入角度を45°以
上に大きくした場合、ゲートとソース/ドレイン間のオ
ーバーラップ容量が大きくなるため、回路の高速動作に
好ましくない。好適な注入角度は、エネルギーに依存す
るが、20°から30°である。さらに、斜め注入すること
は、イオンチャネリングを抑制する等、浅接合形成にも
有効である。

【００１０】ここで、イオンを傾けて注入する公知の方
法との差異について述べておく。例えば、米国特許第 5
270226号において、LDD(Lightly doped drain)構造を形
成するためのPイオン注入を20-60°に傾けて行う方法が開
示されている。 Pイオン注入を20-60°に傾けて行うこと
で、LDD層はゲートと十分にオーバーラップして内側に
形成されるため、深い拡散層(As注入層）を、シングル
ドレイン構造と同様に形成して、電流駆動能力を高める
と同時に、LDD構造に特有なホットキャリヤ耐性の向上
が実現できるとされている。このときP注入層の濃度
は、ドレイン電界緩和のために10¹⁸cm^-3オーダに低く設
定されている。（典型的な注入条件は、80 KeV, 4x10¹³
cm^-2,45°) また、 As注入は、高ドーズ(>1x10¹⁵ c
m^-2)高エネルギー(>20 KeV)の条件で、傾けることな
く、行われている。（上記特許公報Fig.4-7 参照） 一方、ゲート長０．１5μｍ以下のSi-MOSFETにおいて
は、電源電圧2V以下での使用が考えられるため、ホット
キャリヤ耐性を優先したLDD構造でなく、電流駆動能力
を優先したエクステンション構造が実用化されると予想
される。本発明では、斜め注入を、10¹⁹cm^-3以上に高濃
度でかつ浅い(60nm以下）エクステンション形成のため
の、低エネルギー(<20 KeV)のAs（pチャネルMOSFETの場
合はBF2、あるいはB）イオン注入に対して用いている。
これによって初めて、ゲート長０．１5μｍ以下のMOSFE
Tの高電流駆動能力化が可能となる。

【００１１】さらに、実施例でも述べるように、スクリ
ーン酸化膜を通して斜めイオン注入する記載は上記公知
例には見あたらないが、スクリーン酸化膜を用いた場
合、特に本発明の効果は顕著である。従って、スクリー
ン酸化膜を通して斜めイオン注入する点も本発明と公知
例との重要な差違である。

【００１２】

【発明の実施の形態】

（実施例１）本発明を用いて高速のCMOS回路(CMOSIC)を
実現した例について図１を用いて説明する。まず、p型
(100結晶面)Si基板10にドライエッチングにより深さ0.3
μmの浅溝を掘り、これにCVD酸化膜を埋めることによ
り、素子分離領域（浅溝分離領域）11を形成した。次
に、高エネルギーのイオン注入により、p型ウエル12、
および、n型ウエル13領域を形成した（図1(a)）。続い
て、厚さ4nmのゲート酸化膜を形成後、厚さ100nmの非晶
質Si膜を形成し、nMOS形成領域には、Pイオンを、 pMOS
形成領域には、Bイオンを、10KeV以下の低エネルギーで
イオン注入することにより、不純物ドーピングを行い、
n+多結晶Siゲート15、 p+多結晶Siゲート16を形成し
た。ここで、非晶質Si膜を用いるのは、イオンチャネリ
ングによって、不純物がゲート酸化膜下のチャネル領域
に漏れるのを防止するためである。次に、 CVD-SiO₂膜1
7を堆積した後、ドライエッチングによりゲート電極を
加工した（図1(a)）。

【００１３】次に、厚さ5nmのスクリーン酸化膜(SiO₂)1
21を形成した後、通常のホトレジスト18をマスクに用
い、nMOS形成領域には、Asイオン19を、pMOS形成領域に
は、BF2イオン111を、10KeVのエネルギーで、垂直入射
からゲート電極側に30°傾けて(図１(a),(b)それぞれに
示された矢印参照）、3x10¹⁴ cm^-2イオン注入すること
により、そのゲート電極に整合（自己整合）された浅い
ソース／ドレインn型拡散層110(図１(b)）及び浅いソー
ス／ドレインp型拡散層(113（図１(c))を形成した。こ
のイオン注入にあたっては、ソース／ドレインの対称性
を保持するために、基板を自転させながら注入を行っ
た。したがって、矢印19及び矢印111に示したように左
右対称角度から不純物イオンが打ち込まれることにな
る。

【００１４】なお、注入された不純物の電気的活性化の
ために、950℃、5秒の短時間アニール(RTA:Rapid Therm
al Annealing)を用いた（図1(b)(c))。この方法では、
ゲート電極側面にも不純物が注入されるがゲートの電気
的特性を変えるほどの悪影響は及ぼさない。

【００１５】上記のスクリーン酸化膜は、イオン注入時
の汚染がSi基板中に入るのを防止するためにゲート電極
加工後に必須な絶縁膜と考えるが、前述した拡散層高濃
度部と反転層とのオフセットを大きくする問題もある。
従って、本発明の斜め注入法は、厚さ１０nm以下の絶縁
膜膜と組み合わせた場合特に有効となる。この絶縁膜は
窒化膜(Si₃N₄)の適用も可能である。

【００１６】続いて、上記のスクリーン酸化膜を除去し
た後、CVD-SiO₂膜を堆積し、このCVD-SiO₂膜を異方性ド
ライエッチングにより、ゲートサイドウオールスペーサ
122を形成する。そして、 nMOS形成領域には、Asイオン
114を、pMOS形成領域には、BF2イオン116を、25-40KeV
エネルギーでイオン注入することにより、そのゲートサ
イドウオールスペーサ122に整合（自己整合）された深
いソース／ドレインn型拡散層115及び深いソース／ドレ
インp型拡散層117をそれぞれ形成した（図１(d),
(e)）。なお、ここで再び、950℃、5秒のRTAを用いた。
その後、ソース/ドレイン、及び、ゲート上にTiシリサ
イド層118及び119の如き低抵抗化のための電極層をコン
タクト（接続）させ、通常の層間絶縁膜123、そしてそ
の電極層に接続するAl配線120を形成して、CMOS回路を
形成した。

【００１７】本発明による、n MOSFETおよびpMOSFETそ
れぞれのソース／ドレイン寄生抵抗は、250(および、50
0)Ωμｍであり、ゲート長0.1μｍの1.5Vにおける飽和
ドレイン電流は、0.55(および、0.35)mA/μｍに達し
た。その結果、無負荷のCMOSリングオッシレータで測定
したゲート遅延時間は10ps以下となった。

【００１８】（実施例２）次に、本発明を用いて高速の
DRAM周辺回路を実現した例について図7を用いて説明す
る。まず、実施例１と同様にして、素子分離領域11、お
よび、ウエル領域12,13、を形成した。続いて、厚さ5nm
のゲート酸化膜14を形成後、厚さ50nmの非晶質Si膜を形
成し、nMOS形成領域には、Pイオンを、pMOS形成領域に
は、Bイオンを、5KeV以下の低エネルギーでイオン注入
することにより、不純物ドーピングを行い、n+多結晶Si
ゲート15、 p+多結晶Siゲート16を形成した。次に、TiN
膜71、W膜72、CVD-SiN膜73を堆積した後、ドライエッチ
ングによりゲート電極を加工した（図8(a)）。

【００１９】次に、本発明の方法を用いて、nMOS形成領
域には、Asイオン19を、pMOS形成領域には、BF2イオン1
11を、10KeVのエネルギーで、垂直入射からゲート電極
側に20°傾けて、5x10¹⁴ cm^-2イオン注入することによ
り、浅いソース／ドレインn型p型拡散層(110及び113)を
形成した。ソース／ドレインの対称性を保持するため
に、基板を自転させながら注入を行った。なお、注入さ
れた不純物の電気的活性化のために、950℃、10秒の短
時間アニール(RTA:Rapid Thermal Annealing)を用いた
（図8(b)(c)）。続いて、厚さ50 nmのCVD-SiN膜74堆積
後、層間絶縁膜123を堆積し、コンタクト穴85形成を経
て、CVD-TiNプラグ78を用いたAl配線79形成工程を行
い、DRAM用の周辺回路を形成した。なお、 CVD-TiNプラ
グ形成前には、AsあるいはBF2イオンを、20-40KeVのエ
ネルギーで、1x10¹⁵ cm^-2程度イオン注入し、RTAを行
い、さらに、薄膜CVD-Tiを堆積するという、コンタクト
抵抗低減のための処理を行った。

【００２０】本実施例の周辺回路用CMOSは、ソース/ド
レイン拡散層が、50nm程度に浅く、ゲート長0.15μｍ以
下のMOSFETが動作し、さらに、寄生抵抗が低減されたた
めに、高速CMOS並みの電流駆動能力を実現した。この結
果、DRAMのアクセス時間低減に有効であることを確認し
た。

【００２１】

【発明の効果】本発明によれば、接合深さ60ｎｍ以下の
浅いソース/ドレイン拡散層の寄生抵抗成分を１００Ω
μｍ程度に低減することができ、ゲート長0.15μｍ以下
のSi-MOSFETの電流駆動能力を高めることができる。そ
の結果、高速低消費電力のCMOS回路が実現できる。これ
は、高速のRISCプロセッサや高速DRAMの実現に有効であ
る。

【図面の簡単な説明】

【図１】本発明の一実施例を示す断面図である。

【図２】発明者等によって検討された従来のプロセスフ
ローを示す断面図である。

【図３】発明者等によって検討されたソース/ドレイン
拡散層の不純物２次元分布を示す断面図である。

【図４】発明者等によって検討されたMOSFET寄生抵抗の
注入エネルギー依存性を示す図である。

【図５】不純物ドーピング濃度と抵抗率との関係を示す
図である。

【図６】本発明に係わるゲート端直下の不純物濃度のイ
オン注入角度依存性を示す図である。

【図７】本発明の一実施例を示す断面図である。

【符号の説明】

10---p型(100)Si基板 11---素子分離領域 12---ｐ型ウエル 13---n型ウエル 14---ゲート酸化膜 15---n+ poly-Siゲート 16---p+ poly-Siゲート 17---CVD-SiO₂膜 18---ホトレジスト 19---Asイオン 110--浅いソース/ドレインn型拡散層 111--BF₂イオン 112--スクリーン酸化膜 113--浅いソース/ドレインp型拡散層 114--Asイオン 115--深いソース/ドレインn型拡散層 116--BF₂イオン 117--深いソース/ドレインp型拡散層 118--ソース/ドレイン上シリサイド層 119--ゲート上シリサイド層 121--スクリーン酸化膜 120--Al配線 122--サイドウオールスペーサ 123--層間絶縁膜。

Claims (7)

【特許請求の範囲】
1. 【請求項１】第１導電型を示す半導体領域内に該半導体
   領域主面上に設けられたゲート電極によって整合された
   １ｘ１０¹⁹ｃｍ^-3か、それ以上の不純物濃度を有し、該
   第１導電型とは反対の第２導電型を示した所望の深さの
   第一領域と、該ゲート電極の側壁に設けられたゲートサ
   イドウオールスペーサによって整合された前記第一領域
   に連結され、かつ該第一領域よりも深さの深い第２導電
   型の第二領域と、該第二領域に接続された電極層とから
   成ることを特徴とする半導体装置。
2. 【請求項２】前記電極層はTiシリサイド層より成ること
   を特徴とする請求項１記載の半導体装置。
3. 【請求項３】半導体領域主面上に酸化膜を介してゲート
   電極を加工した後に、そのゲート電極を覆うように上記
   半導体領域主面上に厚さ10nm以下の絶縁膜を形成し、イ
   オンを垂直入射の条件から5°以上45°以下の角度で傾
   けて注入することで、ソース拡散層およびドレイン拡散
   層を形成することを特徴とする半導体装置の製造方法。
4. 【請求項４】前記絶縁膜は酸化膜より成ることを特徴と
   する請求項３記載の半導体装置の製造方法。
5. 【請求項５】前記絶縁膜は窒化膜より成ることを特徴と
   する請求項３記載の半導体装置の製造方法。
6. 【請求項６】半導体領域主面上に酸化膜を介してゲート
   電極を加工した後に、 前記ゲート電極に整合してイオンを垂直入射の条件から
   5°以上45°以下の角度で傾けて注入し、不純物濃度10
   ¹⁹ｃｍ^-3以上、接合深さ60 nm以下のエクステンション
   領域を形成し、該エクステンション領域に連結するソー
   ス拡散層およびドレイン拡散層を形成することを特徴と
   する半導体装置の製造方法。
7. 【請求項７】前記イオン注入は、エネルギー20KeV以下
   で行うことを特徴とする請求項６記載の半導体装置の製
   造方法。