JPH10261792A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JPH10261792A JPH10261792A JP9064141A JP6414197A JPH10261792A JP H10261792 A JPH10261792 A JP H10261792A JP 9064141 A JP9064141 A JP 9064141A JP 6414197 A JP6414197 A JP 6414197A JP H10261792 A JPH10261792 A JP H10261792A
- Authority
- JP
- Japan
- Prior art keywords
- region
- ions
- diffusion layer
- gate electrode
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 本発明は、ゲート長微細化(ゲート長0.15μ
m以下)にともなってう、ソース/ドレイン拡散層を浅く
し、かつ電流集中部の寄生抵抗の低減および電流駆動能
力を向上させた半導体装置を提供するものである。 【解決手段】 本発明は、電流集中部の不純物濃度を上
げるために、低エネルギーのイオンを角度5-45°で斜め
注入(19,111)し、接合深さ60nm以下の不純物濃度が1
x1019cm-3か、それ以上を有するソース/ドレイン
拡散層(110,113)を設けるものである。
m以下)にともなってう、ソース/ドレイン拡散層を浅く
し、かつ電流集中部の寄生抵抗の低減および電流駆動能
力を向上させた半導体装置を提供するものである。 【解決手段】 本発明は、電流集中部の不純物濃度を上
げるために、低エネルギーのイオンを角度5-45°で斜め
注入(19,111)し、接合深さ60nm以下の不純物濃度が1
x1019cm-3か、それ以上を有するソース/ドレイン
拡散層(110,113)を設けるものである。
Description
【0001】
【発明の属する技術分野】本発明は、半導体装置、特
に、高電流駆動能力の微細な絶縁ゲート電界効果型トラ
ンジスタ(以下、代表的な呼称として“MOSFET”を用い
る) に関する。
に、高電流駆動能力の微細な絶縁ゲート電界効果型トラ
ンジスタ(以下、代表的な呼称として“MOSFET”を用い
る) に関する。
【0002】
【従来の技術】LSIの集積化、高速化は、基本素子であ
るMOSFETの微細化によって進められてきた。ゲート長が
0.15μm以下のMOSFETを実現するためには、ソース/
ドレインの接合深さを60nm以下に浅くする必要があ
る。そのために、例えば、AsやBF2のエネルギーを5KeV
まで下げて素子を試作した例が、1994アイイーイーイ
ー、エレクトロンデバイセズ、ミーティング、テクニカ
ルダイジェスト、485頁(1994IEEE Electron Devices Me
eting, Technical Digest, p.485)において、報告され
ている。
るMOSFETの微細化によって進められてきた。ゲート長が
0.15μm以下のMOSFETを実現するためには、ソース/
ドレインの接合深さを60nm以下に浅くする必要があ
る。そのために、例えば、AsやBF2のエネルギーを5KeV
まで下げて素子を試作した例が、1994アイイーイーイ
ー、エレクトロンデバイセズ、ミーティング、テクニカ
ルダイジェスト、485頁(1994IEEE Electron Devices Me
eting, Technical Digest, p.485)において、報告され
ている。
【0003】図2は本発明者等が本発明に先立って検討
した従来法による相補型MOSFET(CMOSFETとも言う)を
形成するためのプロセスフローの一例を示したものであ
る。図2において、図面に付された記号(番号)を用い
た具体的な名称の説明はここでは省略するが、本発明の
実施例の中で用いられている記号(番号)と同一記号
(番号)は同一名称を示す。
した従来法による相補型MOSFET(CMOSFETとも言う)を
形成するためのプロセスフローの一例を示したものであ
る。図2において、図面に付された記号(番号)を用い
た具体的な名称の説明はここでは省略するが、本発明の
実施例の中で用いられている記号(番号)と同一記号
(番号)は同一名称を示す。
【0004】図2において、ゲート電極加工を行った後
(図2(a))に、エネルギー5KeVのAsあるいはBF2を1x10
14cm-2〜1x1015cm-2のドーズ量でイオン注入し、浅
い拡散層(110,113)を形成する(図2(b)及び図2(c)。
続いて、酸化膜サイドウオールスペーサ(122)を形成
し、エネルギー25-40KeVのAsあるいはBF2を1x1015c
m-2以上のドーズ量でイオン注入し、深い拡散層(115,1
17)を形成する(図2(d)及び図2(e)。この層は、通
常、メタルコンタクトをとりやすくするために0.1μm
以上の深さに形成される。このような構造では、上記の
浅い拡散層は、深い拡散層がゲート側に浅く延びた構造
から、エクステンション(extension)と呼ばれる。ま
た、イオン打ち込み後の熱処理(アニール)は、短時間
熱処理法(RTA,Rapid Thermal Annealing)が不純物
の異常拡散を抑制するために用いられる。
(図2(a))に、エネルギー5KeVのAsあるいはBF2を1x10
14cm-2〜1x1015cm-2のドーズ量でイオン注入し、浅
い拡散層(110,113)を形成する(図2(b)及び図2(c)。
続いて、酸化膜サイドウオールスペーサ(122)を形成
し、エネルギー25-40KeVのAsあるいはBF2を1x1015c
m-2以上のドーズ量でイオン注入し、深い拡散層(115,1
17)を形成する(図2(d)及び図2(e)。この層は、通
常、メタルコンタクトをとりやすくするために0.1μm
以上の深さに形成される。このような構造では、上記の
浅い拡散層は、深い拡散層がゲート側に浅く延びた構造
から、エクステンション(extension)と呼ばれる。ま
た、イオン打ち込み後の熱処理(アニール)は、短時間
熱処理法(RTA,Rapid Thermal Annealing)が不純物
の異常拡散を抑制するために用いられる。
【0005】そして、それぞれの深い拡散層には、たと
えばシリサイド層(118)を介してAl配線が接続される
(図2(f))。
えばシリサイド層(118)を介してAl配線が接続される
(図2(f))。
【0006】
【発明が解決しようとする課題】ところが、浅い拡散層
のイオン注入エネルギーを20KeV以下に下げると、図3に示
すように、不純物の埋め込み深さが浅くなるとともに、
ゲート電極直下のチャネル領域への回り込み量も小さく
なるため、低抵抗のエクステンション高濃度(≧1x1019c
m-3)部と反転層チャネルとの間がオフセットするように
なる。ゲート端直下の拡散層は特に電流が集中する部分
であり、ここでの高抵抗化は、ソース/ドレイン寄生抵
抗の大きな増加を招く。図4は、このことを示す我々の
実験結果の一例である。ソース/ドレイン寄生抵抗は、
深い拡散層部の抵抗Rdeep、浅い拡散層部の抵抗Rext.、
及び、ゲート端直下の拡散層抵抗Redge(拡がり抵抗と
も呼ばれる成分)からなる。Asエネルギーを下げるに従
って、特にRedgeが増加している。このことから、低エ
ネルギーイオン注入を用いて試作した素子の電流駆動能
力は小さいのが現状であった。すなわち、浅接合化によ
り微細化しても十分な電流駆動能力の向上が得られない
状況にあった。
のイオン注入エネルギーを20KeV以下に下げると、図3に示
すように、不純物の埋め込み深さが浅くなるとともに、
ゲート電極直下のチャネル領域への回り込み量も小さく
なるため、低抵抗のエクステンション高濃度(≧1x1019c
m-3)部と反転層チャネルとの間がオフセットするように
なる。ゲート端直下の拡散層は特に電流が集中する部分
であり、ここでの高抵抗化は、ソース/ドレイン寄生抵
抗の大きな増加を招く。図4は、このことを示す我々の
実験結果の一例である。ソース/ドレイン寄生抵抗は、
深い拡散層部の抵抗Rdeep、浅い拡散層部の抵抗Rext.、
及び、ゲート端直下の拡散層抵抗Redge(拡がり抵抗と
も呼ばれる成分)からなる。Asエネルギーを下げるに従
って、特にRedgeが増加している。このことから、低エ
ネルギーイオン注入を用いて試作した素子の電流駆動能
力は小さいのが現状であった。すなわち、浅接合化によ
り微細化しても十分な電流駆動能力の向上が得られない
状況にあった。
【0007】
【課題を解決するための手段】上記の問題を解決するた
めには、エクステンション部(領域)のイオン注入を20
°程度傾けて行うことで、エクステンションの高濃度
(≧1x1019cm-3)部分が反転層とオーバーラップした構
造を実現すればよい。
めには、エクステンション部(領域)のイオン注入を20
°程度傾けて行うことで、エクステンションの高濃度
(≧1x1019cm-3)部分が反転層とオーバーラップした構
造を実現すればよい。
【0008】図5は、不純物ドーピング濃度と抵抗率と
の関係を示したものである(Physicsand Technology of
Semiconductor Devices, John Wiley & Sons, 113
頁)。不純物濃度が1x1019cm-3以上に高濃度であれば、
抵抗率は10-2Ωcm以下となる。ここで、ソース/ドレ
インの電流集中部(ゲート端直下の拡散層部分)の深さ
と長さを約10nmとすると、拡がり抵抗は、上記の場
合、100Ωμm以下となる。反対に、1x1018cm-3程度に
低くければ、300-500Ωμmにまで増大する。これは、
飽和ドレイン電流を2割以上減少させてしまう。このこ
とから、高電流駆動能力を得るための設計指針として、
ゲート端直下の拡散層の不純物濃度が1x1019cm-3
以上であるという条件が得られる。
の関係を示したものである(Physicsand Technology of
Semiconductor Devices, John Wiley & Sons, 113
頁)。不純物濃度が1x1019cm-3以上に高濃度であれば、
抵抗率は10-2Ωcm以下となる。ここで、ソース/ドレ
インの電流集中部(ゲート端直下の拡散層部分)の深さ
と長さを約10nmとすると、拡がり抵抗は、上記の場
合、100Ωμm以下となる。反対に、1x1018cm-3程度に
低くければ、300-500Ωμmにまで増大する。これは、
飽和ドレイン電流を2割以上減少させてしまう。このこ
とから、高電流駆動能力を得るための設計指針として、
ゲート端直下の拡散層の不純物濃度が1x1019cm-3
以上であるという条件が得られる。
【0009】一方、図6は、ゲートエッジ直下の拡散層
の表面付近のAs濃度のイオン注入角度依存性を示したシ
ミュレーション結果である。イオン注入を10°以上傾け
て行うことでゲート端直下の拡散層の不純物濃度が1x10
19cm-3以上となる、言い換えると、高濃度(≧1x1019
cm-3)部分が反転層とオーバーラップした構造が実現で
き、寄生抵抗を低減できる。ただし、注入角度を45°以
上に大きくした場合、ゲートとソース/ドレイン間のオ
ーバーラップ容量が大きくなるため、回路の高速動作に
好ましくない。好適な注入角度は、エネルギーに依存す
るが、20°から30°である。さらに、斜め注入すること
は、イオンチャネリングを抑制する等、浅接合形成にも
有効である。
の表面付近のAs濃度のイオン注入角度依存性を示したシ
ミュレーション結果である。イオン注入を10°以上傾け
て行うことでゲート端直下の拡散層の不純物濃度が1x10
19cm-3以上となる、言い換えると、高濃度(≧1x1019
cm-3)部分が反転層とオーバーラップした構造が実現で
き、寄生抵抗を低減できる。ただし、注入角度を45°以
上に大きくした場合、ゲートとソース/ドレイン間のオ
ーバーラップ容量が大きくなるため、回路の高速動作に
好ましくない。好適な注入角度は、エネルギーに依存す
るが、20°から30°である。さらに、斜め注入すること
は、イオンチャネリングを抑制する等、浅接合形成にも
有効である。
【0010】ここで、イオンを傾けて注入する公知の方
法との差異について述べておく。例えば、米国特許第 5
270226号において、LDD(Lightly doped drain)構造を形
成するためのPイオン注入を20-60°に傾けて行う方法が開
示されている。 Pイオン注入を20-60°に傾けて行うこと
で、LDD層はゲートと十分にオーバーラップして内側に
形成されるため、深い拡散層(As注入層)を、シングル
ドレイン構造と同様に形成して、電流駆動能力を高める
と同時に、LDD構造に特有なホットキャリヤ耐性の向上
が実現できるとされている。このときP注入層の濃度
は、ドレイン電界緩和のために1018cm-3オーダに低く設
定されている。(典型的な注入条件は、80 KeV, 4x1013
cm-2,45°) また、 As注入は、高ドーズ(>1x1015 c
m-2)高エネルギー(>20 KeV)の条件で、傾けることな
く、行われている。(上記特許公報Fig.4-7 参照) 一方、ゲート長0.15μm以下のSi-MOSFETにおいて
は、電源電圧2V以下での使用が考えられるため、ホット
キャリヤ耐性を優先したLDD構造でなく、電流駆動能力
を優先したエクステンション構造が実用化されると予想
される。本発明では、斜め注入を、1019cm-3以上に高濃
度でかつ浅い(60nm以下)エクステンション形成のため
の、低エネルギー(<20 KeV)のAs(pチャネルMOSFETの場
合はBF2、あるいはB)イオン注入に対して用いている。
これによって初めて、ゲート長0.15μm以下のMOSFE
Tの高電流駆動能力化が可能となる。
法との差異について述べておく。例えば、米国特許第 5
270226号において、LDD(Lightly doped drain)構造を形
成するためのPイオン注入を20-60°に傾けて行う方法が開
示されている。 Pイオン注入を20-60°に傾けて行うこと
で、LDD層はゲートと十分にオーバーラップして内側に
形成されるため、深い拡散層(As注入層)を、シングル
ドレイン構造と同様に形成して、電流駆動能力を高める
と同時に、LDD構造に特有なホットキャリヤ耐性の向上
が実現できるとされている。このときP注入層の濃度
は、ドレイン電界緩和のために1018cm-3オーダに低く設
定されている。(典型的な注入条件は、80 KeV, 4x1013
cm-2,45°) また、 As注入は、高ドーズ(>1x1015 c
m-2)高エネルギー(>20 KeV)の条件で、傾けることな
く、行われている。(上記特許公報Fig.4-7 参照) 一方、ゲート長0.15μm以下のSi-MOSFETにおいて
は、電源電圧2V以下での使用が考えられるため、ホット
キャリヤ耐性を優先したLDD構造でなく、電流駆動能力
を優先したエクステンション構造が実用化されると予想
される。本発明では、斜め注入を、1019cm-3以上に高濃
度でかつ浅い(60nm以下)エクステンション形成のため
の、低エネルギー(<20 KeV)のAs(pチャネルMOSFETの場
合はBF2、あるいはB)イオン注入に対して用いている。
これによって初めて、ゲート長0.15μm以下のMOSFE
Tの高電流駆動能力化が可能となる。
【0011】さらに、実施例でも述べるように、スクリ
ーン酸化膜を通して斜めイオン注入する記載は上記公知
例には見あたらないが、スクリーン酸化膜を用いた場
合、特に本発明の効果は顕著である。従って、スクリー
ン酸化膜を通して斜めイオン注入する点も本発明と公知
例との重要な差違である。
ーン酸化膜を通して斜めイオン注入する記載は上記公知
例には見あたらないが、スクリーン酸化膜を用いた場
合、特に本発明の効果は顕著である。従って、スクリー
ン酸化膜を通して斜めイオン注入する点も本発明と公知
例との重要な差違である。
【0012】
(実施例1)本発明を用いて高速のCMOS回路(CMOSIC)を
実現した例について図1を用いて説明する。まず、p型
(100結晶面)Si基板10にドライエッチングにより深さ0.3
μmの浅溝を掘り、これにCVD酸化膜を埋めることによ
り、素子分離領域(浅溝分離領域)11を形成した。次
に、高エネルギーのイオン注入により、p型ウエル12、
および、n型ウエル13領域を形成した(図1(a))。続い
て、厚さ4nmのゲート酸化膜を形成後、厚さ100nmの非晶
質Si膜を形成し、nMOS形成領域には、Pイオンを、 pMOS
形成領域には、Bイオンを、10KeV以下の低エネルギーで
イオン注入することにより、不純物ドーピングを行い、
n+多結晶Siゲート15、 p+多結晶Siゲート16を形成し
た。ここで、非晶質Si膜を用いるのは、イオンチャネリ
ングによって、不純物がゲート酸化膜下のチャネル領域
に漏れるのを防止するためである。次に、 CVD-SiO2膜1
7を堆積した後、ドライエッチングによりゲート電極を
加工した(図1(a))。
実現した例について図1を用いて説明する。まず、p型
(100結晶面)Si基板10にドライエッチングにより深さ0.3
μmの浅溝を掘り、これにCVD酸化膜を埋めることによ
り、素子分離領域(浅溝分離領域)11を形成した。次
に、高エネルギーのイオン注入により、p型ウエル12、
および、n型ウエル13領域を形成した(図1(a))。続い
て、厚さ4nmのゲート酸化膜を形成後、厚さ100nmの非晶
質Si膜を形成し、nMOS形成領域には、Pイオンを、 pMOS
形成領域には、Bイオンを、10KeV以下の低エネルギーで
イオン注入することにより、不純物ドーピングを行い、
n+多結晶Siゲート15、 p+多結晶Siゲート16を形成し
た。ここで、非晶質Si膜を用いるのは、イオンチャネリ
ングによって、不純物がゲート酸化膜下のチャネル領域
に漏れるのを防止するためである。次に、 CVD-SiO2膜1
7を堆積した後、ドライエッチングによりゲート電極を
加工した(図1(a))。
【0013】次に、厚さ5nmのスクリーン酸化膜(SiO2)1
21を形成した後、通常のホトレジスト18をマスクに用
い、nMOS形成領域には、Asイオン19を、pMOS形成領域に
は、BF2イオン111を、10KeVのエネルギーで、垂直入射
からゲート電極側に30°傾けて(図1(a),(b)それぞれに
示された矢印参照)、3x1014 cm-2イオン注入すること
により、そのゲート電極に整合(自己整合)された浅い
ソース/ドレインn型拡散層110(図1(b))及び浅いソー
ス/ドレインp型拡散層(113(図1(c))を形成した。こ
のイオン注入にあたっては、ソース/ドレインの対称性
を保持するために、基板を自転させながら注入を行っ
た。したがって、矢印19及び矢印111に示したように左
右対称角度から不純物イオンが打ち込まれることにな
る。
21を形成した後、通常のホトレジスト18をマスクに用
い、nMOS形成領域には、Asイオン19を、pMOS形成領域に
は、BF2イオン111を、10KeVのエネルギーで、垂直入射
からゲート電極側に30°傾けて(図1(a),(b)それぞれに
示された矢印参照)、3x1014 cm-2イオン注入すること
により、そのゲート電極に整合(自己整合)された浅い
ソース/ドレインn型拡散層110(図1(b))及び浅いソー
ス/ドレインp型拡散層(113(図1(c))を形成した。こ
のイオン注入にあたっては、ソース/ドレインの対称性
を保持するために、基板を自転させながら注入を行っ
た。したがって、矢印19及び矢印111に示したように左
右対称角度から不純物イオンが打ち込まれることにな
る。
【0014】なお、注入された不純物の電気的活性化の
ために、950℃、5秒の短時間アニール(RTA:Rapid Therm
al Annealing)を用いた(図1(b)(c))。この方法では、
ゲート電極側面にも不純物が注入されるがゲートの電気
的特性を変えるほどの悪影響は及ぼさない。
ために、950℃、5秒の短時間アニール(RTA:Rapid Therm
al Annealing)を用いた(図1(b)(c))。この方法では、
ゲート電極側面にも不純物が注入されるがゲートの電気
的特性を変えるほどの悪影響は及ぼさない。
【0015】上記のスクリーン酸化膜は、イオン注入時
の汚染がSi基板中に入るのを防止するためにゲート電極
加工後に必須な絶縁膜と考えるが、前述した拡散層高濃
度部と反転層とのオフセットを大きくする問題もある。
従って、本発明の斜め注入法は、厚さ10nm以下の絶縁
膜膜と組み合わせた場合特に有効となる。この絶縁膜は
窒化膜(Si3N4)の適用も可能である。
の汚染がSi基板中に入るのを防止するためにゲート電極
加工後に必須な絶縁膜と考えるが、前述した拡散層高濃
度部と反転層とのオフセットを大きくする問題もある。
従って、本発明の斜め注入法は、厚さ10nm以下の絶縁
膜膜と組み合わせた場合特に有効となる。この絶縁膜は
窒化膜(Si3N4)の適用も可能である。
【0016】続いて、上記のスクリーン酸化膜を除去し
た後、CVD-SiO2膜を堆積し、このCVD-SiO2膜を異方性ド
ライエッチングにより、ゲートサイドウオールスペーサ
122を形成する。そして、 nMOS形成領域には、Asイオン
114を、pMOS形成領域には、BF2イオン116を、25-40KeV
エネルギーでイオン注入することにより、そのゲートサ
イドウオールスペーサ122に整合(自己整合)された深
いソース/ドレインn型拡散層115及び深いソース/ドレ
インp型拡散層117をそれぞれ形成した(図1(d),
(e))。なお、ここで再び、950℃、5秒のRTAを用いた。
その後、ソース/ドレイン、及び、ゲート上にTiシリサ
イド層118及び119の如き低抵抗化のための電極層をコン
タクト(接続)させ、通常の層間絶縁膜123、そしてそ
の電極層に接続するAl配線120を形成して、CMOS回路を
形成した。
た後、CVD-SiO2膜を堆積し、このCVD-SiO2膜を異方性ド
ライエッチングにより、ゲートサイドウオールスペーサ
122を形成する。そして、 nMOS形成領域には、Asイオン
114を、pMOS形成領域には、BF2イオン116を、25-40KeV
エネルギーでイオン注入することにより、そのゲートサ
イドウオールスペーサ122に整合(自己整合)された深
いソース/ドレインn型拡散層115及び深いソース/ドレ
インp型拡散層117をそれぞれ形成した(図1(d),
(e))。なお、ここで再び、950℃、5秒のRTAを用いた。
その後、ソース/ドレイン、及び、ゲート上にTiシリサ
イド層118及び119の如き低抵抗化のための電極層をコン
タクト(接続)させ、通常の層間絶縁膜123、そしてそ
の電極層に接続するAl配線120を形成して、CMOS回路を
形成した。
【0017】本発明による、n MOSFETおよびpMOSFETそ
れぞれのソース/ドレイン寄生抵抗は、250(および、50
0)Ωμmであり、ゲート長0.1μmの1.5Vにおける飽和
ドレイン電流は、0.55(および、0.35)mA/μmに達し
た。その結果、無負荷のCMOSリングオッシレータで測定
したゲート遅延時間は10ps以下となった。
れぞれのソース/ドレイン寄生抵抗は、250(および、50
0)Ωμmであり、ゲート長0.1μmの1.5Vにおける飽和
ドレイン電流は、0.55(および、0.35)mA/μmに達し
た。その結果、無負荷のCMOSリングオッシレータで測定
したゲート遅延時間は10ps以下となった。
【0018】(実施例2)次に、本発明を用いて高速の
DRAM周辺回路を実現した例について図7を用いて説明す
る。まず、実施例1と同様にして、素子分離領域11、お
よび、ウエル領域12,13、を形成した。続いて、厚さ5nm
のゲート酸化膜14を形成後、厚さ50nmの非晶質Si膜を形
成し、nMOS形成領域には、Pイオンを、pMOS形成領域に
は、Bイオンを、5KeV以下の低エネルギーでイオン注入
することにより、不純物ドーピングを行い、n+多結晶Si
ゲート15、 p+多結晶Siゲート16を形成した。次に、TiN
膜71、W膜72、CVD-SiN膜73を堆積した後、ドライエッチ
ングによりゲート電極を加工した(図8(a))。
DRAM周辺回路を実現した例について図7を用いて説明す
る。まず、実施例1と同様にして、素子分離領域11、お
よび、ウエル領域12,13、を形成した。続いて、厚さ5nm
のゲート酸化膜14を形成後、厚さ50nmの非晶質Si膜を形
成し、nMOS形成領域には、Pイオンを、pMOS形成領域に
は、Bイオンを、5KeV以下の低エネルギーでイオン注入
することにより、不純物ドーピングを行い、n+多結晶Si
ゲート15、 p+多結晶Siゲート16を形成した。次に、TiN
膜71、W膜72、CVD-SiN膜73を堆積した後、ドライエッチ
ングによりゲート電極を加工した(図8(a))。
【0019】次に、本発明の方法を用いて、nMOS形成領
域には、Asイオン19を、pMOS形成領域には、BF2イオン1
11を、10KeVのエネルギーで、垂直入射からゲート電極
側に20°傾けて、5x1014 cm-2イオン注入することによ
り、浅いソース/ドレインn型p型拡散層(110及び113)を
形成した。ソース/ドレインの対称性を保持するため
に、基板を自転させながら注入を行った。なお、注入さ
れた不純物の電気的活性化のために、950℃、10秒の短
時間アニール(RTA:Rapid Thermal Annealing)を用いた
(図8(b)(c))。続いて、厚さ50 nmのCVD-SiN膜74堆積
後、層間絶縁膜123を堆積し、コンタクト穴85形成を経
て、CVD-TiNプラグ78を用いたAl配線79形成工程を行
い、DRAM用の周辺回路を形成した。なお、 CVD-TiNプラ
グ形成前には、AsあるいはBF2イオンを、20-40KeVのエ
ネルギーで、1x1015 cm-2程度イオン注入し、RTAを行
い、さらに、薄膜CVD-Tiを堆積するという、コンタクト
抵抗低減のための処理を行った。
域には、Asイオン19を、pMOS形成領域には、BF2イオン1
11を、10KeVのエネルギーで、垂直入射からゲート電極
側に20°傾けて、5x1014 cm-2イオン注入することによ
り、浅いソース/ドレインn型p型拡散層(110及び113)を
形成した。ソース/ドレインの対称性を保持するため
に、基板を自転させながら注入を行った。なお、注入さ
れた不純物の電気的活性化のために、950℃、10秒の短
時間アニール(RTA:Rapid Thermal Annealing)を用いた
(図8(b)(c))。続いて、厚さ50 nmのCVD-SiN膜74堆積
後、層間絶縁膜123を堆積し、コンタクト穴85形成を経
て、CVD-TiNプラグ78を用いたAl配線79形成工程を行
い、DRAM用の周辺回路を形成した。なお、 CVD-TiNプラ
グ形成前には、AsあるいはBF2イオンを、20-40KeVのエ
ネルギーで、1x1015 cm-2程度イオン注入し、RTAを行
い、さらに、薄膜CVD-Tiを堆積するという、コンタクト
抵抗低減のための処理を行った。
【0020】本実施例の周辺回路用CMOSは、ソース/ド
レイン拡散層が、50nm程度に浅く、ゲート長0.15μm以
下のMOSFETが動作し、さらに、寄生抵抗が低減されたた
めに、高速CMOS並みの電流駆動能力を実現した。この結
果、DRAMのアクセス時間低減に有効であることを確認し
た。
レイン拡散層が、50nm程度に浅く、ゲート長0.15μm以
下のMOSFETが動作し、さらに、寄生抵抗が低減されたた
めに、高速CMOS並みの電流駆動能力を実現した。この結
果、DRAMのアクセス時間低減に有効であることを確認し
た。
【0021】
【発明の効果】本発明によれば、接合深さ60nm以下の
浅いソース/ドレイン拡散層の寄生抵抗成分を100Ω
μm程度に低減することができ、ゲート長0.15μm以下
のSi-MOSFETの電流駆動能力を高めることができる。そ
の結果、高速低消費電力のCMOS回路が実現できる。これ
は、高速のRISCプロセッサや高速DRAMの実現に有効であ
る。
浅いソース/ドレイン拡散層の寄生抵抗成分を100Ω
μm程度に低減することができ、ゲート長0.15μm以下
のSi-MOSFETの電流駆動能力を高めることができる。そ
の結果、高速低消費電力のCMOS回路が実現できる。これ
は、高速のRISCプロセッサや高速DRAMの実現に有効であ
る。
【図1】本発明の一実施例を示す断面図である。
【図2】発明者等によって検討された従来のプロセスフ
ローを示す断面図である。
ローを示す断面図である。
【図3】発明者等によって検討されたソース/ドレイン
拡散層の不純物2次元分布を示す断面図である。
拡散層の不純物2次元分布を示す断面図である。
【図4】発明者等によって検討されたMOSFET寄生抵抗の
注入エネルギー依存性を示す図である。
注入エネルギー依存性を示す図である。
【図5】不純物ドーピング濃度と抵抗率との関係を示す
図である。
図である。
【図6】本発明に係わるゲート端直下の不純物濃度のイ
オン注入角度依存性を示す図である。
オン注入角度依存性を示す図である。
【図7】本発明の一実施例を示す断面図である。
10---p型(100)Si基板 11---素子分離領域 12---p型ウエル 13---n型ウエル 14---ゲート酸化膜 15---n+ poly-Siゲート 16---p+ poly-Siゲート 17---CVD-SiO2膜 18---ホトレジスト 19---Asイオン 110--浅いソース/ドレインn型拡散層 111--BF2イオン 112--スクリーン酸化膜 113--浅いソース/ドレインp型拡散層 114--Asイオン 115--深いソース/ドレインn型拡散層 116--BF2イオン 117--深いソース/ドレインp型拡散層 118--ソース/ドレイン上シリサイド層 119--ゲート上シリサイド層 121--スクリーン酸化膜 120--Al配線 122--サイドウオールスペーサ 123--層間絶縁膜。
Claims (7)
- 【請求項1】第1導電型を示す半導体領域内に該半導体
領域主面上に設けられたゲート電極によって整合された
1x1019cm-3か、それ以上の不純物濃度を有し、該
第1導電型とは反対の第2導電型を示した所望の深さの
第一領域と、該ゲート電極の側壁に設けられたゲートサ
イドウオールスペーサによって整合された前記第一領域
に連結され、かつ該第一領域よりも深さの深い第2導電
型の第二領域と、該第二領域に接続された電極層とから
成ることを特徴とする半導体装置。 - 【請求項2】前記電極層はTiシリサイド層より成ること
を特徴とする請求項1記載の半導体装置。 - 【請求項3】半導体領域主面上に酸化膜を介してゲート
電極を加工した後に、そのゲート電極を覆うように上記
半導体領域主面上に厚さ10nm以下の絶縁膜を形成し、イ
オンを垂直入射の条件から5°以上45°以下の角度で傾
けて注入することで、ソース拡散層およびドレイン拡散
層を形成することを特徴とする半導体装置の製造方法。 - 【請求項4】前記絶縁膜は酸化膜より成ることを特徴と
する請求項3記載の半導体装置の製造方法。 - 【請求項5】前記絶縁膜は窒化膜より成ることを特徴と
する請求項3記載の半導体装置の製造方法。 - 【請求項6】半導体領域主面上に酸化膜を介してゲート
電極を加工した後に、 前記ゲート電極に整合してイオンを垂直入射の条件から
5°以上45°以下の角度で傾けて注入し、不純物濃度10
19cm-3以上、接合深さ60 nm以下のエクステンション
領域を形成し、該エクステンション領域に連結するソー
ス拡散層およびドレイン拡散層を形成することを特徴と
する半導体装置の製造方法。 - 【請求項7】前記イオン注入は、エネルギー20KeV以下
で行うことを特徴とする請求項6記載の半導体装置の製
造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9064141A JPH10261792A (ja) | 1997-03-18 | 1997-03-18 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9064141A JPH10261792A (ja) | 1997-03-18 | 1997-03-18 | 半導体装置およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH10261792A true JPH10261792A (ja) | 1998-09-29 |
Family
ID=13249513
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9064141A Pending JPH10261792A (ja) | 1997-03-18 | 1997-03-18 | 半導体装置およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH10261792A (ja) |
Cited By (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20010045183A (ko) * | 1999-11-03 | 2001-06-05 | 박종섭 | 반도체장치의 cmos 듀얼 게이트전극 제조방법 |
KR20010066327A (ko) * | 1999-12-31 | 2001-07-11 | 박종섭 | 듀얼 게이트전극 제조방법 |
JP2002134745A (ja) * | 2000-10-25 | 2002-05-10 | Sony Corp | 半導体装置の製造方法 |
KR100839526B1 (ko) * | 2001-12-24 | 2008-06-18 | 주식회사 하이닉스반도체 | 반도체 소자 제조방법 |
US7833866B2 (en) | 2006-12-18 | 2010-11-16 | Renesas Electronics Corporation | Manufacture of semiconductor device |
JP2011119344A (ja) * | 2009-12-01 | 2011-06-16 | Panasonic Corp | 半導体装置及びその製造方法 |
CN102104023A (zh) * | 2009-12-18 | 2011-06-22 | 上海华虹Nec电子有限公司 | Bcd工艺中的自对准高压cmos制造工艺方法 |
CN103178010A (zh) * | 2011-12-21 | 2013-06-26 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件制造方法 |
JP2014504453A (ja) * | 2010-12-21 | 2014-02-20 | インテル・コーポレーション | ホウ素ドープゲルマニウムの濃度が高いトランジスタ |
US8994104B2 (en) | 1999-09-28 | 2015-03-31 | Intel Corporation | Contact resistance reduction employing germanium overlayer pre-contact metalization |
US9484432B2 (en) | 2010-12-21 | 2016-11-01 | Intel Corporation | Contact resistance reduction employing germanium overlayer pre-contact metalization |
-
1997
- 1997-03-18 JP JP9064141A patent/JPH10261792A/ja active Pending
Cited By (27)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8994104B2 (en) | 1999-09-28 | 2015-03-31 | Intel Corporation | Contact resistance reduction employing germanium overlayer pre-contact metalization |
KR20010045183A (ko) * | 1999-11-03 | 2001-06-05 | 박종섭 | 반도체장치의 cmos 듀얼 게이트전극 제조방법 |
KR20010066327A (ko) * | 1999-12-31 | 2001-07-11 | 박종섭 | 듀얼 게이트전극 제조방법 |
JP2002134745A (ja) * | 2000-10-25 | 2002-05-10 | Sony Corp | 半導体装置の製造方法 |
KR100839526B1 (ko) * | 2001-12-24 | 2008-06-18 | 주식회사 하이닉스반도체 | 반도체 소자 제조방법 |
US7833866B2 (en) | 2006-12-18 | 2010-11-16 | Renesas Electronics Corporation | Manufacture of semiconductor device |
JP2011119344A (ja) * | 2009-12-01 | 2011-06-16 | Panasonic Corp | 半導体装置及びその製造方法 |
CN102104023A (zh) * | 2009-12-18 | 2011-06-22 | 上海华虹Nec电子有限公司 | Bcd工艺中的自对准高压cmos制造工艺方法 |
US9349810B2 (en) | 2010-12-21 | 2016-05-24 | Intel Corporation | Selective germanium P-contact metalization through trench |
US10090383B2 (en) | 2010-12-21 | 2018-10-02 | Intel Corporation | Column IV transistors for PMOS integration |
JP2014504453A (ja) * | 2010-12-21 | 2014-02-20 | インテル・コーポレーション | ホウ素ドープゲルマニウムの濃度が高いトランジスタ |
US9117791B2 (en) | 2010-12-21 | 2015-08-25 | Intel Corporation | Selective germanium P-contact metalization through trench |
US11508813B2 (en) | 2010-12-21 | 2022-11-22 | Daedalus Prime Llc | Column IV transistors for PMOS integration |
US9437691B2 (en) | 2010-12-21 | 2016-09-06 | Intel Corporation | Column IV transistors for PMOS integration |
US9484432B2 (en) | 2010-12-21 | 2016-11-01 | Intel Corporation | Contact resistance reduction employing germanium overlayer pre-contact metalization |
US9627384B2 (en) | 2010-12-21 | 2017-04-18 | Intel Corporation | Transistors with high concentration of boron doped germanium |
US9722023B2 (en) | 2010-12-21 | 2017-08-01 | Intel Corporation | Selective germanium P-contact metalization through trench |
US8901537B2 (en) | 2010-12-21 | 2014-12-02 | Intel Corporation | Transistors with high concentration of boron doped germanium |
US10297670B2 (en) | 2010-12-21 | 2019-05-21 | Intel Corporation | Contact resistance reduction employing germanium overlayer pre-contact metalization |
US10304927B2 (en) | 2010-12-21 | 2019-05-28 | Intel Corporation | Selective germanium p-contact metalization through trench |
US10553680B2 (en) | 2010-12-21 | 2020-02-04 | Intel Corporation | Selective germanium P-contact metalization through trench |
US10811496B2 (en) | 2010-12-21 | 2020-10-20 | Intel Corporation | Transistor devices having source/drain structure configured with high germanium content portion |
US10879353B2 (en) | 2010-12-21 | 2020-12-29 | Intel Corporation | Selective germanium P-contact metalization through trench |
US11251281B2 (en) | 2010-12-21 | 2022-02-15 | Intel Corporation | Contact resistance reduction employing germanium overlayer pre-contact metalization |
US11387320B2 (en) | 2010-12-21 | 2022-07-12 | Intel Corporation | Transistors with high concentration of germanium |
US11476344B2 (en) | 2011-09-30 | 2022-10-18 | Daedalus Prime Llc | Contact resistance reduction employing germanium overlayer pre-contact metalization |
CN103178010A (zh) * | 2011-12-21 | 2013-06-26 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件制造方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6787410B2 (en) | Semiconductor device having dynamic threshold transistors and element isolation region and fabrication method thereof | |
US8525263B2 (en) | Programmable high-k/metal gate memory device | |
JP2897004B2 (ja) | Cmosfet製造方法 | |
JPH10135460A (ja) | Mosfetデバイスおよびその製造方法 | |
KR100223992B1 (ko) | 상보형 mos 전계효과 트랜지스터 및 그 제조방법 | |
JP3521097B2 (ja) | 表面チャネル型cmosトランジスタの製造方法 | |
US6146934A (en) | Semiconductor device with asymmetric PMOS source/drain implant and method of manufacture thereof | |
JP2000077613A (ja) | 半導体装置の製造方法 | |
JP2009181978A (ja) | 半導体装置およびその製造方法 | |
JPH10261792A (ja) | 半導体装置およびその製造方法 | |
JP2001156290A (ja) | 半導体装置 | |
US5723356A (en) | Fabrication method for semiconductor device | |
JPH09129752A (ja) | Cmos集積回路の製造方法 | |
TW200425412A (en) | CMOS device integration for low external resistance | |
JP2018170332A (ja) | 半導体装置及びその製造方法 | |
US6074906A (en) | Complementary metal-oxide semiconductor device having source/drain regions formed using multiple spacers | |
US11605726B2 (en) | Semiconductor structure and method for forming the same | |
US6362034B1 (en) | Method of forming MOSFET gate electrodes having reduced depletion region growth sensitivity to applied electric field | |
US20080160710A1 (en) | Method of fabricating mosfet device | |
JP2005026661A (ja) | リフレッシュタイムを改善させた半導体素子の製造方法 | |
JP3714757B2 (ja) | Mis型半導体装置の製造方法 | |
JP3247498B2 (ja) | 半導体装置の製造方法 | |
US20070200151A1 (en) | Semiconductor device and method of fabricating the same | |
JPH1056171A (ja) | Mis半導体装置及びその製造方法 | |
JP2000150668A (ja) | 半導体装置およびその製造方法 |