JPH09129752A - Cmos集積回路の製造方法 - Google Patents
Cmos集積回路の製造方法Info
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Abstract
なってドープし、横方向のドーパントの拡散を抑制し、
従来技術に比べて削減された処理経費でCMOS集積回
路の改良した製造方法を提供する。 【解決手段】 基板21上に誘電層22及びシリコン層
23を施す。基板21内で隣接する活性領域を絶縁する
絶縁パターン26を形成するためシリコン層23を後に
異なってドープされる分離された部分領域を有するよう
にパターン化する。導電性層を全面的に析出し、導電性
層212とパターン化シリコン層23を一緒にパターン
化することにより異なってドープされているゲート電極
215、216及びこれらのゲート電極215、216
を電気的に接続する金属化面217を形成する。シリコ
ン層をドーピングする前に分離することにより横方向の
ドーパントの拡散が起こらないようにする。
Description
製造方法に関する。
はnチャネルMOSトランジスタもpチャネルMOSト
ランジスタも使用される。その際pチャネルMOSトラ
ンジスタとnチャネルMOSトランジスタのゲート電極
間の電気的接続は多くの場合、層のパターン化により形
成されかつゲート電極の他にゲート電極間の接続素子を
含むゲート面に形成される。また多くの場合ゲート電極
及びゲート電極間の接続素子は連続したゲート導線とし
て形成される。5Vの供給電圧で作動されるCMOS回
路ではゲート面は一般にn+ドープされたポリシリコン
又はポリサイドから形成される。
/低パワー用のCMOS回路では、MOSトランジスタ
は低い漏洩電流と同時に|Vth|<0.4のカットオフ
電圧を有する。これらのMOSトランジスタのゲート長
は0.25μm以下である。これに関連するMOSトラ
ンジスタの短チャネル挙動に対する高度の要求は、デュ
アル−ワークファンクション−ゲート−テクノロジー
(二重仕事関数ゲート技術)の使用により最適化された
ゲートの仕事関数で達成される。デュアル−ワークファ
ンクション−ゲート−テクノロジーとは、nチャネルM
OSトランジスタ及びpチャネルMOSトランジスタ用
のゲート電極が異なってドープされていることを意味す
る。ゲート電極におけるこの異なるドーピングの故に異
なるゲート電極を接続する連続したゲート導線を有する
ゲート面では、横方向のドーパントの拡散の危険がある
(これに関しては例えばパリロ(L.C.Parill
o)著の論文「IEDM85’」第398頁参照)。
しきい電圧(Vth)は主としてゲートのドーピングに左
右される。横方向のドーパントの拡散はゲートのドーピ
ングの変化を来し、従って制御することのできない不所
望のパラメータの変動を招く。その際極端な場合にはn
+ドープ又はp+ドープされたゲート電極のドーパントの
反転を生じることになり、そのためデバイスの完全な破
壊に至ることになりかねない。更にn+ドープされたゲ
ート電極とp+ドープされたゲート電極間の接続に低い
バルク抵抗に関して、さもなければ空間電価帯域が形成
されるため、n+ドープ領域及びp+ドープ領域が直接隣
り合うようにしなければならない。
−テクノロジーにおける横方向のドーパントの拡散を抑
制するために、ゲート面にポリシリコンからなる連続す
る接続部を異なってドープされているゲート電極間に使
用しないことが提案されている(これに関してはユー
(D.C.H.Yu)その他著の文献「Int.J.H
igh Speed Electronics and
Systems」第5巻、第135頁、1994年参
照)。その代わりにポリシリコンからなるゲート導線を
切断し、例えばアルミニウムからなる金属ブリッジを介
して導電的に接続することが行われる。金属ブリッジと
ゲート導線片との接触化はその間に設けられている絶縁
層内に開けられた接触孔を介して行われる。或はゲート
導線の切断後例えばTiN、W、WSi2からなる適当
な金属導体を析出しパターン化することが行われる。こ
れらの解決法はプロセス上経費を要し、部分的に接触化
及び金属化のための付加的な所要面積を必要とする。
ート−テクノロジーで横方向の拡散を熱負荷を減少させ
ることにより最小限に抑えることが提案されている(こ
れに関してはウォング(C.V.Wong)その他著の
文献「IEDM ’88」第238頁参照)。しかしこ
れは例えばゲート電極内のドーパントの活性化及びリフ
ロー(melt=溶解)によるプレーナ化の際にプロセ
スウインドを狭くする。これについてはこの解決法では
これまで不満足な結果しかもたらされていない。
性MOSトランジスタのゲート電極を異なってドープ
し、横方向のドーパントの拡散を抑制し、公知の解決方
法に比べて削減された工程経費で済ますことのできるC
MOS集積回路の改良された製造方法を提供することに
ある。
項1に記載の方法により解決される。
ンウェハからなる基板上に誘電層及びシリコン層を施
す。この製造工程の過程で誘電層からMOSトランジス
タのゲート誘電体が、またシリコン層からMOSトラン
ジスタのゲート電極が形成される。
合っているトランジスタを絶縁する絶縁パターンを形成
する。絶縁パターンを形成する際に、パターン化される
シリコン層が複数の部分領域を有するようにシリコン層
をパターン化する。これらの部分領域はそれぞれ絶縁パ
ターンにより互いに分離される。シリコン層のパターン
化はシリコン層の部分を局部的に例えばエッチングによ
り除去することにより行っても、またシリコン層の一部
を他の物質、特にSiO2に局部的に変えることにより
行ってもよい。このパターン化は絶縁パターンの形成の
際に、即ちシリコン層のパターン化のため付加的マスク
を必要とすることなく行われる。
チャネルを有する第1のMOSトランジスタ用領域内
を、第1の導電形と異なる第2の導電形のチャネルを有
する第2のMOSトランジスタ用領域とは異なるように
ドープする。第1のMOSトランジスタ用領域内のドー
ピングは第2のMOSトランジスタ用領域のドーピング
とはその導電形及び/又はドーピング濃度において異な
っている。
化される導電層を析出する。このパターン化は共通のマ
スクの使用下に行われる。その際パターン化シリコン層
から第1及び第2のMOSトランジスタ用ゲート電極
を、また導電層から金属化面を形成する。金属化面は異
なってドープされているゲート電極を相互に接続するゲ
ート導線を含んでいる。
ングがシリコン層をパターン化してから行われた場合、
シリコン層内の横方向の拡散によって異なるゲート電極
のドーピングを変化させることは不可能である。シリコ
ン層のパターン化は絶縁パターンを形成する際に行わ
れ、これらの絶縁パターンがそれぞれ1つのトランジス
タの領域を囲むので、パターン化されたシリコン層の部
分領域はそれぞれ1つのトランジスタの領域の上方に設
けられ、相応する絶縁パターンにより囲まれる。このよ
うにして付加的マスクなしでシリコン層は分離される。
ゲート電極のパターン化は金属化面を形成するための導
電層のパターン化と共に後から行われる。シリコン層は
ドーピングの前に互いに分離された複数の部分領域を含
むようにパターン化されたので、導電層は一部はシリコ
ン層の表面にまた一部は絶縁パターンの表面に広がる。
従って導電層を介してパターン化されたシリコン層の分
離された部分領域間の接続が可能であり、ゲート電極と
金属化面との間の付加的接触化工程は必要でない。
領域でパターン化シリコン層をドープし、その際パター
ン化シリコン層を第2のMOSトランジスタが形成され
る領域では第1のマスクにより覆うことは本発明の枠内
にある。引続きパターン化シリコン層は第2のMOSト
ランジスタ用領域でドープされ、その際パターン化シリ
コン層は第1のMOSトランジスタ用領域では第2のマ
スクにより覆われる。
ランジスタ用領域で第1のマスクの使用下にドーピング
する前に第2の導電形によりドープされるウェルを形成
するための注入及び第1のMOSトランジスタ用のチャ
ネル注入を行うことも本発明の枠内にある。同様にパタ
ーン化シリコン層を第2のMOSトランジスタ用領域で
第2のマスクの使用下にドープする前に第1の導電形に
よりドープされるウェルを形成するための注入を行う。
これらの注入はドーパントをパターン化シリコン層及び
誘電層を通して基板内に撃ち込むようなエネルギーで行
われる。誘電層内の注入時の損傷の修復にはプロセスの
経過中に高温焼なましを行ってもよい。その場合異なっ
てドープされたゲート電極間に横方向の拡散は起こらな
い。
化するため焼なましを行うと有利である。場合によって
はこの焼なまし工程の際に注入時の誘電層の損傷の修復
も行われる。ドーパントを導電層を析出する前に活性化
することは、導電層としてドーパントを僅かだけ拡散さ
せる物質も使用できるという利点を有する。
STI(浅いトレンチ絶縁=Shallow Tren
ch Isolation)プロセスでも形成すること
ができる。LOCOSプロセスでは、絶縁パターンの配
置を画成する絶縁マスクによりパターン化されるカバー
層を酸化されない材料から形成する。引続き絶縁パター
ンを局部的熱酸化により形成する。その際パターン化カ
バー層は酸化マスクの作用をする。この局部的熱酸化の
際パターン化カバー層により覆われていないシリコン層
の部分を絶縁パターンを形成するために完全酸化する。
これによって絶縁パターンによりそれぞれ互いに分離さ
れているパターン化シリコン層の部分領域が生じる。
よりカバー層もシリコン層もエッチングするようにして
行ってもよい。更に絶縁パターンを形成するための局部
的熱酸化は基板の表面に沿って行われる。
されるトレンチとして形成される。それにはエッチング
マスクによるSTIプロセスで基板内に絶縁材料で満た
されるトレンチをエッチングする。
縁パターンに対する要件が少ない用途には、絶縁材料を
満たされるトレンチが基板の表面まで達しているだけで
十分である。この場合トレンチを一部修正したSTIプ
ロセスで単に基板までエッチングし、絶縁材料で満た
す。
する。
3及びカバー層14を施す(図1参照)。基板11は例
えば単結晶のシリコンウェハからなる。誘電層12はそ
の後の処理過程でLOCOSプロセス用のパッド酸化物
としてもゲート誘電体としても使用される。誘電層12
は例えば熱酸化によりSiO2から3〜20nmの厚さ
に形成される。その後の工程でゲート電極を形成する、
ポリ−バッファードLOCOSプロセスで緩衝層として
使用されるシリコン層は、多結晶又は非晶質シリコンか
ら50〜200nmの層厚で析出される。カバー層14
を酸化されない材料から、例えばSi3N4から形成す
る。カバー層14は例えばCVD析出により20〜25
0nmの厚さに形成される。
マスク15をフォトレジストから形成する(図2参
照)。この絶縁マスクは後に形成すべき絶縁パターンの
配置を画成する。例えばCHF3/O2を使用する異方性
乾式エッチングプロセスでカバー層14を絶縁マスク1
5に相応してパターン化する。
ードLOCOSプロセスで絶縁パターン16を形成する
(図3参照)。その際誘電層12、シリコン層13及び
カバー層14はLOCOSハードマスクの作用をする。
ポリ−バッファードLOCOSプロセスでカバー層14
により覆われていないシリコン層13の部分を完全酸化
することによりシリコン層13をパターン化する。それ
によりそれぞれ絶縁パターン16により互いに分離され
ている部分領域を有するパターン化シリコン層13が形
成される。絶縁パターン16はMOSトランジスタ用の
活性領域17をそれぞれ環状に囲む(図4の平面図参
照)。パターン化シリコン層13の部分領域はそれぞれ
活性領域17の上方に絶縁パターン16上まで達する。
しかし部分領域は完全に互いに分離されている。図4の
平面図には活性領域17の大きさ及び位置が破線で輪郭
付けられている。
ャネルMOSトランジスタ用の活性領域17を覆う第1
のマスク18をフォトレジストから形成する(図5参
照)。例えば燐を500keVのエネルギー及び1×1
013原子/cm2の線量で注入することによりpチャネ
ルMOSトランジスタ用活性領域17内にそれぞれnド
ープウェル19を形成する。
び3×1012原子/cm2の線量でpチャネルMOSト
ランジスタ用のチャネル注入を行う。nドープウェル1
9の注入及びチャネル注入は、ドーパントがカバー層1
4、シリコン層13、誘電層12を通るような高いエネ
ルギーで撃ち込まれるが、しかしチャネル注入は必ずし
も絶縁パターン16を通るようには撃ち込まれないよう
にして行われる。
び例えば3×1015原子/cm2の線量でホウ素のp+注
入が行われる。その際pチャネルMOSトランジスタ用
領域内のシリコン層13がp+ドープされる。この注入
の際エネルギーは、ドーパントがシリコン層13内に正
確に撃ち込まれるように調整される。
ォトリソグラフィ処理工程によりpチャネルMOSトラ
ンジスタの活性領域を覆う第2のマスク110を形成す
る(図6参照)。250keVのエネルギー及び1×1
013原子/cm2の線量のホウ素の注入によりnチャネ
ルMOSトランジスタ用活性領域内にpドープウェル1
11を形成する。引続き100keVのエネルギー及び
3×1012原子/cm2の線量のホウ素でチャネル注入
が行われる。これらの注入の際、ホウ素イオンがカバー
層14、シリコン層13、誘電層12を通して撃ち込ま
れるが、しかしチャネル注入では必ずしも絶縁パターン
16を通して基板11内に撃ち込まれないようなエネル
ギーが選択される。100keVのエネルギー及び5×
1015原子/cm2の線量の砒素の注入によりnチャネ
ルMOSトランジスタの領域のシリコン層13がn+ド
ープされる。この注入時のエネルギーは、イオンが直接
シリコン層13に撃ち込まれるように選択される。
900℃で焼なまし工程を行い、その際注入されたドー
パントが活性化される。この焼なまし工程で同時にウェ
ル又はチャネル注入の際に生じた誘電層12の欠陥が修
復される。
導電層112を析出する(図7参照)。この導電層11
2から次の処理過程で金属化面を形成する。従ってこの
導電層は最大で500μΩ・cmの比抵抗を有する物質
から形成すると有利である。導電層112は例えばタン
グステンから形成される。或はまたこの導電層を他の金
属、金属ケイ化物、窒化チタンからか又は金属とシリコ
ン、窒化チタンとシリコン又は薄い誘電体(SiO2、
Si3N4)とドープされたシリコンから形成してもよ
い。導電層112は例えば200nmの厚さを有する。
フィ処理工程によりフォトレジストからなる第3のマス
ク113を形成する(図7参照)。第3のマスク113
はpチャネルMOSトランジスタ及びnチャネルMOS
トランジスタ用ゲート電極並びに金属化面の位置及び大
きさを画成する。例えばCl2及びHBr/Cl2での二
段階の異方性乾式エッチングプロセスにより導電層11
2、シリコン層13及び誘電層12をパターン化する。
その際誘電層12からゲート誘電体114が形成され
る。シリコン層13からはpチャネルMOSトランジス
タ用のp+ドープされたゲート電極115及びnチャネ
ルMOSトランジスタ用のn+ドープされたゲート電極
116が形成される。導電層112からはゲート電極1
15、116の表面に配設され異なってドープされたゲ
ート電極115、116間のゲート導線を含む金属化面
117が形成される(図8及び図9参照)。金属化面1
17は絶縁パターン16の上方に部分的に延び、パター
ン化シリコン層13の異なってドープされている部分領
域からパターン化により生じる異なってドープされてい
るゲート電極115、116を接続する。その際金属化
面117は極めて良好な導電接続を示し、異なってドー
プされたゲート電極115、116間の横方向のドーパ
ントの拡散は生じない。
領域17内には基板11の表面が露出している。絶縁層
の一様な析出及び絶縁層の異方性バックエッチによりゲ
ート電極115、116及び金属化面117の側面に絶
縁スペーサ118が形成される(図10参照)。絶縁ス
ペーサ118は例えばSiO2、Si3N4及びポリシリ
コンから又はSi3N4とポリシリコンから形成される。
例えばCVD(化学蒸着)により例えばSi3N4又はS
iO2からなる例えば層厚10nmの絶縁層119を全
面的に析出する。絶縁層119はその後の注入のための
散乱酸化物の作用し、焼なましの際のドーパントの拡散
を阻止する。
ォトレジストからなりnチャネルMOSトランジスタの
ための活性領域を覆う第4のマスク120を形成する
(図11参照)。ホウ素を10keVのエネルギー及び
4×1015原子/cm2の線量で注入することによりp
ドープ注入領域121をp+ドープされたゲート電極1
15及び絶縁パターン16に対して自己整合的に形成す
る。
グラフィ処理工程によりpチャネルMOSトランジスタ
を覆うフォトレジストからなる第5のマスク122を形
成する(図12参照)。砒素を60keVのエネルギー
及び4×1015原子/cm2の線量で注入することによ
りnドープされた注入領域123を形成する。このnド
ープ注入領域123はn+ドープされたゲート電極11
6及び絶縁パターン16に対して自己整合的に形成され
る。n+ドープゲート電極116の上方に配設されてい
る金属化面117はn+ドープされたゲート電極116
を注入時に遮蔽する。
を活性化するため例えば900℃で焼なまし工程を行
い、pドープ注入領域121からpドープされたソース
/ドレイン領域124を、またnドープ注入領域123
からn−ドープされたソース/ドレイン領域125を形
成する(図13参照)。図14には図8のXIV−XI
V線の切断面が示されている。チャネル長に対して垂直
にゲート電極115、116が向かい合っている絶縁パ
ターン16間に延びている。異なってドープされたゲー
ト電極115、116は金属化面117を介して絶縁パ
ターン16を越えて互いに接続される。
ケイ酸ガラスの析出、プレーナ化、接触孔のエッチング
及び金属化により完成される。
らなる基板21上に誘電層22、シリコン層23及びカ
バー層24を施す(図15参照)。誘電層22からはそ
の後の処理過程でゲート誘電体が形成される。この誘電
層22は例えばSiO2からの熱酸化により層厚3〜2
0nmに形成される。シリコン層23はポリシリコン又
は非晶質シリコンから50〜400nmの厚さに析出さ
れる。カバー層24は例えばSi3N4のCVD析出によ
り50〜300nmの層厚に形成される。
形成される絶縁パターンの配置を画成する絶縁マスク2
5を形成する(図16参照)。
によりカバー層24、シリコン層23及び誘電層22を
絶縁マスク25に相応してパターン化し、基板21内に
トレンチをエッチングする。絶縁マスク25の除去後ト
レンチを絶縁材料、例えばSiO2で満たし、化学機械
研磨によりプレーナ化する。その際酸化物で満たされた
トレンチからなる絶縁パターン26を形成する(図17
参照)。絶縁パターン26はいわゆるSTIプロセスに
より形成される。その後の処理過程でゲート誘電体が形
成される誘電層22はトレンチのエッチング前に析出さ
れ、またトレンチのエッチングでパターン化されるの
で、本発明方法ではゲート誘電体の形成時にSTIプロ
セスでトレンチの縁に形成される酸化物の薄層化の問題
は起こらない。
ランジスタ及びnチャネルMOSトランジスタ用活性領
域27をそれぞれ環状に囲む。更に絶縁パターン26
は、それぞれ活性領域27の上方に配設されかつ絶縁パ
ターン26により環状に囲まれる部分領域内のシリコン
層23を切断する。
ャネルMOSトランジスタ用活性領域を覆うフォトレジ
ストからなるマスク28を形成する(図18参照)。引
続き500keVのエネルギー及び1×1013原子/c
m2の線量で燐のイオン注入を行う。その際pチャネル
MOSトランジスタに対してnドープされたウェル29
が形成される。引続きチャネル注入を220keVのエ
ネルギー及び3×1012原子/cm2の線量の燐で行
う。これらの注入時のエネルギーは、イオンをカバー層
24、シリコン層23及び誘電層22を通して基板21
内に撃ち込めるように選択される。
×1015原子/cm2の線量で注入することによりpチ
ャネルMOSトランジスタ用シリコン層23はp+ドー
プされる。この注入のためのエネルギーは、ドーパント
をシリコン層23内に撃ち込めるように選択される。
ラフィ処理工程によりpチャネルMOSトランジスタ用
領域を覆う第2のマスク210を形成する(図19参
照)。ホウ素を250keVのエネルギー及び1×10
13原子/cm2の線量で注入することによりpドープウ
ェル211を形成する。引続き100keVのエネルギ
ー及び3×1012原子/cm2の線量のホウ素を注入す
ることによnチャネルMOSトランジスタ用チャネル注
入を行う。これらの注入時のエネルギーは、ドーパント
がカバー層24、シリコン層23、誘電層22を通して
基板内に撃ち込めるように選択される。引続きnチャネ
ルMOSトランジスタ用領域内のシリコン層23をn+
ドープするため、砒素を100keVのエネルギー及び
5×1015原子/cm2の線量で注入する。この注入時
のエネルギーは、ドーパントをシリコン層23内に撃ち
込めるように調整される。
ドーパントを活性化するため900℃で焼なまし工程を
行う。この焼なまし工程の際ウェルを形成するための高
エネルギーでのイオン注入及びチャネル注入の際に誘電
層22内に生じる欠陥も修復される。
に除去する。
の導電層212を例えばタングステンから層厚例えば2
00nmに形成する。導電層212はまた他の金属、金
属ケイ化物、窒化チタンから又は金属とシリコン、窒化
チタンとシリコン又は薄い誘電体とシリコンからなる組
み合わせ層から形成してもよい。導電層212の表面上
にシリコン層23からパターン化により形成されるゲー
ト電極及び導電層212のパターン化により形成される
金属化面の形及び配置を画成する(図20参照)。第3
のマスク213をフォトリソグラフィ処理工程によりフ
ォトレジストから形成する。
2、シリコン層23及び誘電層22をパターン化する。
その際誘電層22からはゲート誘電体214が、シリコ
ン層23からはpチャネルMOSトランジスタ用領域内
にp+ドープされたゲート電極215が、またnチャネ
ルMOSトランジスタ用領域内にn+ドープされたゲー
ト電極216が、更に導電層212からは金属化面21
7が形成される(これに関しては図21及び図22参
照)。金属化面217はゲート電極215、216を覆
い、絶縁パターン26により互いに分離されている異な
ってドープされたゲート電極215、216を互いに電
気的に接続する。金属化面217はゲート電極215、
216から上方に延びており、一部が絶縁パターン26
の表面に沿って延びている。金属化面217を介して異
なってドープされているゲート電極215、216間の
電気的接続が形成される。この場合p+ドープされたゲ
ート電極215とn+ドープされたゲート電極216と
の間に横方向のドーパントの拡散を生じることはない。
216との間の活性領域27内にある基板21の表面は
それぞれ露出している。絶縁層の一様な析出及び絶縁層
の異方性バックエッチによりゲート電極215、216
並びに金属化面217の側面に絶縁スペーサ218が形
成される(図23参照)。絶縁スペーサ218を例えば
SiO2、Si3N4、SiO2とポリシリコン、Si3N4
とポリシリコンから形成する。引続きSi3N4又はSi
O2からなる絶縁層219を全面的に析出する。絶縁層
219を10〜20nmの層厚で形成し、これが後のソ
ース/ドレインの注入の際に散乱酸化物の作用をし、化
学機械研磨による後のプレーナ化の際にエッチングスト
ッパの作用をする。
ャネルMOSトランジスタ用領域を覆うフォトレジスト
からなる第4のマスク220を形成する(図24参
照)。10keVのエネルギー及び4×1015原子/c
m2の線量でホウ素の注入を行い、その際絶縁スペーサ
218を設けられているp+ドープされたゲート電極2
15及びこれを囲んでいる絶縁パターン26に対して自
己整合的にpドープされた注入領域221を形成する。
金属化面217は注入時にp+ドープされたゲート電極
215を覆う。
グラフィ処理工程によりフォトレジストからなる第5の
マスク222を形成する(図25参照)。第5のマスク
222はpチャネルMOSトランジスタ用領域を覆う。
60keVのエネルギー及び4×1015原子/cm2の
線量で砒素の注入を行い、その際絶縁スペーサ218を
設けられたn+ドープされたゲート電極216とこれを
囲む絶縁パターン26に対して自己整合的にnドープさ
れた注入領域223を形成する(図25参照)。注入の
際n+ドープされたゲート電極216は金属化面217
により覆われている。
ーパントを活性化するため焼なまし工程を例えば900
℃で行う。その際pチャネルMOSトランジスタ用のp
+ドープされたソース/ドレイン領域224及びnチャ
ネルMOSトランジスタ用のn+ドープされたソース/
ドレイン領域225が形成される。
械研磨によりプレーナ化を行う。その際金属化面217
の上方にある絶縁層219はエッチングスットパの作用
をする(図26参照)。
I線で切断した断面図が示されている。チャネル長に対
して垂直にゲート電極215、216は向かい合ってい
る絶縁パターン26の間に延びている。その際隣接する
MOSトランジスタのゲート電極215、216は絶縁
パターン26により分離されている。隣接するMOSト
ランジスタのゲート電極215、216は金属化面21
7を介して電気的に接続されている。異なってドープさ
れているゲート電極215、216間の横方向のドーパ
ントの拡散はこれらが絶縁パターン26により切断され
ているため起こらない。
して接触孔のエッチング、金属化、不活性化その他によ
り公知の方法で完成する(図示せず)。
3参照)に活性領域27内に露出している基板21の表
面上に選択エピタキシャルによりシリコンを成長させ
る。それによりパターンは平坦化されので、中間酸化物
226のプレーナ化は簡略化される。更にこの措置によ
りゲート誘電体14の位置に関して一層平坦なソース/
ドレイン領域224、225を形成可能である。注入領
域221、223を成長させたシリコン内に形成する。
ドーパントを活性化するための焼なまし工程の際にソー
ス/ドレイン領域224、225が更に基板21内に成
長させたシリコンからの拡散により生じる。
施例では窒化酸化物から形成してもよい。窒化酸化物は
1100℃で5〜60秒間O2雰囲気下に酸化し、窒化
を900〜1100℃でNH3及び/又はN2Oの使用下
に行い、その後1150℃での再酸化により形成する。
窒化酸化物はドーパント障壁の作用をする。こうしてシ
リコン層13、23の注入時にドーパントが後に形成さ
れるMOSトランジスタのチャネル領域に達しないこと
が保証される。これは特にホウ素のドーピングの際に問
題となる。絶縁パターンをLOCOSプロセスにより形
成する場合窒化酸化物からなる誘電層を、化学等量の窒
化物の厚さが4nm以下となるように形成する。窒化物
はこの範囲の厚さでは酸化障壁とならないことが確認さ
れた。
コン層及びカバー層を有する基板の断面図。
ドLOCOSプロセスで絶縁パターンを形成した後の基
板の断面図。
スタ用領域をドーピングした際の基板の断面図。
スタ用領域をドーピングした際の基板の断面図。
成後の基板の断面図。
した後の基板の断面図。
を形成した後の基板の断面図。
用のソース/ドレイン注入時の基板の断面図。
用のソース/ドレイン注入した際の基板の断面図。
ーパントを活性化するための焼なまし後の基板の断面
図。
面図。
板の一断面図。
化し、基板内に絶縁材料を満たされるトレンチを形成す
るトレンチのエッチング後の基板の断面図。
ジスタ用領域をドーピングした際の基板の断面図。
ジスタ用領域をドーピングした際の基板の断面図。
クを形成後の基板の断面図。
ートのパターン化後の基板の断面図。
サを形成後の基板の断面図。
用のソース/ドレイン注入の際の基板の断面図。
用のソース/ドレイン注入の際の基板の断面図。
性化するための焼なまし工程後の基板の断面図。
た基板の断面図。
域 125、225 n+ドープされたソース/ドレイン領
域 226 中間酸化物
Claims (10)
- 【請求項1】 少なくともその主平面の領域内に単結晶
シリコンを含む基板(11)上に誘電層(12)及びシ
リコン層(13)を析出し、 基板(11)内で隣接しているトランジスタを絶縁する
絶縁パターン(16)を基板(11)の主平面の領域内
に形成し、 絶縁パターン(16)を形成する際にパターン化される
シリコン層(13)がそれぞれ絶縁パターン(16)に
より互いに分離される複数の部分領域を有するようにシ
リコン層(13)をパターン化し、 第1の導電形のチャネルを有する第1のMOSトランジ
スタの領域内のパターン化されるシリコン層(13)を
第1の導電形と逆の第2の導電形のチャネルを有する第
2のトランジスタの領域内とは異なってドープし、 導電性層(112)を析出し、 この導電層(112)及びパターン化シリコン層(1
3)を一緒にパターン化し、 第1のMOSトランジスタ及び第2のMOSトランジス
タ用のソース/ドレイン領域(124、125)を形成
することを特徴とするCMOS集積回路の製造方法。 - 【請求項2】 パターン化シリコン層(13)の第1の
MOSトランジスタが形成される領域をドープし、その
際パターン化シリコン層(13)の第2のMOSトラン
ジスタが形成される領域が第1のマスク(18)により
覆われており、 パターン化シリコン層(13)の第2のMOSトランジ
スタ用領域をドープし、その際パターン化シリコン層
(13)の第1のMOSトランジスタ用領域が第2のマ
スク(110)により覆われていることを特徴とする請
求項1記載の方法。 - 【請求項3】 パターン化シリコン層(13)の第1の
MOSトランジスタ用領域を第1の導電形により、また
第2のMOSトランジスタ用領域を第2の導電形により
ドープすることを特徴とする請求項1又は2記載の方
法。 - 【請求項4】 パターン化シリコン層(13)の第1の
MOSトランジスタ用領域をドープする前に第1のマス
ク(18)の使用下に第2の導電形によりドープされる
ウェル(19)を形成するための注入及び第1のMOS
トランジスタのためのチャネル注入を行い、 パターン化シリコン層(13)の第2のMOSトランジ
スタ用領域をドープする前に第2のマスク(110)の
使用下に第1の導電形によりドープされるウェル(11
1)を形成するための注入及び第2のMOSトランジス
タのためのチャネル注入を行うことを特徴とする請求項
1乃至3の1つに記載の方法。 - 【請求項5】 導電層(112)を析出する前にドーパ
ントを活性化するための焼なまし工程を行うことを特徴
とする請求項1乃至4の1つに記載の方法。 - 【請求項6】 シリコン層(13)上に絶縁パターン
(16)を形成する前に絶縁パターン(16)の配置を
画成する絶縁マスク(15)を使用してパターン化され
るカバー層(14)を施し、 このカバー層(14)を導電層(112)を析出する前
に除去することを特徴とする請求項1乃至5の1つに記
載の方法。 - 【請求項7】 カバー層(14)を酸化されない材料か
ら形成し、 絶縁パターン(16)を局部的熱酸化により形成し、そ
の際パターン化カバー層(14)が酸化マスクの作用を
することを特徴とする請求項6記載の方法。 - 【請求項8】 絶縁パターン(16)を形成するためパ
ターン化カバー層(14)をエッチングマスクとして使
用して基板(11)内に絶縁材料で満たされるトレンチ
をエッチングすることを特徴とする請求項6記載の方
法。 - 【請求項9】 第1及び第2のMOSトランジスタのゲ
ート電極(115、116)の側面に絶縁側面被覆層
(118)を形成し、 第1のMOSトランジスタ用のソース/ドレイン領域
(124)を形成するためイオン注入を行い、その際第
2のMOSトランジスタ用領域は第4のマスク(12
0)で覆われており、 第2のMOSトランジスタ用のソース/ドレイン領域
(125)を形成するためイオン注入を行い、その際第
1のMOSトランジスタ用領域は第5のマスク(12
2)で覆われていることを特徴とする請求項1乃至8の
1つに記載の方法。 - 【請求項10】 多結晶シリコンからなるシリコン層
(13)を形成し、 導電層(112)が高溶融性金属、金属ケイ化物及び/
又は窒化チタンを含有し、 誘電層(12)がSiO2及び/又はSi3N4を含有
し、 カバー層(14)がSi3N4を含有し、 パターン化シリコン層(13)のドーピングを注入によ
り行うことを特徴とする請求項6乃至9の1つに記載の
方法。
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