JPH05251649A - Ｍｏｓ型半導体装置及びその製造方法 - Google Patents
Ｍｏｓ型半導体装置及びその製造方法Info
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- JPH05251649A JPH05251649A JP4356279A JP35627992A JPH05251649A JP H05251649 A JPH05251649 A JP H05251649A JP 4356279 A JP4356279 A JP 4356279A JP 35627992 A JP35627992 A JP 35627992A JP H05251649 A JPH05251649 A JP H05251649A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 92
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 9
- 238000002955 isolation Methods 0.000 claims abstract description 36
- 239000012535 impurity Substances 0.000 claims abstract description 23
- 229910052751 metal Inorganic materials 0.000 claims abstract description 19
- 239000002184 metal Substances 0.000 claims abstract description 19
- 239000000758 substrate Substances 0.000 claims description 42
- 229920002120 photoresistant polymer Polymers 0.000 claims description 17
- 239000003870 refractory metal Substances 0.000 claims description 9
- 238000000034 method Methods 0.000 claims description 5
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 5
- 229910052721 tungsten Inorganic materials 0.000 claims description 5
- 239000010937 tungsten Substances 0.000 claims description 5
- 238000000059 patterning Methods 0.000 claims description 4
- 238000009413 insulation Methods 0.000 claims description 3
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 claims description 2
- 229910021342 tungsten silicide Inorganic materials 0.000 claims description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 21
- 230000007423 decrease Effects 0.000 abstract description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract 2
- 229910052681 coesite Inorganic materials 0.000 abstract 1
- 229910052906 cristobalite Inorganic materials 0.000 abstract 1
- 239000000377 silicon dioxide Substances 0.000 abstract 1
- 235000012239 silicon dioxide Nutrition 0.000 abstract 1
- 229910052682 stishovite Inorganic materials 0.000 abstract 1
- 229910052905 tridymite Inorganic materials 0.000 abstract 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 10
- 239000011521 glass Substances 0.000 description 8
- 239000010410 layer Substances 0.000 description 6
- 238000000926 separation method Methods 0.000 description 3
- 238000004132 cross linking Methods 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000010363 phase shift Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 239000002904 solvent Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
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- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0928—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising both N- and P- wells in the substrate, e.g. twin-tub
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Abstract
(57)【要約】
【目的】 ＮチャネルトランジスタとＰチャネルトラン
ジスタとでゲート電極が共通で且つ双方が表面チャネル
構造でも閾値電圧が低下しない半導体装置を製造する。 【構成】 ゲート電極１３を多結晶Ｓｉ膜２１と金属膜
２５とのポリサイド構造にし、多結晶Ｓｉ膜２１のみを
素子分離用のＳｉＯ2 膜１７上でＰ領域１５上の部分と
Ｎウェル１６上の部分とに分離する。このため、表面チ
ャネル構造にするために、多結晶Ｓｉ膜２１のうちでＰ
領域１５上の部分に導入したＮ型の不純物と、Ｎウェル
１６上の部分に導入したＰ型の不純物とが、多結晶Ｓｉ
膜２１中を相互に拡散しない。従って、ＮチャネルＭＯ
Ｓトランジスタ１１及びＰチャネルＭＯＳトランジスタ
１２の閾値電圧が低下しない。
ジスタとでゲート電極が共通で且つ双方が表面チャネル
構造でも閾値電圧が低下しない半導体装置を製造する。 【構成】 ゲート電極１３を多結晶Ｓｉ膜２１と金属膜
２５とのポリサイド構造にし、多結晶Ｓｉ膜２１のみを
素子分離用のＳｉＯ2 膜１７上でＰ領域１５上の部分と
Ｎウェル１６上の部分とに分離する。このため、表面チ
ャネル構造にするために、多結晶Ｓｉ膜２１のうちでＰ
領域１５上の部分に導入したＮ型の不純物と、Ｎウェル
１６上の部分に導入したＰ型の不純物とが、多結晶Ｓｉ
膜２１中を相互に拡散しない。従って、ＮチャネルＭＯ
Ｓトランジスタ１１及びＰチャネルＭＯＳトランジスタ
１２の閾値電圧が低下しない。
Description
【０００１】
【産業上の利用分野】本発明は、ＣＭＯＳ構造を有する
ＭＯＳ型半導体装置及びその製造方法に関するものであ
る。
ＭＯＳ型半導体装置及びその製造方法に関するものであ
る。
【０００２】
【従来の技術】ＭＯＳトランジスタを微細化すると、短
チャネル効果が強くなる。そこで、この短チャネル効果
を緩和する手段の一つとして、ＭＯＳトランジスタを表
面チャネル構造にして、ゲート電圧による制御性を高め
ることが考えられている。
チャネル効果が強くなる。そこで、この短チャネル効果
を緩和する手段の一つとして、ＭＯＳトランジスタを表
面チャネル構造にして、ゲート電圧による制御性を高め
ることが考えられている。
【０００３】ところで、ＣＭＯＳ型半導体装置におい
て、ＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳ
トランジスタとの両方を表面チャネル構造にするために
は、ＮチャネルＭＯＳトランジスタのゲート電極をＮ型
の多結晶シリコン（Ｓｉ）膜で構成し、ＰチャネルＭＯ
Ｓトランジスタのゲート電極をＰ型の多結晶Ｓｉ膜で構
成して、ゲート電極の仕事関数差を両方のＭＯＳ電界効
果トランジスタで等しくする必要がある。
て、ＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳ
トランジスタとの両方を表面チャネル構造にするために
は、ＮチャネルＭＯＳトランジスタのゲート電極をＮ型
の多結晶シリコン（Ｓｉ）膜で構成し、ＰチャネルＭＯ
Ｓトランジスタのゲート電極をＰ型の多結晶Ｓｉ膜で構
成して、ゲート電極の仕事関数差を両方のＭＯＳ電界効
果トランジスタで等しくする必要がある。
【０００４】
【発明が解決しようとする課題】しかし、図４に示すよ
うにＮ+ 層２６をソース・ドレインとするＮチャネルＭ
ＯＳトランジスタ１１とＰ+ 層２７をソース・ドレイン
とするＰチャネルＭＯＳトランジスタ１２とでゲート電
極１３が共通である場合に、上述のように、ゲート電極
１３のうちでＮチャネルＭＯＳトランジスタ１１の部分
をＮ型の多結晶Ｓｉ膜で構成し、ＰチャネルＭＯＳトラ
ンジスタ１２の部分をＰ型の多結晶Ｓｉ膜で構成する
と、Ｎ型の不純物とＰ型の不純物とが多結晶Ｓｉ膜中で
相互に拡散する。
うにＮ+ 層２６をソース・ドレインとするＮチャネルＭ
ＯＳトランジスタ１１とＰ+ 層２７をソース・ドレイン
とするＰチャネルＭＯＳトランジスタ１２とでゲート電
極１３が共通である場合に、上述のように、ゲート電極
１３のうちでＮチャネルＭＯＳトランジスタ１１の部分
をＮ型の多結晶Ｓｉ膜で構成し、ＰチャネルＭＯＳトラ
ンジスタ１２の部分をＰ型の多結晶Ｓｉ膜で構成する
と、Ｎ型の不純物とＰ型の不純物とが多結晶Ｓｉ膜中で
相互に拡散する。
【０００５】このため、ＮチャネルＭＯＳトランジスタ
１１とＰチャネルＭＯＳトランジスタ１２との間の距離
が短いと、上述の相互拡散のために、ＮチャネルＭＯＳ
トランジスタ１１及びＰチャネルＭＯＳトランジスタ１
２の閾値電圧が低下する。
１１とＰチャネルＭＯＳトランジスタ１２との間の距離
が短いと、上述の相互拡散のために、ＮチャネルＭＯＳ
トランジスタ１１及びＰチャネルＭＯＳトランジスタ１
２の閾値電圧が低下する。
【０００６】そこで、本発明の目的は、ＮチャネルＭＯ
ＳトランジスタとＰチャネルＭＯＳトランジスタとでゲ
ート電極が共通で且つ双方が表面チャネル構造でも閾値
電圧が低下しないＭＯＳ型半導体装置及びその製造方法
を提供することである。
ＳトランジスタとＰチャネルＭＯＳトランジスタとでゲ
ート電極が共通で且つ双方が表面チャネル構造でも閾値
電圧が低下しないＭＯＳ型半導体装置及びその製造方法
を提供することである。
【０００７】
【課題を解決するための手段】上述した課題を解決する
ために、本発明では、ＭＯＳ型半導体装置は、第１導電
型の領域とこの第１導電型の領域とは逆の導電特性を有
する第２導電型の領域とを同一基板上に有する半導体基
板と、この半導体基板の表面で前記第１導電型の領域と
前記第２導電型の領域との境界領域に設けられた素子分
離用絶縁膜と、この素子分離用絶縁膜に連なって前記半
導体基板の表面に設けられたゲート絶縁膜と、前記素子
分離用絶縁膜上で所定幅の分離領域を隔てて前記ゲート
絶縁膜上に連なって前記半導体基板の前記第１導電型の
領域及び前記第２導電型の領域それぞれに構成される半
導体領域と、この半導体領域の上部及び前記素子分離用
絶縁膜の分離領域上に形成された金属膜とを有してい
る。また、前記半導体領域は、前記半導体基板の第１導
電型の領域上では第２導電型の半導体特性を有し、前記
半導体基板の第２導電型の領域上では第１導電型の半導
体特性を有するのが望ましい。また、前記金属膜は、高
融点金属を含むことが望ましい。また、前記高融点金属
膜は、タングステンを含むことが望ましい。また、前記
金属膜は、タングステンシリサイドを含むことが望まし
い。また、前記半導体領域は、ゲート電極の一部を構成
することが望ましい。
ために、本発明では、ＭＯＳ型半導体装置は、第１導電
型の領域とこの第１導電型の領域とは逆の導電特性を有
する第２導電型の領域とを同一基板上に有する半導体基
板と、この半導体基板の表面で前記第１導電型の領域と
前記第２導電型の領域との境界領域に設けられた素子分
離用絶縁膜と、この素子分離用絶縁膜に連なって前記半
導体基板の表面に設けられたゲート絶縁膜と、前記素子
分離用絶縁膜上で所定幅の分離領域を隔てて前記ゲート
絶縁膜上に連なって前記半導体基板の前記第１導電型の
領域及び前記第２導電型の領域それぞれに構成される半
導体領域と、この半導体領域の上部及び前記素子分離用
絶縁膜の分離領域上に形成された金属膜とを有してい
る。また、前記半導体領域は、前記半導体基板の第１導
電型の領域上では第２導電型の半導体特性を有し、前記
半導体基板の第２導電型の領域上では第１導電型の半導
体特性を有するのが望ましい。また、前記金属膜は、高
融点金属を含むことが望ましい。また、前記高融点金属
膜は、タングステンを含むことが望ましい。また、前記
金属膜は、タングステンシリサイドを含むことが望まし
い。また、前記半導体領域は、ゲート電極の一部を構成
することが望ましい。
【０００８】更に、本発明によれば、ＭＯＳ型半導体装
置は、第１導電型の領域とこの第１導電型の領域とは逆
の導電特性を有する第２導電型の領域とを同一基板上に
有する半導体基板と、この半導体基板の表面で前記第１
導電型の領域と前記第２導電型の領域との境界領域に設
けられた素子分離用絶縁膜と、この素子分離用絶縁膜に
連なって前記半導体基板の表面に設けられたゲート絶縁
膜と、前記素子分離用絶縁膜上で所定幅の分離領域を隔
てて前記ゲート絶縁膜上に連なって前記半導体基板の前
記第１導電型の領域に形成された第２導電型の半導体領
域と、前記半導体基板の前記第２導電型の領域に形成さ
れた第１導電型の半導体領域と、前記第１導電型及び第
２導電型の半導体領域の上部及び前記素子分離用絶縁膜
の分離領域上に形成された金属膜とを有している。ま
た、前記金属膜は、高融点金属を含むことが望ましい。
また、前記高融点金属膜は、タングステンを含むことが
望ましい。
置は、第１導電型の領域とこの第１導電型の領域とは逆
の導電特性を有する第２導電型の領域とを同一基板上に
有する半導体基板と、この半導体基板の表面で前記第１
導電型の領域と前記第２導電型の領域との境界領域に設
けられた素子分離用絶縁膜と、この素子分離用絶縁膜に
連なって前記半導体基板の表面に設けられたゲート絶縁
膜と、前記素子分離用絶縁膜上で所定幅の分離領域を隔
てて前記ゲート絶縁膜上に連なって前記半導体基板の前
記第１導電型の領域に形成された第２導電型の半導体領
域と、前記半導体基板の前記第２導電型の領域に形成さ
れた第１導電型の半導体領域と、前記第１導電型及び第
２導電型の半導体領域の上部及び前記素子分離用絶縁膜
の分離領域上に形成された金属膜とを有している。ま
た、前記金属膜は、高融点金属を含むことが望ましい。
また、前記高融点金属膜は、タングステンを含むことが
望ましい。
【０００９】更に、本発明によれば、ＭＯＳ型半導体装
置の製造方法は、半導体基板の表面に素子分離用絶縁膜
とゲート絶縁膜とを形成する工程と、前記素子分離用絶
縁膜及び前記ゲート絶縁膜上に半導体膜を形成する工程
と、前記半導体基板のうちでＮチャネルトランジスタを
形成する第１の領域とＰチャネルトランジスタを形成す
る第２の領域との境界部に対応する部分の前記半導体膜
を除去する工程と、前記半導体膜のうちで前記第１の領
域上の部分にはＮ型の不純物を導入し、前記第２の領域
上の部分にはＰ型の不純物を導入する工程と、前記不純
物を導入した後の前記半導体膜上及び前記素子分離用絶
縁膜上に金属膜を形成する工程と、前記Ｎチャネルトラ
ンジスタと前記Ｐチャネルトランジスタとに共通のゲー
ト電極のパターンに前記金属膜と前記半導体膜とをパタ
ーニングする工程とを有している。
置の製造方法は、半導体基板の表面に素子分離用絶縁膜
とゲート絶縁膜とを形成する工程と、前記素子分離用絶
縁膜及び前記ゲート絶縁膜上に半導体膜を形成する工程
と、前記半導体基板のうちでＮチャネルトランジスタを
形成する第１の領域とＰチャネルトランジスタを形成す
る第２の領域との境界部に対応する部分の前記半導体膜
を除去する工程と、前記半導体膜のうちで前記第１の領
域上の部分にはＮ型の不純物を導入し、前記第２の領域
上の部分にはＰ型の不純物を導入する工程と、前記不純
物を導入した後の前記半導体膜上及び前記素子分離用絶
縁膜上に金属膜を形成する工程と、前記Ｎチャネルトラ
ンジスタと前記Ｐチャネルトランジスタとに共通のゲー
ト電極のパターンに前記金属膜と前記半導体膜とをパタ
ーニングする工程とを有している。
【００１０】また、本発明の好ましい態様においては、
前記第１の領域と前記第２の領域との境界部に対応する
部分の前記半導体膜を除去する前記工程は、前記半導体
膜上にネガ型レジストを塗布する工程と、前記半導体基
板のうち前記第１の領域と前記第２の領域との一方に対
応する位相シフタを介して前記ネガ型レジストを露光し
て、このネガ型レジストのうちの前記素子分離用絶縁膜
上にある前記第１の領域と前記第２の領域との境界部に
対応する部分を除去する工程と、前記除去後の前記ネガ
型レジストをマスクにして前記半導体膜をパターニング
する工程とを含んでいる。
前記第１の領域と前記第２の領域との境界部に対応する
部分の前記半導体膜を除去する前記工程は、前記半導体
膜上にネガ型レジストを塗布する工程と、前記半導体基
板のうち前記第１の領域と前記第２の領域との一方に対
応する位相シフタを介して前記ネガ型レジストを露光し
て、このネガ型レジストのうちの前記素子分離用絶縁膜
上にある前記第１の領域と前記第２の領域との境界部に
対応する部分を除去する工程と、前記除去後の前記ネガ
型レジストをマスクにして前記半導体膜をパターニング
する工程とを含んでいる。
【００１１】
【作用】本発明においては、Ｎチャネルトランジスタと
Ｐチャネルトランジスタとに共通するゲート電極につい
て、ゲート電極を構成する半導体膜が第１の領域上の部
分と第２の領域上の部分とに分離されているので、半導
体膜のうちで第１の領域上の部分にはＮ型の不純物が導
入され、第２の領域上の部分にはＰ型の不純物が導入さ
れていても、Ｎ型の不純物とＰ型の不純物とが半導体膜
中を相互に拡散しない。
Ｐチャネルトランジスタとに共通するゲート電極につい
て、ゲート電極を構成する半導体膜が第１の領域上の部
分と第２の領域上の部分とに分離されているので、半導
体膜のうちで第１の領域上の部分にはＮ型の不純物が導
入され、第２の領域上の部分にはＰ型の不純物が導入さ
れていても、Ｎ型の不純物とＰ型の不純物とが半導体膜
中を相互に拡散しない。
【００１２】しかも、半導体膜の分離に際してネガ型レ
ジストと位相シフタとを用いた場合、狭い分離幅で半導
体膜を分離することができるので、第１の領域と第２の
領域との境界部上の素子分離用絶縁膜の幅が狭くても半
導体膜を分離することができる。
ジストと位相シフタとを用いた場合、狭い分離幅で半導
体膜を分離することができるので、第１の領域と第２の
領域との境界部上の素子分離用絶縁膜の幅が狭くても半
導体膜を分離することができる。
【００１３】
【実施例】以下、本発明の一実施例を、図１〜図３を参
照しながら説明する。
照しながら説明する。
【００１４】本実施例では、図１（ａ）に示すように、
Ｐ型のＳｉ基板１４のうちでＮチャネルＭＯＳトランジ
スタ１１を形成すべき領域にＮウェル１６を形成する。
そして、Ｓｉ基板１４の表面に素子分離用絶縁膜として
のＳｉＯ2 膜１７をＬＯＣＯＳ法で形成し、更に、ゲー
ト絶縁膜としてのＳｉＯ2 膜１８を熱酸化法で形成す
る。
Ｐ型のＳｉ基板１４のうちでＮチャネルＭＯＳトランジ
スタ１１を形成すべき領域にＮウェル１６を形成する。
そして、Ｓｉ基板１４の表面に素子分離用絶縁膜として
のＳｉＯ2 膜１７をＬＯＣＯＳ法で形成し、更に、ゲー
ト絶縁膜としてのＳｉＯ2 膜１８を熱酸化法で形成す
る。
【００１５】その後、ＣＶＤ法で多結晶Ｓｉ膜２１を全
面に堆積させ、この多結晶Ｓｉ膜２１上にネガ型レジス
ト２２を塗布する。そして、ガラス基板２３とＮウェル
１６のパターンに対応してガラス基板２３上に設けられ
ている位相シフタ２４とを介して、ネガ型レジスト２２
を露光する。
面に堆積させ、この多結晶Ｓｉ膜２１上にネガ型レジス
ト２２を塗布する。そして、ガラス基板２３とＮウェル
１６のパターンに対応してガラス基板２３上に設けられ
ている位相シフタ２４とを介して、ネガ型レジスト２２
を露光する。
【００１６】ガラス基板２３も位相シフタ２４も共に光
を透過させる。従って、ネガ型レジスト２２のうちで位
相シフタ２４の両方を透過した光か、またはガラス基板
２３のみを透過した光で露光される。
を透過させる。従って、ネガ型レジスト２２のうちで位
相シフタ２４の両方を透過した光か、またはガラス基板
２３のみを透過した光で露光される。
【００１７】しかし、ガラス基板２３及び位相シフタ２
４の両方を透過した光は、ガラス基板２３のみを透過し
た光に対して位相がシフトしている。このため、位相シ
フタ２４の端縁２４ａの近傍では、ガラス基板２３及び
位相シフタ２４の両方を透過した光とガラス基板２３の
みを透過した光とが干渉して、光の強度が低下してい
る。
４の両方を透過した光は、ガラス基板２３のみを透過し
た光に対して位相がシフトしている。このため、位相シ
フタ２４の端縁２４ａの近傍では、ガラス基板２３及び
位相シフタ２４の両方を透過した光とガラス基板２３の
みを透過した光とが干渉して、光の強度が低下してい
る。
【００１８】この結果、ネガ型レジスト２２のうちで位
相シフタ２４の端縁２４ａの近傍部分、つまりＳｉＯ2
膜１７上にあってＰ領域１５とＮウェル１６との境界部
に対応する部分では、架橋反応が十分には起こらず、溶
剤に不溶となるほどには架橋密度は高くならない。
相シフタ２４の端縁２４ａの近傍部分、つまりＳｉＯ2
膜１７上にあってＰ領域１５とＮウェル１６との境界部
に対応する部分では、架橋反応が十分には起こらず、溶
剤に不溶となるほどには架橋密度は高くならない。
【００１９】従って、ネガ型レジスト２２を現像する
と、図１（ｂ）に示すように、ＳｉＯ2 膜１７上にあっ
てＰ領域１５とＮウェル１６との境界部に対応する部分
のみが除去される。その後、このネガ型レジスト２２を
マスクにして多結晶Ｓｉ膜２１を異方性エッチングする
ことによって、多結晶Ｓｉ膜２１をＳｉＯ2 膜１７上で
Ｐ領域１５上の部分とＮウェル１６上の部分とに０．４
μｍ程度の幅で分離する。
と、図１（ｂ）に示すように、ＳｉＯ2 膜１７上にあっ
てＰ領域１５とＮウェル１６との境界部に対応する部分
のみが除去される。その後、このネガ型レジスト２２を
マスクにして多結晶Ｓｉ膜２１を異方性エッチングする
ことによって、多結晶Ｓｉ膜２１をＳｉＯ2 膜１７上で
Ｐ領域１５上の部分とＮウェル１６上の部分とに０．４
μｍ程度の幅で分離する。
【００２０】次に、図１（ｃ）に示すようにネガ型レジ
スト２２を除去し、多結晶Ｓｉ膜２１のうちでＰ領域１
５上の部分にはＮ型の不純物を導入し、Ｎウェル１６上
の部分にはＰ型の不純物を導入する。そして、タングス
テン（Ｗ）等の高融点金属等からなる金属膜２５を全面
に形成し、図２に示したように、ＮチャネルＭＯＳトラ
ンジスタ１１とＰチャネルＭＯＳトランジスタ１２とに
共通のゲート電極１３のパターンに、金属膜２５と多結
晶Ｓｉ膜２１とをパターニングする。従って、ゲート電
極１３は多結晶Ｓｉ膜２１と金属膜２５とから成るポリ
サイド構造である。
スト２２を除去し、多結晶Ｓｉ膜２１のうちでＰ領域１
５上の部分にはＮ型の不純物を導入し、Ｎウェル１６上
の部分にはＰ型の不純物を導入する。そして、タングス
テン（Ｗ）等の高融点金属等からなる金属膜２５を全面
に形成し、図２に示したように、ＮチャネルＭＯＳトラ
ンジスタ１１とＰチャネルＭＯＳトランジスタ１２とに
共通のゲート電極１３のパターンに、金属膜２５と多結
晶Ｓｉ膜２１とをパターニングする。従って、ゲート電
極１３は多結晶Ｓｉ膜２１と金属膜２５とから成るポリ
サイド構造である。
【００２１】その後、Ｎウェル１６上の領域を覆うレジ
スト（図示せず）とゲート電極１３とＳｉＯ2 膜１７と
をマスクにしてＰ領域１５の素子活性領域にＮ型の不純
物を導入して、ＮチャネルＭＯＳトランジスタ１１のソ
ース・ドレインであるＮ+ 層２６を形成する。また、Ｐ
領域１５上の領域を覆うレジスト（図示せず）とゲート
電極１３とＳｉＯ2 膜１７とをマスクにしてＮウェル１
６の素子活性領域にＰ型の不純物を導入して、Ｐチャネ
ルＭＯＳトランジスタ１２のソース・ドレインであるＰ
+ 層２７を形成する。
スト（図示せず）とゲート電極１３とＳｉＯ2 膜１７と
をマスクにしてＰ領域１５の素子活性領域にＮ型の不純
物を導入して、ＮチャネルＭＯＳトランジスタ１１のソ
ース・ドレインであるＮ+ 層２６を形成する。また、Ｐ
領域１５上の領域を覆うレジスト（図示せず）とゲート
電極１３とＳｉＯ2 膜１７とをマスクにしてＮウェル１
６の素子活性領域にＰ型の不純物を導入して、Ｐチャネ
ルＭＯＳトランジスタ１２のソース・ドレインであるＰ
+ 層２７を形成する。
【００２２】次に、図１（ｄ）に示すように、層間絶縁
膜２８、ゲート電極１３からの引き出し電極２９を形成
すると本発明により形成された半導体装置が得られる。
図２に本発明の実施例の平面図を示し、図３に図２のＢ
−Ｂ線のところで見た断面図を示す。
膜２８、ゲート電極１３からの引き出し電極２９を形成
すると本発明により形成された半導体装置が得られる。
図２に本発明の実施例の平面図を示し、図３に図２のＢ
−Ｂ線のところで見た断面図を示す。
【００２３】以上のような本実施例では、ゲート電極１
３をＮチャネルＭＯＳトランジスタ１１とＰチャネルＭ
ＯＳトランジスタ１２とに共通にしているが、ポリサイ
ド構造のゲート電極１３のうちの多結晶Ｓｉ膜２１をＰ
領域１５上の部分とＮウェル１６上の部分とに分離して
いる。このため、多結晶Ｓｉ膜２１のうちでＰ領域１５
上の部分に導入したＮ型の不純物と、Ｎウェル１６上の
部分に導入したＰ型の不純物とが、多結晶Ｓｉ膜２１中
を相互に拡散しない。従って、ＮチャネルＭＯＳトラン
ジスタ１１及びＰチャネルＭＯＳトランジスタ１２の閾
値電圧が低下しない。
３をＮチャネルＭＯＳトランジスタ１１とＰチャネルＭ
ＯＳトランジスタ１２とに共通にしているが、ポリサイ
ド構造のゲート電極１３のうちの多結晶Ｓｉ膜２１をＰ
領域１５上の部分とＮウェル１６上の部分とに分離して
いる。このため、多結晶Ｓｉ膜２１のうちでＰ領域１５
上の部分に導入したＮ型の不純物と、Ｎウェル１６上の
部分に導入したＰ型の不純物とが、多結晶Ｓｉ膜２１中
を相互に拡散しない。従って、ＮチャネルＭＯＳトラン
ジスタ１１及びＰチャネルＭＯＳトランジスタ１２の閾
値電圧が低下しない。
【００２４】しかも、多結晶Ｓｉ膜２１をＰ領域１５上
の部分とＮウェル１６上の部分とに分離するに際して位
相シフト法を用いているので、上述のように、０．４μ
ｍ程度という狭い幅で分離することができる。従って、
Ｎ+ 層２６とＰ+ 層２７との間の距離を短くすること、
つまりＳｉＯ2 膜１７の幅を狭くすることができて、微
細なＣＭＯＳトランジスタを製造することができる。
の部分とＮウェル１６上の部分とに分離するに際して位
相シフト法を用いているので、上述のように、０．４μ
ｍ程度という狭い幅で分離することができる。従って、
Ｎ+ 層２６とＰ+ 層２７との間の距離を短くすること、
つまりＳｉＯ2 膜１７の幅を狭くすることができて、微
細なＣＭＯＳトランジスタを製造することができる。
【００２５】
【発明の効果】本発明によれば、Ｎチャネルトランジス
タとＰチャネルトランジスタとに共通のゲート電極を構
成する半導体膜中をＮ型の不純物とＰ型の不純物とが相
互に拡散しないので、閾値電圧が低下しない。
タとＰチャネルトランジスタとに共通のゲート電極を構
成する半導体膜中をＮ型の不純物とＰ型の不純物とが相
互に拡散しないので、閾値電圧が低下しない。
【００２６】しかも、第１の領域と第２の領域との境界
部上の素子分離用絶縁膜の幅が狭くても半導体膜を分離
することができるので、微細な半導体装置を製造するこ
とができる。
部上の素子分離用絶縁膜の幅が狭くても半導体膜を分離
することができるので、微細な半導体装置を製造するこ
とができる。
【図１】本発明の一実施例によるＭＯＳ型半導体装置の
製造方法を製造工程順に示す図２のＡ−Ａ線に沿う位置
における側断面図である。
製造方法を製造工程順に示す図２のＡ−Ａ線に沿う位置
における側断面図である。
【図２】上記ＭＯＳ型半導体装置の平面図である。
【図３】図２のＢ−Ｂ線に沿う位置における側断面図で
ある。
ある。
【図４】従来のＭＯＳ型半導体装置の平面図である。
１１ ＮチャネルＭＯＳトランジスタ １２ ＰチャネルＭＯＳトランジスタ １３ ゲート電極 １４ Ｓｉ基板 １５ Ｐ領域 １６ Ｎウェル １７ ＳｉＯ2 膜 １８ ＳｉＯ2 膜 ２１ 多結晶Ｓｉ膜 ２２ ネガ型レジスト ２４ 位相シフタ ２５ 金属膜
Claims (11)
- 【請求項１】 第１導電型の領域とこの第１導電型の領
域とは逆の導電特性を有する第２導電型の領域とを同一
基板上に有する半導体基板と、 この半導体基板の表面で前記第１導電型の領域と前記第
２導電型の領域との境界領域に設けられた素子分離用絶
縁膜と、 この素子分離用絶縁膜に連なって前記半導体基板の表面
に設けられたゲート絶縁膜と、 前記素子分離用絶縁膜上で所定幅の分離領域を隔てて前
記ゲート絶縁膜上に連なって前記半導体基板の前記第１
導電型の領域及び前記第２導電型の領域それぞれに構成
される半導体領域と、 この半導体領域の上部及び前記素子分離用絶縁膜の分離
領域上に形成された金属膜とを有することを特徴とする
ＭＯＳ型半導体装置。 - 【請求項２】 前記半導体領域は、前記半導体基板の第
１導電型の領域上では第２導電型の半導体特性を有し、
前記半導体基板の第２導電型の領域上では第１導電型の
半導体特性を有することを特徴とする請求項１記載のＭ
ＯＳ型半導体装置。 - 【請求項３】 前記金属膜は、高融点金属を含むことを
特徴とする請求項１記載のＭＯＳ型半導体装置。 - 【請求項４】 前記高融点金属膜は、タングステンを含
むことを特徴とする請求項３記載のＭＯＳ型半導体装
置。 - 【請求項５】 前記金属膜は、タングステンシリサイド
を含むことを特徴とする請求項３記載のＭＯＳ型半導体
装置。 - 【請求項６】 前記半導体領域は、ゲート電極の一部を
構成することを特徴とする請求項１記載のＭＯＳ型半導
体装置。 - 【請求項７】 第１導電型の領域とこの第１導電型の領
域とは逆の導電特性を有する第２導電型の領域とを同一
基板上に有する半導体基板と、 この半導体基板の表面で前記第１導電型の領域と前記第
２導電型の領域との境界領域に設けられた素子分離用絶
縁膜と、 この素子分離用絶縁膜に連なって前記半導体基板の表面
に設けられたゲート絶縁膜と、 前記素子分離用絶縁膜上で所定幅の分離領域を隔てて前
記ゲート絶縁膜上に連なって前記半導体基板の前記第１
導電型の領域に形成された第２導電型の半導体領域と、 前記半導体基板の前記第２導電型の領域に形成された第
１導電型の半導体領域と、 前記第１導電型及び第２導電型の半導体領域の上部及び
前記素子分離用絶縁膜の分離領域上に形成された金属膜
とを有することを特徴とするＭＯＳ型半導体装置。 - 【請求項８】 前記金属膜は、高融点金属を含むことを
特徴とする請求項７記載のＭＯＳ型半導体装置。 - 【請求項９】 前記高融点金属膜は、タングステンを含
むことを特徴とする請求項８記載のＭＯＳ型半導体装
置。 - 【請求項１０】 半導体基板の表面に素子分離用絶縁膜
とゲート絶縁膜とを形成する工程と、 前記素子分離用絶縁膜及び前記ゲート絶縁膜上に半導体
膜を形成する工程と、 前記半導体基板のうちでＮチャネルトランジスタを形成
する第１の領域とＰチャネルトランジスタを形成する第
２の領域との境界部に対応する部分の前記半導体膜を除
去する工程と、 前記半導体膜のうちで前記第１の領域上の部分にはＮ型
の不純物を導入し、前記第２の領域上の部分にはＰ型の
不純物を導入する工程と、 前記不純物を導入した後の前記半導体膜上及び前記素子
分離用絶縁膜上に金属膜を形成する工程と、 前記Ｎチャネルトランジスタと前記Ｐチャネルトランジ
スタとに共通のゲート電極のパターンに前記金属膜と前
記半導体膜とをパターニングする工程とを有することを
特徴とするＭＯＳ型半導体装置の製造方法。 - 【請求項１１】 前記第１の領域と前記第２の領域との
境界部に対応する部分の前記半導体膜を除去する前記工
程は、 前記半導体膜上にネガ型レジストを塗布する工程と、 前記半導体基板のうち前記第１の領域と前記第２の領域
との一方に対応する位相シフタを介して前記ネガ型レジ
ストを露光して、このネガ型レジストのうちの前記素子
分離用絶縁膜上にある前記第１の領域と前記第２の領域
との境界部に対応する部分を除去する工程と、 前記除去後の前記ネガ型レジストをマスクにして前記半
導体膜をパターニングする工程とを含むことを特徴とす
る請求項１０に記載のＭＯＳ型半導体装置の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3-355793 | 1991-12-20 | ||
| JP35579391 | 1991-12-20 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05251649A true JPH05251649A (ja) | 1993-09-28 |
Family
ID=18445779
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4356279A Withdrawn JPH05251649A (ja) | 1991-12-20 | 1992-12-21 | Ｍｏｓ型半導体装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5438214A (ja) |
| JP (1) | JPH05251649A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6034401A (en) * | 1998-02-06 | 2000-03-07 | Lsi Logic Corporation | Local interconnection process for preventing dopant cross diffusion in shared gate electrodes |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5773855A (en) * | 1994-11-21 | 1998-06-30 | Lsi Logic Corporation | Microelectronic circuit including silicided field-effect transistor elements that bifunction as interconnects |
| DE19535629C1 (de) * | 1995-09-25 | 1996-09-12 | Siemens Ag | Verfahren zur Herstellung einer integrierten CMOS-Schaltung |
| DE19734728C1 (de) * | 1997-08-11 | 1999-04-01 | Siemens Ag | Integrierte Schaltungsanordnung mit mindestens zwei unterschiedlich dotierten Gebieten, die elektrisch miteinander verbunden sind, und Verfahren zu deren Herstellung |
| US6093967A (en) * | 1997-12-17 | 2000-07-25 | Advanced Micro Devices, Inc. | Self-aligned silicide contacts formed from deposited silicon |
| JP4175649B2 (ja) * | 2004-07-22 | 2008-11-05 | 松下電器産業株式会社 | 半導体装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE34158E (en) * | 1984-10-17 | 1993-01-12 | Hitachi, Ltd. | Complementary semiconductor device |
| US5190886A (en) * | 1984-12-11 | 1993-03-02 | Seiko Epson Corporation | Semiconductor device and method of production |
| US5268590A (en) * | 1989-12-27 | 1993-12-07 | Motorola, Inc. | CMOS device and process |
| JP2895166B2 (ja) * | 1990-05-31 | 1999-05-24 | キヤノン株式会社 | 半導体装置の製造方法 |
-
1992
- 1992-12-21 JP JP4356279A patent/JPH05251649A/ja not_active Withdrawn
-
1994
- 1994-05-31 US US08/258,351 patent/US5438214A/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6034401A (en) * | 1998-02-06 | 2000-03-07 | Lsi Logic Corporation | Local interconnection process for preventing dopant cross diffusion in shared gate electrodes |
| US6495408B1 (en) | 1998-02-06 | 2002-12-17 | Lsi Logic Corporation | Local interconnection process for preventing dopant cross diffusion in shared gate electrodes |
Also Published As
| Publication number | Publication date |
|---|---|
| US5438214A (en) | 1995-08-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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