JPH09246541A

JPH09246541A - 半導体装置の製造方法

Info

Publication number: JPH09246541A
Application number: JP8049872A
Authority: JP
Inventors: Takeshi Ogishi; 毅大岸
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1996-03-07
Filing date: 1996-03-07
Publication date: 1997-09-19

Abstract

(57)【要約】【課題】セル面積の増大および工程数の増加を抑え、
かつＰ型，Ｎ型不純物の相互拡散を防止しつつ半導体装
置を製造する。【解決手段】Ｓｉ基板１上に、Ｎ⁺型領域８１とＰ⁺
型領域８２とからなる下層パターン８とシリサイドから
なる上層パターン９とから構成されたゲート電極パター
ン１０を形成し、かつＮＭＯＳ形成予定領域３およびＰ
ＭＯＳ形成予定領域４のそれぞれのＳｉ基板１表層部
に、不純物導入層１１ａ，１２ａを形成する。次にゲー
ト電極パターン１０を覆うようにしてＳｉ基板１上に層
間絶縁膜１４を形成し、層間絶縁膜１４に、不純物導入
層１１ａ，１２ａに到達する第１コンタクトホール１６
を形成すると同時に、層間絶縁膜１４と上層パターン９
とに、下層パターンのＮ⁺型領域８１とＰ⁺型領域８２
との界面部分１９に到達する第２コンタクトホール１７
を形成する。その後、熱処理によって拡散層１１，１２
を得る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＮチャネルＭＯＳ
トランジスタとＰチャネルＭＯＳトランジスタとを備え
た相補形ＭＯＳトランジスタの製造に適用される半導体
装置の製造方法に関するものである。

【０００２】

【従来の技術】従来、この種の半導体装置としては、デ
ュアルゲート構造の相補形ＭＯＳトランジスタ（以下、
ＣＭＯＳデバイスと記す）が知られている。このデバイ
スでは、ＮチャネルＭＯＳトランジスタ（以下、ＮＭＯ
Ｓトランジスタと記す），ＰチャネルＭＯＳトランジス
タ（以下、ＰＭＯＳトランジスタと記す）のゲート電極
が、例えば物理的にかつ電気的に連続して形成されてい
る。当該ゲート電極は、例えばポリシリコン（Poly−Ｓ
ｉ）膜と、この上層に形成されてゲート電極を低抵抗化
するためのシリサイド膜とからなり、ＮＭＯＳトランジ
スタ形成領域のPoly−Ｓｉ膜がＮ⁺型、ＰＭＯＳトラン
ジスタ形成領域のPoly−Ｓｉ膜がＰ⁺型とされている。

【０００３】このようなデュアルゲート構造のＣＭＯＳ
デバイスは、例えば以下のような方法で製造される。ま
ずシリコン（Ｓｉ）基板上に、Poly−Ｓｉ膜とシリサイ
ド膜とからなるゲート電極パターンを形成し、次いでＮ
ＭＯＳトランジスタの形成予定領域におけるゲート電極
パターンにＮ型不純物を、またＰＭＯＳトランジスタの
形成予定領域におけるゲート電極パターンにＰ型不純物
を選択的に導入する。またこのとき同時に、Ｓｉ基板の
ＮＭＯＳトランジスタの形成予定領域，ＰＭＯＳトラン
ジスタの形成予定領域にもそれぞれ、Ｎ型、Ｐ型不純物
を導入する。

【０００４】次に、例えば８５０℃以上、１０分間程度
の炉熱処理（ファーネスアニール：ＦＡ）、あるいは約
１０００℃、１０秒程度の急速加熱処理（ラピッドサー
マルアニール：ＲＴＡ）等の熱処理を行い、Ｓｉ基板に
導入した不純物を活性化してソース，ドレイン拡散層を
形成する。なお、この熱処理によって、ゲート電極パタ
ーンに導入した不純物も活性化されて、ＰＭＯＳトラン
ジスタのＰ⁺型ゲート電極とＮＭＯＳトランジスタのＮ
⁺型ゲート電極とが連続して形成されてなるゲート電極
が得られる。その後、こうして形成されたゲート電極を
覆うようにしてＳｉ基板上に層間絶縁膜を形成し、次い
で層間絶縁膜に、各ソース，ドレイン拡散層やゲート電
極に電気的に接続する上層配線を形成する。

【０００５】

【発明が解決しようとする課題】ところが、従来の半導
体装置の製造方法では、ゲート電極を、上記したように
Poly−Ｓｉ膜とシリサイド膜との積層構造、いわゆるポ
リサイド構造に形成した場合、あるいはPoly−Ｓｉ膜と
金属膜との積層構造に形成した場合、ＦＡ処理やＲＴＡ
処理等の熱処理によって、ゲート電極のPoly−Ｓｉ膜に
導入したＮ型，Ｐ型不純物が相互拡散するといった不具
合が生じる。

【０００６】これは、シリサイド膜や金属膜中における
Ｎ型，Ｐ型不純物の拡散速度が、Ｓｉや酸化シリコン
（ＳｉＯ₂）中に比べて非常に速いために起こるもので
あり、特に、ゲート電極のPoly−Ｓｉ膜のシリサイド膜
がタングステンシリサイド（ＷＳｉ₂）膜からなる場
合、ＷＳｉ膜中で顕著に起こる。そしてこのような現象
が起きると、ＰＭＯＳトランジスタ，ＮＭＯＳトランジ
スタの各ゲート電極の仕事関数が変動し、この結果、Ｍ
ＯＳトランジスタのしきい値電圧（Ｖth) が変動してし
まうことになる。

【０００７】上記問題を解決する方法として、ＭＯＳト
ランジスタのＮ⁺型ゲート電極とＰＭＯＳトランジスタ
のＰ⁺型ゲート電極とを上記したように連続した一体型
の構造とせず、初めから物理的に分離して形成し、熱処
理後に配線層を介してこれらのゲート電極を電気的に連
続させる方法がある。また図８に示すように、ＮＭＯＳ
トランジスタ５１のＮ⁺型ゲート電極５２と、ＰＭＯＳ
トランジスタ５３のＰ⁺型ゲート電極５４との接続部分
５５を不純物の拡散長以上に十分長く、例えば接続部分
５５の長さＬ＝約１０μｍ以上にする方法や、図９に示
すように、Ｎ⁺型ゲート電極５２とＰ⁺型ゲート電極５
４との界面部分５６の直上位置における金属膜またはシ
リサイド膜５７を、リソグラフィおよびエッチングによ
って除去し、不純物の拡散経路を切断する方法が提案さ
れている。

【０００８】しかしながら、Ｎ⁺型ゲート電極とＰ⁺型
ゲート電極とを初めから物理的に分離して形成する方法
では、その後、Ｎ⁺型ゲート電極とＰ⁺型ゲート電極と
を接続するために形成するコンタクトホールおよび配線
分の面積を確保しておく必要がある。したがって、セル
面積の増大を招く。また、Ｎ⁺型ゲート電極とＰ⁺型ゲ
ート電極との接続部分を長く形成する方法でも、セル面
積の増大を招くことになり、よってこれらの方法では半
導体装置の高集積化が困難になる。さらにＮ⁺型ゲート
電極とＰ⁺型ゲート電極との界面部分の直上位置におけ
るシリサイド膜を除去する方法では、その除去するため
の新たなリソグラフィおよびエッチング工程が必要にな
る等の問題が生じてしまう。

【０００９】したがって、セル面積の増大および工程数
の増加を抑え、かつＰ型，Ｎ型不純物の相互拡散を防止
しつつ半導体装置を製造でき、このことにより半導体装
置の高性能化および高集積化を図ることができる半導体
装置の製造技術の開発が切望されている。

【００１０】

【課題を解決するための手段】請求項１の発明に係る半
導体装置の製造方法は、上記課題を解決するために、ま
ず半導体基板上に、ＰチャネルＭＯＳトランジスタの形
成予定領域においてＰ型不純物を導入してなりかつＮチ
ャネルＭＯＳトランジスタの形成予定領域においてＮ型
不純物を導入してなる下層パターンと、この上層に配設
されて金属または金属化合物からなる上層パターンとか
ら構成されたゲート電極パターンを形成するとともに、
ＮチャネルＭＯＳトランジスタの形成予定領域およびＰ
チャネルＭＯＳトランジスタの形成予定領域のそれぞれ
の半導体基板表層部に、拡散層形成用の不純物を導入し
てなる不純物導入層を形成する。次いで、ゲート電極パ
ターンを覆うようにして半導体基板上に層間絶縁膜を形
成する。そしてリソグラフィおよびエッチングにより、
層間絶縁膜に、不純物導入層に到達する第１コンタクト
ホールを形成すると同時に、層間絶縁膜と上層パターン
とに、下層パターンのＰ型不純物を導入してなる領域と
Ｎ型不純物を導入してなる領域との界面部分に到達し、
Ｐ型不純物を導入してなる領域上の上層パターンとＮ型
不純物を導入してなる領域上の上層パターンとを分離す
る第２コンタクトホールを形成する。その後、熱処理に
よって、不純物導入層の不純物を活性化させて拡散層を
得る。

【００１１】請求項２の発明に係る半導体装置の製造方
法は、上記課題を解決するために、まず半導体基板上
に、下層パターンと、この上層に配設されて金属または
金属化合物からなる上層パターンとから構成されたゲー
ト電極パターンを形成する。次いで半導体基板上に、ゲ
ート電極パターンを覆うようにして導電材料層を成膜
し、続いて導電材料層をパターニングすることにより、
ＰチャネルＭＯＳトランジスタの形成予定領域における
ゲート電極パターンの近傍と、ＮチャネルＭＯＳトラン
ジスタの形成予定領域におけるゲート電極パターンの近
傍とにそれぞれ、導電材料層パターンを形成する。次
に、ＰチャネルＭＯＳトランジスタの形成予定領域にお
ける導電材料層パターンおよび下層パターンにＰ型不純
物を導入するとともに、ＰチャネルＭＯＳトランジスタ
の形成予定領域における導電材料層パターンおよび下層
パターンにＮ型不純物を導入し、続いてゲート電極パタ
ーンと導電材料層パターンとを覆うようにして半導体基
板上に層間絶縁膜を形成する。その後、リソグラフィお
よびエッチングによって層間絶縁膜に、導電材料層パタ
ーンに到達する第１コンタクトホールを形成すると同時
に、層間絶縁膜と上層パターンとに、下層パターンのＰ
型不純物を導入してなる領域とＮ型不純物を導入してな
る領域との界面部分に到達し、Ｐ型不純物を導入してな
る領域上の上層パターンとＮ型不純物を導入してなる領
域上の上層パターンとを分離する第２コンタクトホール
を形成する。そして、熱処理によって、導電材料層パタ
ーンの不純物を活性化させて積み上げ拡散層を得る。

【００１２】請求項１の発明では、下層パターンのＰ型
不純物を導入してなる領域上に形成された上層パターン
と、Ｎ型不純物を導入してなる領域上に形成された上層
パターンとを分離する第２コンタクトホールを形成し、
その後、熱処理を行うことから、この熱処理に際して、
上記各領域に導入されているＮ型，Ｐ型不純物が上層パ
ターン中で相互拡散することが防止される。またＰチャ
ネルＭＯＳトランジスタの形成予定領域とＮチャネルＭ
ＯＳトランジスタの形成予定領域とに物理的に連続させ
た状態で形成されたゲート電極パターンに、上記第２コ
ンタクトホールを形成するので、Ｐ型ゲート電極とＮ型
ゲート電極とを最初から物理的に分離して形成する従来
法や、それらの接続部分を長くする従来法に比較して、
セル面積の増大が抑えられる。また第１コンタクトホー
ルの形成と同時に第２コンタクトホールを形成すること
から、この形成に際して行うリソグラフィでは、第１コ
ンタクトホール形成用のパターンと第２コンタクトホー
ル形成用のパターンとを形成してなるフォトマスクを用
いることが可能になる。さらに第１コンタクトホールと
第２コンタクトホールとが同時に形成されるため、エッ
チング工程が一度で済む。

【００１３】請求項２の発明では、半導体基板上に形成
した導電材料層パターンを覆うようにして層間絶縁膜を
形成するため、導電材料層パターン形成位置において
は、その直上位置の層間絶縁膜表面から半導体基板表面
までの寸法が、層間絶縁膜の厚みに導電材料層パターン
の厚みを加えた寸法になる。よって、深さの異なる第１
コンタクトホールと第２コンタクトホールとを同時に形
成した際に、導電材料層パターン直下の半導体基板がエ
ッチングされることが防止される。また請求項２の発明
では、請求項１の発明と同様、上記第２コンタクトホー
ルを形成した後、熱処理を行い、またＰチャネルＭＯＳ
トランジスタの形成予定領域とＮチャネルＭＯＳトラン
ジスタの形成予定領域とに物理的に連続させてなるゲー
ト電極パターンを形成し、このゲート電極パターンに上
記第２コンタクトホールを形成する。さらに第１コンタ
クトホールの形成と同時に第２コンタクトホールを形成
する。よって、請求項１と同様の作用が得られる。

【００１４】

【発明の実施の形態】以下、本発明に係る半導体装置の
製造方法の実施形態を図面に基づいて詳しく説明する。
図１、図２の（ａ），（ｂ）および図３は、請求項１の
発明の一実施形態となる本発明の第１実施形態を工程順
に説明するための図であり、図１〜図３の（イ）は平面
図、（ロ）は同図（イ）におけるＸ−Ｘ線矢視断面図、
図２の（ハ）は同図の（イ）におけるＹ−Ｙ線矢視断面
図である。半導体装置として、デュアルゲート構造の相
補形ＭＯＳトランジスタ（以下、ＣＭＯＳデバイスと記
す）を製造するには、まず図１（ａ）に示す工程を行
う。

【００１５】すなわち、まず、一般的なＣＭＯＳデバイ
スの製造方法と同様にして、半導体基板であるシリコン
（Ｓｉ）基板１において、ＮチャネルＭＯＳトランジス
タ（以下、ＮＭＯＳトランジスタと記す）の形成予定領
域３（以下、ＮＭＯＳ形成予定領域３と記す）に不純物
領域５を、ＰチャネルＭＯＳトランジスタ（以下、ＰＭ
ＯＳトランジスタと記す）の形成予定領域４（以下、Ｐ
ＭＯＳ形成予定領域４と記す）に不純物領域６をそれぞ
れ形成する。また例えばＬＯＣＯＳ分離技術によって、
Ｓｉ基板１に、ＮＭＯＳ形成予定領域３とＰＭＯＳ形成
予定領域４とを囲むようにして素子分離膜２を形成す
る。さらに例えば熱酸化法によって、ＮＭＯＳ形成予定
領域３とＰＭＯＳ形成予定領域４とのＳｉ基板１表面に
それぞれゲート酸化膜７を形成する。

【００１６】次いで例えば化学的気相成長法（以下、Ｃ
ＶＤ法と記す）により、Ｓｉ基板１上に、ポリシリコン
（Poly−Ｓｉ）膜８ａを堆積し、この上層にタングステ
ンシリサイド（ＷＳｉ₂）等からなるシリサイド膜９ａ
を堆積する。この際、例えばPoly−Ｓｉ膜８ａを１００
ｎｍ程度の厚みに形成し、シリサイド膜９ａを１００ｎ
ｍ程度の厚みに形成する。次に、一般的なＣＭＯＳデバ
イスの製造方法と同様にして、例えばリソグラフィおよ
びドライエッチングにより、図１（ｂ）に示すように、
Poly−Ｓｉ膜８ａおよびシリサイド膜９ａをゲート電極
の形状にパターン加工する。

【００１７】そして、例えばイオン注入法によって、Ｓ
ｉ基板１におけるＮＭＯＳ形成予定領域３の表層部に、
例えばリンイオン（Ｐ⁺) 等のＮ型不純物を導入し、不
純物導入層１１ａを形成するとともに、Ｓｉ基板１にお
けるＰＭＯＳ形成予定領域４表層部に例えばホウ素イオ
ン（Ｂ⁺) 等のＰ型不純物を導入して、不純物導入層１
２ａを形成する。なお、この実施形態では、Ｎ型不純物
の導入およびＰ型不純物の導入を、ＮＭＯＳ形成予定領
域３，ＰＭＯＳ形成予定領域４のそれぞれに対して選択
的に行って、上記不純物導入層１１ａ，１２ａを形成す
ると同時に、ＮＭＯＳ形成予定領域３におけるPoly−Ｓ
ｉ膜８ａのパターンにＮ型不純物を、またＰＭＯＳ形成
予定領域４におけるPoly−Ｓｉ膜８ａのパターンにＰ型
不純物をそれぞれ導入する。

【００１８】このことにより、Poly−Ｓｉ膜８ａのパタ
ーンにおいて、ＮＭＯＳ形成予定領域３がＮ⁺型であり
かつＰＭＯＳ形成予定領域４がＰ⁺型である、つまりＮ
⁺型領域８１とＰ⁺型領域８２とからなる下層パターン
８が形成される。そして、この下層パターン８と、シリ
サイド膜９ａのパターンである上層パターン９とから構
成され、ＮＭＯＳ形成予定領域３とＰＭＯＳ形成予定領
域４とに物理的に電気的に連続させてなるゲート電極パ
ターン１０が得られる。

【００１９】次に、例えばＣＶＤ法およびエッチバック
によって、ゲート電極パターン１０の側壁にサイドウォ
ール１３を形成する。その後、例えばＣＶＤ法により、
ゲート電極のパターン１０を覆うようにしてＳｉ基板１
上に、酸化シリコン（ＳｉＯ₂）膜等からなる層間絶縁
膜１４を６００ｎｍ程度の厚みに形成する。

【００２０】次いで図２（ａ）に示すように、層間絶縁
膜１４上にレジスト膜１５を形成する。そしてリソグラ
フィによって、レジスト膜１５に、後述の第１コンタク
トホール、第２コンタクトホール、第３コンタクトホー
ルを形成するための開口１５ａ、開口１５ｂ、開口１５
ｃをそれぞれ形成する。上記リソグラフィでは、第１、
第２および第３の３つのコンタクトホール形成用のパタ
ーンを形成したフォトマスクを用いて、レジスト膜１５
に開口１５ａ，１５ｂ，１５ｃを形成することができ
る。なお、第１および第２の２つのコンタクトホール形
成用のパターンを形成したフォトマスクと、第３コンタ
クトホール形成用のパターンを形成したフォトマスクと
を用いて開口１５ａ，１５ｂ，１５ｃを形成してもよ
い。

【００２１】次に、レジスト膜１５をマスクとしたエッ
チングによって、図２（ｂ）に示すごとく層間絶縁膜１
４に、不純物導入層１１ａ，１２ａに到達する第１コン
タクトホール１６を形成する。これと同時に、層間絶縁
膜１４および上層パターン９に、下層パターン８のＮ⁺
型領域８１とＰ⁺型領域８２との界面部分１９に到達
し、かつ下層パターン８が外側に望むように第２コンタ
クトホール１７を形成する。さらにこれらの形成と同時
に、ゲート電極パターン１０に到達する第３コンタクト
ホール１８を層間絶縁膜１４に形成する。第２コンタク
トホール１７の形成によって、Ｎ⁺型領域８１上の上層
パターン９とＰ⁺型領域８２上の上層パターン９とが分
離される。その後、レジスト膜１５を剥離する。

【００２２】次に、上記工程で、第１コンタクトホール
１６の直下のＳｉ基板１がエッチングされて欠陥が生じ
てしまった場合に備えて、一般的なＣＭＯＳデバイスの
製造方法と同様にして、第１コンタクトホール１６直下
の不純物導入層１１ａ，１２ａへの不純物添加等を行
い、エッチングに伴う欠陥を補償する。

【００２３】その後、例えば８５０℃以上、１０分間程
度の炉熱処理（ファーネスアニール：以下、ＦＡ処理と
記す）、あるいは約１０００℃、１０秒程度の急速加熱
処理（ラピッドサーマルアニール：以下、ＲＴＡ処理と
記す）等の熱処理を行い、不純物導入層１１ａ，１２ａ
の不純物を活性化することにより、図３に示すようにソ
ース，ドレインの拡散層１１，１２を形成する。なお、
この熱処理によって、下層パターン８のＮ⁺型領域８１
中のＮ型不純物、Ｐ⁺型領域８１中のＰ型不純物も拡散
および活性化され、その結果、Ｎ⁺型ゲート電極２０
ａ、Ｐ⁺型ゲート電極２０ｂとを備えたゲート電極２０
が得られる。

【００２４】前述したように、Ｎ⁺型領域８１上の上層
パターン９とＰ⁺型領域８２上の上層パターン９とが分
離されていることから、Ｎ⁺型領域８１中のＮ型不純
物、Ｐ ⁺型領域８１中のＰ型不純物が高速に拡散する経
路が切断された状態になっている。よって、この熱処理
では、Ｎ⁺型領域８１中のＮ型不純物、Ｐ⁺型領域８２
中のＰ型不純物が上層パターン９中で相互拡散すること
が抑制される。

【００２５】熱処理後は、例えば第１コンタクトホール
１６、第２コンタクトホール１７、第３コンタクトホー
ル１８のそれぞれの内面を覆うようにして層間絶縁膜１
４上に配線材料層を形成し、当該層をパターニングす
る。このことにより、第１コンタクトホール１６を介し
て拡散層１１，１２と接続する上層配線２１や、第２コ
ンタクトホール１７もしくは第３コンタクトホール１８
を介してゲート電極２０に接続する上層配線２１を形成
する。あるいは、第２コンタクトホール１７を介してゲ
ート電極２０と上層配線２１とを接続する構造とせず
に、第２コンタクトホール１７の内面を配線材料で覆っ
て裏打ちするような構造とする。なお、これ以降は、一
般的なＣＭＯＳデバイスの製造方法と同様の処理を行
う。

【００２６】以上の工程により、図３に示すごとく、Ｎ
⁺型ゲート電極２０ａを備えたＮＭＯＳトランジスタ２
２と、Ｐ⁺型ゲート電極２０ｂを備えたＰＭＯＳトラン
ジスタ２３とを有するデュアルゲート構造のＣＭＯＳデ
バイスが得られる。

【００２７】前述したように、この実施形態の方法で
は、熱処理に際して、Ｎ⁺型領域８１中のＮ型不純物、
Ｐ⁺型領域８１中のＰ型不純物が上層パターン９中で相
互拡散するのを防止できるので、各ゲート電極２０ａ，
２０ｂの仕事関数の変動を抑えることができる。したが
って、ＮＭＯＳトランジスタ２２、ＰＭＯＳトランジス
タ２３のしきい値電圧の変動が小さいＣＭＯＳデバイス
を製造することができる。

【００２８】また、Ｎ⁺型領域８１とＰ⁺型領域８２と
を電気的にかつ物理的に連続させてなる下層パターン８
と、上層パターン９とからなるゲート電極パターン１０
を形成し、このゲート電極パターン１０に上記第２コン
タクトホール１７を形成するので、初めからＰ⁺型ゲー
ト電極と、Ｎ⁺型ゲート電極とを物理的に分離して形成
する従来法や、それらの接続部分を長くする従来法に比
較して、セル面積の増大を抑えることができる。また、
Ｎ⁺型領域８１領域８１上の上層パターン９とＰ⁺型領
域８２上の上層パターン９との分離を、コンタクトホー
ルを形成するためのマスクの最小加工寸法と同等程度で
実現することができ、このことによってもセル面積の増
大の抑制が可能となる。

【００２９】しかも、第１コンタクトホール１６、第２
コンタクトホール１７、第３コンタクトホール１８を同
時に形成するため、この形成に際して行うリソグラフィ
では、第１、第２および第３の３つのコンタクトホール
形成用のパターンが形成されてなるフォトマスクを用い
ることができる。また、第１コンタクトホール１６、第
２コンタクトホール１７、第３コンタクトホール１８を
一度のエッチングで形成することができる。よって、Ｐ
型ゲート電極とＮ型ゲート電極との接続部分を除去する
ために新たにリソグラフィ工程が必要であった従来法に
比較して、リソグラフィおよびエッチング工程を削減す
ることができる。したがって、工程数の増加を抑えつ
つ、高性能で高集積なデュアルゲート構造のＣＭＯＳデ
バイスを製造できるので、製造コストの低減を図ること
ができる。

【００３０】次に、請求項２の発明に係る半導体装置の
製造方法の一実施形態となる本発明の第２実施形態を、
図４〜図６の（ａ），（ｂ）および図７を用いて説明す
る。ここで、図４〜図７の（イ）は平面図、（ロ）は同
図（イ）におけるＸ−Ｘ線矢視断面図、図５（ａ）およ
び図６（ｂ）の（ハ）は同図の（イ）におけるＹ−Ｙ線
矢視断面図である。また、図４〜図７において上記実施
形態と同一の形成要素には同一の符号を付すこととす
る。

【００３１】半導体装置として、デュアルゲート構造の
ＣＭＯＳデバイスを製造するには、まず図４（ａ）に示
すごとく、上記実施形態と同様にして、Ｓｉ基板１のＮ
ＭＯＳ形成予定領域３に不純物領域５を、ＰＭＯＳ形成
予定領域４に不純物領域６をそれぞれ形成する。またＳ
ｉ基板１に素子分離膜２を形成し、さらにＮＭＯＳ形成
予定領域３とＰＭＯＳ形成予定領域４とのＳｉ基板１表
面にそれぞれゲート酸化膜７を形成する。そして、Ｓｉ
基板１上に、Poly−Ｓｉ膜８ａと、シリサイド膜９ａと
をこの順に積層する。

【００３２】次いで、例えばＣＶＤ法によって、シリサ
イド膜９ａ上にＳｉＯ₂等からなるオフセット膜３０ａ
を成膜する。ここで、上記Poly−Ｓｉ膜８ａ、シリサイ
ド膜９ａの膜厚はそれぞれ１００ｎｍ程度とし、オフセ
ット膜３０ａの膜厚は１５０ｎｍ程度とする。次に、例
えばリソグラフィおよびドライエッチングにより、図４
（ｂ）に示すように、Poly−Ｓｉ膜８ａ、シリサイド膜
９ａおよびオフセット膜３０ａをゲート電極の形状にパ
ターン加工し、Poly−Ｓｉからなる下層パターン２８、
シリサイドからなる上層パターン２９、およびオフセッ
トパターン３０によって構成されるゲート電極パターン
３１を得る。

【００３３】続いて、例えばＣＶＤ法およびエッチバッ
クによって、ゲート電極パターン３１の側壁にサイドウ
ォール３３を形成する。次いで例えばＣＶＤ法によっ
て、Ｓｉ基板１上に、ゲート電極パターン３１を覆うよ
うにして例えばPoly−Ｓｉからなる導電材料層（図示
略）を成膜する。導電材料層は、後述する工程にて、こ
の導電材料層からなるパターンに第１コンタクトホール
を形成すると同時に、第２および第３コンタクトホール
を形成する際、第２および第３コンタクトホールが形成
された時点で、第１コンタクトホールがＳｉ基板１に達
しない厚みに形成することが望ましい。この実施形態で
は、導電材料層の膜厚を例えば２５０ｎｍ程度とする。

【００３４】続いてこの導電材料層をパターニングし、
図５（ａ）に示すように、Ｓｉ基板１上のＮＭＯＳ形成
予定領域３におけるゲート電極パターン３１の近傍と、
ＰＭＯＳ形成予定領域４におけるゲート電極パターン３
１の近傍とにそれぞれ、導電材料層パターン３４ａを形
成する。ここでは、ＮＭＯＳ形成予定領域３、ＰＭＯＳ
形成予定領域４におけるゲート電極パターン３１の両側
にそれぞれ、導電材料層パターン３４ａを形成する。

【００３５】その後、例えばイオン注入法によって、Ｎ
ＭＯＳ形成予定領域３の導電材料層パターン３４ａにＮ
型不純物を導入するとともに、ＰＭＯＳ形成予定領域４
の導電材料層パターン３４ａにＰ型不純物を導入する。
なお、この実施形態では、上記したＮ型不純物の導入お
よびＰ型不純物の導入を、ＮＭＯＳ形成予定領域３，Ｐ
ＭＯＳ形成予定領域４のそれぞれに対して選択的に行っ
て、導電材料層パターン３４ａにＮ型あるいはＰ型の不
純物を導入すると同時に、ＮＭＯＳ形成予定領域３にお
ける下層パターン２８にＮ型不純物を、またＰＭＯＳ形
成予定領域４における下層パターン２８にＰ型不純物を
それぞれ導入する。この結果、下層パターン２８におい
て、ＮＭＯＳ形成予定領域３がＮ ⁺型でありかつＰＭＯ
Ｓ形成予定領域４がＰ⁺型である、つまりＮ⁺型領域２
８１とＰ⁺型領域２８２とが形成される。

【００３６】次に、図５（ｂ）に示すように、例えばＣ
ＶＤ法によって、ゲート電極パターン３１および導電材
料層パターン３４ａとを覆うようにしてＳｉ基板１上
に、ＳｉＯ₂膜等からなる層間絶縁膜３５を６００ｎｍ
程度の厚みに形成する。続いて図６（ａ）に示すよう
に、層間絶縁膜３５上にレジスト膜３６を形成する。そ
してリソグラフィによって、レジスト膜３６に、後述の
第１コンタクトホール、第２コンタクトホール、第３コ
ンタクトホールを形成するための開口３６ａ、開口３６
ｂ、開口３６ｃをそれぞれ形成する。

【００３７】上記リソグラフィでは、第１、第２および
第３の３つのコンタクトホール形成用のパターンを形成
したフォトマスクを用いて、レジスト膜３６に開口３６
ａ，３６ｂ，３６ｃを形成することができる。なお、第
１および第２の２つのコンタクトホール形成用のパター
ンを形成したフォトマスクと、第３コンタクトホール形
成用のパターンを形成したフォトマスクとを用いて開口
３６ａ，３６ｂ，３６ｃを形成してもよい。

【００３８】次に、レジスト膜３６をマスクとしたエッ
チングによって、図６（ｂ）に示すごとく、層間絶縁膜
３５に、導電材料層パターン３４ａに到達する第１コン
タクトホール３７を形成する。これと同時に、層間絶縁
膜３５、オフセットパターン３０および上層パターン２
９に、下層パターン２８のＮ⁺型領域２８１とＰ⁺型領
域２８２との界面部分１９に到達し、かつ外側に望むよ
うに第２コンタクトホール３８を形成する。さらにこれ
らの形成と同時に、ゲート電極パターン３１に到達する
第３コンタクトホール３９を層間絶縁膜３５に形成す
る。第２コンタクトホール３８の形成によって、Ｎ⁺型
領域２８１上の上層パターン２９とＰ⁺型領域２８２上
の上層パターン２９とが分離される。

【００３９】このエッチングは、導電材料層パターン３
４ａに対して層間絶縁膜３５を高選択的にエッチングで
き、かつ第２コンタクトホール３８、第３コンタクトホ
ール３９形成位置の上層ターン２９を例えば１００ｎｍ
程度エッチングする、つまり下層パターン２８に到達し
て下層パターン２８を外側に臨ませるまでエッチングす
るといった条件で行う。この条件では、図６（ｂ）に示
すごとく、導電材料層パターン３４ａを１００ｎｍ程度
掘り込んだ位置でエッチングが終了する。

【００４０】このように、導電材料層パターン３４ａの
形成位置においては、その直上位置の層間絶縁膜３５表
面からＳｉ基板１表面までの寸法が、層間絶縁膜３５の
厚みに導電材料層パターン３４ａの厚みが加わった寸法
となっているため、層間絶縁膜３５に深さの異なる第１
コンタクトホール３７、第２コンタクトホール３８、第
３コンタクトホール３９を同時に形成しても、導電材料
層パターン３４ａ直下のＳｉ基板１に形成される接合形
成部分にエッチングが及ばない。その後、レジスト膜３
６を剥離する。

【００４１】次に、例えば８５０℃以上、１０分間程度
のＦＡ処理あるいは約１０００℃、１０秒程度のＲＴＡ
処理等の熱処理を行い、導電材料層パターン３４ａに導
入されている不純物を拡散し、活性化させて、図７に示
すごとく積み上げ拡散層３４を形成する。なお、この熱
処理によって、下層パターン２８のＮ⁺型領域２８１中
のＮ型不純物、Ｐ⁺型領域２８２中のＰ型不純物も拡散
および活性化され、Ｎ ⁺型ゲート電極４０ａ、Ｐ⁺型ゲ
ート電極４０ｂとを備えたゲート電極４０が得られる。
さらに上記熱処理による導電材料層パターン３４ａ中の
不純物の拡散によって、積み上げ拡散層３４直下のＳｉ
基板１にソース，ドレインの拡散層１１，１２が形成さ
れる。

【００４２】前述したように、Ｎ⁺型領域２８１上の上
層パターン２９とＰ⁺型領域２８２上の上層パターン２
９とが分離されていることから、Ｎ⁺型領域２８１中の
Ｎ型不純物、Ｐ⁺型領域２８２中のＰ型不純物が高速に
拡散する経路が切断された状態になっている。よって、
この熱処理では、Ｎ⁺型領域２８１中のＮ型不純物、Ｐ
⁺型領域２８２中のＰ型不純物が上層パターン２９中で
相互拡散することが抑制される。

【００４３】熱処理後は、例えば第１コンタクトホール
３７、第２コンタクトホール３８、第３コンタクトホー
ル３９のそれぞれの内面を覆うようにして層間絶縁膜３
５上に配線材料層を形成し、配線材料層をパターニング
する。このことにより、第１コンタクトホール３７を介
して積み上げ拡散層３４と接続する上層配線４１や、第
２コンタクトホール３８もしくは第３コンタクトホール
３９を介してゲート電極４０に接続する上層配線４１を
形成する。あるいは、第２コンタクトホール３８を介し
てゲート電極４０と上層配線４１とを接続する構造とせ
ずに、第２コンタクトホール３８の内面を配線材料で覆
って裏打ちするような構造とする。これ以降は、一般的
なＣＭＯＳデバイスの製造方法と同様の処理を行う。

【００４４】以上の工程により、図７に示すごとく、Ｎ
⁺型ゲート電極４０ａを備えたＮＭＯＳトランジスタ４
２と、Ｐ⁺型ゲート電極４０ｂを備えたＰＭＯＳトラン
ジスタ４３とを有するＣＭＯＳデバイスが得られる。

【００４５】この実施形態においても、熱処理に際し
て、Ｎ⁺型領域２８１中のＮ型不純物、Ｐ⁺型領域２８
２中のＰ型不純物が上層パターン２９中で相互拡散する
のを抑制できるので、ＮＭＯＳトランジスタ４２、ＰＭ
ＯＳトランジスタ４３のしきい値電圧の変動が小さいデ
ュアルゲート構造のＣＭＯＳトランジスタを製造するこ
とができる。

【００４６】また前述した実施形態と同様、Ｎ⁺型領域
２８１上の上層パターン２９とＰ⁺型領域２８２上の上
層パターン２９との分離をコンタクトホールを形成する
ためのマスクの最小加工寸法と同等程度で実現すること
ができるので、セル面積の増大を抑制することができ
る。さらに、第１コンタクトホール３７、第２コンタク
トホール３８、第３コンタクトホール３９を同時に形成
するため、前述した実施形態と同様、Ｐ型ゲート電極と
Ｎ型ゲート電極との接続部分を除去するために新たにリ
ソグラフィおよびエッチング工程が必要であった従来法
に比較して、それらの工程をを削減することができる。

【００４７】また層間絶縁膜３５に、深さの異なる第１
コンタクトホール３７と第２コンタクトホール３８とを
同時に形成しても、導電材料層パターン３４ａ直下のＳ
ｉ基板１がエッチングされて欠陥が生じるのを防止する
ことができるので、前述の実施形態で行っていた、コン
タクトホールの直下に不純物を添加してエッチングに伴
いＳｉ基板１に発生した欠陥を補償する工程を不要とす
ることができる。その結果、積み上げ拡散層３４を形成
するための工程が加わっていても、前述した実施形態に
比較してマスク数を少なくすることができる。つまり、
コンタクトホールの直下に不純物を添加する場合には、
ＮＭＯＳ形成予定領域３用、ＰＭＯＳ形成予定領域４用
の２枚のマスクが必要であるが、積み上げ拡散層３４を
形成する場合には、導電材料層パターン３４ａの形成用
のマスクが１枚追加されるだけで済むため、１枚のマス
クを削減することができる。

【００４８】したがって、この実施形態によっても、工
程数の増加を抑制しつつ、高性能で高集積なデュアルゲ
ート構造のＣＭＯＳデバイスを製造できるので、製造コ
ストの低減を図ることができる。なお、本実施形態で
は、本発明における上層パターンをシリサイドからなる
パターンとしたが、他の金属化合物からなるパターンと
してもよく、また上層パターンを金属パターンに替える
こともできる。

【００４９】

【発明の効果】以上説明したように請求項１の発明に係
る半導体装置の製造方法では、熱処理に先立ち、Ｐ型不
純物を導入してなる領域上の上層パターンとＮ型不純物
を導入してなる領域上の上層パターンとを分離する第２
コンタクトホールを形成することにより、熱処理時にお
ける上層パターン中でのＮ型，Ｐ型不純物の相互拡散を
防止できるので、しきい値電圧の変動の小さい半導体装
置を製造することができる。またＰチャネルＭＯＳトラ
ンジスタ、ＮチャネルＭＯＳトランジスタのそれぞれの
形成予定領域に物理的に連続させた状態でゲート電極パ
ターンを形成して、このパターンに上記第２コンタクト
ホールを形成することで上層パターンを分離でき、しか
も上層パターンの分離をコンタクトホールを形成するた
めのマスクの最小加工寸法と同等程度で実現することが
できる。よって、セル面積の増大を抑制することができ
る。また第１コンタクトホールの形成と同時に第２コン
タクトホールを形成することから、１枚のフォトマスク
でリソグラフィを行うことができ、かつエッチング工程
が一度で済むので、工程数の増加を抑えることができ
る。

【００５０】請求項２の発明に係る半導体装置の製造方
法によれば、半導体基板上に導電材料層パターン形成
し、このパターンを覆うようにして層間絶縁膜を形成す
るため、深さの異なる第１コンタクトホールと第２コン
タクトホールとを同時に形成した際に、導電材料層パタ
ーン直下の半導体基板に欠陥が生じるのを防止すること
ができる。よって、２枚のマスク用いて半導体基板に生
じた欠陥部分に不純物を添加する工程が不要となるた
め、積み上げ拡散層を形成する工程が加わっても、製造
に要するマスク数を削減することができる。また、請求
項１の発明と同様に、熱処理時における上層パターン中
でのＮ型，Ｐ型不純物の相互拡散を防止でき、しきい値
電圧の変動の小さい半導体装置を製造することができる
とともに、セル面積の増大を抑制することができる。ま
た第１コンタクトホールの形成と同時に第２コンタクト
ホールを形成することから、工程数の増加を抑えること
ができる。したがって、請求項１および請求項２の発明
によれば、工程数の増加を抑えつつ、高性能で高集積な
デュアルゲート構造のＣＭＯＳデバイスからなる半導体
装置を製造することができる。

【図面の簡単な説明】

【図１】（ａ），（ｂ）は、本発明の第１実施形態を工
程順に説明するための図（その１）であり、（イ）は平
面図、（ロ）は（イ）におけるＸ−Ｘ線矢視断面図であ
る。

【図２】（ａ），（ｂ）は、本発明の第１実施形態を工
程順に説明するための図（その２）であり、（イ）は平
面図、（ロ）は（イ）におけるＸ−Ｘ線矢視断面図、
（ハ）は（イ）におけるＹ−Ｙ線矢視断面図である。

【図３】本発明の第１実施形態を工程順に説明するため
の図（その３）であり、（イ）は平面図、（ロ）は
（イ）におけるＸ−Ｘ線矢視断面図である。

【図４】（ａ），（ｂ）は、本発明の第２実施形態を工
程順に説明するための図（その１）であり、（イ）は平
面図、（ロ）は（イ）におけるＸ−Ｘ線矢視断面図であ
る。

【図５】（ａ），（ｂ）は、本発明の第２実施形態を工
程順に説明するための図（その２）であり、（イ）は平
面図、（ロ）は（イ）におけるＸ−Ｘ線矢視断面図、
（ハ）は（イ）におけるＹ−Ｙ線矢視断面図である。

【図６】（ａ），（ｂ）は、本発明の第２実施形態を工
程順に説明するための図（その３）であり、（イ）は平
面図、（ロ）は（イ）におけるＸ−Ｘ線矢視断面図、
（ハ）は（イ）におけるＹ−Ｙ線矢視断面図である。

【図７】本発明の第２実施形態を工程順に説明するため
の図（その４）であり、（イ）は平面図、（ロ）は
（イ）におけるＸ−Ｘ線矢視断面図である。

【図８】従来の半導体装置の一製造方法を示す平面図で
ある。

【図９】従来の半導体装置の他の製造方法を示す断面図
である。

【符号の説明】

１Ｓｉ基板３ＰＭＯＳ形成予定領域４Ｎ
ＭＯＳ形成予定領域８，２８下層パターン９，２９上層パターン１０，３０ゲート電極パターン１１，１２拡散
層１１ａ，１２ａ不純物導入層１４，３５層間絶
縁膜１６，３７第１コンタクトホール１７，３８第
２コンタクトホール１９界面部分２０ａ，４０ａＮ⁺型ゲート電極２０ｂ，４０ｂＰ⁺型ゲート電極２０，４０ゲ
ート電極２２，４２ＮＭＯＳトランジスタ２３，４３Ｐ
ＭＯＳトランジスタ３４積み上げ拡散層３４ａ導電材料層８
１，２８１Ｎ⁺型領域８２，２８２Ｐ⁺型領域

Claims

【特許請求の範囲】

【請求項１】半導体基板上に、Ｐ型ゲート電極を備え
たＰチャネルＭＯＳトランジスタとＮ型ゲート電極を備
えたＮチャネルＭＯＳトランジスタとを、前記Ｐ型およ
びＮ型ゲート電極が電気的に連続するように形成すると
ともに、前記ＰチャネルＭＯＳトランジスタの形成領域
および前記ＮチャネルＭＯＳトランジスタの形成領域の
それぞれの前記半導体基板表層部に拡散層を形成し、前
記Ｐ型およびＮ型ゲート電極を覆うようにして前記半導
体基板上に層間絶縁膜を形成し、該層間絶縁膜に前記拡
散層に到達する第１コンタクトホールを形成する半導体
装置の製造方法であって、半導体基板上に、ＰチャネルＭＯＳトランジスタの形成
予定領域においてＰ型不純物を導入してなりかつＮチャ
ネルＭＯＳトランジスタの形成予定領域においてＮ型不
純物を導入してなる下層パターンと、この上層に配設さ
れて金属または金属化合物からなる上層パターンとから
構成されたゲート電極パターンを形成するとともに、Ｎ
チャネルＭＯＳトランジスタの形成予定領域およびＰチ
ャネルＭＯＳトランジスタの形成予定領域のそれぞれの
半導体基板表層部に、拡散層形成用の不純物を導入して
なる不純物導入層を形成する第１工程と、前記ゲート電極パターンを覆うようにして前記半導体基
板上に層間絶縁膜を形成する第２工程と、リソグラフィおよびエッチングによって、前記層間絶縁
膜に、前記不純物導入層に到達する第１コンタクトホー
ルを形成すると同時に、前記層間絶縁膜と前記上層パタ
ーンとに、前記下層パターンの前記Ｐ型不純物を導入し
てなる領域と前記Ｎ型不純物を導入してなる領域との界
面部分に到達し、前記Ｐ型不純物を導入してなる領域上
の上層パターンと前記Ｎ型不純物を導入してなる領域上
の上層パターンとを分離する第２コンタクトホールを形
成する第３工程と、熱処理によって、前記不純物導入層の不純物を活性化さ
せて前記拡散層を得る第４工程とを有することを特徴と
する半導体装置の製造方法。
【請求項２】半導体基板上に、Ｐ型ゲート電極を備え
たＰチャネルＭＯＳトランジスタとＮ型ゲート電極を備
えたＮチャネルＭＯＳトランジスタとを、前記Ｐ型およ
びＮ型ゲート電極が電気的に連続するように形成すると
ともに、前記ＰチャネルＭＯＳトランジスタの形成領域
および前記ＮチャネルＭＯＳトランジスタの形成領域の
それぞれの前記半導体基板上に積み上げ拡散層を形成
し、この積み上げ拡散層と前記Ｐ型およびＮ型ゲート電
極を覆うようにして前記半導体基板上に層間絶縁膜を形
成し、該層間絶縁膜に前記積み上げ拡散層に到達する第
１コンタクトホールを形成する半導体装置の製造方法で
あって、半導体基板上に、下層パターンと、この上層に配設され
て金属または金属化合物からなる上層パターンととから
構成されたゲート電極パターンを形成する第１工程と、前記半導体基板上に、前記ゲート電極パターンを覆うよ
うにして導電材料層を成膜し、続いて該導電材料層をパ
ターニングすることにより、ＰチャネルＭＯＳトランジ
スタの形成予定領域におけるゲート電極パターンの近傍
と、ＮチャネルＭＯＳトランジスタの形成予定領域にお
けるゲート電極パターンの近傍とにそれぞれ、導電材料
層パターンを形成する第２工程と、前記ＰチャネルＭＯＳトランジスタの形成予定領域にお
ける導電材料層パターンおよび下層パターンにＰ型不純
物を導入するとともに、前記ＰチャネルＭＯＳトランジ
スタの形成予定領域における導電材料層パターンおよび
下層パターンにＮ型不純物を導入する第３工程と、前記ゲート電極パターンと前記導電材料層パターンとを
覆うようにして前記半導体基板上に層間絶縁膜を形成す
る第４工程と、リソグラフィおよびエッチングによって、前記層間絶縁
膜に、前記導電材料層パターンに到達する第１コンタク
トホールを形成すると同時に、前記層間絶縁膜と前記上
層パターンとに、前記下層パターンの前記Ｐ型不純物を
導入してなる領域と前記Ｎ型不純物を導入してなる領域
との界面部分に到達し、前記Ｐ型不純物を導入してなる
領域上の上層パターンと前記Ｎ型不純物を導入してなる
領域上の上層パターンとを分離する第２コンタクトホー
ルを形成する第５工程と、熱処理によって、前記導電材料層パターンの不純物を活
性化させて前記積み上げ拡散層を得る第６工程とを有す
ることを特徴とする半導体装置の製造方法。