KR100815379B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

폴리실리콘 상에 실리사이드를 형성한 것에 의한 악영향을 억제하고, 비용 및 미세화 면에서 유리한 반도체 장치 및 그 제조 방법을 제공한다.
질량이 큰 비소 이온(As+)을 주입할 때에 폴리실리콘막(4a1, 4b1)을 피복한 레지스트 마스크(9)의 단부 A가 피복되도록 제5 레지스트 마스크(10)로 폴리실리콘막(4a1, 4b1)을 피복하여, PMOS 형성 영역을 형성하도록 함으로써, 실리사이드 미형성 영역(12)이, 게이트 전극 형성층(4a1, 4b1)의 PN 접합부와 중첩되지 않도록 하고, 실리사이드 미형성 영역(12)에서의 저항의 상승을 방지하도록 한다.
Figure R1020020021255
반도체막, 실리사이드막, 레지스트 마스크, 비소 이온, 붕소 이온, 비도핑 영역

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
도 1은 본 발명의 제1 실시예를 나타내며, 반도체 장치의 제조 공정을 공정 순으로 나타낸 개략 단면도.
도 2는 본 발명의 제1 실시예를 나타내며, 도 1에 이어지는 반도체 장치의 제조 공정을 공정 순으로 나타낸 개략 단면도.
도 3은 본 발명의 제1 실시예를 나타내며, 도 1 및 도 2에서 도시한 공정으로 제조되는 반도체 장치를 위쪽에서 본 개략 평면도.
도 4는 본 발명의 제2 실시예를 나타내며, 반도체 장치의 제조 공정을 공정 순으로 나타낸 개략 단면도.
도 5는 본 발명의 제2 실시예를 나타내며, 도 4에 이어지는 반도체 장치의 제조 공정을 공정 순으로 나타낸 개략 단면도.
도 6은 본 발명의 제1 실시예를 나타내며, 도 4 및 도 5에서 도시한 공정으로 제조되는 반도체 장치를 위쪽에서 본 제1 개략 평면도.
도 7은 본 발명의 제1 실시예를 나타내며, 도 4 및 도 5에서 도시한 공정으로 제조되는 반도체 장치를 위쪽에서 본 제2 개략 평면도.
도 8은 본 발명의 제3 실시예를 나타내며, 반도체 장치의 제조 공정을 공정 순으로 나타낸 개략 단면도.
도 9는 본 발명의 제3 실시예를 나타내며, 도 8에 이어지는 반도체 장치의 제조 공정을 공정 순으로 나타낸 개략 단면도.
도 10은 본 발명의 제3 실시예를 나타내며, 도 9에 이어지는 반도체 장치의 제조 공정을 공정 순으로 나타낸 개략 단면도.
도 11은 본 발명의 제4 실시예를 나타내며, 반도체 장치의 제조 공정을 공정 순으로 나타낸 개략 단면도.
도 12는 본 발명의 제4 실시예를 나타내며, 도 11에 이어지는 반도체 장치의 제조 공정을 공정 순으로 나타낸 개략 단면도.
도 13은 종래 기술을 나타내며, 반도체 장치의 제조 공정을 공정 순으로 나타낸 개략 단면도.
도 14는 종래 기술을 나타내며, 도 13에 이어지는 반도체 장치의 제조 공정을 공정 순으로 나타낸 개략 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1, 31, 51 : 반도체 기판
2, 32, 52 : 필드 절연막
3, 33, 53 : 게이트 절연막
4, 34, 54 : 폴리실리콘막
5 : 제1 레지스트 마스크
7 : 제3 레지스트 마스크
8, 40, 58 : 측벽 스페이서
9 : 제4 레지스트 마스크
10 : 제5 레지스트 마스크
11, 22, 43, 61 : 실리사이드막
12, 23, 44, 62 : 실리사이드 미형성 영역
21 : 제6 레지스트 마스크
35 : 제7 레지스트 마스크
36 : 제8 레지스트 마스크
38 : 제10 레지스트 마스크
39 : 제11 레지스트 마스크
41 : 제12 레지스트 마스크
42 : 제13 레지스트 마스크
55 : 제14 레지스트 마스크
57 : 제16 레지스트 마스크
59 : 제17 레지스트 마스크
60 : 제18 레지스트 마스크
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 특히, 실리사이드를 갖는 게이트 전극을 구비한 반도체 장치에 이용하기에 적합한 것이다.
최근의 시스템 LSI에서는, 폴리실리콘 게이트 전극과 소자 간을 접속하는 배선의 저저항화를 위해, 폴리실리콘과 실리사이드의 적층 구조가 채용되고, NMOS 트랜지스터의 게이트가 N형, PMOS 트랜지스터의 게이트가 P형인 이중 게이트 구조가 채용되고 있다.
도 13 및 도 14는, 상기 이중 게이트 구조를 채용한 종래의 CMOS 트랜지스터의 제조 방법을 공정 순으로 나타낸 개략 단면도이다.
도 13의 (a)에 도시한 바와 같이, 실리콘 기판(71) 상에 필드 산화막(72) 및 게이트 산화막(73a, 73b)을 형성한 후, 비도핑 폴리실리콘막을 퇴적한다. 그리고, 게이트를 형성하는 영역에 레지스트 마스크(75)를 형성하고, 상기 레지스트 마스크(75)를 마스크로 하여 비도핑 폴리실리콘막을 패터닝하여, 게이트 형성용 폴리실리콘막(74)을 형성한다.
다음으로, 도 13의 (b)에 도시한 바와 같이, 레지스트 마스크(75)를 제거하여, PMOS 형성 영역에 위치하는 폴리실리콘막(74) 상에 레지스트 마스크(76)를 새롭게 형성하고, 상기 레지스트 마스크(76)를 마스크로 하여 As 이온(As+)의 이온 주입을 행한다.
다음으로, 도 13의 (c)에 도시한 바와 같이, As 이온(As+)의 주입을 행한 폴리실리콘막(74)을 피복하는 절연막을 형성한 후, 이방성 에칭을 행하여, 게이트 전극의 측벽에 측벽 스페이서(77a, 77b)를 형성한다. 그리고, PMOS 형성 영역에 위 치하는 폴리실리콘막(74) 상을 레지스트 마스터(78)로 피복하고, NMOS측에 As 이온(As+)을 주입하여, NMOS 형성 영역에 고농도의 소스, 드레인 영역을 형성한다.
다음으로, 도 14의 (a)에 도시한 바와 같이, NMOS 형성 영역에 위치하는 폴리실리콘막(74) 상을 레지스트 마스크(79)로 피복하고, PMOS측에 B 이온(B+)을 주입하여, PMOS 형성 영역에 고농도의 소스, 드레인 영역을 형성한다.
다음으로, 도 14의 (b)에 도시한 바와 같이, 실리콘 기판(71)을 가열하여 이온 주입된 불순물을 활성화시킨다. 그리고, 고융점 금속을 이용하여, 게이트 전극 및 소스, 드레인 영역에 실리사이드(80)를 형성한다.
그런데, 상술한 바와 같이 하여 CMOS 트랜지스터의 형성을 행할 때에 사용하는 레지스트 마스크(76∼79)는, 일반적으로, 고분자 화합물로 형성된다.
그러나, 고분자 화합물로 형성되는 레지스트 마스크를 마스크로 하여 이온 주입을 행하면, 상기 레지스트 마스크의 엣지 부분에 위치하는 폴리실리콘막(74)의 표면에, 상기 레지스트 마스크(76∼79)를 구성하는 탄화물이 주입되게 된다.
이와 같이 하여 주입된 탄화물은, 레지스트 애싱 및 세정으로는 제거할 수 없다. 따라서, 도 14의 (b)에 도시한 바와 같이, 상기 탄화물이 남은 영역(81a, 81b)에서는 실리사이드화가 저해되어 실리사이드가 형성되지 않는 것으로 생각되며, 반도체 장치가 소정의 동작을 행할 수 없게 되는 문제점이 있었다.
따라서, 예를 들면, 특개2000-138293호 공보에 기재된 바와 같이, 반도체 기 판 상에 형성된 폴리실리콘막 상에 실리콘 산화막을 적층하고 나서 이온 주입을 행하고, 그 후, 상기 실리콘 산화막을 제거하여 실리사이드를 형성하는 방법이 고려된다.
그러나, 상기 특개2000-138293호 공보에 기재되어 있는 기술에는, 이하와 같은 문제점이 있었다.
첫번째로, 실리콘 산화막을 성장시키는 공정이 필요해지기 때문에, 제조 비용이 증가된다.
두번째로, 실리콘 산화막을 통해 이온 주입을 행하기 때문에, 이온 주입 에너지를 증대시켜야만 한다. 이 때문에, 소스, 드레인 확산층이 반도체 기판 내에 깊게 형성되게 되어, 트랜지스터의 미세화가 곤란하였다.
본 발명은 상술한 문제점을 감안하여 이루어진 것으로, 폴리실리콘 상에 실리사이드를 형성하여 배선의 저저항화를 실현하면서 정상적인 동작을 행할 수 있 도록 함과 함께, 저비용화, 미세화를 실현할 수 있는 반도체 장치 및 그 제조 방법을 제공하는 것을 목적으로 한다.
본 발명은, 상기한 과제를 해결하기 위해, 이하에 나타내는 양태를 포함한다.
본 발명의 제1 양태는, 반도체 기판 상에 적층된 반도체막과, 상기 반도체막 상에 적층된 실리사이드막을 포함하는 반도체 장치에 있어서, 상기 반도체 기판 상에 적층되는 동일 도전형의 반도체막 중 적어도 하나는, 상기 반도체 기판의 면을 따르는 방향에서 2개 이상의 농도 차를 가지고 접속되는 것을 특징으로 한다.
또한, 구체적으로는, 상기 실리사이드막의 미형성 영역이, 상기 농도 차가 있는 영역 상에 있는 것을 특징으로 한다.
이러한 구성에서는, 실리사이드막의 미형성 영역과, 상이한 도전형의 반도체막의 접합부가 중첩되지 않게 된다.
또한, 제1 양태에서, 상기 반도체막은, 구체적으로, 2개 이상의 농도 차를 갖는 제1 도전형의 반도체막과, 상기 제1 도전형과는 다른 제2 도전형의 반도체막을 포함하고, 상기 제1 도전형의 반도체막의 저농도 영역이, 상기 제2 도전형의 반도체막과 접속되도록 하면, 제1 도전형의 트랜지스터를 형성한 경우에, 실리사이드막의 미형성 영역과, 상이한 도전형의 반도체막의 접합부가 중첩되지 않으므로 바람직하다.
또한, 제1 양태에서, 상기 반도체막은, 구체적으로, 2개 이상의 농도 차를 갖는 제1 도전형의 반도체막과, 상기 제1 도전형과는 다른 제2 도전형의 반도체막과, 불순물이 도핑되어 있지 않은 비도핑 반도체막을 포함하며, 상기 비도핑 반도체막은, 상기 반도체 기판의 면을 따르는 방향에서, 상기 제1 도전형의 반도체막의 저농도 영역과, 상기 제2 도전형의 반도체막 사이에 끼워져 접속되도록 하면, 제1 도전형의 불순물과 제2 도전형의 불순물을 어떠한 농도로 주입해도 되므로 보다 바람직하다.
또한, 제1 양태에서, 상기 반도체막은, 구체적으로, 2개 이상의 농도 차를 갖는 제1 도전형의 반도체막과, 2개 이상의 농도 차를 갖는 상기 제1 도전형과는 다른 제2 도전형의 반도체막을 포함하며, 상기 제1 도전형의 반도체막의 저농도 영역과, 제2 도전형의 반도체막의 저농도 영역이 접속되도록 하면, 제2 도전형의 트랜지스터를 형성한 경우에도, 실리사이드막의 미형성 영역과, 상이한 도전형의 반도체막의 접합부가 중첩되지 않으므로 바람직하다.
또한, 제1 양태에서, 상기 반도체막의 고농도 영역에는, 상기 반도체막의 저농도 영역에 존재하는 불순물보다 질량이 무거운 불순물이 존재한다.
또한, 제1 양태에서, 상기 반도체 기판의 표면에 형성되는 절연막과, 상기 반도체 기판 내에, 동일 도전형의 반도체막의 하부 영역을 사이에 두도록 형성되는 확산층을 갖도록 하며, 상기 반도체막이 게이트, 상기 절연막이 게이트 절연막, 상기 확산층이 소스 및 드레인으로 되는 트랜지스터를 형성한다.
또한, 제1 양태에서, 반도체막은 예를 들면 폴리실리콘막이다.
본 발명의 제2 양태는, 반도체 기판 상에, 반도체막을 형성하는 제1 공정과, 상기 반도체막의 일부 영역을 피복하는 제1 마스크층을 형성하는 제2 공정과, 상기 제1 마스크층을 마스크로 하여, 상기 반도체막에 제1 도전형의 제1 불순물을 주입하여, 상기 반도체막 내에 제1 도전형의 반도체막을 형성하는 제3 공정과, 상기 제1 마스크층을 제거하는 제4 공정과, 상기 제1 도전형의 반도체막과, 상기 제1 도전형의 반도체막과는 다른 반도체막과의 경계 영역을 포함하도록, 상기 제1 도전형의 반도체막의 일부 영역과, 상기 제1 도전형의 반도체막과는 다른 반도체막을 피복하는 제2 마스크층을 형성하는 제5 공정과, 상기 제2 마스크층을 마스크로 하여, 상기 반도체막에, 상기 제1 불순물보다 질량이 무거운 원소로 이루어지는 상기 제1 도전형과 동일 도전형인 제2 불순물을 주입하여, 고농도의 제1 도전형의 반도체막과, 저농도의 제1 도전형의 반도체막을 형성하는 제6 공정과, 상기 제2 마스크층을 제거하는 제7 공정과, 상기 반도체막 상에 실리사이드를 형성하는 제8 공정을 포함하도록 하여, 실리사이드막의 미형성 영역과, 상이한 도전형의 반도체막의 접합부가 중첩되지 않도록 한다.
본 발명의 제3 양태는, 반도체 기판 상에, 상이한 2개의 도전형의 반도체막이 접합된 게이트 반도체막을 형성한 후, 상기 게이트 반도체막 상에 실리사이드막을 형성하여 반도체 장치를 제조할 때에, 상기 게이트 반도체막 중, 적어도 하나의 동일 도전형의 반도체막에, 경(輕)원소의 불순물 이온을 주입하여, 상기 동일 도전형의 반도체막 내에 저농도 영역을 형성하는 제1 공정과, 상기 동일 도전형의 반도체막 중, 상기 상이한 2개의 도전형의 반도체막의 접합부보다 저농도 영역측에, 상기 경원소보다 질량이 무거운 중원소의 불순물 이온을 주입하여, 상기 동일 도전형의 반도체막 내에 고농도 영역을 형성하는 제2 공정과, 적어도 상기 상이한 2개의 도전형의 반도체막의 접합부 상에 실리사이드막을 형성하는 제3 공정을 포함하도록 하여, 실리사이드막의 미형성 영역과, 상이한 2개의 도전형의 반도체막의 접합부가 중첩되지 않도록 한다.
(실시예를 실현할 때의 조건)
본 발명의 반도체 장치 및 그 제조 방법의 실시예의 상세한 설명을 행하기 전에, 본 발명을 실현하기 위해 금회 본원 발명자가 새롭게 발견한 사실에 대하여 설명한다.
본원 발명자는, 폴리실리콘에 주입한 이온이, 그 후에 폴리실리콘 상에 형성되는 실리사이드에 어떠한 영향을 미치는지를 상세하게 조사하였다. 그 결과, 다음과 같은 중대한 사실을 발견하였다.
즉, 폴리실리콘 상에 형성되는 실리사이드는, 주입되는 이온의 종류, 이온 주입 에너지, 및 도우즈량에 크게 의존하며, 특히, 비소 이온(As+)으로는 실리사이드의 형성이 매우 곤란하지만, 인 이온(P+)이나 붕소 이온(B+)으로는 높은 도우즈까지 실리사이드 형성이 저해되지 않는 것을 발견함으로써, 선택하는 이온의 종류에 따라 실리사이드의 형성이 용이해지거나 곤란해지는 것을 확인하였다.
또한, 상세히 설명하면, 10keV, 6×1013㎝-2의 조건으로 비소 이온(As+)을 폴리실리콘에 이온 주입하고, 그 후에 실리사이드를 형성하면, 폴리실리콘 상에 완전한 실리사이드를 형성할 수 없게 되어, 미형성 영역이 발생하였다.
이에 반하여, 인 이온(P+)은 20keV, 4×1015㎝-2, 붕소 이온(B+)은 7keV, 4×1015㎝-2의 조건으로 폴리실리콘에 이온 주입을 행해도, 폴리실리콘 상에 실리사이드 미형성 영역이 발생하지 않았다.
이와 같이, 본원 발명자는, 상대적으로 원자 번호가 큰(즉 질량이 큰) 원소를 이용하여 이온 주입을 행하면, 실리사이드의 형성이 저해되기 쉽고, 반대로, 원자 번호가 작은(즉 질량이 작은) 원소를 이용하여 이온 주입을 행하면, 실리사이드의 형성을 용이하게 할 수 있다는 것을 발견하였다.
이하, 상기 발견한 특성을 이용하여 행한 본 발명의 반도체 장치 및 그 제조 방법의 각 실시예에 대하여 설명한다.
(제1 실시예)
첨부 도면을 참조하면서 본 발명의 반도체 장치 및 그 제조 방법의 제1 실시예에 대하여 설명한다.
도 1 및 도 2는, 본 실시예에서의 반도체 장치의 제조 방법을 공정 순으로 나타낸 개략 단면도이다. 도 3은 도 1 및 도 2에 도시한 공정 순으로 제조되는 반도체 장치를, 위쪽에서 본 개략 평면도이다.
우선, 도 1의 (a)에 도시한 바와 같이, 반도체 기판의 소자 형성 영역(1) 상에, 열 산화법 등을 이용하여, 예를 들면 SiO2막으로 이루어지는 게이트 절연막을 형성한 후, LOCOS법 등을 이용하여, 소자 분리 영역에 필드 절연막(2)을 형성한다. 이에 따라, 필드 절연막(2)에 의해 분리된 NMOS 형성 영역의 게이트 절연막(3a)과 PMOS 형성 영역의 게이트 절연막(3b)이 형성된다.
계속해서, SiH4 가스를 질소 가스 분위기 내에서 열 분해시켜 게이트 절연막(3a, 3b) 및 필드 절연막(2) 상에 폴리실리콘막(4)을 퇴적한다.
계속해서, 폴리실리콘막(4)의 PMOS 형성 영역(4b)을, 제1 마스크층으로서의 제1 레지스트 마스크(5)로 피복하여 게이트 전극의 N형화용 창을 형성하고, 상방으로부터, 예를 들면 20keV, 4×1015㎝-2의 조건으로 제1 불순물로서 인 이온(P+ )을 주입한다.
이에 따라, 폴리실리콘 게이트막(4)의 NMOS 형성 영역(4a)은 2.5×1020㎝-3 정도의 농도로 N형화된다. 그리고, 제1 레지스트 마스크(5)를 박리하고, 박리된 부분을 세정한다.
또한, 상기 제1 레지스트 마스크(5)를 피복하여 폴리실리콘막(4)을 N형화하는 N형화 패턴 데이터(도 3의 폴리실리콘 N형 형성 레지스트 패턴)는, N웰 데이터를 시프트시키는 것만으로 생성할 수 있어, 용이하게 자동 생성이 가능하다.
다음으로, 도 1의 (b)에 도시한 바와 같이, 상기 폴리실리콘 게이트막(4)의 NMOS 형성 영역(4a)과, 이온이 도핑되어 있지 않은 폴리실리콘 게이트막(4)의 PMOS 형성 영역(4b)을 포함하는 폴리실리콘막(4)의 게이트 형성 영역을, 제2 레지스트 마스크(6)로 피복하고, 예를 들면 포토리소그래피와 드라이 에칭을 이용하여 폴리실리콘막(4)을 패터닝하여, 게이트 전극 형성층(4a1, 4b1)을 형성한다. 그리고, 제2 레지스트 마스크(6)를 박리하고, 세정한다.
다음으로, 도 1의 (c)에 도시한 바와 같이, NMOS 형성 영역에 LDD(Lightly Doped Drain)를 형성하기 위해, 게이트 전극 형성층(4a1, 4b1)의 이온이 도핑되어 있지 않은 영역(4b1)(이하 비도핑 영역이라고 표현함)과, N형화된 영역(4a1)(이하 N형화 영역이라고 표현함)과의 경계 부분이 포함되도록, 비도핑 영역(4b1)과 N형화 영역(4a1)의 일부 영역을 제2 마스크층으로서의 제3 레지스트 마스크(7)로 피복한다.
구체적으로는, NMOS 형성 영역에 LDD를 형성하기 위한 NMOS LDD 이온 주입창(제3 레지스트 마스크(7)의 NMOS 형성 영역측의 끝 부분 A)이, 상기 게이트 전극의 N형화용 창(제1 레지스트 마스크(5)의 NMOS 형성 영역측의 끝 부분 B)과, NMOS 게이트 전극(게이트 절연막(3a) 상에 위치하는 폴리실리콘막(4)의 PMOS 형성 영역측의 끝 부분) 사이에 위치하도록 한다.
이 때, 게이트 전극의 N형화용 창(제1 레지스트 마스크의 끝 부분 부분 B)과, NMOS LDD 형성용 이온 주입창(제3 레지스트 마스크(7)의 끝 부분 A)과의 거리는, 예를 들면, 0.25㎛ 디바이스인 경우, 0.3㎛ 정도로 하는 것이 바람직하다.
그리고, 상방으로부터, 예를 들면 10keV, 3×1014㎝-2의 조건으로 제2 불순물로서의 비소 이온(As+)을 주입하여, NMOS 트랜지스터의 LDD 형성용의 이온 주입을 행한다.
이와 같이, LDD를 형성하는 데 비소 이온(As+)을 이용하는 이유는, 반도체 기판(1) 내에 얕은 접합을 형성할 필요가 있기 때문이다. 또한, 비소 이온(As+)을 이용하면, 이온 주입 에너지가 작아지는 이점뿐만 아니라, 소자를 저저항으로 할 수 있어, 구동 능력을 향상시킬 수 있다고 하는 이점도 있다.
또한, 상기 NMOS LDD용 이온 주입창을 형성하기 위한 LDD용 주입창 데이터(도 3의 NMOS LDD 레지스트 패턴)는, 상기 게이트 전극의 N형화 패턴 데이터(도 3의 폴리실리콘 N형 형성 레지스트 패턴)를 시프트시킴으로써 자동 생성할 수 있다.
계속해서, 제3 레지스트 마스크(7)를 박리하고, 박리된 부분을 세정한다.
다음으로, 도 2의 (a)에 도시한 바와 같이, 게이트 전극 형성층(4a1, 4b1)의 상면 및 측면을 피복하여 절연막을 형성한 후, 이방성 에칭 등을 행하여 게이트 전극 형성층(4a1, 4b1)의 측벽에 측벽 스페이서(8a, 8b)를 형성한다.
계속해서, NMOS 형성 영역에 소스 및 드레인 영역을 형성하기 위해, 게이트 전극 형성층(4a1, 4b1)의 비도핑 영역(4b1)과, N형화 영역(4a1)의 경계 부분이 포함되도록, 비도핑 영역(4b1)과 N형화 영역(4a1)의 일부 영역을, 제4 마스크층으로서의 제4 레지스트 마스크(9)로 피복한다.
구체적으로는, 제4 레지스트 마스크(9)의 NMOS 형성 영역측의 끝 부분 A는, 상술한 NMOS LDD용 이온 주입 시와 동일한 방법으로, 게이트 전극의 N형화용 창의 끝 부분(제1 레지스트 마스크(5)의 NMOS 형성 영역측의 끝 부분 B)과, NMOS 게이트 전극(게이트 절연막(3a) 상에 위치하는 폴리실리콘막(4)의 PMOS 형성 영역측의 끝 부분) 사이에 위치하도록 한다.
이 때, 게이트 전극의 N형화용 창(제1 레지스트 마스크(5)의 끝 부분 B)과, NMOS 소스·드레인 형성용 이온 주입창(제4 레지스트 마스크(9)의 끝 부분 A)과의 거리는, 예를 들면, 0.25㎛ 디바이스인 경우, 0.3㎛ 정도로 하는 것이 바람직하다.
그리고, 상방으로부터, 예를 들면 40keV, 2×1015㎝-2의 조건으로 제4 불순물로서의 비소 이온(As+)을 주입한다. 이에 따라, 고농도의 소스 영역 및 드레인 영역(도 3의 NMOS LDD 소스·드레인(13))이 반도체 기판의 NMOS 형성 영역 내에 형성된다.
이와 같이, 소스 영역 및 드레인 영역을 형성하는 데 비소 이온(As+)을 이용하는 이유는, 이온 주입 에너지를 작게 할 수 있고, 소자를 저저항으로 할 수 있어, 구동 능력을 향상시킬 수 있기 때문이다.
이렇게 해서, 게이트 전극 형성층(4a1, 4b1)의 N형화 영역(4a1) 중, 제4 레지스트 마스크(9)로 피복되어 있는 영역의 이온 농도 N+와, 피복되어 있지 않은 영역의 이온 농도 N++와의 차는, 1.5×1020㎝-3 정도로 된다.
또한, 상기 NMOS 형성 영역에 소스, 드레인 영역을 형성하기 위한 NMOS 소스, 드레인 형성용 주입창 데이터(도 3의 NMOS 소스·드레인 레지스트 패턴)는, 상기 NMOS LDD용 이온 주입창을 형성하기 위한 LDD용 주입창 데이터(도 3의 NMOS LDD 레지스트 패턴)와 동일하다.
계속해서, 제4 레지스트 마스크(9)를 박리하고, 박리된 부분을 세정한다.
다음으로, 도 2의 (b)에 도시한 바와 같이, PMOS 형성 영역에 소스, 드레인 영역을 형성하기 위해, 비도핑 영역(4b1)과 인접하는 영역을 제외한 N형화 영역(4a1)을, 제3 마스크층으로서의 제5 레지스트 마스크(10)로 피복한다.
구체적으로는, 제5 레지스트 마스크(10)의 PMOS 형성 영역측의 끝 부분 C는, 상술한 NMOS LDD용 이온 주입 시와 동일한 방법으로, 게이트 전극의 N형화용 창(제1 레지스트 마스크(5)의 NMOS 형성 영역측의 끝 부분 B)과, NMOS 게이트 전극(게이트 절연막(3a) 상에 위치하는 폴리실리콘막(4)의 PMOS 형성 영역측의 끝 부분) 사이에 위치하도록 한다.
그리고, 상방으로부터, 예를 들면 7keV, 2×1015㎝-2의 조건으로 제3 불순물로서의 붕소 이온(B+)을 주입한다. 이것에 의해, 비도핑 영역(4b1)은 P형화됨과 함께(이하, P형화된 비도핑 영역을 P형화 영역이라고 표현함), 고농도의 소스 영역 및 드레인 영역(도 3의 PMOS LDD 소스·드레인(14))이 반도체 기판의 PMOS 형성 영역 내에 형성된다.
또한, 상기 붕소 이온(B+)의 주입은, 도 1의 (a)에 도시한 NMOS 형성 영역(4a)을 형성하기 위해 행한 비소 이온의 주입량(4×1015㎝-2)보다 적은 이온 주입량으로 행한다. 이것은, 제5 레지스트 마스크(10)로 피복되어 있지 않은 N형화 영역이 P형화되지 않도록 하기 위해서이다.
이렇게 해서, 도 2의 (a)에 도시한 제4 레지스트 마스크(9)로 피복되는 영역 중, 제5 레지스트 마스크(10)로 피복되는 영역의 이온 농도 N1+과, 피복되지 않는 영역의 이온 농도 N2+의 차는, 1×1020㎝-3 정도로 된다.
또한, 상기 PMOS 형성 영역에 소스, 드레인 영역을 형성하기 위한 PMOS 소스, 드레인 형성용 주입창 데이터(도 3의 PMOS 소스·드레인 레지스트 패턴)도, 상기 LDD용 주입창 데이터와 마찬가지로, 상기 게이트 전극의 N형화 패턴 데이터(도 3의 폴리실리콘 N형 형성 레지스트 패턴)를 시프트시킴으로써 자동 생성할 수 있다.
다음으로, 도 2의 (c)에 도시한 바와 같이, 반도체 기판의 소자 형성 영역(1)을 가열하여 이온 주입한 불순물을 활성화시킨다. 그리고, 고융점 금속을 이용하여 게이트 전극 및 소스, 드레인 영역에 실리사이드(11)를 형성한다.
이 때, 도 1의 (c) 및 도 2의 (a)에 도시한 비소 이온(As+) 주입에 의해, 제3 및 제4 레지스트 마스크(7, 9)의 끝 부분 A에 위치하는 폴리실리콘막 표면에 탄화물이 주입되기 때문에, 이 부분에서는 실리사이드(11)가 형성되지 않는다.
그러나, 본 실시예의 방법에 의해 이중 게이트 구조의 반도체 장치를 형성하면, 상기 실리사이드(10)가 형성되지 않는 실리사이드 미형성 영역(12)은, 게이트 전극 형성층(4a1, 4b1)의 N형화 영역(4a1)의 중앙부 부근에 형성된다.
따라서, 실리사이드 미형성 영역(12)이, 게이트 전극 형성층(4a1, 4b1)의 PN 접합부와 중첩되지 않도록 할 수 있고, 상기 실리사이드 미형성 부분을, 1020㎝-3 농도의 폴리실리콘 저항으로 접속할 수 있다.
이와 같이, 본 실시예에서는, 실리사이드 미형성 영역(12)을 게이트 전극 형성층(4a1, 4b1)의 N형화 영역(4a1) 상에 형성하고, 실리사이드 미형성 영역(12)이, 게이트 전극 형성층(4a1, 4b1)의 PN 접합부와 중첩되지 않도록 하고, PN 접합부 상에 실리사이드막(11)이 형성되도록 하였기 때문에, 게이트 전극에 PN 접합으로 이루어지는 기생 다이오드가 형성되지 않아, 실리사이드 미형성 영역(12)에서의 저항의 상승을 방지할 수 있다.
이것에 의해, 종래와 같이 폴리실리콘막 상에 실리콘 산화막을 형성하는 등 의 공정을 행할 필요가 없어져, 종래보다 저비용으로 이중 게이트 구조의 반도체 장치를 제조할 수 있다.
또한, 상기 실리콘 산화막을 형성할 필요가 없어지기 때문에, 이온 주입 에너지를 크게 하지 않아도 된다. 이것에 의해, 종래의 이중 게이트 구조의 반도체 장치보다 더 미세화할 수 있다.
(제2 실시예)
다음으로, 본 발명의 반도체 장치 및 그 제조 방법의 제2 실시예에 대하여 설명한다.
도 4 및 도 5는, 본 실시예에서의 반도체 장치의 제조 방법을 공정 순으로 나타낸 개략 단면도이다. 도 6 및 도 7은, 도 4 및 도 5에 도시한 공정 순으로 제조되는 반도체 장치를 위쪽에서 본 개략 평면도이다.
또한, 본 실시예의 반도체 장치의 제조 방법은, 상술한 제1 실시예의 반도체 장치의 제조 방법과 비교하여, 제5 레지스트 마스크(10)의 형성 부분만이 다르기 때문에, 상술한 제1 실시예와 동일 부분에는 동일 부호를 붙이고 상세한 설명을 생략한다.
우선, 도 4의 (a)에 도시한 바와 같이, 반도체 기판의 소자 형성 영역(1) 상에, 게이트 절연막을 형성한 후, 필드 절연막(2)을 형성하고, NMOS 형성 영역의 게이트 절연막(3a)과 PMOS 형성 영역의 게이트 절연막(3b)을 분리한다.
계속해서, 게이트 절연막(3a, 3b) 및 필드 절연막(2) 상에 폴리실리콘막(4)을 퇴적시킨 후, 상기 폴리실리콘막(4)의 PMOS 형성 영역(4b)을, 제1 레지스트 마 스크(5)로 피복하여 게이트 전극의 N형화용 창을 형성한다.
그리고, 상방으로부터, 예를 들면 20keV, 4×1015㎝-2의 조건으로 인 이온(P+ )을 주입하여, 폴리실리콘 게이트막(4)의 NMOS 형성 영역(4a)을 N형화한다. 그리고, 제1 레지스트 마스크(5)를 박리하고, 박리된 부분을 세정한다.
또한, 상기 제1 레지스트 마스크(5)를 피복하여 폴리실리콘막(4)을 N형화하는 N형화 패턴 데이터(도 6의 폴리실리콘 N형 형성 레지스트 패턴)는, N웰 데이터를 시프트시키는 것만으로 생성할 수 있어, 용이하게 자동 생성할 수 있다.
다음으로, 도 4의 (b)에 도시한 바와 같이, 폴리실리콘막(4)의 게이트 형성 영역을, 제2 레지스트 마스크(6)로 피복하고, 폴리실리콘막(4)을 패터닝하여, 게이트 전극 형성층(4a1, 4b1)을 형성한다. 그리고, 제2 레지스트 마스크(6)를 박리하고, 세정한다.
다음으로, 도 4의 (c)에 도시한 바와 같이, NMOS 형성 영역에 LDD를 형성하기 위해, 게이트 전극 형성층(4a1, 4b1)의 비도핑 영역(4b1)과, N형화 영역(4a1) 의 경계 부분이 포함되도록 비도핑 영역(4b1)과 N형화 영역(4a1)의 일부 영역을 제3 레지스트 마스크(7)로 피복한다.
구체적으로는, NMOS 형성 영역에 LDD를 형성하기 위한 NMOS LDD 이온 주입창(제3 레지스트 마스크(7)의 NMOS 형성 영역측의 끝 부분 A)이, 상기 게이트 전극의 N형화용 창(제1 레지스트 마스크(5)의 NMOS 형성 영역측의 끝 부분 B)과, NMOS 게이트 전극(게이트 절연막(3a) 상에 위치하는 폴리실리콘막(4)의 PMOS 형성 영역측의 끝 부분) 사이에 위치하도록 한다.
그리고, 상방으로부터, 예를 들면 10keV, 3×1014㎝-2의 조건으로 비소 이온(As+)을 주입하여, NMOS 트랜지스터의 LDD용의 이온 주입을 행한다.
또한, 상기 NMOS LDD용 이온 주입창을 형성하기 위한 LDD용 주입창 데이터(도 6의 NMOS LDD 레지스트 패턴)는, 상기 게이트 전극의 N형화 패턴 데이터(도 6의 폴리실리콘 N형 형성 레지스트 패턴)를 시프트시킴으로써 자동 생성할 수 있다.
계속해서, 제3 레지스트 마스크(7)를 박리하고, 박리된 부분을 세정한다.
다음으로, 도 5의 (a)에 도시한 바와 같이, 게이트 전극 형성층(4a1, 4b1)의 측벽에 측벽 스페이서(8a, 8b)를 형성한 후, NMOS 형성 영역에 소스 및 드레인 영역을 형성하기 위해, 게이트 전극 형성층(4a1, 4b1)의 비도핑 영역(4b1)과, N형화 영역(4a1)의 경계 부분이 포함되도록 비도핑 영역(4b1)과 N형화 영역(4a1)의 일부 영역을 제4 마스크층으로서의 제4 레지스트 마스크(9)로 피복한다.
구체적으로는, 제4 레지스트 마스크(9)의 NMOS 형성 영역측의 끝 부분 A는, 상술한 NMOS LDD용 이온 주입 시와 동일한 방법으로, 게이트 전극의 N형화용 창의 끝 부분(제1 레지스트 마스크(5)의 NMOS 형성 영역측의 끝 부분 B)과, NMOS 게이트 전극(게이트 절연막(3a) 상에 위치하는 폴리실리콘막(4)의 PMOS 형성 영역측의 끝 부분) 사이에 위치하도록 한다.
그리고, 상방으로부터, 예를 들면 40keV, 2×1015㎝-2의 조건으로 제4 불순물 로서의 비소 이온(As+)을 주입하여, 고농도의 소스 영역 및 드레인 영역(도 6 및 도 7의 NMOS LDD S/D(24))을 반도체 기판의 NMOS 형성 영역 내에 형성한다.
이렇게 해서, 게이트 전극 형성층(4a1, 4b1)의 N형화 영역(4a1) 중, 제4 레지스트 마스크(9)로 피복되어 있는 영역의 이온 농도 N+와, 피복되어 있지 않은 영역의 이온 농도 N++의 차는, 1.5×1020㎝-3 정도로 된다.
또한, 상기 NMOS 형성 영역에 소스, 드레인 영역을 형성하기 위한 NMOS 소스, 드레인 형성용 주입창 데이터(도 6의 NMOS S/D 레지스트 패턴)는, 상기 NMOS LDD용 이온 주입창을 형성하기 위한 LDD용 주입창 데이터(도 6의 NMOS LDD 레지스트 패턴)와 동일하다.
계속해서, 제4 레지스트 마스크(9)를 박리하고, 박리된 부분을 세정한다.
다음으로, 도 5의 (b)에 도시한 바와 같이, PMOS 게이트 전극을 형성하는 영역 E를 제외한 비도핑 영역(4b1), 및 N형화 영역(4a1)을 제3 마스크층으로서의 제6 레지스트 마스크(21)로 피복한다.
구체적으로, 제6 레지스트 마스크(21)의 PMOS 형성 영역측의 끝 부분 D는, 게이트 전극의 N형화용 창의 끝 부분 B와, PMOS 게이트 전극(게이트 절연막(3b) 상에 위치하는 폴리실리콘막(4)의 NMOS 형성 영역측의 끝 부분) 사이에 위치하게 된다.
이 때, 게이트 전극의 N형화용 창(제1 레지스트 마스크의 끝 부분 B)과, PMOS 소스·드레인용 주입창(제6 레지스트 마스크(21)의 끝 부분 D)과의 거리는, 예를 들면, 0.25㎛ 디바이스의 경우, 0.3㎛ 정도로 하는 것이 바람직하다.
그리고, 상방으로부터, 예를 들면 7keV, 2×1015㎝-2의 조건으로 제3 불순물로서의 붕소 이온(B+)을 주입한다. 이것에 의해, PMOS 게이트 전극을 형성하는 영역 E는 P형화됨과 함께(이하, P형화된 비도핑 영역을 P형화 영역이라고 표현함), 고농도의 소스 영역 및 드레인 영역(도 6 및 도 7의 PMOS LDD 소스·드레인(25))이 반도체 기판의 PMOS 형성 영역 내에 형성된다.
또한, 상기 PMOS 형성 영역에 소스, 드레인 영역을 형성하기 위한 PMOS 소스, 드레인 형성용 주입창 데이터(도 7의 PMOS 소스·드레인 레지스트 패턴)도, 상기 LDD용 주입창 데이터와 마찬가지로, 상기 게이트 전극의 N형화 패턴 데이터(도 7의 폴리실리콘 N형 형성 레지스트 패턴)를 시프트시킴으로써 자동 생성할 수 있다.
다음으로, 도 5의 (c)에 도시한 바와 같이, 반도체 기판의 소자 형성 영역(1)을 가열하여 이온 주입한 불순물을 활성화시킨다. 그리고, 고융점 금속을 이용하여 게이트 전극 및 소스, 드레인 영역에 실리사이드(22)를 형성한다.
이 때, 도 5의 (a)에 도시한 비소 이온(As+) 주입에 의해 제4 레지스트 마스크(9)의 끝 부분 A에 위치하는 폴리실리콘막 표면에 탄화물이 주입되기 때문에, 이 부분에서는 실리사이드(22)가 형성되지 않는다.
그러나, 본 실시예의 방법에서도, 상기 실리사이드(22)가 형성되지 않는 실리사이드 미형성 영역(23)은, 게이트 전극 형성층(4a1, 4b1)의 N형화 영역(4a1)의 중앙부 부근에 형성된다.
따라서, 실리사이드 미형성 영역(23)이, 게이트 전극 형성층(4a1, 4b1)의 PN 접합부와 중첩되지 않도록 할 수 있으며, 상기 실리사이드 미형성 부분을, 1020㎝-3 농도의 폴리실리콘 저항으로 접속할 수 있다.
이와 같이, 본 실시예에서도, 실리사이드 미형성 영역(23)을 게이트 전극 형성층(4a1, 4b1)의 N형화 영역(4a1) 상에 형성하고, 실리사이드 미형성 영역(23)이 게이트 전극 형성층(4a1, 4b1)의 PN 접합부와 중첩되지 않도록 하고, PN 접합부 상에 실리사이드막(22)이 형성되도록 하기 때문에, 게이트 전극에 PN 접합으로 이루어지는 기생 다이오드가 형성되지 않아, 실리사이드 미형성 영역(23)에서의 저항의 상승을 방지할 수 있다.
이에 따라, 종래와 같이 폴리실리콘막 상에 실리콘 산화막을 형성하는 등의 공정을 행할 필요가 없어져, 종래보다 저비용으로 이중 게이트 구조의 반도체 장치를 제조할 수 있다.
또한, 상기 실리콘 산화막을 형성할 필요가 없어지기 때문에, 이온 주입 에너지를 크게 하지 않아도 된다. 이것에 의해, 종래의 이중 게이트 구조의 반도체 장치보다 더 미세화할 수 있다.
그리고, 본 실시예의 반도체 장치에서는, 게이트 전극 형성층(4a1, 4b1)을 P형화할 때에, 비도핑 영역(4b)의 일부를 피복하도록 제6 레지스트 패턴(21)을 형성하기 때문에, N형화 영역(4a)에 붕소 이온(B+)이 주입되지 않아 PMOS 형성 영역을 P 형화할 수 있다.
따라서, 본 실시예의 반도체 장치의 제조 방법에서는, 상술한 제1 실시예와 같이, 붕소 이온(B+)의 주입 농도를, N형화 영역(4a1)을 형성하기 위해 주입한 비소 이온(As+)의 농도보다 작게 할 필요가 없어지는 효과도 갖는다.
또한, 상술한 제1 및 제2 실시예에서는, 제1 불순물로서 인 이온을 이용하고, 제2, 제4 불순물로서 비소 이온을 이용하였지만, 상기 제1 불순물과 제2 불순물은 이들에 한정되지 않고, 제1 불순물을 구성하는 원소의 질량이 제2 불순물을 구성하는 원소의 질량보다 작으면 어떠한 것이라도 무방하다.
(제3 실시예)
다음으로, 본 발명의 반도체 장치 및 그 제조 방법의 제3 실시예에 대하여 설명한다.
상술한 제1 실시예 및 제2 실시예는, 이중 게이트 구조의 CMOS 트랜지스터 에서, NMOS 트랜지스터의 제조에 동반되는 실리사이드 미형성 영역에 의한 악영향을 제거하기 위한 기술이지만, 본 실시예에서는, PMOS 트랜지스터의 제조에 동반되는 실리사이드 미형성 영역에 의한 악영향을 제거하기 위한 기술에 대하여 설명한다.
도 8∼10은, 본 실시예에서의 반도체 장치의 제조 방법을 공정 순으로 나타낸 개략 단면도이다.
우선, 도 8의 (a)에 도시한 바와 같이, 반도체 기판의 소자 형성 영역(31) 상에, 열 산화법 등을 이용하여, 예를 들면 SiO2막으로 이루어지는 게이트 절연막을 형성한 후, LOCOS법 등을 이용하여, 소자 분리 영역에 필드 절연막(32)을 형성한다. 이에 따라, 필드 절연막(32)에 의해 분리된 NMOS 형성 영역의 게이트 절연막(33a)과 PMOS 형성 영역의 게이트 절연막(33b)이 형성된다.
계속해서, SiH4 가스를 질소 가스 분위기 내에서 열 분해시키는 방법 등으로 게이트 절연막(33a, 33b) 및 필드 절연막(32) 상에 폴리실리콘막(34)을 퇴적한다.
계속해서, 폴리실리콘막(34)의 PMOS 형성 영역(34b)을, 제1 마스크층으로서의 제7 레지스트 마스크(35)로 피복하여 게이트 전극의 N형화용 창을 형성하고, 상방으로부터, 예를 들면 15keV, 4×1015㎝-2의 조건으로 제1 불순물로서의 인 이온(P+)을 주입한다.
이것에 의해, 폴리실리콘 게이트막(34)의 NMOS 형성 영역(34a)이 3.5×1020㎝-3 정도의 농도로 N형화된다. 그리고, 제7 레지스트 마스크(35)를 박리하고, 박리된 부분을 세정한다.
또한, 상기 제7 레지스트 마스크(35)를 피복하여 폴리실리콘막(34)을 N형화하는 N형화 패턴 데이터는, N웰 데이터를 시프트시키는 것만으로 생성할 수 있어, 용이하게 자동 생성할 수 있다.
다음으로, 도 8의 (b)에 도시한 바와 같이, N형화된 폴리실리콘막(34)의 NMOS 형성 영역(34a)을, 제5 마스크층으로서의 제8 레지스트 마스크(36)로 피복하 고, 상방으로부터, 예를 들면 5keV, 4×1015㎝-2의 조건으로 제5 불순물로서의 붕소 이온(B+)을 주입한다.
이것에 의해, 폴리실리콘막(34)의 PMOS 형성 영역(34b)이 3.5×1020㎝-3 정도의 농도로 P형화된다. 그리고, 제8 레지스트 마스크(36)를 박리하고, 박리된 부분을 세정한다.
또한, 상기 제8 레지스트 마스크(36)를 피복하여 폴리실리콘막(34)을 P형화하는 P형화 패턴 데이터는, P웰 데이터를 시프트시키는 것만으로 생성할 수 있어, 용이하게 자동 생성할 수 있다.
다음으로, 도 8의 (c)에 도시한 바와 같이, 상기 NMOS 형성 영역(34a)과, PMOS 형성 영역(34b)을 포함하는 폴리실리콘막(34)의 게이트 형성 영역을, 제9 레지스트 마스크(37)로 피복하고, 예를 들면 포토리소그래피와 드라이 에칭을 이용하여 폴리실리콘막(34)을 패터닝하여, 게이트 전극 형성층(34a1, 34b1)을 형성한다. 그리고, 제9 레지스트 마스크(37)를 박리하고, 세정한다.
다음으로, 도 9의 (a)에 도시한 바와 같이, NMOS 형성 영역에 LDD를 형성하기 위해, P형화 영역(34b1)과, 상기 P형화 영역(34b1)의 경계 부분을 포함하는 N형화 영역(34a1)의 일부 영역을, 제2 마스크층으로서의 제10 레지스트 마스크(38)로 피복한다.
구체적으로는, NMOS 형성 영역에 LDD를 형성하기 위한 NMOS LDD 이온 주입창(제10 레지스트 마스크(38)의 NMOS 형성 영역측의 끝 부분 F)이, 상기 게이 트 전극의 N형화용 창(제7 레지스트 마스크(35)의 NMOS 형성 영역측의 끝 부분 G)과, NMOS 게이트 전극(게이트 절연막(33a) 상에 위치하는 폴리실리콘막(34)의 PMOS 형성 영역측의 끝 부분) 사이에 위치하도록 한다.
그리고, 상방으로부터, 예를 들면 5keV, 3×1014㎝-2의 조건으로 제2 불순물로서의 비소 이온(As+)을 주입하여, NMOS 트랜지스터의 LDD용의 이온 주입을 행한다.
이와 같이, LDD를 형성하는 데 비소 이온(As+)을 이용하는 이유는, 반도체 기판(1) 내에 얕은 접합을 형성할 필요가 있기 때문이다. 또한, 비소 이온(As+)을 이용하면, 이온 주입 에너지가 작아질 뿐만 아니라, 소자를 저저항으로 할 수 있어, 구동 능력을 향상시킬 수 있다고 하는 이점도 있다.
또한, 상기 NMOS LDD용 이온 주입창을 형성하기 위한 LDD용 주입창 데이터는, 상기 게이트 전극의 N형화 패턴 데이터를 시프트시킴으로써 자동 생성할 수 있다.
계속해서, 제10 레지스트 마스크(38)를 박리하고, 박리된 부분을 세정한다.
다음으로, 도 9의 (b)에 도시한 바와 같이, PMOS 형성 영역에 LDD를 형성하기 위해, PMOS 게이트 전극을 형성하는 영역 H를 제외한 P형화 영역(34b1), 및 N형화 영역(34a1)을 제6 마스크층으로서의 제11 레지스트 마스크(39)로 피복한다.
구체적으로, PMOS LDD용 이온 주입창(NMOS 형성 영역측에 있는 제11 레지스 트 마스크(39)의 PMOS 형성 영역측의 끝 부분 I)은, 게이트 전극의 P형화용 창(제8 레지스트 마스크(36)의 PMOS 형성 영역측의 끝 부분 G)과, PMOS 게이트 전극(게이트 절연막(33b) 상에 위치하는 폴리실리콘막(34)의 NMOS 형성 영역측의 끝 부분) 사이에 위치하도록 한다.
그리고, 상방으로부터, 예를 들면 5keV, 3×1014㎝-2의 조건으로 제6 불순물로서의 인듐 이온(In+)을 주입하여, PMOS 트랜지스터의 LDD용의 이온 주입을 행한다.
이와 같이, LDD를 형성하는 데 인듐 이온(In+)을 이용하는 이유는, 반도체 기판(1) 내에 얕은 접합을 형성할 필요가 있기 때문이다. 또한, 인듐 이온(In+)을 이용하면, 이온 주입 에너지가 작아질 뿐만 아니라, 소자를 저저항으로 할 수 있어, 구동 능력을 향상시킬 수 있다고 하는 이점도 있다.
또한, 상기 PMOS LDD용 이온 주입창을 형성하기 위한 LDD용 주입창 데이터는, 상기 게이트 전극의 P형화 패턴 데이터를 시프트시킴으로써 자동 생성할 수 있다.
계속해서, 제11 레지스트 마스크(39)를 박리하고, 박리된 부분을 세정한다.
다음으로, 도 9의 (c)에 도시한 바와 같이, 게이트 전극 형성층(34a1, 34b1)의 상면 및 측면을 피복하여 절연막을 형성한 후, 이방성 에칭 등을 행하여 게이트 전극 형성층(34a1, 34b1)의 측벽에 측벽 스페이서(40a, 40b)를 형성한다.
계속해서, 게이트 전극 형성층(34a1, 34b1)의 P형화 영역(34b1)과, 상기 P형화 영역(34b1)의 경계 부분을 포함하는 N형화 영역(34a1)의 일부 영역과, 측벽 스페이서(40b)를, 제4 마스크층으로서의 제12 레지스트 마스크(41)로 피복한다.
구체적으로는, 제12 레지스트 마스크(41)의 NMOS 형성 영역측의 끝 부분은, 상술한 NMOS LDD용 이온 주입 시와 동일한 방법으로, 게이트 전극의 N형화용 창(제7 레지스트 마스크(35)의 NMOS 형성 영역측의 끝 부분 G)과, NMOS 게이트 전극(게이트 절연막(33b) 상에 위치하는 폴리실리콘막(34)의 NMOS 형성 영역측의 끝 부분) 사이에 위치하도록 한다.
이 때, 게이트 전극의 N형화용 창(제7 레지스트 마스크(35)의 끝 부분 G)과, NMOS 소스·드레인 형성용 이온 주입창(제12 레지스트 마스크(41)의 끝 부분 E)과의 거리는, 예를 들면, 0.25㎛ 디바이스의 경우, 0.3㎛ 정도로 하는 것이 바람직하다.
그리고, 상방으로부터, 예를 들면 15keV, 2×1015㎝-2의 조건으로 비소 이온(As+)을 주입하여, 고농도의 소스 영역 및 드레인 영역을 반도체 기판의 NMOS 형성 영역 내에 형성한다(도시하지 않음).
이와 같이, 소스 영역 및 드레인 영역을 형성하는 데 비소 이온(As+)을 이용하는 이유는, 이온 주입 에너지를 작게 할 수 있고, 소자를 저저항으로 할 수 있어, 구동 능력을 향상시킬 수 있기 때문이다.
이렇게 해서, 게이트 전극 형성층(34a1, 34b1)의 N형화 영역(34a1) 중, 제12 레지스트 마스크(41)로 피복되어 있는 영역의 이온 농도 N+와, 피복되어 있지 않은 영역의 이온 농도 N++와의 차는, 2×1020㎝-3 정도로 된다.
또한, 상기 NMOS 형성 영역에 소스, 드레인 영역을 형성하기 위한 NMOS 소스, 드레인 형성용 주입창 데이터는, 상기 NMOS LDD용 이온 주입창을 형성하기 위한 LDD용 주입창 데이터와 동일하다.
계속해서, 제12 레지스트 마스크(41)를 박리하고, 박리된 부분을 세정한다.
다음으로, 도 10의 (a)에 도시한 바와 같이, PMOS 게이트 전극을 형성하는 영역 H를 제외한 P형 영역(34b1), 및 N형화 영역(34a1)을 제3 마스크층으로서의 제13 레지스트 마스크(42)로 피복한다.
구체적으로는, NMOS 형성 영역측에 있는 제13 레지스트 마스크(42)의 PMOS 형성 영역측의 끝 부분 I는, 게이트 전극의 P형화용 창(제8 레지스트 마스크(36)의 PMOS 형성 영역측의 끝 부분 G)과, PMOS 게이트 전극(게이트 절연막(33b) 상에 위치하는 폴리실리콘막(34)의 NMOS 형성 영역측의 끝 부분) 사이에 위치하도록 한다.
그리고, 상방으로부터, 예를 들면 5keV, 2×1015㎝-2의 조건으로 제3 불순물로서의 붕소 이온(B+)을 주입한다. 이에 따라, PMOS 게이트 전극을 형성하는 영역 H는 한층 더 P형화됨과 함께, 고농도의 소스 영역 및 드레인 영역이 반도체 기판의 PMOS 형성 영역 내에 형성된다(도시하지 않음).
이렇게 해서, 게이트 전극 형성층(34a1, 34b1)의 P형화 영역(34b1) 중, 제13 레지스트 마스크(42)로 피복되어 있는 영역의 이온 농도 P+와, 피복되어 있지 않은 영역의 이온 농도 P++와의 차는, 2×1020㎝-3 정도로 된다.
또한, 상기 PMOS 형성 영역에 소스, 드레인 영역을 형성하기 위한 PMOS 소스, 드레인 형성용 주입창 데이터도, 상기 게이트 전극의 P형화 패턴 데이터를 시프트시킴으로써 자동 생성할 수 있다.
다음으로, 도 10의 (b)에 도시한 바와 같이, 반도체 기판의 소자 형성 영역(31)을 가열하여 이온 주입한 불순물을 활성화시킨다. 그리고, 고융점 금속을 이용하여 게이트 전극 및 소스, 드레인 영역에 실리사이드(43)를 형성한다.
이 때, 도 9의 (a) 및 도 9의 (c)에 도시한 비소 이온(As+)의 주입에 의해 제10 레지스트 마스크(38) 및 제12 레지스트 마스크(41)의 끝 부분에 위치하는 폴리실리콘막(34) 표면에 탄화물이 주입되기 때문에, 이 부분에서는 실리사이드(43)가 형성되지 않는다.
또한, 도 9의 (b)에 도시한 인듐 이온(In+)의 주입에 의해 제11 레지스트 마스크(39)의 끝 부분 I, J에 위치하는 폴리실리콘막(34) 표면에도 마찬가지로 탄화물이 주입되기 때문에, 이 부분에서는 실리사이드(43)가 형성되지 않는다.
그러나, 본 실시예의 제조 방법을 실시하면, 상기 실리사이드(43)가 형성되지 않은 실리사이드 미형성 영역(44a∼44c)은, 게이트 전극 형성층(34a1, 34b1)의 N형화 영역(34a1)의 중앙부 부근, 또는 P형화 영역(34b1)의 중앙부 부근에 형성되 게 된다.
따라서, 실리사이드 미형성 영역(43)이, 게이트 전극 형성층(34a1, 34b1)의 PN 접합부와 중첩되지 않도록 할 수 있고, 상기 실리사이드 미형성 영역(43)이 형성되는 부분을, 1020㎝-3의 농도의 폴리실리콘 저항으로 접속할 수 있다.
이상과 같이, 본 실시예에서는, 실리사이드 미형성 영역(44a∼44c)이 게이트 전극 형성층(34a1, 34b1)의 PN 접합부와 중첩되지 않도록 하고, PN 접합부 상에 실리사이드막(43)이 형성되도록 하였기 때문에, 이중 게이트 구조의 PMOS 트랜지스터에서도 게이트 전극에 PN 접합으로 이루어지는 기생 다이오드가 형성되지 않아, 실리사이드 미형성 영역(44)에서의 저항의 상승을 방지할 수 있다.
또한, 본 실시예에서는, 제1 불순물로서 인 이온을 이용하고, 제2, 제4 불순물로서 비소 이온을 이용하였지만, 상기 제1 불순물과, 제2, 제4 불순물은 이들에 한정되지 않고, 제1 불순물을 구성하는 원소의 질량이 제2, 제4 불순물을 구성하는 원소의 질량보다 작으면 어떠한 것이라도 무방하다.
또한, 제3, 제5 불순물로서 붕소 이온을 이용하고, 제6 불순물로서 인듐 이온을 이용하였지만, 상기 제3, 제5 불순물과, 제6 불순물은 이들에 한정되지 않고, 제3, 제5 불순물을 구성하는 원소의 질량이 제6 불순물을 구성하는 원소의 질량보다 작으면 어떠한 것이라도 무방하다.
(제4 실시예)
다음으로, 본 발명의 반도체 장치 및 그 제조 방법의 제4 실시예에 대하여 설명한다.
도 11 및 도 12는, 본 실시예에서의 반도체 장치의 제조 방법을 공정 순으로 나타낸 개략 단면도이다.
우선, 도 11의 (a)에 도시한 바와 같이, 반도체 기판의 소자 형성 영역(51) 상에, 게이트 절연막을 형성한 후, 필드 절연막(52)을 형성하고, NMOS 형성 영역의 게이트 절연막(53a)과 PMOS 형성 영역의 게이트 절연막(53b)을 분리한다.
계속해서, 게이트 절연막(53a, 53b) 및 필드 절연막(52) 상에 폴리실리콘막(54)을 퇴적시킨 후, 상기 폴리실리콘막(54)의 PMOS 형성 영역(54b)을, 제1 마스크층으로서의 제14 레지스트 마스크(55)로 피복하여 게이트 전극의 N형화용 창을 형성한다.
그리고, 상방으로부터, 예를 들면 20keV, 4×1015㎝-2의 조건으로 제1 불순물로서의 인 이온(P+)을 주입하여, 폴리실리콘 게이트막(54)의 NMOS 형성 영역(54a)을 N형화한다. 그리고, 제1 레지스트 마스크(55)를 박리하고, 박리된 부분을 세정한다.
다음으로, 도 11의 (b)에 도시한 바와 같이, 폴리실리콘막(54)의 게이트 형성 영역을, 제15 레지스트 마스크(56)로 피복하고, 폴리실리콘막(54)을 패터닝하여, NMOS용 게이트 전극 형성층(54a1) 및 PMOS용 게이트 전극 형성층(54b1)을 형성한다. 그리고, 제15 레지스트 마스크(56)를 박리하고, 세정한다.
다음으로, 도 11의 (c)에 도시한 바와 같이, NMOS 형성 영역에 LDD를 형성하 기 위해, PMOS용 게이트 전극 형성층(54b1)과, NMOS용 게이트 전극 형성층(54a1)의 PMOS용 게이트 전극 형성층(54b1)의 일부 영역을, 제2 마스크층으로서의 제16 레지스트 마스크(57)로 피복한다.
구체적으로는, NMOS 형성 영역에 LDD를 형성하기 위한 NMOS LDD 이온 주입창(제16 레지스트 마스크(57)의 NMOS 형성 영역측의 끝 부분 L)이, 상기 게이트 전극의 N형화용 창(제14 레지스트 마스크(55)의 NMOS 형성 영역측의 끝 부분 K)과, NMOS 게이트 전극(게이트 절연막(53a) 상에 위치하는 폴리실리콘막(54)의 PMOS 형성 영역측의 끝 부분) 사이에 위치하도록 한다.
그리고, 상방으로부터, 예를 들면 10keV, 3×1014㎝-2의 조건으로 제2 불순물로서의 비소 이온(As+)을 주입하여, NMOS 트랜지스터의 LDD용의 이온 주입을 행한다.
계속해서, 제16 레지스트 마스크(57)를 박리하고, 박리된 부분을 세정한다.
다음으로, 도 12의 (a)에 도시한 바와 같이, NMOS용 게이트 전극 형성층(54a1) 및 PMOS용 게이트 전극 형성층(54b1)의 측벽에 측벽 스페이서(58a∼58d)를 형성한 후, PMOS용 게이트 전극 형성층(54b1) 및 NMOS용 게이트 전극 형성층(54a1)의 PMOS 형성 영역측의 일부 영역을 상방으로부터 피복하도록 제4 마스크층으로서의 제17 레지스트 마스크(59)를 형성한다.
구체적으로는, 제17 레지스트 마스크(59)의 NMOS 형성 영역측의 끝 부분 L은, 상술한 NMOS LDD용 이온 주입 시와 동일한 방법으로, 게이트 전극의 N형화용 창(제14 레지스트 마스크(55)의 NMOS 형성 영역측의 끝 부분 K)과, NMOS 게이트 전극(게이트 절연막(53a) 상에 위치하는 폴리실리콘막(54)의 PMOS 형성 영역측의 끝 부분) 사이에 위치하도록 한다.
그리고, 상방으로부터, 예를 들면 40keV, 2×1015㎝-2의 조건으로 제4 불순물로서의 비소 이온(As+)을 주입하여, 고농도의 소스 영역 및 드레인 영역을 반도체 기판의 NMOS 형성 영역 내에 형성한다(도시하지 않음).
이렇게 해서, NMOS용 게이트 전극 형성층(54a1) 중, 제17 레지스트 마스크(59)로 피복되어 있는 영역의 이온 농도 N+와, 피복되어 있지 않은 영역의 이온 농도 N++와의 차는, 1.5×1020㎝-3 정도가 된다.
계속해서, 제17 레지스트 마스크(59)를 박리하고, 박리된 부분을 세정한다.
다음으로, 도 12의 (b)에 도시한 바와 같이, PMOS 게이트 전극을 형성하는 영역 M을 제외한 영역을, 제3 마스크층으로서의 제18 레지스트 마스크(60)로 피복한다.
그리고, 상방으로부터, 예를 들면 7keV, 2×1015㎝-2의 조건으로 제3 불순물로서의 붕소 이온(B+)을 주입한다. 이에 따라, PMOS 게이트 전극을 형성하는 PMOS용 게이트 전극 형성층(54b1)은 P형화됨과 함께 고농도의 소스 영역 및 드레인 영역이 반도체 기판의 PMOS 형성 영역 내에 형성된다(도시하지 않음).
다음으로, 도 12의 (c)에 도시한 바와 같이, 반도체 기판의 소자 형성 영역(51)을 가열하여 이온 주입한 불순물을 활성화시킨다. 그리고, 고융점 금속을 이용하여 게이트 전극 및 소스, 드레인 영역에 실리사이드(61a, 61b)를 형성한다.
이 때, 도 12의 (a)에 도시한 비소 이온(As+) 주입에 의해 제17 레지스트 마스크(59)의 끝 부분 L에 위치하는 폴리실리콘막 표면에 탄화물이 주입되기 때문에, 이 부분에서는 실리사이드(61a)가 형성되지 않는다.
그러나, 본 실시예의 방법에서도, 상기 실리사이드(61a)가 형성되지 않은 실리사이드 미형성 영역(62)은, NMOS용 게이트 전극 형성층(54a1) 상에 형성된다.
따라서, 실리사이드 미형성 영역(62)이, 게이트 전극 형성층(54a1, 54b1)의 PN 접합부와 중첩되지 않도록 할 수 있고, 상기 실리사이드 미형성 영역(62)이 형성되는 부분을, 1020㎝-3의 농도의 폴리실리콘 저항으로 접속할 수 있다.
이와 같이, NMOS 트랜지스터와 PMOS 트랜지스터가 동일한 폴리실리콘으로 결성되어 있지 않은 구조의 반도체 장치에서도, 상술한 제1∼제3 본 실시예에서의 CMOS 트랜지스터의 경우와 마찬가지로, 실리사이드 미형성 영역(62)을, N형화 영역(NMOS용 게이트 전극 형성층(54a1)) 상에 형성할 수 있어, 실리사이드 미형성 영역(62)이 PN 접합부 상에 위치하지 않게 된다.
이것에 의해, 게이트 전극에 PN 접합으로 이루어지는 기생 다이오드가 형성되는 것을 방지할 수 있어, 실리사이드 미형성 영역(62)에서의 저항의 상승을 방지할 수 있다.
또한, 본 실시예에서의 PMOS 트랜지스터에서는, PMOS용 게이트 전극 형성층(54b1) 상에 실리사이드(61b)를 완전하게 형성할 수 있다. 따라서, 실리사이드 형성에 의한 반도체 장치의 동작으로의 악영향이 완전히 없어진다.
또한, 본 실시예에서도, 상술한 제1 및 제2 실시예와 마찬가지로, 제1 불순물로서 인 이온을 이용하고, 제2, 제4 불순물로서 비소 이온을 이용하였지만, 상기 제1 불순물과, 제2 불순물은 이들에 한정되지 않고, 제1 불순물을 구성하는 원소의 질량이 제2 불순물을 구성하는 원소의 질량보다 작으면 어떠한 것이라도 무방하다.
또한, 상술한 제1∼ 제4 실시예에서는, 게이트 전극의 재료로서 폴리실리콘막을 사용하였지만, 게이트 전극 재료는 폴리실리콘막에 한정되지 않고, 반도체막이면 어떠한 것이어도 된다.
또한, 인 이온, 붕소 이온, 및 비소 이온의 이온 주입 조건은, 상술한 제1∼ 제4 실시예에 기재한 값에 한정되지 않는다. 즉, 인 이온에 대해서는, 20keV, 4×1015㎝-2 이하의 조건으로 이온 주입하면 되고, 붕소 이온에 대해서는, 7keV, 4×1015㎝-2 이하의 조건으로 이온 주입하면 되고, 비소 이온에 대해서는, 10keV, 6×1013㎝-2 이상의 조건으로 이온 주입하면 된다.
이하, 본 발명의 다양한 양태를 부기로서 정리하여 기재한다.
(부기 1) 반도체 기판 상에 적층된 반도체막과, 상기 반도체막 상에 적층된 실리사이드막을 포함하는 반도체 장치에 있어서,
상기 반도체 기판 상에 적층되는 동일 도전형의 반도체막 중 적어도 하나는, 상기 반도체 기판의 면을 따르는 방향에서 2개 이상의 농도 차를 가지고 접속되어 있는 것을 특징으로 하는 반도체 장치.
(부기 2) 상기 실리사이드막의 미형성 영역이, 상기 농도 차가 있는 영역 상에 있는 것을 특징으로 하는 부기 1에 기재된 반도체 장치.
(부기 3) 상기 실리사이드막의 미형성 영역이, 상기 농도가 가장 높은 영역과, 그 다음으로 농도가 높은 영역의 경계 상에 있는 것을 특징으로 하는 부기 2에 기재된 반도체 장치.
(부기 4) 상기 반도체막의 고농도 영역에는, 상기 반도체막의 저농도 영역에 존재하는 불순물보다 질량이 무거운 불순물이 존재하고 있는 것을 특징으로 하는 부기 1∼부기 3 중 어느 한 항에 기재된 반도체 장치.
(부기 5) 상기 반도체막은, 2개 이상의 농도 차를 갖는 제1 도전형의 반도체막과, 상기 제1 도전형과는 다른 제2 도전형의 반도체막을 포함하고,
상기 제1 도전형의 반도체막의 저농도 영역이, 상기 제2 도전형의 반도체막과 접속되어 있는 것을 특징으로 하는 부기 1∼부기 4 중 어느 한 항에 기재된 반도체 장치.
(부기 6) 상기 제1 도전형의 반도체막의 저농도 영역과, 상기 제2 도전형의 반도체막이, 상기 반도체 기판의 면을 따르는 방향에서 접속되는 것을 특징으로 하는 부기 5에 기재된 반도체 장치.
(부기 7) 상기 반도체막은, 2개 이상의 농도 차를 갖는 제1 도전형의 반도체막과, 상기 제1 도전형과는 다른 제2 도전형의 반도체막과, 불순물이 도핑되어 있지 않은 비도핑 반도체막을 포함하고,
상기 비도핑 반도체막은, 상기 반도체 기판의 면을 따르는 방향에서, 상기 제1 도전형의 반도체막의 저농도 영역과, 상기 제2 도전형의 반도체막 사이에 끼워져 접속되어 있는 것을 특징으로 하는 부기 1∼부기 4 중 어느 한 항에 기재된 반도체 장치.
(부기 8) 상기 반도체막은, 2개 이상의 농도 차를 갖는 제1 도전형의 반도체막과, 2개 이상의 농도 차를 갖는 상기 제1 도전형과는 다른 제2 도전형의 반도체막을 포함하고,
상기 제1 도전형의 반도체막의 저농도 영역과, 제2 도전형의 반도체막의 저농도 영역이 접속되어 있는 것을 특징으로 하는 부기 1∼부기 4 중 어느 한 항에 기재된 반도체 장치.
(부기 9) 상기 제1 도전형의 반도체막의 저농도 영역과, 상기 제2 도전형의 반도체막의 저농도 영역이, 상기 반도체 기판의 면을 따르는 방향에서 접속되는 것을 특징으로 하는 부기 8에 기재된 반도체 장치.
(부기 10) 상기 제1 도전형의 반도체막의 고농도 영역에는, 비소 이온이 존재하고 있는 것을 특징으로 하는 부기 5∼부기 9 중 어느 한 항에 기재된 반도체 장치.
(부기 11) 상기 제1 도전형의 반도체막의 저농도 영역에는, 인 이온이 존재하고 있는 것을 특징으로 하는 부기 5∼부기 10 중 어느 한 항에 기재된 반도체 장치.
(부기 12) 상기 제2 도전형의 반도체막의 고농도 영역에는, 인듐 이온이 존재하고 있는 것을 특징으로 하는 부기 8 또는 부기 9에 기재된 반도체 장치.
(부기 13) 상기 제2 도전형의 반도체막의 저농도 영역에는, 붕소 이온이 존재하고 있는 것을 특징으로 하는 부기 8 또는 부기 9에 기재된 반도체 장치.
(부기 14) 상기 반도체 기판의 표면에 형성되는 절연막과,
상기 반도체 기판 내에, 동일 도전형의 반도체막의 하부 영역을 사이에 두도록 형성되는 확산층을 갖고,
상기 반도체막이 게이트, 상기 절연막이 게이트 절연막, 상기 확산층이 소스 및 드레인으로 되는 트랜지스터를 포함하는 것을 특징으로 하는 부기 1∼부기 13 중 어느 한 항에 기재된 반도체 장치.
(부기 15) 상기 제1 도전형의 반도체막이 게이트, 상기 절연막이 게이트 절연막, 상기 제1 도전형의 반도체막의 하부 영역을 사이에 두도록 형성된 확산층이 소스 및 드레인으로 되는 제1 MOS 트랜지스터와,
상기 제2 도전형의 반도체막이 게이트, 상기 절연막이 게이트 절연막, 상기 제2 도전형의 반도체막의 하부 영역을 사이에 두도록 형성된 확산층이 소스 및 드레인으로 되는 제2 MOS 트랜지스터를 갖는 CMOS 트랜지스터를 포함하는 것을 특징으로 하는 부기 14에 기재된 반도체 장치.
(부기 16) 상기 제1 MOS 트랜지스터와, 상기 제2 MOS 트랜지스터와의 경계 영역에 형성되어 있는 절연막의 두께가, 다른 영역보다 두꺼운 것을 특징으로 하는 부기 15에 기재된 반도체 장치.
(부기 17) 상기 확산층이 농도 차를 갖고 있는 것을 특징으로 하는 부기 15 또는 부기 16에 기재된 반도체 장치.
(부기 18) 상기 반도체막의 양측부에, 측벽 스페이서가 형성되어 있는 것을 특징으로 하는 부기 14∼부기 17 중 어느 한 항에 기재된 반도체 장치.
(부기 19) 반도체 기판 상에, 반도체막을 형성하는 제1 공정과,
상기 반도체막의 일부 영역을 피복하는 제1 마스크층을 형성하는 제2 공정과,
상기 제1 마스크층을 마스크로 하여, 상기 반도체막에 제1 도전형의 제1 불순물을 주입하여, 상기 반도체막 내에 제1 도전형의 반도체막을 형성하는 제3 공정과,
상기 제1 마스크층을 제거하는 제4 공정과,
상기 제1 도전형의 반도체막과, 상기 제1 도전형의 반도체막과는 다른 반도체막과의 경계 영역을 포함하도록, 상기 제1 도전형의 반도체막의 일부 영역과, 상기 제1 도전형의 반도체막과는 다른 반도체막을 피복하는 제2 마스크층을 형성하는 제5 공정과,
상기 제2 마스크층을 마스크로 하여, 상기 반도체막에, 상기 제1 불순물보다 질량이 무거운 원소로 이루어지는 상기 제1 도전형과 동일 도전형의 제2 불순물을 주입하여, 고농도의 제1 도전형의 반도체막과, 저농도의 제1 도전형의 반도체막을 형성하는 제6 공정과,
상기 제2 마스크층을 제거하는 제7 공정과,
상기 반도체막 상에 실리사이드를 형성하는 제8 공정
을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 20) 상기 제7 공정과, 제8 공정 사이에,
상기 저농도의 제1 도전형의 반도체막의 일부 또는 전부의 영역과, 상기 고농도의 제1 도전형의 반도체막을 피복하는 제3 마스크층을 형성하는 제9 공정과,
상기 제3 마스크층을 마스크로 하여, 상기 반도체막에 상기 제1 도전형과는 다른 제2 도전형의 제3 불순물을 주입하는 제10 공정과,
상기 제3 마스크층을 제거하는 제11 공정
을 포함하는 것을 특징으로 하는 부기 19에 기재된 반도체 장치의 제조 방법.
(부기 21) 제7 공정과, 제9 공정 사이에,
상기 반도체막의 양측부에 측벽 스페이서를 형성하는 제12 공정과,
상기 제1 도전형의 반도체막과, 상기 제1 도전형의 반도체막과는 다른 반도체막과의 경계 영역을 포함하도록, 상기 제1 도전형의 반도체막의 일부 영역과, 상기 제1 도전형의 반도체막과는 다른 반도체막을 피복하는 제4 마스크층을 형성하는 제13 공정과,
상기 제4 마스크층을 마스크로 하여, 상기 반도체막에, 상기 제1 불순물보다 질량이 무거운 원소로 이루어지는 상기 제1 도전형과 동일 도전형의 제4 불순물을 주입하는 제14 공정과,
상기 제4 마스크층을 제거하는 제15 공정을 포함하는 것을 특징으로 하는 부기 20에 기재된 반도체 장치의 제조 방법.
(부기 22) 상기 제4 공정과 제5 공정 사이에,
상기 제1 도전형의 반도체막을 피복하는 제5 마스크층을 형성하는 제16 공정과,
상기 제5 마스크층을 마스크로 하여, 상기 반도체막에, 상기 제1 도전형의 반도체막과는 다른 제2 도전형의 제5 불순물을 주입하여, 상기 제1 도전형의 반도체막과는 다른 반도체막을, 제2 도전형의 반도체막으로 하는 제17 공정과,
상기 제5 마스크층을 제거하는 제18 공정
을 포함하고,
상기 제7 공정과 제12 공정 사이에,
상기 제1 도전형의 반도체막과, 상기 제2 도전형의 반도체막과의 경계 영역을 포함하도록, 상기 제1 도전형의 반도체막과, 상기 제2 도전형의 반도체막의 일부 영역을 피복하는 제6 마스크층을 형성하는 제19 공정과,
상기 제6 마스크층을 마스크로 하여, 상기 반도체막에, 상기 제5 불순물보다 질량이 무거운 원소로 이루어지는 상기 제2 도전형과 동일 도전형의 제6 불순물을 주입하여, 고농도의 제2 도전형의 반도체막과, 저농도의 제2 도전형의 반도체막을 형성하는 제20 공정과,
상기 제6 마스크를 제거하는 제21 공정
을 더 포함하는 것을 특징으로 하는 부기 21에 기재된 반도체 장치의 제조 방법.
(부기 23) 상기 제3 공정은, 상기 반도체막에 인 이온을 주입하는 것을 특징으로 하는 부기 19∼부기 22 중 어느 한 항에 기재된 반도체 장치의 제조 방법.
(부기 24) 상기 제6 공정은, 상기 반도체막에 비소 이온을 주입하는 것을 특징으로 하는 부기 19∼부기 23 중 어느 한 항에 기재된 반도체 장치의 제조 방법.
(부기 25)
상기 제9 공정은, 상기 제1 도전형의 반도체막과, 상기 제1 도전형의 반도체막과는 다른 반도체막과의 경계 영역을 포함하도록, 상기 제1 도전형의 반도체막과, 상기 제1 도전형의 반도체막과는 다른 반도체막의 일부 영역을 피복하는 제3 마스크층을 형성하는 것을 특징으로 하는 부기 20∼부기 24 중 어느 한 항에 기재된 반도체 장치의 제조 방법.
(부기 26) 상기 제10 공정은, 상기 제3 공정에서 반도체막에 주입한 제1 도전형의 불순물보다 농도가 낮은 제2 도전형의 불순물을 주입하는 것을 특징으로 하는 부기 21∼부기 25 중 어느 한 항에 기재된 반도체 장치의 제조 방법.
(부기 27) 상기 제10 공정은 상기 반도체막에 붕소 이온을 주입하는 것을 특징으로 하는 부기 26에 기재된 반도체 장치의 제조 방법.
(부기 28) 상기 제14 공정은 상기 제2 불순물과 동일한 불순물을 주입하는 것을 특징으로 하는 부기 21∼부기 27 중 어느 한 항에 기재된 반도체 장치의 제조 방법.
(부기 29) 상기 제14 공정은 상기 반도체막에 인듐 이온을 주입하는 것을 특징으로 하는 부기 28에 기재된 반도체 장치의 제조 방법.
(부기 30) 상기 제17 공정은 상기 반도체막에 붕소 이온을 주입하는 것을 특징으로 하는 부기 22∼부기 29 중 어느 한 항에 기재된 반도체 장치의 제조 방법.
(부기 31) 상기 제20 공정은 상기 반도체막에 인듐 이온을 주입하는 것을 특징으로 하는 부기 22∼부기 30 중 어느 한 항에 기재된 반도체 장치의 제조 방법.
(부기 32) 상기 제1 공정 전에, 상기 반도체 기판 표면에 절연막을 형성하는 제22 공정을 행하고,
상기 제1 공정은, 상기 산화막이 형성된 반도체 기판 상에 반도체막을 형성하는 것을 특징으로 하는 부기 19∼부기 31 중 어느 한 항에 기재된 반도체 장치의 제조 방법.
(부기 33) 상이한 2개의 도전형의 반도체막이 접합되어 반도체 기판 상에 적층되는 게이트 반도체막과, 상기 게이트 반도체막 상에 적층되는 실리사이드막을 포함하는 반도체 장치에 있어서,
상기 실리사이드막은, 적어도 상기 게이트 반도체막의 접합부 상에 형성되며, 동일 도전형의 반도체막 중 적어도 하나는 2개 이상의 농도 차를 갖고 있는 것을 특징으로 하는 반도체 장치.
(부기 34) 상기 실리사이드막의 미형성 영역이, 상기 농도 차가 있는 영역 상에 형성되어 있는 것을 특징으로 하는 부기 33에 기재된 반도체 장치.
(부기 35) 상기 동일 도전형의 반도체막의 고농도 영역에는, 상기 반도체막의 저농도 영역에 존재하는 불순물보다 질량이 무거운 불순물이 존재하고 있는 것을 특징으로 하는 부기 33 또는 부기 34에 기재된 반도체 장치.
(부기 36) 상기 농도 차가 1.5×1020㎝-3 이상, 2×1020㎝-3 이하인 것을 특징으로 하는 부기 33∼부기 35 중 어느 한 항에 기재된 반도체 장치.
(부기 37) 반도체 기판 상에, 상이한 2개의 도전형의 반도체막이 접합된 게이트 반도체막을 형성한 후, 상기 게이트 반도체막 상에 실리사이드막을 형성하여 반도체 장치를 제조할 때에,
상기 게이트 반도체막 중, 적어도 하나의 동일 도전형의 반도체막에, 경원소의 불순물 이온을 주입하여, 상기 동일 도전형의 반도체막 내에 저농도 영역을 형성하는 제1 공정과,
상기 동일 도전형의 반도체막 중, 상기 상이한 2개의 도전형의 반도체막의 접합부보다 저농도 영역측에, 상기 경원소보다 질량이 무거운 중원소의 불순물 이온을 주입하여, 상기 동일 도전형의 반도체막 내에 고농도 영역을 형성하는 제2 공정과,
적어도, 상기 상이한 2개의 도전형의 반도체막의 접합부 상에 실리사이드막을 형성하는 제3 공정
을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 38) 상기 제1 공정은, 인 이온 및 붕소 이온 중, 적어도 어느 한쪽을 주입하는 것을 특징으로 하는 부기 37에 기재된 반도체 장치의 제조 방법.
(부기 39) 상기 제2 공정은, 비소 이온 또는 인듐 이온 중, 적어도 어느 한쪽을 주입하는 것을 특징으로 하는 부기 37 또는 부기 38에 기재된 반도체 장치의 제조 방법.
이상 설명한 바와 같이, 본 발명에 따르면, 반도체 기판 상에 적층되는 동일 도전형의 반도체막이, 상기 반도체 기판의 면을 따르는 방향에서 2개 이상의 농도 차를 가지고 접속되도록 하고, 상기 실리사이드막의 미형성 영역을, 상기 농도 차가 있는 영역 상에 형성할 수 있도록 하였기 때문에, 상기 반도체막 상에 형성되는 실리사이드의 미형성 영역을, 동일 도전형의 반도체막 상에 형성하는 것이 가능해지며, 게이트 전극에 PN 접합으로 이루어지는 기생 다이오드가 형성되는 것을 방지할 수 있다. 이에 따라, 반도체막 상에 실리사이드를 형성함으로 인한 악영향을 억제하면서, 저비용화, 미세화를 실현할 수 있다.

Claims (10)

  1. 반도체 기판 상에 적층된 제1 도전형의 반도체막과, 상기 제1 도전형의 반도체막 상에 적층된 실리사이드막을 갖는 반도체 장치로서,
    상기 제1 도전형의 반도체막은, 상기 반도체 기판의 면을 따르는 방향으로 불순물 농도에 차이가 있는 2개 이상의 영역을 갖고,
    상기 2개 이상의 영역은, 적어도 상대적으로 불순물 농도가 높은 영역과 상대적으로 불순물 농도가 낮은 영역을 포함하고,
    상기 2개 이상의 영역의 경계는, 상기 제1 도전형의 반도체막에 있어서 수직 방향으로 존재해 있고, 상기 2개 이상의 영역은 그 경계에서 전기적으로 상호 접속되어 있으며,
    상기 실리사이드막은, 상기 2개 이상의 영역에서의 상기 경계 중 적어도 1개의 상방에서, 완전하게 형성되어 있지 않은 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 실리사이드막은, 상기 2개 이상의 영역에서의 상기 경계의 상방에서, 완전하게 형성되어 있지 않은 것을 특징으로 하는 반도체 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 제1 도전형과 상이한 제2 도전형의 반도체막을 포함하며,
    상기 제1 도전형의 반도체막에 있어서 상대적으로 불순물 농도가 낮은 영역이, 상기 제2 도전형의 반도체막과 상호 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 장치.
  4. 제1항 또는 제2항에 있어서,
    상기 제1 도전형과 상이한 제2 도전형의 반도체막과,
    불순물이 도핑되어 있지 않은 비도핑 반도체막을 포함하며,
    상기 비도핑 반도체막은, 상기 반도체 기판의 면을 따르는 방향으로, 상기 제1 도전형의 상대적으로 불순물 농도가 낮은 영역과, 상기 제2 도전형의 반도체막 사이에 끼워져 접속되어 있는 것을 특징으로 하는 반도체 장치.
  5. 제1항 또는 제2항에 있어서,
    상기 제1 도전형과 상이한 제2 도전형의 반도체막을 포함하며,
    상기 제2 도전형의 반도체막은, 상기 반도체 기판의 면을 따르는 방향으로 불순물 농도에 차이가 있는 2개 이상의 영역을 갖고,
    상기 2개 이상의 영역은, 적어도 상대적으로 불순물 농도가 높은 영역과 상대적으로 불순물 농도가 낮은 영역을 포함하고,
    상기 2개 이상의 영역의 경계는, 상기 제2 도전형의 반도체막에 있어서 수직 방향으로 존재해 있고, 상기 2개 이상의 영역은 그 경계에서 전기적으로 상호 접속되어 있으며,
    상기 제1 도전형의 반도체막의 상대적으로 불순물 농도가 낮은 영역과, 상기 제2 도전형의 반도체막의 상대적으로 불순물 농도가 낮은 영역이 전기적으로 상호 접속되어 있는 것을 특징으로 하는 반도체 장치.
  6. 제1항 또는 제2항에 있어서,
    상기 반도체 기판의 표면에 형성되는 절연막과,
    상기 반도체 기판 내에, 상기 제1 도전형의 반도체막의 하부 영역을 사이에 두도록 형성되는 확산층을 포함하고,
    상기 제1 도전형의 반도체막이 게이트, 상기 절연막이 게이트 절연막, 상기 확산층이 소스 및 드레인으로 되는 트랜지스터를 포함하는 것을 특징으로 하는 반도체 장치.
  7. 제6항에 있어서,
    상기 제1 도전형의 반도체막이 게이트, 상기 절연막이 게이트 절연막, 상기 제1 도전형의 반도체막의 하부 영역을 사이에 두도록 형성된 확산층이 소스 및 드레인으로 되는 제1 MOS 트랜지스터와,
    제2 도전형의 반도체막이 게이트, 상기 절연막이 게이트 절연막, 상기 제2 도전형의 반도체막의 하부 영역을 사이에 두도록 형성된 확산층이 소스 및 드레인으로 되는 제2 MOS 트랜지스터를 갖는 CMOS 트랜지스터를 포함하는 것을 특징으로 하는 반도체 장치.
  8. 상이한 2개의 도전형의 반도체막이 접합되어 반도체 기판 상에 적층되는 게이트 반도체막과, 상기 게이트 반도체막 상에 적층되는 실리사이드막을 갖는 반도체 장치로서,
    상기 상이한 2개의 도전형의 반도체막의 적어도 1개는, 불순물 농도가 상이한 2개 이상의 영역을 갖고,
    상기 2개 이상의 영역은, 적어도 상대적으로 불순물 농도가 높은 영역과, 그 다음으로 불순물 농도가 높은 영역 또는 상대적으로 불순물 농도가 낮은 영역을 포함하며,
    상기 실리사이드막은, 적어도 상기 게이트 반도체막의 접합부 상에 형성되며, 또한 상기 불순물 농도가 상이한 2개 이상의 영역에서의 경계 중 적어도 1개의 상방에 완전하게 형성되어 있지 않은 것을 특징으로 하는 반도체 장치.
  9. 반도체 기판 상에, 반도체막을 형성하는 제1 공정과,
    상기 반도체막의 일부 영역을 피복하는 제1 마스크층을 형성하는 제2 공정과,
    상기 제1 마스크층을 마스크로 하여, 상기 반도체막에 제1 도전형의 제1 불순물을 주입하고, 상기 반도체막 내에 제1 도전형의 반도체막을 형성하는 제3 공정과,
    상기 제1 마스크층을 제거하는 제4 공정과,
    상기 제1 도전형의 반도체막과, 상기 제1 도전형의 반도체막과는 상이한 반도체막과의 경계 영역을 포함하도록, 상기 제1 도전형의 반도체막의 일부 영역과, 상기 제1 도전형의 반도체막과는 상이한 반도체막을 피복하는 제2 마스크층을 형성하는 제5 공정과,
    상기 제2 마스크층을 마스크로 하여, 상기 반도체막에, 상기 제1 불순물보다 질량이 무거운 원소로 이루어지는 상기 제1 도전형과 동일 도전형의 제2 불순물을 주입하고, 상대적으로 고농도의 제1 도전형의 반도체막과, 상대적으로 저농도의 제1 도전형의 반도체막을 형성하는 제6 공정과,
    상기 제2 마스크층을 제거하는 제7 공정과,
    상기 반도체막 상에 실리사이드를 형성하는 제8 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 반도체 기판 상에, 상이한 2개의 도전형의 반도체막이 접합된 게이트 반도체막을 형성한 후, 상기 게이트 반도체막 상에 실리사이드막을 형성하여 반도체 장치를 제조할 때에,
    상기 게이트 반도체막 중, 적어도 하나의 동일 도전형의 반도체막에, 경원소의 불순물 이온을 주입하여, 상기 동일 도전형의 반도체막 내에 상대적으로 저농도의 영역을 형성하는 제1 공정과,
    상기 동일 도전형의 반도체막 중, 상기 상이한 2개의 도전형의 반도체막의 접합부로부터 떨어진 상대적으로 저농도의 영역측에, 상기 경원소보다 질량이 무거운 중원소의 불순물 이온을 주입하여, 상기 동일 도전형의 반도체막 내에 상대적으로 고농도의 영역을 형성하는 제2 공정과,
    적어도, 상기 상이한 2개의 도전형의 반도체막의 접합부 상에 실리사이드막을 형성하는 제3 공정
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