JP4969779B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP4969779B2
JP4969779B2 JP2004381419A JP2004381419A JP4969779B2 JP 4969779 B2 JP4969779 B2 JP 4969779B2 JP 2004381419 A JP2004381419 A JP 2004381419A JP 2004381419 A JP2004381419 A JP 2004381419A JP 4969779 B2 JP4969779 B2 JP 4969779B2
Authority
JP
Japan
Prior art keywords
layer
impurity
type
semiconductor device
manufacturing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP2004381419A
Other languages
English (en)
Other versions
JP2006186285A (ja
Inventor
黒 恭 一 須
羽 光 明 出
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2004381419A priority Critical patent/JP4969779B2/ja
Priority to TW094145936A priority patent/TW200636860A/zh
Priority to US11/318,478 priority patent/US20060160315A1/en
Publication of JP2006186285A publication Critical patent/JP2006186285A/ja
Priority to US12/320,655 priority patent/US7879723B2/en
Priority to US13/340,109 priority patent/US8497205B2/en
Application granted granted Critical
Publication of JP4969779B2 publication Critical patent/JP4969779B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/013—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator
    • H10D64/01302—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H10D64/01304—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H10D64/01306—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon
    • H10D64/01308—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon the conductor further comprising a non-elemental silicon additional conductive layer, e.g. a metal silicide layer formed by the reaction of silicon with an implanted metal
    • H10D64/0131—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon the conductor further comprising a non-elemental silicon additional conductive layer, e.g. a metal silicide layer formed by the reaction of silicon with an implanted metal the additional conductive layer comprising a silicide layer formed by the silicidation reaction between the layer of silicon with a metal layer which is not formed by metal implantation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0172—Manufacturing their gate conductors
    • H10D84/0174—Manufacturing their gate conductors the gate conductors being silicided
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0172—Manufacturing their gate conductors
    • H10D84/0177—Manufacturing their gate conductors the gate conductors having different materials or different implants
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0186—Manufacturing their interconnections or electrodes, e.g. source or drain electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe

Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

本発明は、トランジスタ素子プロセス等において異なる導電型の不純物を共に半導体領域の一部に導入した構造の半導体装置、配線及びそれらの製造方法に係り、特に、例えば、ゲート電極材料として多結晶シリコン（Ｓｉ）や多結晶シリコンゲルマニウム（ＳｉＧｅ）を用いた半導体装置、配線及びそれらの製造方法に関する。
近年、コンピュータや通信機器の重要部分には、多数のトランジスタや抵抗などを電気回路として結びつけ、１チップ上に集積化して形成した大規模集積回路（ＬＳＩ）が多用されている。このため、機器全体の性能は、ＬＳＩ単体の性能に大きく依存している。
ＬＳＩ単体の性能向上は、例えば集積度を高めること、すなわち素子の微細化により実現できる。素子の微細化は、例えばＭＯＳ電界効果トランジスタ（ＭＯＳ ＦＥＴ）の場合、ゲート長の短縮化およびソース・ドレイン領域の薄層化により実現することができる。
浅いソース・ドレイン領域を形成する方法としては、低加速イオン注入法が広く用いられている。この方法により０．１μｍ以下の浅いソース・ドレイン領域を形成することができる。
しかし、低加速イオン注入法で形成される不純物拡散層は、シート抵抗が１００Ω／□以上という高い値になる。このため、このままでは微細化による高速化を期待することはできない。
そこで、高速性を要求される論理ＬＳＩのようなデバイスでは、ソース・ドレイン・ゲートの抵抗を低減するために、ソース・ドレイン拡散層及びゲート電極（ｎ＋またはｐ＋多結晶シリコン）の表面に、自己整合（Ｓｅｌｆ−ａｌｉｇｎｍｅｎｔ）的にシリサイド（Ｓｉｌｉｃｉｄｅ）膜を形成するサリサイド（Ｓｅｌｆ−ＡｌｉｇｎＳｉｌｉｃｉｄｅ）が用いられている。
同一層内でシリサイド層の下地として、ｎ＋多結晶Ｓｉとｐ＋多結晶Ｓｉを用い
るデュアルゲート（Ｄｕａｌ Ｇａｔｅ）構造を採用する場合には、サリサイド構造は単にゲート電極を低抵抗化するだけでなく、工程簡略化に有効である。その理由は、ソース・ドレインヘの不純物ドーピングの際に、同時にゲート多結晶シリコンヘのドーピングができるからである。サリサイドとは、Ｓｉと絶縁膜のパターン上に金属膜を成膜して、これを加熱し、ソース・ドレイン、ゲート電極・配線Ｓｉ上にだけ、自己整合的にシリサイドを形成する技術である。而して、ＰＭＯＳ ＦＥＴとＮＭＯＳ ＦＥＴとが並んで形成される場合もある。
このように、ＰＭＯＳ ＦＥＴとＮＭＯＳ ＦＥＴとが並んで形成される場合には、半導体層中にｎ型とｐ型の２種類の不純物を同時にドープされた領域が存在し、その部分上にサリサイド処理をしようとすると、使用材料や温度条件等の組み合わせにより、形成されるシリサイド層に様々な問題を生じ、均一なシリサイド層が形成できずに、低抵抗の電極・配線構造が得られない。
本発明は、以上のような問題点を解決しようとするもので、多結晶シリコンや多結晶シリコンＧｅにおけるｎ型とｐ型の２種類の不純物を同時にドープされた領域上でも、低温で均一なシリサイドの形成を可能とし、低抵抗の電極・配線構造を実現することを目的とする。
本発明による実施形態は、
半導体層の表面にシリサイド膜を形成することを含む半導体装置の製造方法であって、
前記半導体層中に、不純物の導入により、ｐ型不純物層及びｎ型不純物層を形成すると共にこれらの間に挟まれた位置に（ｐ＋ｎ）型不純物層を形成し、
前記半導体層をＲＴＡで熱処理することにより、前記ｐ型、ｎ型及び（ｐ＋ｎ）型不純物層の表層に、不純物が前記半導体層内部よりも高濃度で偏析した不純物偏析層を形成し、
この不純物偏析層を除去することにより、前記半導体層の表層の総不純物濃度を低下させ、
この後、前記半導体層上に金属材料を成膜し、熱処理することによりシリサイド膜を形成する、
ことを特徴とする、半導体装置の製造方法を提供するものである。
本発明による実施形態は、
半導体層の表面にシリサイド膜を形成することを含む半導体装置の製造方法であって、
前記半導体層中に、不純物の導入により、ｐ型不純物層及びｎ型不純物層を形成すると共にこれらの間に挟まれた位置に（ｐ＋ｎ）型不純物層を形成し、
前記半導体層をＲＴＡで熱処理することにより、前記ｐ型、ｎ型及び（ｐ＋ｎ）型不純物層の表層に、不純物が前記半導体層内部よりも高濃度で偏析した不純物偏析層を形成し、
この後、Ｇｅ、ＳｉまたはＳｎのいずれかの不純物を前記不純物偏析層中に導入することにより、前記半導体層の表層を破砕し、
この後、前記不純物偏析層上に金属材料を成膜し、熱処理することによりシリサイド膜を形成する、
ことを特徴とする、半導体装置の製造方法を提供するものである。
このように、本発明によれば、半導体層中にｎ型とｐ型の２種類の不純物が導入された部分上にも、どちらか一方の不純物が導入された部分上と同様に、均一なシリサイドを形成でき、低抵抗の電極・配線構造を実現できる。
本発明の実施例を説明するに先立ち、本発明者の知得する技術について説明する。サリサイド、即ち、ソース・ドレイン・ゲートヘのシリサイド形成の際にシリサイドとＳｉの界面が、Ｓｉ中に沈み込んでシリサイドを成長させるディープジャンクション、つまりシリサイドを形成する領域の拡散層の深さを約１００ｎｍとすると、ＣｏＳｉ２は３６ｎｍ沈み込むため、残りの深さは６４ｎｍとなる。この程度の差であれば、拡散層の深さを多少深くする、またはシリサイド膜厚を若干薄くする、などの方法を用いれば、前述のジャンクションリークの問題を解決することができる。
しかし、ディープジャンクションが９０ｎｍないし８０ｎｍの深さのときには、沈み込むＣｏＳｉ２に対して残りの深さが５４ｎｍないしは４４ｎｍとなってしまい、ジャンクションリークが急激に増大してしまう。つまり、もはやコストのかかるエレベイトＳ／ＤなしではＣｏＳｉ２は使えないと言うことになってしまう。
さて、ここでＳｉ基板への沈み込み量を見ると、ＣｏＳｉ２は約３６ｎｍであるのに対して、ＮｉＳｉは約２９ｎｍ、Ｐｄ２Ｓｉは約２５ｎｍである。従って、ＮｉＳｉ、Ｐｄ２ＳｉはＳｉ基板への沈み込み深さがＣｏＳｉ２と比べて７ｎｍないし１０ｎｍ前後だけ少ないことが判る。
つまり、ＮｉＳｉかＰｄ２Ｓｉを用いると、Ｓｉ基板へのシリサイドの沈み込み深さを１０ｎｍ前後浅くできるためジャンクションリークを低減化でき、高コストなエレベイトＳ／Ｄを採用しなくてよくなる。
またシリサイド形状でもＣｏＳｉ２には問題がある。ＣｏＳｉ２底面には凹凸があり、その近くに結晶欠陥や応力の大きいところがあると、シリサイドがスパイク状になる。また、シリサイド形成と同時に、Ｃｏの拡散（にじみ）が起こる。
これに対して、金属系材料ならば、低温プロセスもしくは高速昇降温プロセスなどを駆使することにより、シリサイドスパイクや拡散を抑制することができる。
Ｎｉｓｉ、Ｐｄ２Ｓｉを用いた場合には、後工程を６００℃以下の低温プロセスで処理しなければならず、６００℃以上になるとＮｉＳｉはＮｉＳｉ２に、Ｐｄ２ＳｉはＰｄＳｉに相転移し、シリサイドとＳｉの間で、界面の凹凸が大きくなる。そのためシリサイドを形成した後の熱処理には温度の上限がでてくる。
通常のｎ＋またはｐ＋のＳｉ上にシリサイドを形成した場合には以上の説明からわかるように熱予算（Ｔｈｅｒｍａｌ Ｂｕｄｇｅｔ）を組めば問題を解決することができる。
ＮｉＳｉを多結晶シリコンや多結晶シリコンＧｅ上に形成して抵抗を下げるサリサイドプロセスでは、多結晶シリコンや多結晶シリコンＧｅ上に７−１５ｎｍの厚みのＮｉ膜を成膜してから３００℃から４００℃の加熱を行い、Ｎｉ２ＳｉやＮｉＳｉを形成し、絶縁膜上の未反応Ｎｉ膜を過酸化水素水と硫酸または塩酸の混合液、場合によっては純水で希釈した液で除去した後に４００−５００℃の加熱を行い、シリサイド形成を完了する。このように形成するとＡｓやＰをドープしたｎ＋領域とＢをドープしたｐ＋領域で１０Ω／□以下の抵抗を得ることができる。
以上説明したような、本発明者の知得する半導体装置の構造およびその製造方法を、図３（ａ）、（ｂ）の断面模式図で説明するに先立ち、図４に基づいて、その前提について説明する。
図４は、ＰＭＯＳ ＦＥＴとＮＭＯＳ ＦＥＴが並んで形成される場合の平面説明図及びそのＡ−Ａ線断面図である。図４（ａ）に示されるように、ＰＭＯＳ ＦＥＴとＮＭＯＳ ＦＥＴが形成されている。ちなみに、ＭＯＳ ＦＥＴを形成するに当っては、周知のように、半導体基板上にゲート絶縁膜を介して帯状のゲートを形成し、そのゲートをマスクとして、不純物を半導体基板上に打ち込む。これにより、ソース・ドレイン領域が形成されるときに、ゲート中にも不純物が導入される。そして、ＰＭＯＳ ＦＥＴとＮＭＯＳ ＦＥＴを並べて形成するには、ｐ型不純物とｎ型不純物と交互に打ち込む必要がある。そして、一方の不純物を打ち込むときには、他方の不純物を導入すべき領域の上部をマスクで覆い、そこに一方の不純物が導入されないようにしている。図４（ｂ）−（ｃ）はその一例を示すもので、図４（ａ）のＡ−Ａ線断面を示すものである。まず、ｎ＋不純物を打ち込む場合には、図４（ｂ）に示すように、図中右側にマスクＭ１を形成しておき、この状態で打ち込む。これにより、半導体基板１００上のゲート絶縁膜１０１上における、マスクＭ１で被われていない図中左側の第１露呈部分にｎ＋不純物が打ち込まれ、多結晶シリコン領域１２が形成される。この後、ｐ＋不純物の打ち込みに当っては、図中左側にマスクＭ２を形成しておき、この状態で打ち込む。これにより、図中右側の第２露呈部分に、ｐ＋の不純物が打ち込まれた多結晶シリコン領域１１が形成される。ここで、マスクＭ１，Ｍ２はずれのマージンを見込んでいるため、図中中央部分としての重複露呈部分には、ｐ＋とｎ＋の両方の不純物が打たれて、境界領域１３が形成される。図４（ｄ）は、図４（ｃ）からマスクＭ２を除去した状態を示す。この図４（ｄ）の一部を示したのが、図３（ａ）、（ｂ）である。つまり、図３は、説明を簡単にするために、実際のトランジスタの製造に必要な、素子分離やソース・ドレイン、ウエル、チャネル、ゲート側壁スペーサーの形成プロセスを省略し、多結晶シリコンゲート電極・配線部分だけを抜き出して示している。
図３（ａ）に示すように、ｎ＋多結晶シリコン領域１１とｐ＋多結晶シリコン領域１２の表層に、ＲＴＡ（ラピッドサーマルアニーリング）により１０００℃以上で１０秒以下の活性化熱処理をほどこすことによって、不純物が高濃度で偏析した不純物偏析層１４が形成される。またｎ＋多結晶シリコン領域１１とｐ＋多結晶シリコン領域１２の隣接する境界領域１３では、ｎ＋不純物とｐ＋不純物が両方ともｌＥ２０ｃｍ−３以上の高濃度でドープされ、特にこの領域の表層である不純物偏析層１４にはＢとＰ、ＢとＡｓ+Ｐが高濃度でドープされた状態にある。
この後、Ｎｉの金属材料膜１５を７−１５ｎｍの厚さに成膜して３００℃〜４００℃で３０秒間加熱する。この場合、図３（ｂ）に示すように、両側の多結晶シリコン領域１１，１２上には、十分な厚さのＮｉＳｉの金属シリサイド膜１６が形成されるものの、重複ドーピング領域となる境界領域１３の表層部分には、ＮｉＳｉの金属シリサイド膜の形成が十分に起きない金属シリサイド膜１６ａの領域が形成され、ゲート電極または配線のシート抵抗が著しく高くなるという問題がある。
ＮｉＳｉ形成温度を６００℃程度まで高くすれば、ｎ＋、ｐ＋に対してｎ＋とｐ＋の重なり部分でのＮｉＳｉ膜厚は１．５倍程度に抑えられるが、温度が高いとＮｉＳｉが凝集して島状になったり、ＮｉＳｉ２というＳｉリッチのシリサイドに変化してＳｉに深く食い込んだり、孤立パターン部分では周辺のＳＴＩ上のＮｉ膜がＳｉ部分に集中的に入り込んでＮｉＳｉの厚みが設計以上に厚膜化するという問題がある。
加えて、多結晶シリコンや多結晶シリコンＧｅ表面の酸化膜を除去してからＮｉ膜を成膜しても、この問題が解決できないことを本発明者は知得している。
これらの問題を解決するために、ｎ＋領域とｐ＋領域が重ならないようにマスク設計上でｎ＋とｐ＋不純物をドープする領域をずらす方法があるが、ＳＯＣのように少量多品種の製品では、製品ごとに回路パターンが異なるため、ＣＡＤ修正ワークが多くなり、場合によっては設計変更が非常に難しく対応できないという問題が生じる。
本件発明者は、このような不具合につながる現象が、ＢとＰ、ＢとＡｓ、Ｂと（Ａｓ＋Ｐ）というように、ｎ型不純物とｐ型不純物が高濃度で存在する時に起こることを本発明者の行った実験により知得するに至った。
図５、図６のグラフに、そのことを示す。
図５は６つの実験を行った結果を示しており、多結晶シリコンには総注入量として１Ｅ１６ｃｍ−２を用いている。
図からも明らかなように、Ｂ、Ｐ、Ａｓが単独で１Ｅｌ６ｃｍ−２注入された多結晶シリコンの場合、シート抵抗値は約１０Ω／□程度である。
これに対して、Ｂを５Ｅ１５ｃｍ−２、Ｐを５Ｅｌ５ｃｍ−２で合計１Ｅ１６ｃｍ−２注入した場合、Ｂを５Ｅｌ５ｃｍ−２、Ａｓを５Ｅ１５ｃｍ−２で合計１Ｅｌ６ｃｍ−２注入した場合、Ｂを５Ｅ１５ｃｍ−２、Ｐを３Ｅｌ５ｃｍ−２、Ａｓを２Ｅ１５ｃｍ−２で合計１Ｅ１６ｃｍ−２注入した場合には、いずれも３０〜４０Ω／□という結果になっていることを本発明者は知得した。
また、総注入量を変えた実験では、図６のグラフに示すように、Ｓｉ表層の総不純物濃度が４Ｅ２０ｃｍ−３を超えるとＮｉシリサイドの厚みが薄くなり、シート抵抗値が高くなることを知得した。
また多結晶シリコン表面には不純物が内部よりも高濃度に偏析していることも知得した。
不純物ドーピングの後に表層に偏析した５ｎｍ以下の領域を除去するか、シリサイデーションに悪影響を与えない元素をイオン注入またはプラズマドーピングして、Ｂ−Ｐ、Ｂ−Ａｓの結合を切れば、シリサイド形成金属がＳｉと反応しやすくなることも知得した。
本発明は上記に基づいてなされたものである。
本発明を実施するための最良の形態について、半導体基板上にＭＯＳトランジスタ構造を形成する場合を例にとって、図面に基づき、いくつかの実施例を挙げながら説明する。ちなみに、下記実施例では、多結晶シリコンについて取り上げるが、多結晶シリコンＧｅを用いた実施の形態でも同様な結果が得られる。
また、図１（ａ）、図３（ａ）に、ｎ＋多結晶シリコン領域１１、ｐ＋多結晶シリコン領域１２、境界領域（ｐ＋不純物+ｎ＋不純物）１３を示しているが、これらは、前述の図４で説明した工程等で製造したものである。つまり、ＰＭＯＳ ＦＥＴとＮＭＯＳ ＦＥＴを並べて形成するため、ｎ型不純物とｐ型不純物と交互に打ち込む。まず、ｎ＋不純物を打ち込むには、図４（ｂ）に示すように、図中右側にマスクＭ１を形成しておき、ｐ＋不純物の打ち込むには、図４（ｃ）に示すように、図中左側にマスクＭ２を形成しておき、この状態でそれぞれ打ち込む。これにより、マスクＭ１で被われていない図中左側の第１露呈部分に、ｎ＋の不純物が打ち込まれた多結晶シリコン領域１２が形成され、図中右側の第２露呈部分に、ｐ＋の不純物が打ち込まれた多結晶シリコン領域１１が形成され、図中中央部分としての重複露呈部分には、ｐ＋とｎ＋の両方の不純物が打たれて、境界領域１３が形成される。なお、ｐ＋とｎ＋の打ち込む順序は、上述したのと逆に、ｐ＋を先にしても本発明は適用可能である。
（実施例１）
図１（ａ）、（ｂ）、（ｃ）は本発明の、実施例１の半導体装置の構造およびその製造方法を説明するための、断面模式図である。
ちなみに、図１は、説明を簡単にするために、実際のトランジスタの製造に必要な、素子分離やソース・ドレイン、ウエル、チャネル、ゲート側壁スペーサーの形成プロセスを省略し、多結晶シリコンゲート電極・配線部分だけを抜き出して示しており、ゲート酸化膜も図示していない。
図１（ａ）に示すように、ｎ＋多結晶シリコン領域１１とｐ＋多結晶シリコン領域１２の表層には、ＲＴＡにより、１０００℃以上で１０秒以下の活性化熱処理することによって、不純物が高濃度で偏析した不純物偏析層１４が５ｎｍ程度の厚さに形成される。
またｎ＋多結晶シリコン領域１１とｐ＋多結晶シリコン領域１２が隣接する境界領域１３では、ｎ＋不純物とｐ＋不純物が両方とも、１Ｅ２０ｃｍ−３以上の高濃度でドープされた状態にあり、特にこの領域の表層である不純物偏析層１４（１−５ｎｍ）にはＢとＰ、ＢとＡｓ＋Ｐが高濃度でドープされている。ここで、III族の元素としてはＢの他にＧａ，Ｉｎを用いることができ、Ｖ族の元素としてＰ，Ａｓの他にＳｂを用いることができる。後述の実施例２でも同様である。
続いて、図１（ｂ）に示すように、多結晶シリコン表層である不純物偏析層１４を、ドライエッチングまたはウエットエッチングで除去する。
ドライエッチングではＮＦ３＋Ｈ２の混合ガスやＳＦ６＋Ｈ２の混合ガス、Ｆ２＋Ｈ２の混合ガス、ＨＦガスなどを、０．５気圧以下の圧力下で、Ｓｉ基板に供給し多結晶シリコン表層である不純物偏析層１４を除去する。ガス条件によってはＳｉ基板を１００℃〜３００℃程度に加熱しながらガスを供給するか、ガス供給後に加熱する。
ウエットエッチングで行う場合には、コリンなどのアルカリ性液を用いるか、硫酸／過酸化水素水または塩酸／過酸化水素水またはアンモニア水／過酸化水素水の混合液で表層を酸化して、その酸化膜を希釈した弗酸または弗化アンモンで除去する。ウエットエッチング後のウエハの乾燥には、イソプロピルアルコールなどを用いて表層に水ガラス（Ｗａｔｅｒｍａｒｋ）が残らないように注意する必要がある。
以上のように、エッチングにより、Ｓｉ表層の５ｎｍ以下の厚みを除去することによって、Ｓｉ表層の総不純物濃度を４Ｅ２０ｃｍ−３以下に抑制できる。
以上のような処理を加えることにより、Ｎｉシリサイドの厚みの薄膜化を抑制し、シート抵抗値上昇を抑制できることができる。
この後、Ｎｉの金属材料膜を７−１５ｎｍの厚さに成膜して、２５０−５００℃、好ましくは、２５０−３５０℃で、３０秒間の加熱を行うと、図１（ｃ）に示すように、重複ドーピング領域となる境界領域１３の表層部分でもＮｉＳｉの金属シリサイド膜１６の形成が十分に起きて、所望のゲート電極または配線のシート抵抗を得ることができる。
（実施例２）
図２（ａ）、（ｂ）は本発明の、実施例２の半導体装置の構造およびその製造方法を説明するための、断面模式図である。
ちなみに、図２は、図１と同様に、説明の簡単のために、実際のトランジスタの製造に必要な、素子分離やソース・ドレイン、ウエル、チャネル、ゲート側壁スペーサーの形成プロセスを省略し、多結晶シリコンゲート電極・配線部分だけを抜き出して示しており、ゲート酸化膜も図示していない。
図２（ａ）で示すように、ｎ＋多結晶シリコン領域１１とｐ＋多結晶シリコン領域１２の表層に、ＲＴＡにより、１０００℃以上で０−１０秒の活性化熱処理することによって、不純物が高濃度で偏析した不純物偏析層１４を形成する。
またｎ＋多結晶シリコン領域１１とｐ＋多結晶シリコン領域１２の隣接する境界領域１３には、ｎ＋不純物とｐ＋不純物が、共に１Ｅ２０ｃｍ−３以上の高濃度でドープされており、特にこの領域の表層である不純物偏析層１４にはＢとＰ、ＢとＡｓ＋Ｐが高濃度でドープされている。
この多結晶シリコン表層にＧｅを１０−２０ｋｅＶで５Ｅ１４ｃｍ−２から５Ｅ１５ｃｍ−２で注入する。しかる後にＮｉの金属材料膜１５を、７−１５ｎｍの厚さに成膜して２５０−５００℃、好ましくは、２５０−３５０℃で、３０秒間の加熱を行う。これにより、図２（ｂ）に示すように、重複ドーピング領域となる境界領域１３の表層部分でも、ＮｉＳｉの金属シリサイド膜１６の形成が十分に起きて、所望のゲート電極または配線のシート抵抗を得ることができる。
この多結晶シリコン表層を破砕するイオン種としてはＧｅ以外にＳｉ、Ｓｎが有効である。
なお、上記実施例は、半導体装置に適用されるＭＯＳトランジスタの場合を例示したが、本発明は、トランジスタに限らず、半導体装置に組み込まれるその他の半導体素子においても同様に適用可能であることは言うまでもない。
本発明の実施例１の半導体装置の構造およびその製造方法を説明するための断面模式図である。 本発明の実施例２の半導体装置の構造およびその製造方法を説明するための断面模式図である。 本発明者の知得する半導体装置の構造およびその製造方法を説明するための断面模式図である。 ＰＭＯＳ ＦＥＴ及びＮＭＯＳ ＦＥＴの平面図、その製造の工程断面図である。 半導体製造プロセスにおける不具合を本発明者の実験により確かめたグラフである。 半導体製造プロセスにおける現象を本発明者の実験により確かめたグラフである。
符号の説明
１１ ｎ型多結晶シリコン領域
１２ ｐ型多結晶シリコン領域
１３ 境界領域
１４ 不純物偏析層
１５ 金属材料膜
１６、１６ａ 金属シリサイド膜

Claims (5)

  1. 半導体層の表面にシリサイド膜を形成することを含む半導体装置の製造方法であって、
    前記半導体層中に、不純物の導入により、ｐ型不純物層及びｎ型不純物層を形成すると共にこれらの間に挟まれた位置に（ｐ＋ｎ）型不純物層を形成し、
    前記半導体層をＲＴＡで熱処理することにより、前記ｐ型、ｎ型及び（ｐ＋ｎ）型不純物層の表層に、不純物が前記半導体層内部よりも高濃度で偏析した不純物偏析層を形成し、
    この不純物偏析層を除去することにより、前記半導体層の表層の総不純物濃度を低下させ、
    この後、前記半導体層上に金属材料を成膜し、熱処理することによりシリサイド膜を形成する、
    ことを特徴とする、半導体装置の製造方法。
  2. 半導体層の表面にシリサイド膜を形成することを含む半導体装置の製造方法であって、
    前記半導体層中に、不純物の導入により、ｐ型不純物層及びｎ型不純物層を形成すると共にこれらの間に挟まれた位置に（ｐ＋ｎ）型不純物層を形成し、
    前記半導体層をＲＴＡで熱処理することにより、前記ｐ型、ｎ型及び（ｐ＋ｎ）型不純物層の表層に、不純物が前記半導体層内部よりも高濃度で偏析した不純物偏析層を形成し、
    この後、Ｇｅ、ＳｉまたはＳｎのいずれかの不純物を前記不純物偏析層中に導入することにより、前記半導体層の表層を破砕し、
    この後、前記不純物偏析層上に金属材料を成膜し、熱処理することによりシリサイド膜を形成する、
    ことを特徴とする、半導体装置の製造方法。
  3. 前記ｐ型、ｎ型及び（ｐ＋ｎ）型不純物層は、
    前記半導体層の表面における一側を第１のマスクで被い、露呈する第１露呈部分に、前記ｐ型及びｎ型の一方の不純物を導入し、次いで、前記半導体層の表面における他側を第２のマスクで被い、前記第１露呈部分と重なった重複露呈部分を含む第２露呈部分に、他方の不純物を導入することにより、
    形成されることを特徴とする、請求項１又は２に記載の半導体装置の製造方法。
  4. 前記不純物偏析層として、前記（ｐ＋ｎ）型不純物層上に、ｐ型不純物とｎ型不純物の化合物層を偏析させることを特徴とする、請求項１乃至３の１つに記載の半導体装置の製造方法。
  5. 前記半導体層を、隣り合うＰＭＯＳ ＦＥＴのゲートとＮＭＯＳ ＦＥＴのゲートに共通ゲートとして形成し、これらのＰＭＯＳ ＦＥＴとＮＭＯＳ ＦＥＴの境界としての領域に、前記（ｐ＋ｎ）型不純物層を形成した、ことを特徴とする請求項１乃至４の１つに記載の半導体装置の製造方法。
JP2004381419A 2004-12-28 2004-12-28 半導体装置の製造方法 Expired - Lifetime JP4969779B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2004381419A JP4969779B2 (ja) 2004-12-28 2004-12-28 半導体装置の製造方法
TW094145936A TW200636860A (en) 2004-12-28 2005-12-22 Semiconductor device, wiring and their manufacturing method
US11/318,478 US20060160315A1 (en) 2004-12-28 2005-12-28 Semiconductor device manufacturing method, wiring and semiconductor device
US12/320,655 US7879723B2 (en) 2004-12-28 2009-01-30 Semiconductor device manufacturing method, wiring and semiconductor device
US13/340,109 US8497205B2 (en) 2004-12-28 2011-12-29 Semiconductor device manufacturing method, wiring and semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004381419A JP4969779B2 (ja) 2004-12-28 2004-12-28 半導体装置の製造方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2010163016A Division JP2010267991A (ja) 2010-07-20 2010-07-20 半導体装置及び配線

Publications (2)

Publication Number Publication Date
JP2006186285A JP2006186285A (ja) 2006-07-13
JP4969779B2 true JP4969779B2 (ja) 2012-07-04

Family

ID=36684475

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004381419A Expired - Lifetime JP4969779B2 (ja) 2004-12-28 2004-12-28 半導体装置の製造方法

Country Status (3)

Country Link
US (3) US20060160315A1 (ja)
JP (1) JP4969779B2 (ja)
TW (1) TW200636860A (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3914114B2 (ja) * 2002-08-12 2007-05-16 株式会社東芝 半導体装置およびその製造方法

Family Cites Families (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4389257A (en) * 1981-07-30 1983-06-21 International Business Machines Corporation Fabrication method for high conductivity, void-free polysilicon-silicide integrated circuit electrodes
US4803539A (en) * 1985-03-29 1989-02-07 International Business Machines Corporation Dopant control of metal silicide formation
US4847213A (en) * 1988-09-12 1989-07-11 Motorola, Inc. Process for providing isolation between CMOS devices
JP2895166B2 (ja) * 1990-05-31 1999-05-24 キヤノン株式会社 半導体装置の製造方法
JPH04119631A (ja) * 1990-09-10 1992-04-21 Fujitsu Ltd 半導体装置の製造方法
JPH0590574A (ja) * 1991-09-25 1993-04-09 Seiko Epson Corp 半導体装置
JP3395263B2 (ja) * 1992-07-31 2003-04-07 セイコーエプソン株式会社 半導体装置およびその製造方法
JP2833468B2 (ja) * 1994-02-17 1998-12-09 日本電気株式会社 半導体装置の製造方法
JP3249292B2 (ja) * 1994-04-28 2002-01-21 株式会社リコー デュアルゲート構造の相補形ｍｉｓ半導体装置
JPH0897420A (ja) * 1994-09-29 1996-04-12 Toshiba Corp 半導体装置及びその製造方法
JPH09205203A (ja) 1995-03-24 1997-08-05 Seiko Instr Inc 半導体装置及びその製造方法
US6465295B1 (en) 1995-03-24 2002-10-15 Seiko Instruments Inc. Method of fabricating a semiconductor device
JPH09199717A (ja) 1996-01-17 1997-07-31 Toshiba Corp 半導体装置の製造方法
JP3734559B2 (ja) * 1996-03-15 2006-01-11 富士通株式会社 半導体装置の製造方法
US6054353A (en) * 1996-03-22 2000-04-25 United Microelectronics Corporation Short turn around time mask ROM process
JPH1050862A (ja) 1996-08-07 1998-02-20 Mitsubishi Electric Corp 半導体装置
US6030861A (en) * 1997-01-02 2000-02-29 Texas Instruments Incorporated Method for forming dual-gate CMOS for dynamic random access memory
KR100255134B1 (ko) * 1997-12-31 2000-05-01 윤종용 반도체 장치 및 그 제조 방법
JP2000068506A (ja) * 1998-08-24 2000-03-03 Matsushita Electronics Industry Corp 半導体装置及びその製造方法
TW419729B (en) 1999-01-26 2001-01-21 United Microelectronics Corp Method of a salicide process in integrated circuit
JP3295931B2 (ja) * 1999-04-28 2002-06-24 日本電気株式会社 半導体装置の製造方法
US20010052626A1 (en) * 1999-09-14 2001-12-20 Integrated Device Technology, Inc. Method for fabricating dual-gate structure
US6800512B1 (en) * 1999-09-16 2004-10-05 Matsushita Electric Industrial Co., Ltd. Method of forming insulating film and method of fabricating semiconductor device
KR100353551B1 (ko) * 2000-01-28 2002-09-27 주식회사 하이닉스반도체 실리사이드 형성방법
US6331486B1 (en) * 2000-03-06 2001-12-18 International Business Machines Corporation Method and structure for reduction of contact resistance of metal silicides using a metal-germanium alloy
JP3549193B2 (ja) * 2000-03-31 2004-08-04 キヤノン販売株式会社 被成膜面の改質方法及び半導体装置の製造方法
JP2001291780A (ja) 2000-04-06 2001-10-19 Seiko Epson Corp 半導体装置の製造方法
JP2002076138A (ja) * 2000-08-28 2002-03-15 Mitsubishi Electric Corp デュアルゲート構造を有する半導体装置の製造方法、およびその方法により製造された半導体装置
TW558754B (en) 2001-02-14 2003-10-21 United Microelectronics Corp Self-aligned silicide process method
US6812529B2 (en) * 2001-03-15 2004-11-02 Micron Technology, Inc. Suppression of cross diffusion and gate depletion
JP4000256B2 (ja) * 2001-12-11 2007-10-31 富士通株式会社 半導体装置及びその製造方法
JP3607684B2 (ja) 2002-03-25 2005-01-05 エルピーダメモリ株式会社 半導体装置の製造方法
WO2003104788A1 (ja) * 2002-06-05 2003-12-18 松下電器産業株式会社 細胞外電位測定デバイスおよびその製造方法
US7449385B2 (en) * 2002-07-26 2008-11-11 Texas Instruments Incorporated Gate dielectric and method
JP3914114B2 (ja) * 2002-08-12 2007-05-16 株式会社東芝 半導体装置およびその製造方法
JP4083507B2 (ja) * 2002-08-28 2008-04-30 セイコーインスツル株式会社 半導体装置の製造方法
US6787864B2 (en) * 2002-09-30 2004-09-07 Advanced Micro Devices, Inc. Mosfets incorporating nickel germanosilicided gate and methods for their formation
JP3762378B2 (ja) * 2003-03-20 2006-04-05 株式会社東芝 半導体装置及びその製造方法
JP2004319592A (ja) * 2003-04-11 2004-11-11 Nec Electronics Corp 半導体装置及びその製造方法
JP2005203436A (ja) * 2004-01-13 2005-07-28 Seiko Epson Corp 半導体装置の製造方法及び半導体装置
US7338865B2 (en) * 2004-07-23 2008-03-04 Texas Instruments Incorporated Method for manufacturing dual work function gate electrodes through local thickness-limited silicidation
JP5090574B1 (ja) 2012-02-15 2012-12-05 日科ミクロン株式会社 オゾン水生成装置

Also Published As

Publication number Publication date
JP2006186285A (ja) 2006-07-13
US20060160315A1 (en) 2006-07-20
US20090203181A1 (en) 2009-08-13
US8497205B2 (en) 2013-07-30
US7879723B2 (en) 2011-02-01
TWI304614B (ja) 2008-12-21
US20120164811A1 (en) 2012-06-28
TW200636860A (en) 2006-10-16

Similar Documents

Publication Publication Date Title
KR101608908B1 (ko) 채널 영역에 대해 감소된 오프셋을 갖는 매립된 ｓｉ/ｇｅ 물질을 구비한 트랜지스터
US6248637B1 (en) Process for manufacturing MOS Transistors having elevated source and drain regions
US7915131B2 (en) Semiconductor device and method for fabricating the same
JP2005033137A (ja) 半導体装置およびその製造方法
JP5578001B2 (ja) 半導体装置の製造方法
CN108573873B (zh) 半导体器件的制造方法
JP2009111046A (ja) 半導体装置および半導体装置の製造方法
CN100378965C (zh) 形成差别应变主动区的方法及其应变主动区
US7994591B2 (en) Semiconductor device and method for manufacturing the same
JP2002016246A (ja) Ｍｏｓ型半導体トランジスタの製造方法
JP4969779B2 (ja) 半導体装置の製造方法
JP3295931B2 (ja) 半導体装置の製造方法
JPH09199720A (ja) Ｍｏｓ型半導体装置とその製造方法
JP2007214208A (ja) 半導体装置及びその製造方法
JP4167381B2 (ja) 半導体装置の製造方法
JPH10163130A (ja) 半導体装置及びその製造方法
JP2010267991A (ja) 半導体装置及び配線
KR100549001B1 (ko) 완전한 실리사이드 게이트를 갖는 모스 트랜지스터 제조방법
JP2008047586A (ja) 半導体装置およびその製造方法
JPH07153939A (ja) 半導体素子およびその製造方法
KR100604046B1 (ko) 반도체 소자의 제조 방법
KR100698084B1 (ko) 반도체 소자 및 그 제조 방법
TWI480957B (zh) 製造ｎ通道金氧半導體場效應電晶體的方法
JP3523627B2 (ja) 半導体装置及びその製造方法
JPH07193235A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070927

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100127

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100129

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100330

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20100511

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100720

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20100825

A912 Re-examination (zenchi) completed and case transferred to appeal board

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20100917

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120221

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120404

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150413

Year of fee payment: 3

R151 Written notification of patent or utility model registration

Ref document number: 4969779

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150413

Year of fee payment: 3

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

EXPY Cancellation because of completion of term