JPH07153939A

JPH07153939A - 半導体素子およびその製造方法

Info

Publication number: JPH07153939A
Application number: JP29784493A
Authority: JP
Inventors: Hidetoshi Wakamatsu; 秀利若松
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1993-11-29
Filing date: 1993-11-29
Publication date: 1995-06-16

Abstract

(57)【要約】【目的】本発明は、半導体装置の中でも特にサリサイ
ド構造でＬＤＤ型ＭＯＳＦＥＴの製法と構造に関するも
ので、従来のサリサイドプロセスでは、素子の微細化に
伴い短チャネル効果抑制のため、ソース・ドレインの接
合深さが浅くなり、シリサイド化した層の底面と接合と
の間隔が短くなり、接合リーク電流が発生するという問
題点があり、これを解消することを目的とする。【構成】本発明は、ＬＤＤ型のトランジスタのソース
・ドレインの最も浅い拡散層ｎ^-層５ａ，５ｂを形成す
る際、斜めイオン注入法でゲート電極４下にオーバーラ
ップするようにし、ゲート電極４の側壁にＬ字型の窒化
膜のサイドウォール１２ａ，１２ｂを形成し、それをマ
スクにして、次に深いｎ⁺拡散層１６ａ，１６ｂを前記
サイドウォール１２ａ，１２ｂの下部まで形成し、最も
深いｎ^-拡散層１７ａ，１７ｂを前記サイドウォール１
２ａ，１２ｂの外側に形成するようにしたものである。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体素子の中でも
特にＬＤＤ型の電界効果型トランジスタ（主にＭＯＳＦ
ＥＴ）を有するＣＭＯＳデバイスの、主としてそのＦＥ
Ｔ部の構造とその形成方法に関するものである。

【０００２】

【従来の技術】半導体素子の微細化が進み、それととも
にＭＯＳＦＥＴが縮小化されるに従い、そのゲート長が
短くなり、また、短チャネル効果を抑制するため、ソー
ス・ドレイン領域の接合深さ（Ｘｊ）は、浅くせざるを
得ない。ゲート長が短くなり、ＭＯＳＦＥＴのオン抵抗
は下がり、一方でＸｊが浅くなるため、ソース・ドレイ
ンのシート抵抗は増大する。従って、ゲート長がサブミ
クロン領域のＭＯＳＦＥＴでは、ソース・ドレインのシ
ート抵抗が、ＭＯＳＦＥＴのオン抵抗に対して無視し得
なくなり、ＭＯＳＦＥＴの駆動力が、ソース・ドレイン
領域の寄生抵抗により低下する問題が顕著となる。

【０００３】上記問題に対して、ソース・ドレイン及び
ゲートをセルフ・アライメントでシリサイド化し、シー
ト抵抗を下げるサリサイド・プロセスがある。図３に、
従来より使われて来たサリサイド・プロセスを示し、以
下に説明する。なお、この図はＣＭＯＳデバイスの例で
あり、従って周知のようにＰｃｈＭＯＳＦＥＴ領域（同
図右半分）とＮｃｈＭＯＳＦＥＴ領域（同図左半分）が
形成される。

【０００４】まず、図３（ａ）のように、Ｐ型Ｓｉ基板
３１の一部に、通常のホトリソグラフィ（以下ホトリソ
と略す）・エッチング及びイオン注入法を用いて、Ｎ型
不純物（リン等）を導入し、Ｎウェル領域３２を形成す
る。次に、通常のＬＯＣＯＳ（ＬｏｃａｌＯｘｉｄａ
ｔｉｏｎｏｆＳｉｌｉｃｏｎ）法により、フィール
ド酸化膜３３を形成する。次に熱酸化により、Ｓｉ基板
３１表面に、ゲート酸化膜３４を形成し、ゲート電極と
なるポリシリコン３５を全面に堆積し、通常のホトリソ
・エッチング技術を用い、ゲート電極３５のパターニン
グを行なう。次いで、通常のホトリソ工程により、Ｐｃ
ｈＭＯＳＦＥＴ形成領域をホトレジスト３６で被い、全
面にＬＤＤ（ＬｉｇｈｔｌｙＤｏｐｅｄＤｒａｉ
ｎ）層（Ｎ^-層）３７となるリン又はヒ素を３０〜５０
ｋｅＶ、１〜４×１０¹³ｉｏｎｓ／ｃｍ²イオン注入法
により、注入することでＮｃｈＭＯＳＦＥＴ領域にの
み、Ｎ^-層３７を形成する。この後、前記ホトレジスト
３６は除去する。

【０００５】その後、図３（ｂ）のように、全面にＣＶ
Ｄ（化学的気相成長）法により酸化膜もしくは、ボロ
ン、リン等を含む酸化膜を堆積し、ＲＩＥ（Ｒｅａｃｔ
ｉｖｅＩｏｎＥｔｃｈｉｎｇ）法により異方性エッチ
ングを行なうことによりゲート電極３５側壁に、サイド
ウォール３８を残す。このとき、サイドウォール３８下
以外の前記酸化膜３４は除去され、そこに再度酸化膜３
４ａを形成する。その後、上記と同様に、ホトレジスト
によりＰｃｈＭＯＳＦＥＴ側、ＮｃｈＭＯＳＦＥＴ側を
各々、交互に被い、Ｎｃｈ側、Ｐｃｈ側に各々、イオン
注入法によりソース・ドレインとなる不純物のヒ素（Ｎ
⁺層）３７ａ及びボロン（Ｐ⁺層）３７ｂ（図３
（ｃ））を注入し（図３（ｂ）はＰｃｈＭＯＳＦＥＴ側
を被った例示である）、ホトレジストを除去し、また前
記酸化膜３４ａを除去して図３（ｃ）の形状を得る。

【０００６】その後、図３（ｃ）のように、８００〜１
０００℃の熱処理を行ない、ソース・ドレイン部の不純
物の活性化を行なった後、高融点金属３９を堆積させ
る。その後、図３（ｄ）のように、６００〜１０００℃
の熱処理を施すと、高融点金属３９と、ゲート電極３５
のポリシリコン膜とソース・ドレイン領域（３７ａ，３
７ｂ）のシリコン活性層との間に、シリサイド化反応が
生じ、自己整合的に、ゲート電極３５及び、ソース・ド
レイン部に、高融点金属３９のシリサイド４０が形成さ
れる。その後、未反応高融点金属４１を除去することに
より、図３（ｅ）に示すサリサイド構造が完成する。

【０００７】

【発明が解決しようとする課題】しかしながら、以上述
べた従来のサリサイドプロセスおよびその結果できた構
造では、素子の微細化に伴い、短チャネル効果抑制のた
め、そのソース・ドレイン接合深さ（Ｘｊ）が浅くな
り、シリサイド化した層の底面と接合との間隔が短かく
なり接合リーク電流が発生するという問題があった。

【０００８】本発明は、前述した接合リーク電流が発生
するといった問題点を除去するとともに、短チャネル効
果を抑制し、ホットキャリア効果を抑制できるようにし
たサリサイド化ＭＯＳＦＥＴ（特にＮｃｈ側）の製造方
法とその構造を提供することを目的とする。

【０００９】

【課題を解決するための手段】前記目的達成のため、本
発明は以下に述べる製造方法および構造を主要点とした
ものである。なお、本発明は主として前記トランジスタ
のうちＮｃｈ側に関するものである。これはＰｃｈ側も
同じような製法で作ってもよいが、周知のように、Ｐｃ
ｈ側は特にＬＤＤ構造にする必要はないからであり、本
発明の説明からは除いた。

【００１０】（１）ＬＤＤ型構造（以下一々ＬＤＤ型と
記述しない）としてのソース・ドレインの最初のｎ^-層
を形成する際、常にゲート電極の下にオーバーラップし
た構造となるよう、斜めにイオン注入法によりマスク酸
化膜なしで行なうようにした。（２）ゲート電極側壁にＬ型サイドウォールを形成し、
それをマスクにしてソース・ドレイン層のｎ⁺の浅い層
とｎ^-の深い拡散層とを同時または片方（ｎ^-層）を固
相拡散で形成するようにした。このとき、深い拡散層
は、ソース・ドレイン部をシリサイド化したシリサイド
膜を通して形成するようにした。

【００１１】（３）ソース・ドレイン領域の不純物の活
性化熱処理は（このとき第２の実施例では固相拡散も行
なう）、層間絶縁膜の平滑化熱処理と同時に行うように
した。

【００１２】

【作用】本発明は、前述した点を中心にした製造方法で
ＭＯＳＦＥＴを形成、つまり、ソース・ドレイン形成用
イオン注入ドーズ量が接合深さを十分浅くできる構造と
してソース・ドレインを形成したので、短チャネル効果
を十分抑制できるとともに、サイドウォールの外側でソ
ース・ドレインの表面がシリサイド膜となっており、そ
の領域のみ接合が深くなっているため、トランジスタの
短チャネル効果を増大させることなく、接合リーク電流
の増大を抑制できる。

【００１３】

【実施例】図１に、本発明の第１の実施例の製造工程を
断面図で示し、以下に説明する。なお、第１の実施例も
後述する第２の実施例も、前述したようにＮｃｈ側のみ
の製法であり、図１も図２もその部分のみ表示してあ
る。

【００１４】まず、図１（ａ）に示すように、半導体基
板（この場合、Ｐ型で面方位（１００）面のシリコン基
板、以下、単に基板と称す）１上に、従来同様ＬＯＣＯ
Ｓ法により素子分離領域としてのフィールド酸化膜２を
４０００Å程度の厚さ（以下一々厚さと記述しない）形
成する。以下の各工程での形成は、言うまでもなくフィ
ールド酸化膜２で素子分離された素子形成領域に行なう
ものである。

【００１５】次いで、図１（ｂ）に示すように、高清浄
度なドライ酸化雰囲気中で、ゲート酸化膜３を１００Å
程度形成し、その上にＬＰＣＶＤ（減圧化学的気相成
長）法でポリシリコン（多結晶シリコン）膜４を３００
０Å程度形成し、通常のホトリソ（ホトリソグラフィ）
・エッチング技術により、ゲート電極としての所定のパ
ターン４を形成する。ここまでもその形成方法は従来同
様である。また、ゲート電極４以外、つまりソース・ド
レイン領域となる部分の前記ゲート酸化膜３は界面活性
剤入りのバッファードフッ酸でエッチング除去する。次
いで、ホットキャリア効果抑制用のＬＤＤ型のソース・
ドレイン層のｎ^-層５ａ，５ｂを形成するための不純物
（Ａｓ，Ｐ等）のイオン注入を２×１０¹³ｉｏｎｓ／ｃ
ｍ²程度のドーズ量で４５°程度の大傾斜の斜めイオン
注入条件で行なう。すると、前記ｎ^-層５ａ，５ｂが図
のようにゲート電極４の下にオーバーラップした形状に
形成される。

【００１６】次いで、図１（ｃ）に示すように、ソース
・ドレイン領域５ａ，５ｂのイオン注入ダメージ回復の
ために、ドライ酸化雰囲気中で８５０℃、３０ｍｉｎの
条件で熱処理を行ない、ゲート電極４表面とソース・ド
レイン領域５ａ，５ｂ表面に酸化膜７，６ａ，６ｂを形
成する。次ぎに、ＬＰＣＶＤ法により耐酸化性膜である
シリコン窒化膜（以下、単に窒化膜と称す）８を全面に
５００Å程度形成する。次いで、ＬＰＣＶＤ法により絶
縁膜であるシリコン酸化膜（以下、単に酸化膜と称す）
を形成し、それを比較的イオンエネルギーの高い異方性
の反応性イオンエッチング法（ＲＩＥ）によりエッチン
グし、ゲート電極４側壁にサイドウォール酸化膜９ａ，
９ｂを形成する。

【００１７】次いで、図１（ｄ）に示すように、ウエッ
トエッチング法あるいは比較的イオンエネルギーの低い
ＲＩＥ法で、前記サイドウォールの酸化膜９ａ，９ｂを
マスクにして、前記窒化膜８をエッチング除去する。そ
の後、前記酸化膜６ａ，６ｂを界面活性剤入りのバッフ
ァードフッ酸にて基板１表面があれないようにエッチン
グ除去する。このとき、前記サイドウォール酸化膜９
ａ，９ｂも同時にエッチング除去される。すると、図１
（ｄ）に示すように、ゲート電極４の側壁に前記窒化膜
８がＬ字型のサイドウォールとして残る。図１（ｄ）で
はこれを１２ａ，１２ｂと表示してある。

【００１８】次いで、図１（ｅ）に示すように、全面に
プラズマスパッタリング法により、高融点金属（例え
ば、コバルト（Ｃｏ）、チタニウム（Ｔｉ）、タングス
テン（Ｗ）など、本実施例はＴｉとする）１３を１００
〜５００Å程度形成する。

【００１９】次ぎに、図１（ｆ）に示すように、２段階
短時間熱処理法により、ゲート電極４上とソース・ドレ
イン領域５ａ，５ｂの露出部を自己整合的にシリサイド
（ＴｉＳｉ₂）化させて、高融点金属シリサイド膜１
５，１４ａ，１４ｂを形成する。まず、第１段階目の短
時間熱処理は、６００〜７００℃の範囲で１０〜６０秒
間、Ｎ₂雰囲気中で行なう。次ぎに、サイドウォール１
２ａ，１２ｂ上部およびフィールド酸化膜２上の未反応
ＴｉおよびＴｉＮ膜を選択的にウエットエッチング法
（例えばアンモニア水（ＮＨ₃ＯＨ）と過酸化水素水
（Ｈ₂Ｏ₂）の混合液）により、室温でエッチング除去
する。次ぎに、第２段階目の短時間熱処理は、７００〜
９００℃の範囲で１０〜６０秒間、Ｎ₂雰囲気あるいは
Ａｒ雰囲気中で行なう。このとき、ゲート電極４上のシ
リサイド膜１５とソース・ドレイン領域のシリサイド膜
１４ａ，１４ｂは完全なＴｉＳｉ₂を形成する。一般に
このようなシリサイド膜を形成するプロセスでできた形
状をサリサイド構造と言う。

【００２０】次ぎに、図１（ｇ）に示すように、前記Ｌ
字型サイドウォール１２ａ，１２ｂをマスクにして、ソ
ース・ドレイン領域にｎ⁺層の浅い拡散層１６ａ，１６
ｂと深い拡散層１７ａ，１７ｂを形成する。このｎ⁺層
の浅い拡散層１６ａ，１６ｂは、ヒ素（Ａｓ）を３×１
０¹⁵〜１×１０¹⁶ｉｏｎｓ／ｃｍ²のドーズ量で５０ｋ
ｅＶ加速エネルギーの条件で、前記Ｌ字型サイドウォー
ル１２ａ，１２ｂの下部にイオン注入する。また、ｎ⁺
層の深い拡散層１７ａ，１７ｂは、リン（Ｐ）をドーズ
量１×１０¹⁴〜１×１０¹⁵ｉｏｎｓ／ｃｍ²（前記Ａｓ
より濃度が薄い）、加速エネルギー１００ｋｅＶの条件
で前記シリサイド膜１４ａ，１４ｂ界面下にイオン注入
する。つまり、最初の不純物（本例の場合Ａｓ）より２
番目の不純物（この場合Ｐ）の濃度を薄くするのであ
る。

【００２１】次いで、図１（ｈ）に示すように、全面に
ＬＰＣＶＤ法により窒化膜１８を５００Å程度形成し、
その上に、常圧ＣＶＤ法により酸化膜１９を１０００
Å、さらにその上にボロンとリンを含む酸化膜２０を７
０００Å程度、連続的に形成する。そして、ドライＮ₂
雰囲気中あるいはウエットＯ₂雰囲気中で、８００〜９
００℃の温度範囲で２０〜６０分間熱処理を行ない、前
記ボロン、リンを含む酸化膜２０表面の平滑化とソース
・ドレイン領域のｎ⁺，ｎ^-拡散層５ａ，５ｂ，１６
ａ，１６ｂ，１７ａ，１７ｂの不純物活性化を同時に行
う。

【００２２】次ぎに、図１（ｉ）に示すように、通常の
ホトリソ・エッチング技術により、ソース・ドレイン領
域上、あるいはゲート電極４上にコンタクトホール２１
を形成し、次いで、スパッタリング法により２層あるい
はそれ以上積層した金属膜を形成し、ホトリソ・エッチ
ング技術でパターニングしてメタル配線２２を形成して
Ｎｃｈ側のＭＯＳＦＥＴ構造を得る。

【００２３】次ぎに、本発明の第２の実施例の製造工程
を図２に断面図で示し、以下に説明する。説明および表
示の主旨は第１の実施例で述べた通りである。また、第
１の実施例の図１と同じ機能部分には同じ符号を付して
ある。

【００２４】本第２の実施例の図２の（ａ）ないし
（ｃ）の工程は、第１の実施例の図１の（ａ）ないし
（ｃ）の工程と全く同じであるので、あらためて説明す
ることは割愛する。従って、以下の説明は図２（ｃ）の
工程の後の工程である図２（ｄ）の工程から記述する。

【００２５】前記工程後、図２（ｄ）に示すように、サ
イドウォール酸化膜９ａ，９ｂをマスクにして、第１の
実施例同様の方法でゲート電極４側壁以外の窒化膜８を
エッチング除去する。すると、前記窒化膜８はゲート電
極４側壁にＬ字型１２ａ，１２ｂとして残る。

【００２６】次いで、これも第１の実施例同様、前述し
た酸化膜６ａ，６ｂおよびサイドウォール酸化膜９ａ，
９ｂを除去し、基板１上にできた自然酸化膜などの不純
物をＡｒ＋Ｈ₂ガス雰囲気中のプラズマ表面クリーニン
グを行なった後、図２（ｅ）に示すように、高融点金属
１３を第１の実施例同様形成する。

【００２７】次いで、図２（ｆ）に示すように、これも
第１の実施例と同じように、２段階短時間熱処理法によ
り、ゲート電極４上の１５とソース・ドレイン領域の１
４ａ，１４ｂに示す高融点金属シリサイド膜を形成す
る。勿論、第１の実施例同様、不要な高融点金属は除去
する。

【００２８】次ぎに、図２（ｇ）に示すように、ソース
・ドレイン形成用不純物（リン）を加速エネルギー１０
０ｋｅＶ、ドーズ量１×１０¹⁴〜１×１０¹⁵ｉｏｎｓ／
ｃｍ²と通常使用されるドーズ量（３×１０¹⁵〜５×１
０¹⁵ｉｏｎｓ／ｃｍ²）より低いドーズ量とで前記Ｌ字
型窒化膜サイドウォール１２ａ，１２ｂ下に注入し、ｎ
⁺拡散層１６ａ，１６ｂを形成する。引き続き、ソース
・ドレイン形成用不純物（ヒ素）を加速エネルギー５０
ｋｅＶ、ドーズ量３×１０¹⁵〜５×１０¹⁵ｉｏｎｓ／ｃ
ｍ²の条件で、前記ソース・ドレイン領域に形成された
シリサイド膜１４ａ，１４ｂ中に注入する。

【００２９】次いで、図２（ｈ）に示すように、第１の
実施例同様、全面に窒化膜１５、その上に酸化膜１９、
さらにその上にボロン、リンを含む酸化膜２０を形成
し、熱処理を行なうと、前記ボロン、リンを含む酸化膜
２０の平滑化とともに、前記シリサイド膜１４ａ，１４
ｂからの固相拡散により、その下にｎ^-の深い層１７
ａ，１７ｂが形成される。

【００３０】後は、第１の実施例同様、図２（ｉ）に示
すように、コンタクトホール２１を形成し、メタル配線
２２を形成してＮｃｈ側のＭＯＳＦＥＴの構造を得る。

【００３１】第１、第２の実施例とも最終的な構造とし
ては、ゲート電極４の側壁に耐酸化性膜のサイドウォー
ル１２ａ，１２ｂがあり、ソース・ドレインの拡散層
は、最も浅い層５ａ，５ｂがゲート電極４の下部にオー
バーラップしており、次の層１６ａ，１６ｂが前記サイ
ドウォール１２ａ，１２ｂの下部まであり、一番深い層
１７ａ，１７ｂが前記サイドウォール１２ａ，１２ｂの
外側にある。また、ソース・ドレインの最も深い層１７
ａ，１７ｂの上部、つまり、前記サイドウォール１２
ａ，１２ｂの外側の前記ソース・ドレイン上（およびゲ
ート電極４上）にシリサイド膜１４ａ，１４ｂ（および
１５）が存在しているものである。

【００３２】

【発明の効果】以上詳細に説明したように、本発明の製
造方法によれば以下に述べるような効果がある。

【００３３】（１）ソース・ドレイン形成用イオン注入
ドーズ量が接合深さを十分に浅くし、しかも駆動力を低
下させない様な範囲に制御されるため、微細なＭＯＳＦ
ＥＴにおいて十分な短チャネル効果が抑制され、しかも
高駆動力のＭＯＳＦＥＴが実現可能となる。また、ホッ
トキャリア耐性の向上が期待できる。

【００３４】（２）比較的長いサイドウォールの外側で
ソース・ドレイン領域の表面をシリサイド膜としてお
り、しかも、その領域のみ接合が深くなっているため、
トランジスタの短チャネル効果を増大させることなく、
接合リーク電流の増大を抑制できる。さらに、ソース・
ドレインのイオン注入を比較的低ドーズとし、ソース・
ドレインのシート抵抗増大をサリサイド化により抑え、
十分な低抵抗化を実現できる。

【００３５】（３）シリコンと高融点金属を反応させる
シリサイド化工程では、そのシリコン中の不純物が従来
より非常に低いため、すなわち、ｎ⁺層ソース・ドレイ
ン領域を形成する前にシリサイド化しているため、シリ
サイド化工程も再現性よく安定して行なえる。

【００３６】（４）深いｎ^-拡散層は、シリサイド化
後、シリサイド界面にイオン注入するか、シリサイド膜
からの固相拡散で形成しているため、シリサイド界面や
拡散層界面が凸凹にならないスムーズな界面が得られ、
かつ、シリサイドと拡散層界面の濃度が高濃度に保た
れ、オーミック接合が再現性よく安定して形成できる。

【００３７】（５）ＬＤＤ構造を形成するのに、サイド
ウォールエッチングのときのプラズマダメージを抑える
エッチングストッパー膜が形成されているため、トラン
ジスタ特性が信頼性よく再現性よく安定に得られる。

【００３８】（６）ソース・ドレイン、ＬＤＤ構造形成
のための不純物注入は、それぞれマスク酸化膜なしにシ
リコン基板表面に直接行なうようにしているため、マス
ク酸化膜中の酸素のシリコン基板へのノックオンによる
拡散層不純物の不活性化を防止でき、その後の熱処理に
おいて低温で活性化アニールが可能となる。

【００３９】（７）ＬＤＤ構造を形成するのに、Ｌ型の
窒化膜サイドウォールマスク膜だけで、イオン注入領域
の打ち分けを行なうため、マスクステップ数が簡略化で
き、工程を簡略化できる。

【００４０】（８）ｎ⁺層となる領域がゲート電極とオ
ーバーラップすることをさけることにより、バンド間ト
ンネルによるドレインリーク電流の発生を回避すること
が可能である。

【００４１】（９）サイドウォールのエッチングに影響
しないＬ型の前記サイドウォールによって、ＬＤＤ構造
の浅いｎ⁺拡散層を形成したので、ゲート長のバラツキ
を決める主要因であったサイドウォールエッチングのバ
ラツキをゲート長のバラツキ要因より省くことができ、
バラツキの小さいＭＯＳＦＥＴの特性を安定に得ること
ができる。

【００４２】（１０）ソース・ドレイン領域の高融点金
属シリサイド膜上には、シリコン窒化膜という熱による
膜ストレス緩和のためのバッファ層が形成されているた
め、その後の熱処理によるシリサイド膜の耐熱性向上お
よび膜ストレスによるシリコン基板への結晶誘起欠陥の
発生防止が可能となり、高密度でかつ高速化が可能な信
頼性の高いＬＳＩが実現できる。

【００４３】（１１）サイドウォール側壁膜として、高
誘電率のシリコン窒化膜を用いているため、ソース・ド
レイン領域のゲート電極近傍の電界が緩和され、ホット
エレクトロン耐性の向上が期待でき、信頼性の高いＬＳ
Ｉが実現できる。

【図面の簡単な説明】

【図１】本発明の第１の実施例の工程説明図

【図２】本発明の第２の実施例の工程説明図

【図３】従来例の工程説明図

【符号の説明】

１基板４ゲート電極５ａ，５ｂソース・ドレインのｎ^-層６ａ，６ｂ，７，１９酸化膜８，１８窒化膜９ａ，９ｂサイドウォール酸化膜１２ａ，１２ｂＬ字型窒化膜サイドウォール１３高融点金属膜１４ａ，１４ｂ，１５シリサイド膜１６ａ，１６ｂソース・ドレインの浅いｎ⁺層１７ａ，１７ｂソース・ドレインの深いｎ^-層

Claims

【特許請求の範囲】

【請求項１】半導体基板上に設けるＬＤＤ型のＭＯＳ
型トランジスタの構造として、（ａ）半導体基板上に、前記トランジスタのゲート電極
が有り、該ゲート電極の両側壁に耐酸化性膜のサイドウ
ォールが設けられており、（ｂ）前記ゲート電極の両側の前記基板に、前記ＬＤＤ
型のトランジスタのソース・ドレインとしての多重拡散
層のうち、最も浅い拡散層は前記ゲート電極の下部の一
部まで延在し、それより深い次の拡散層は前記サイドウ
ォール下部まで延在し、最も深い拡散層は前記サイドウ
ォールの端部下より外側に有り、（ｃ）少なくとも前記ゲート電極とそのサイドウォール
の下部以外に存在するソース・ドレインの拡散層の表面
がシリサイド膜となっていることを特徴とする半導体素
子。
【請求項２】半導体装置におけるＬＤＤ型のＭＯＳ型
トランジスタ部の製造方法として、（ａ）半導体基板上にゲート電極を形成した後、該ゲー
ト電極をマスクにして、トランジスタのソース・ドレイ
ンとなる拡散層を形成する不純物の注入を、斜イオン注
入法により注入し、前記ゲート電極下部まで前記拡散層
が形成されるようにする工程、（ｂ）前記ゲート電極の側壁に少なくとも耐酸化性膜の
サイドウォールを形成する工程、（ｃ）前記ソース・ドレイン領域とゲート電極上とに、
自己整合的にシリサイド膜を形成する工程、（ｄ）前記サイドウォールをマスクにして、ソース・ド
レインとしての浅い拡散層を前記サイドウォール下に不
純物を注入して形成し、次に該浅い拡散層より不純物濃
度の低い濃度の不純物を注入してソース・ドレインの深
い拡散層を前記ソース・ドレイン領域のシリサイド膜界
面下に形成する工程、（ｅ）前記までの構造の上に絶縁膜を形成し、熱処理を
行なうことにより、該絶縁膜の平滑化と前記ソース・ド
レイン領域の各拡散層の不純物活性化とを同時に行う工
程、以上の工程を含むことを特徴とする半導体素子の製
造方法。
【請求項３】半導体装置におけるサリサイド構造でＬ
ＤＤ型のＭＯＳ型トランジスタ部の製造方法として、（ａ）半導体基板上にゲート電極を形成した後、該ゲー
ト電極をマスクにして、トランジスタのソース・ドレイ
ンとなる拡散層を形成する不純物の注入を、斜イオン注
入法により注入し、前記ゲート電極下部まで前記拡散層
が形成されるようにする工程、（ｂ）前記ゲート電極の側壁に少なくとも耐酸化性膜の
サイドウォールを形成する工程、（ｃ）前記ソース・ドレイン領域とゲート電極上とに、
自己整合的にシリサイド膜を形成する工程、（ｄ）前記サイドウォールをマスクにして、ソース・ド
レインとしての浅い拡散層形成のための不純物を、前記
サイドウォール下に注入して形成する工程、（ｅ）前記ソース・ドレイン領域に形成されたシリサイ
ド膜に不純物を注入する工程、（ｆ）前記までの構造の上に絶縁膜を形成し、熱処理を
行なうことにより、該絶縁膜の平滑化と前記不純物を注
入したシリサイド膜からの固相拡散によりソース・ドレ
インの深い拡散層の形成とを同時に行う工程、以上の工
程を含むことを特徴とする半導体素子の製造方法。