JPH1187703A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH1187703A JPH1187703A JP9245348A JP24534897A JPH1187703A JP H1187703 A JPH1187703 A JP H1187703A JP 9245348 A JP9245348 A JP 9245348A JP 24534897 A JP24534897 A JP 24534897A JP H1187703 A JPH1187703 A JP H1187703A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- source
- gate electrode
- drain region
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 44
- 238000004519 manufacturing process Methods 0.000 title claims description 17
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 28
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 28
- 239000000758 substrate Substances 0.000 claims abstract description 22
- 238000000034 method Methods 0.000 claims description 21
- 239000012535 impurity Substances 0.000 claims description 18
- 238000005530 etching Methods 0.000 claims description 15
- 238000005468 ion implantation Methods 0.000 claims description 8
- 150000002500 ions Chemical class 0.000 abstract 2
- 208000022010 Lhermitte-Duclos disease Diseases 0.000 abstract 1
- 238000002955 isolation Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 5
- 238000001020 plasma etching Methods 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000002844 melting Methods 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000008018 melting Effects 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 238000001947 vapour-phase growth Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
Abstract
(57)【要約】
【課題】 Ｓ／Ｄ上のシリサイド層の幅の確保とＬＤＤ
構造の両立を図る。 【解決手段】 半導体基板１１の素子領域にゲート電極
１４を形成する。ゲート電極１４をマスクにしてイオン
注入し、低濃度不純物領域（ＬＤＤ）１８を形成する。
ゲート電極１４の側壁に側壁絶縁膜を形成した後、イオ
ン注入を行い、ソース・ドレイン領域１５を形成する。
この後、ゲート電極１４の側壁の側壁絶縁膜の厚さを変
え（絶縁膜２１のみ残し）、ソース・ドレイン領域１５
上に十分なシリサイド領域を確保する。シリサイド層１
７は、ゲート電極１４上及びソース・ドレイン領域１５
上に形成される。
構造の両立を図る。 【解決手段】 半導体基板１１の素子領域にゲート電極
１４を形成する。ゲート電極１４をマスクにしてイオン
注入し、低濃度不純物領域（ＬＤＤ）１８を形成する。
ゲート電極１４の側壁に側壁絶縁膜を形成した後、イオ
ン注入を行い、ソース・ドレイン領域１５を形成する。
この後、ゲート電極１４の側壁の側壁絶縁膜の厚さを変
え（絶縁膜２１のみ残し）、ソース・ドレイン領域１５
上に十分なシリサイド領域を確保する。シリサイド層１
７は、ゲート電極１４上及びソース・ドレイン領域１５
上に形成される。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に、ソース領域上、ドレイン領域上及び
ゲート電極上にそれぞれシリサイド層を有するいわゆる
サリサイド構造のＭＯＳＦＥＴに使用される。
方法に関し、特に、ソース領域上、ドレイン領域上及び
ゲート電極上にそれぞれシリサイド層を有するいわゆる
サリサイド構造のＭＯＳＦＥＴに使用される。
【０００２】
【従来の技術】図８は、従来の半導体装置の平面パター
ンを示している。半導体基板１１上は、素子分離領域１
２と素子領域１３に分けられている。素子分離領域１２
には、ＬＯＣＯＳ法によるフィールド酸化膜又はＳＴＩ
（Shallow Trench Isolation）構造のシリコン酸化膜が
形成される。素子領域１３には、ＭＯＳＦＥＴが形成さ
れる。ＭＯＳＦＥＴは、ゲート電極１４と、ゲート電極
１４の両側の半導体基板１１中に形成されるソース・ド
レイン領域１５とから構成される。
ンを示している。半導体基板１１上は、素子分離領域１
２と素子領域１３に分けられている。素子分離領域１２
には、ＬＯＣＯＳ法によるフィールド酸化膜又はＳＴＩ
（Shallow Trench Isolation）構造のシリコン酸化膜が
形成される。素子領域１３には、ＭＯＳＦＥＴが形成さ
れる。ＭＯＳＦＥＴは、ゲート電極１４と、ゲート電極
１４の両側の半導体基板１１中に形成されるソース・ド
レイン領域１５とから構成される。
【０００３】このような半導体装置では、互いに隣接す
るＭＯＳＦＥＴのゲート電極１４同士の間隔は、Ｗで表
される。従来、この間隔Ｗをできるだけ狭めて、１つの
ＭＯＳＦＥＴが半導体基板１１上に占める面積を小さく
し、ＭＯＳＦＥＴを半導体基板１１上に高密度に配置し
ようとする試みがなされている。
るＭＯＳＦＥＴのゲート電極１４同士の間隔は、Ｗで表
される。従来、この間隔Ｗをできるだけ狭めて、１つの
ＭＯＳＦＥＴが半導体基板１１上に占める面積を小さく
し、ＭＯＳＦＥＴを半導体基板１１上に高密度に配置し
ようとする試みがなされている。
【０００４】図９は、ＭＯＳＦＥＴの高密度化を図った
従来の半導体装置を示している。また、図１０は、図９
のＸ−Ｘ線に沿う断面を示している。この半導体装置の
第一の特徴は、ＭＯＳＦＥＴのソース・ドレイン領域１
５に対するコンタクトをソース・ドレイン領域１５の端
部の一ヶ所のみでとり、互いに隣接するＭＯＳＦＥＴの
ゲート電極１４同士の間隔Ｗをできるだけ狭めた点にあ
る。
従来の半導体装置を示している。また、図１０は、図９
のＸ−Ｘ線に沿う断面を示している。この半導体装置の
第一の特徴は、ＭＯＳＦＥＴのソース・ドレイン領域１
５に対するコンタクトをソース・ドレイン領域１５の端
部の一ヶ所のみでとり、互いに隣接するＭＯＳＦＥＴの
ゲート電極１４同士の間隔Ｗをできるだけ狭めた点にあ
る。
【０００５】この場合、ＭＯＳＦＥＴの高密度化には貢
献できるが、ソース・ドレイン領域１５の長さＹが極端
に短くなり、その抵抗値が大きくなる。このため、コン
タクト部１６の電位とコンタクト部１６から離れた箇所
での電位が異なるようになり、ＭＯＳＦＥＴの特性が悪
化する。
献できるが、ソース・ドレイン領域１５の長さＹが極端
に短くなり、その抵抗値が大きくなる。このため、コン
タクト部１６の電位とコンタクト部１６から離れた箇所
での電位が異なるようになり、ＭＯＳＦＥＴの特性が悪
化する。
【０００６】そこで、本例では、第二の特徴として、ソ
ース・ドレイン領域１５上にシリサイド層１７を形成し
ている。このシリサイド層１７は、抵抗値が低く、コン
タクト部１６とコンタクト部１６から離れた箇所の間の
電位降下を小さく抑える効果がある。なお、本例では、
ソース・ドレイン領域１５上に加えてゲート電極１４上
にもシリサイド層１７を形成するサリサイド構造を採用
している。
ース・ドレイン領域１５上にシリサイド層１７を形成し
ている。このシリサイド層１７は、抵抗値が低く、コン
タクト部１６とコンタクト部１６から離れた箇所の間の
電位降下を小さく抑える効果がある。なお、本例では、
ソース・ドレイン領域１５上に加えてゲート電極１４上
にもシリサイド層１７を形成するサリサイド構造を採用
している。
【０００７】一方、ＭＯＳＦＥＴが微細化されてくる
と、ゲート電極１４端部におけるソース・ドレイン領域
近傍の電界を緩和するためにＬＤＤ構造を採用すること
が多くなる。ＬＤＤ構造は、ソース・ドレイン領域１５
の濃度よりも低い濃度を有する低濃度不純物領域１８か
ら構成される。
と、ゲート電極１４端部におけるソース・ドレイン領域
近傍の電界を緩和するためにＬＤＤ構造を採用すること
が多くなる。ＬＤＤ構造は、ソース・ドレイン領域１５
の濃度よりも低い濃度を有する低濃度不純物領域１８か
ら構成される。
【０００８】ところで、ゲート電極１４の長さＸが０．
２５μｍ（２５０ｎｍ）程度になると、ソース・ドレイ
ン領域１５の長さＹは、２００ｎｍ程度に設定される。
また、ＬＤＤ構造を実現するためには、側壁絶縁膜（ス
ペーサ）１９の幅ａは、熱拡散によるソース・ドレイン
領域１５の拡大幅（５０ｎｍ程度）ｈを考慮すると、少
なくとも１００ｎｍは必要となる。
２５μｍ（２５０ｎｍ）程度になると、ソース・ドレイ
ン領域１５の長さＹは、２００ｎｍ程度に設定される。
また、ＬＤＤ構造を実現するためには、側壁絶縁膜（ス
ペーサ）１９の幅ａは、熱拡散によるソース・ドレイン
領域１５の拡大幅（５０ｎｍ程度）ｈを考慮すると、少
なくとも１００ｎｍは必要となる。
【０００９】つまり、シリサイド化が可能な領域の幅ｂ
は、Ｙ−ａ（１００ｎｍ程度）となる。通常、ソース・
ドレイン領域の幅Ｚは、数μｍであるため、図１１に示
すように、いかにシリサイド層１７の抵抗値Ｒが低くて
も、その抵抗値Ｒによりコンタクト部１６とコンタクト
部１６から離れた箇所の間で電位降下が生じ、ＭＯＳＦ
ＥＴの特性が悪化する。
は、Ｙ−ａ（１００ｎｍ程度）となる。通常、ソース・
ドレイン領域の幅Ｚは、数μｍであるため、図１１に示
すように、いかにシリサイド層１７の抵抗値Ｒが低くて
も、その抵抗値Ｒによりコンタクト部１６とコンタクト
部１６から離れた箇所の間で電位降下が生じ、ＭＯＳＦ
ＥＴの特性が悪化する。
【００１０】このような電位降下を防止するには、側壁
絶縁膜１９の幅ａを小さくすればよいが、側壁絶縁膜１
９の幅ａを小さくし過ぎると、ソース・ドレイン領域１
５の横方向拡散により、ソース・ドレイン領域１５が低
濃度不純物領域１８を覆ってしまい、ＭＯＳＦＥＴのシ
ョートチャネル効果を悪化させる。
絶縁膜１９の幅ａを小さくすればよいが、側壁絶縁膜１
９の幅ａを小さくし過ぎると、ソース・ドレイン領域１
５の横方向拡散により、ソース・ドレイン領域１５が低
濃度不純物領域１８を覆ってしまい、ＭＯＳＦＥＴのシ
ョートチャネル効果を悪化させる。
【００１１】
【発明が解決しようとする課題】このように、従来は、
ソース・ドレイン領域上にシリサイド層を形成してソー
ス・ドレイン領域における電位降下を防いでいたが、Ｌ
ＤＤ構造を有するＭＯＳＦＥＴの場合、ソース・ドレイ
ン領域の長さが短くなると、ＬＤＤのための側壁絶縁膜
の厚さ（幅）のためにシリサイド層を形成する領域が減
り、電位降下を十分に防げない欠点があった。
ソース・ドレイン領域上にシリサイド層を形成してソー
ス・ドレイン領域における電位降下を防いでいたが、Ｌ
ＤＤ構造を有するＭＯＳＦＥＴの場合、ソース・ドレイ
ン領域の長さが短くなると、ＬＤＤのための側壁絶縁膜
の厚さ（幅）のためにシリサイド層を形成する領域が減
り、電位降下を十分に防げない欠点があった。
【００１２】本発明は、上記欠点を解決すべくなされた
もので、その目的は、ＬＤＤ構造を有するＭＯＳＦＥＴ
においても、ソース・ドレイン領域上のシリサイド層に
よりソース・ドレイン領域における電位降下を十分に防
ぐことができる半導体装置の製造方法を提供することで
ある。
もので、その目的は、ＬＤＤ構造を有するＭＯＳＦＥＴ
においても、ソース・ドレイン領域上のシリサイド層に
よりソース・ドレイン領域における電位降下を十分に防
ぐことができる半導体装置の製造方法を提供することで
ある。
【００１３】
【課題を解決するための手段】上記目的を達成するた
め、本発明の半導体装置の製造方法は、半導体基板上に
ゲート電極を形成し、前記ゲート電極をマスクにして前
記半導体基板中に不純物をイオン注入することで低濃度
不純物領域を形成し、前記半導体基板上に前記ゲート電
極を覆う第１絶縁膜を形成し、前記第１絶縁膜上に前記
第１絶縁膜に対してエッチング選択比をとれる第２絶縁
膜を形成し、異方性エッチングにより前記第１及び第２
絶縁膜をエッチングすることで、前記ゲート電極の側壁
にのみ前記第１及び第２絶縁膜の積層膜からなる側壁絶
縁膜を形成し、前記ゲート電極及び前記側壁絶縁膜をマ
スクにして前記半導体基板中に不純物をイオン注入する
ことでソース・ドレイン領域を形成し、前記第２絶縁膜
を除去し、異方性エッチングにより前記第１絶縁膜をエ
ッチングして前記側壁絶縁膜の幅を狭め、前記ソース・
ドレイン領域上にシリサイド層を形成する、という一連
の工程を備える。
め、本発明の半導体装置の製造方法は、半導体基板上に
ゲート電極を形成し、前記ゲート電極をマスクにして前
記半導体基板中に不純物をイオン注入することで低濃度
不純物領域を形成し、前記半導体基板上に前記ゲート電
極を覆う第１絶縁膜を形成し、前記第１絶縁膜上に前記
第１絶縁膜に対してエッチング選択比をとれる第２絶縁
膜を形成し、異方性エッチングにより前記第１及び第２
絶縁膜をエッチングすることで、前記ゲート電極の側壁
にのみ前記第１及び第２絶縁膜の積層膜からなる側壁絶
縁膜を形成し、前記ゲート電極及び前記側壁絶縁膜をマ
スクにして前記半導体基板中に不純物をイオン注入する
ことでソース・ドレイン領域を形成し、前記第２絶縁膜
を除去し、異方性エッチングにより前記第１絶縁膜をエ
ッチングして前記側壁絶縁膜の幅を狭め、前記ソース・
ドレイン領域上にシリサイド層を形成する、という一連
の工程を備える。
【００１４】また、前記側壁絶縁膜の幅は、前記ソース
・ドレイン領域を形成するためのイオン注入時には、前
記第１及び第２絶縁膜の厚さ分だけ存在し、前記ソース
・ドレイン領域上にシリサイド層を形成する時には、前
記第１絶縁膜の厚さ分だけ存在する。
・ドレイン領域を形成するためのイオン注入時には、前
記第１及び第２絶縁膜の厚さ分だけ存在し、前記ソース
・ドレイン領域上にシリサイド層を形成する時には、前
記第１絶縁膜の厚さ分だけ存在する。
【００１５】また、前記ソース・ドレイン領域上にシリ
サイド層を形成すると同時に、前記ゲート電極上にもシ
リサイド層を形成して、いわゆるサリサイド構造として
もよい。
サイド層を形成すると同時に、前記ゲート電極上にもシ
リサイド層を形成して、いわゆるサリサイド構造として
もよい。
【００１６】
【発明の実施の形態】以下、図面を参照しながら、本発
明の半導体装置の製造方法について詳細に説明する。図
１乃至図７は、本発明の実施の形態に関わる半導体装置
の製造方法を示している。
明の半導体装置の製造方法について詳細に説明する。図
１乃至図７は、本発明の実施の形態に関わる半導体装置
の製造方法を示している。
【００１７】まず、図１に示すように、写真蝕刻工程及
びＲＩＥ（反応性イオンエッチング）を用いて、半導体
基板（例えば、Ｐ型シリコン基板）１１中に溝を形成
し、また、ＣＶＤ（化学気相成長）法及びＣＭＰ（化学
的機械的研磨）法を用いて、その溝内に絶縁膜（例え
ば、シリコン酸化膜）を満たし、素子分離領域１２及び
素子領域１３を形成する。ここで、素子領域１３の長さ
Ｌは、６５０ｎｍ程度に設定されている。
びＲＩＥ（反応性イオンエッチング）を用いて、半導体
基板（例えば、Ｐ型シリコン基板）１１中に溝を形成
し、また、ＣＶＤ（化学気相成長）法及びＣＭＰ（化学
的機械的研磨）法を用いて、その溝内に絶縁膜（例え
ば、シリコン酸化膜）を満たし、素子分離領域１２及び
素子領域１３を形成する。ここで、素子領域１３の長さ
Ｌは、６５０ｎｍ程度に設定されている。
【００１８】この後、例えば、熱酸化法を用いて、半導
体基板１１の素子領域１３に酸化膜を形成する。また、
例えば、ＣＶＤ法を用いて、半導体基板１１上に不純物
を含んだポリシリコン膜を形成する。そして、写真蝕刻
工程及びＲＩＥを用いて、ポリシリコン膜及び酸化膜を
加工し、ゲート電極１４及びゲート酸化膜２０を形成す
る。
体基板１１の素子領域１３に酸化膜を形成する。また、
例えば、ＣＶＤ法を用いて、半導体基板１１上に不純物
を含んだポリシリコン膜を形成する。そして、写真蝕刻
工程及びＲＩＥを用いて、ポリシリコン膜及び酸化膜を
加工し、ゲート電極１４及びゲート酸化膜２０を形成す
る。
【００１９】この時、ゲート電極１４の長さＸは、例え
ば、２５０ｎｍ程度（設計ルール０．２５μｍ）に設定
される。よって、ゲート電極１４の端部から素子分離領
域１２の端部までの幅Ｙは、約２００ｎｍ（＝［６５０
−２５０］／２）となる。
ば、２５０ｎｍ程度（設計ルール０．２５μｍ）に設定
される。よって、ゲート電極１４の端部から素子分離領
域１２の端部までの幅Ｙは、約２００ｎｍ（＝［６５０
−２５０］／２）となる。
【００２０】次に、図２に示すように、ゲート電極１４
をマスクにして、イオン注入法により、例えば、リン
（Ｐ）、ヒ素（Ａｓ）などのＮ型不純物を半導体基板１
１中に注入する。その結果、ＬＤＤ構造を得るための低
濃度不純物領域１８が自己整合的に半導体基板１１中に
形成される。
をマスクにして、イオン注入法により、例えば、リン
（Ｐ）、ヒ素（Ａｓ）などのＮ型不純物を半導体基板１
１中に注入する。その結果、ＬＤＤ構造を得るための低
濃度不純物領域１８が自己整合的に半導体基板１１中に
形成される。
【００２１】次に、図３に示すように、例えば、ＣＶＤ
法を用いて、半導体基板１１上に、素子領域を完全に覆
う約５０ｎｍの厚さを有する絶縁膜（例えば、シリコン
窒化膜）２１を形成する。続けて、例えば、ＣＶＤ法を
用いて、絶縁膜２１上に、絶縁膜２１とは材質が異な
り、かつ、絶縁膜２１に対しエッチング選択比をとるこ
とができる約５０ｎｍの厚さを有する絶縁膜（例えば、
シリコン酸化膜）２２を形成する。
法を用いて、半導体基板１１上に、素子領域を完全に覆
う約５０ｎｍの厚さを有する絶縁膜（例えば、シリコン
窒化膜）２１を形成する。続けて、例えば、ＣＶＤ法を
用いて、絶縁膜２１上に、絶縁膜２１とは材質が異な
り、かつ、絶縁膜２１に対しエッチング選択比をとるこ
とができる約５０ｎｍの厚さを有する絶縁膜（例えば、
シリコン酸化膜）２２を形成する。
【００２２】次に、図４に示すように、ＲＩＥを用い
て、絶縁膜２１，２２を異方性エッチングすると、ゲー
ト電極１４の側壁のみに、絶縁膜２１，２２の積層膜が
残存する。このゲート電極１４の側壁に形成される絶縁
膜（側壁絶縁膜）２１，２２は、概ね絶縁膜２１，２２
の厚さの合計分の幅（約１００ｎｍ）ａを持っている。
よって、この時点において、側壁絶縁膜２１，２２の端
部から素子分離領域１２の端部までの幅ｂは、約１００
ｎｍとなる。
て、絶縁膜２１，２２を異方性エッチングすると、ゲー
ト電極１４の側壁のみに、絶縁膜２１，２２の積層膜が
残存する。このゲート電極１４の側壁に形成される絶縁
膜（側壁絶縁膜）２１，２２は、概ね絶縁膜２１，２２
の厚さの合計分の幅（約１００ｎｍ）ａを持っている。
よって、この時点において、側壁絶縁膜２１，２２の端
部から素子分離領域１２の端部までの幅ｂは、約１００
ｎｍとなる。
【００２３】この後、ゲート電極１４及び側壁絶縁膜２
１，２２をマスクにして、イオン注入法により、例え
ば、リン（Ｐ）、ヒ素（Ａｓ）などのＮ型不純物を半導
体基板１１中に注入する。その結果、半導体基板１１中
には、１×１０21ｃｍ-3程度の高濃度の不純物を含むソ
ース・ドレイン領域１５が形成される。
１，２２をマスクにして、イオン注入法により、例え
ば、リン（Ｐ）、ヒ素（Ａｓ）などのＮ型不純物を半導
体基板１１中に注入する。その結果、半導体基板１１中
には、１×１０21ｃｍ-3程度の高濃度の不純物を含むソ
ース・ドレイン領域１５が形成される。
【００２４】なお、ソース・ドレイン領域１５中の不純
物は、本工程以降の所定の時期に行われる熱工程により
拡散するが、その拡散は、５０ｎｍ程度に設定されてい
るため、ソース・ドレイン領域１５が低濃度不純物領域
１８を覆ってしまうということはない。
物は、本工程以降の所定の時期に行われる熱工程により
拡散するが、その拡散は、５０ｎｍ程度に設定されてい
るため、ソース・ドレイン領域１５が低濃度不純物領域
１８を覆ってしまうということはない。
【００２５】次に、図５に示すように、絶縁膜２１，２
２のエッチング選択比を確保した上で、絶縁膜２２のみ
を除去する。絶縁膜２２の除去に使用するエッチングに
は、ドライエッチング及びウエットエッチングのいずれ
を用いてもよく、また、異方性エッチング及び等方性エ
ッチングのどちらでもよい。この時点で、絶縁膜２１
は、Ｌ字型になっている。
２のエッチング選択比を確保した上で、絶縁膜２２のみ
を除去する。絶縁膜２２の除去に使用するエッチングに
は、ドライエッチング及びウエットエッチングのいずれ
を用いてもよく、また、異方性エッチング及び等方性エ
ッチングのどちらでもよい。この時点で、絶縁膜２１
は、Ｌ字型になっている。
【００２６】また、図６に示すように、ＲＩＥなどの異
方性エッチングにより、絶縁膜２１をエッチングし、Ｌ
字型の絶縁膜２１をＩ字型にする。この時点で、ゲート
電極１４の側壁に形成される側壁絶縁膜は、絶縁膜２１
の厚さ分の幅ａａ（約５０ｎｍ）を持っている。よっ
て、側壁絶縁膜の端部から素子分離領域１２の端部まで
の幅ｂｂは、約１５０ｎｍとなる。
方性エッチングにより、絶縁膜２１をエッチングし、Ｌ
字型の絶縁膜２１をＩ字型にする。この時点で、ゲート
電極１４の側壁に形成される側壁絶縁膜は、絶縁膜２１
の厚さ分の幅ａａ（約５０ｎｍ）を持っている。よっ
て、側壁絶縁膜の端部から素子分離領域１２の端部まで
の幅ｂｂは、約１５０ｎｍとなる。
【００２７】次に、図７に示すように、例えば、チタン
（Ｔｉ）などの高融点金属を、ゲート電極（ポリシリコ
ン）１４上及びソース・ドレイン領域（シリコン）１５
上に形成し、また、熱処理を施して、高融点金属とシリ
コンを反応させ、シリサイド層１７を形成する。なお、
未反応の高融点金属は、剥離される。
（Ｔｉ）などの高融点金属を、ゲート電極（ポリシリコ
ン）１４上及びソース・ドレイン領域（シリコン）１５
上に形成し、また、熱処理を施して、高融点金属とシリ
コンを反応させ、シリサイド層１７を形成する。なお、
未反応の高融点金属は、剥離される。
【００２８】上記製造方法の特徴は、図４及び図６から
わかるように、ソース・ドレイン領域１５を形成する際
の側壁絶縁膜の厚さが約１００ｎｍであるのに対し、ソ
ース・ドレイン領域１５を形成した後、シリサイド形成
時には、側壁絶縁膜の厚さが約５０ｎｍに変更されてい
る点にある。
わかるように、ソース・ドレイン領域１５を形成する際
の側壁絶縁膜の厚さが約１００ｎｍであるのに対し、ソ
ース・ドレイン領域１５を形成した後、シリサイド形成
時には、側壁絶縁膜の厚さが約５０ｎｍに変更されてい
る点にある。
【００２９】即ち、側壁絶縁膜の厚さが約１００ｎｍの
時にソース・ドレイン領域１５形成のためのイオン注入
を行っているため、その後の熱工程において、ソース・
ドレイン領域１５は、十分な接合深さを確保できると共
に、低濃度不純物領域１８を完全に覆ってしまうことも
ない。
時にソース・ドレイン領域１５形成のためのイオン注入
を行っているため、その後の熱工程において、ソース・
ドレイン領域１５は、十分な接合深さを確保できると共
に、低濃度不純物領域１８を完全に覆ってしまうことも
ない。
【００３０】よって、ＬＤＤ構造のＭＯＳＦＥＴにおけ
るショートチャネル効果を悪化させることなく、また、
シリサイド化に伴う接合リークも防止できる。また、ソ
ース・ドレイン領域１５上にシリサイド層１７を形成す
る時には、側壁絶縁膜の厚さが約５０ｎｍに変更されて
いる。よって、この時、ソース・ドレイン領域１５の露
出している部分の長さは、ソース・ドレイン領域１５形
成のためのイオン注入時に比べて絶縁膜２２分だけ長く
なっている。
るショートチャネル効果を悪化させることなく、また、
シリサイド化に伴う接合リークも防止できる。また、ソ
ース・ドレイン領域１５上にシリサイド層１７を形成す
る時には、側壁絶縁膜の厚さが約５０ｎｍに変更されて
いる。よって、この時、ソース・ドレイン領域１５の露
出している部分の長さは、ソース・ドレイン領域１５形
成のためのイオン注入時に比べて絶縁膜２２分だけ長く
なっている。
【００３１】具体的には、側壁絶縁膜の厚さが約１００
ｎｍのときは、ソース・ドレイン領域１５の露出してい
る部分の長さは、約１００ｎｍであるが、側壁絶縁膜の
厚さが約５０ｎｍのときは、ソース・ドレイン領域１５
の露出している部分の長さは、約１５０ｎｍとなり、単
純に計算しても、ソース・ドレイン領域１５における抵
抗値を２／３に減少することができる。
ｎｍのときは、ソース・ドレイン領域１５の露出してい
る部分の長さは、約１００ｎｍであるが、側壁絶縁膜の
厚さが約５０ｎｍのときは、ソース・ドレイン領域１５
の露出している部分の長さは、約１５０ｎｍとなり、単
純に計算しても、ソース・ドレイン領域１５における抵
抗値を２／３に減少することができる。
【００３２】また、シリサイド化に当たって、側壁絶縁
膜は、約５０ｎｍ存在するため、ゲート電極１４とソー
ス・ドレイン領域１５がシリサイド層１７により短絡す
るということもない。
膜は、約５０ｎｍ存在するため、ゲート電極１４とソー
ス・ドレイン領域１５がシリサイド層１７により短絡す
るということもない。
【００３３】なお、本発明は、ソース・ドレイン領域１
５に対するコンタクトを一ヶ所で行うＭＯＳＦＥＴに効
果的であるが、その他の構造のＭＯＳＦＥＴに適用する
こともできる。例えば、ソース・ドレイン領域１５に対
するコンタクトを二ヶ所以上で行うものや、コンタクト
領域がソース・ドレイン領域１５に均等に配置されてい
るものなどにも適用できる。また、本発明は、Ｎチャネ
ル型ＭＯＳＦＥＴ、Ｐチャネル型ＭＯＳＦＥＴの他、Ｃ
ＭＯＳ構造のものにも適用できる。
５に対するコンタクトを一ヶ所で行うＭＯＳＦＥＴに効
果的であるが、その他の構造のＭＯＳＦＥＴに適用する
こともできる。例えば、ソース・ドレイン領域１５に対
するコンタクトを二ヶ所以上で行うものや、コンタクト
領域がソース・ドレイン領域１５に均等に配置されてい
るものなどにも適用できる。また、本発明は、Ｎチャネ
ル型ＭＯＳＦＥＴ、Ｐチャネル型ＭＯＳＦＥＴの他、Ｃ
ＭＯＳ構造のものにも適用できる。
【００３４】
【発明の効果】以上、説明したように、本発明の半導体
装置の製造方法によれば、次のような効果を奏する。面
積縮小のためにソース・ドレイン領域の長さを極力短く
したＬＤＤ構造を有するＭＯＳＦＥＴにいおいて、ソー
ス・ドレイン領域を形成する際の側壁絶縁膜の厚さは、
ソース・ドレイン領域上にシリサイド層を形成する際の
側壁絶縁膜の厚さよりも大きくなっている。
装置の製造方法によれば、次のような効果を奏する。面
積縮小のためにソース・ドレイン領域の長さを極力短く
したＬＤＤ構造を有するＭＯＳＦＥＴにいおいて、ソー
ス・ドレイン領域を形成する際の側壁絶縁膜の厚さは、
ソース・ドレイン領域上にシリサイド層を形成する際の
側壁絶縁膜の厚さよりも大きくなっている。
【００３５】よって、熱工程を経た後のソース・ドレイ
ン領域は、十分な接合深さを確保できると共に低濃度不
純物領域を完全に覆ってしまうこともないため、ＬＤＤ
構造のＭＯＳＦＥＴにおけるショートチャネル効果を悪
化させず、シリサイド化に伴う接合リークも防止でき
る。
ン領域は、十分な接合深さを確保できると共に低濃度不
純物領域を完全に覆ってしまうこともないため、ＬＤＤ
構造のＭＯＳＦＥＴにおけるショートチャネル効果を悪
化させず、シリサイド化に伴う接合リークも防止でき
る。
【００３６】また、ソース・ドレイン領域上にシリサイ
ド層を形成する時には、側壁絶縁膜の厚さは最小限に変
更されているため、ソース・ドレイン領域におけるコン
タクト部からの電圧降下も抑えられ、ＭＯＳＦＥＴの特
性を劣化させることもない。また、シリサイド化に当た
って、ゲート電極とソース・ドレイン領域がシリサイド
層により短絡することもない。
ド層を形成する時には、側壁絶縁膜の厚さは最小限に変
更されているため、ソース・ドレイン領域におけるコン
タクト部からの電圧降下も抑えられ、ＭＯＳＦＥＴの特
性を劣化させることもない。また、シリサイド化に当た
って、ゲート電極とソース・ドレイン領域がシリサイド
層により短絡することもない。
【図１】本発明の半導体装置の製造方法の一工程を示す
断面図。
断面図。
【図２】本発明の半導体装置の製造方法の一工程を示す
断面図。
断面図。
【図３】本発明の半導体装置の製造方法の一工程を示す
断面図。
断面図。
【図４】本発明の半導体装置の製造方法の一工程を示す
断面図。
断面図。
【図５】本発明の半導体装置の製造方法の一工程を示す
断面図。
断面図。
【図６】本発明の半導体装置の製造方法の一工程を示す
断面図。
断面図。
【図７】本発明の半導体装置の製造方法の一工程を示す
断面図。
断面図。
【図８】従来の半導体装置を示す平面図。
【図９】従来の半導体装置を示す平面図。
【図１０】図９のＸ−Ｘ線に沿う断面図、
【図１１】従来の半導体装置を示す平面図。
【符号の説明】 １１ ：半導体基板、 １２ ：素子分離領域、 １３ ：素子領域、 １４ ：ゲート電極、 １５ ：ソース・ドレイン領域、 １６ ：コンタクト部、 １７ ：シリサイド層、 １８ ：低濃度不純物領域（ＬＤＤ領
域）、 １９ ：側壁絶縁膜、 ２０ ：ゲート酸化膜、 ２１，２２ ：絶縁膜。
域）、 １９ ：側壁絶縁膜、 ２０ ：ゲート酸化膜、 ２１，２２ ：絶縁膜。
Claims (3)
- 【請求項１】 半導体基板上にゲート電極を形成する工
程と、前記ゲート電極をマスクにして前記半導体基板中
に不純物をイオン注入し、低濃度不純物領域を形成する
工程と、前記半導体基板上に前記ゲート電極を覆う第１
絶縁膜を形成する工程と、前記第１絶縁膜上に前記第１
絶縁膜に対してエッチング選択比をとれる第２絶縁膜を
形成する工程と、異方性エッチングにより前記第１及び
第２絶縁膜をエッチングし、前記ゲート電極の側壁にの
み前記第１及び第２絶縁膜の積層膜からなる側壁絶縁膜
を形成する工程と、前記ゲート電極及び前記側壁絶縁膜
をマスクにして前記半導体基板中に不純物をイオン注入
し、ソース・ドレイン領域を形成する工程と、前記第２
絶縁膜を除去する工程と、異方性エッチングにより前記
第１絶縁膜をエッチングして前記側壁絶縁膜の幅を狭め
る工程と、前記ソース・ドレイン領域上にシリサイド層
を形成する工程とを具備することを特徴とする半導体装
置の製造方法。 - 【請求項２】 前記側壁絶縁膜の幅は、前記ソース・ド
レイン領域を形成するためのイオン注入時には、前記第
１及び第２絶縁膜の厚さ分だけ存在し、前記ソース・ド
レイン領域上にシリサイド層を形成する時には、前記第
１絶縁膜の厚さ分だけ存在することを特徴とする請求項
１記載の半導体装置の製造方法。 - 【請求項３】 前記ソース・ドレイン領域上にシリサイ
ド層を形成すると同時に、前記ゲート電極上にもシリサ
イド層を形成することを特徴とする請求項１記載の半導
体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9245348A JPH1187703A (ja) | 1997-09-10 | 1997-09-10 | 半導体装置の製造方法 |
| US09/150,096 US6197648B1 (en) | 1997-09-10 | 1998-09-09 | Manufacturing method of MOSFET having salicide structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9245348A JPH1187703A (ja) | 1997-09-10 | 1997-09-10 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1187703A true JPH1187703A (ja) | 1999-03-30 |
Family
ID=17132344
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9245348A Pending JPH1187703A (ja) | 1997-09-10 | 1997-09-10 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6197648B1 (ja) |
| JP (1) | JPH1187703A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6204539B1 (en) | 1998-09-09 | 2001-03-20 | Kabushiki Kaisha Toshiba | Semiconductor apparatus and manufacturing method therefor |
| JP2003509861A (ja) * | 1999-09-17 | 2003-03-11 | テレフオンアクチーボラゲツト エル エム エリクソン | 半導体装置の隔離のため浅いトレンチ内に深いトレンチを形成するための自己整合方法 |
| JP2007517398A (ja) * | 2003-12-30 | 2007-06-28 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 半導体デバイスの、矩形形状のスペーサを形成する方法 |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6492275B2 (en) | 2000-01-21 | 2002-12-10 | Advanced Micro Devices, Inc. | Control of transistor performance through adjustment of spacer oxide profile with a wet etch |
| US6541359B1 (en) * | 2000-01-31 | 2003-04-01 | Koninklijke Philips Electronics N.V. | Optimized gate implants for reducing dopant effects during gate etching |
| US6614079B2 (en) * | 2001-07-19 | 2003-09-02 | International Business Machines Corporation | All-in-one disposable/permanent spacer elevated source/drain, self-aligned silicide CMOS |
| ES2380921T3 (es) * | 2003-10-17 | 2012-05-21 | Tyco Healthcare Group Lp | Dispositivo de grapado quirúrgico |
| KR100589490B1 (ko) * | 2003-12-30 | 2006-06-14 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조 방법 |
| JP2005244009A (ja) * | 2004-02-27 | 2005-09-08 | Toshiba Corp | 半導体装置及びその製造方法 |
| KR100627962B1 (ko) * | 2004-12-30 | 2006-09-25 | 동부일렉트로닉스 주식회사 | 이중 ｌｄｄ형 ｍｏｓ 트랜지스터 및 그의 제조 방법 |
| US7229869B2 (en) * | 2005-03-08 | 2007-06-12 | Texas Instruments Incorporated | Method for manufacturing a semiconductor device using a sidewall spacer etchback |
| KR100720475B1 (ko) * | 2005-07-26 | 2007-05-22 | 동부일렉트로닉스 주식회사 | 트랜지스터 및 그 형성방법 |
| JP4850470B2 (ja) | 2005-10-04 | 2012-01-11 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| US8267301B2 (en) * | 2009-08-19 | 2012-09-18 | Tyco Healthcare Group Lp | Surgical stapler |
| US10998443B2 (en) | 2016-04-15 | 2021-05-04 | Taiwan Semiconductor Manufacturing Co., Ltd. | Epi block structure in semiconductor product providing high breakdown voltage |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07263682A (ja) | 1994-03-24 | 1995-10-13 | Oki Electric Ind Co Ltd | サリサイド構造を有するｍｏｓｆｅｔの製造方法 |
| KR0166850B1 (ko) * | 1995-09-25 | 1999-01-15 | 문정환 | 트랜지스터 제조방법 |
| US5783475A (en) * | 1995-11-13 | 1998-07-21 | Motorola, Inc. | Method of forming a spacer |
| TW312810B (en) * | 1997-03-17 | 1997-08-11 | United Microelectronics Corp | The manufacturing method for LDD forming in MOS device |
-
1997
- 1997-09-10 JP JP9245348A patent/JPH1187703A/ja active Pending
-
1998
- 1998-09-09 US US09/150,096 patent/US6197648B1/en not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6204539B1 (en) | 1998-09-09 | 2001-03-20 | Kabushiki Kaisha Toshiba | Semiconductor apparatus and manufacturing method therefor |
| JP2003509861A (ja) * | 1999-09-17 | 2003-03-11 | テレフオンアクチーボラゲツト エル エム エリクソン | 半導体装置の隔離のため浅いトレンチ内に深いトレンチを形成するための自己整合方法 |
| JP2007517398A (ja) * | 2003-12-30 | 2007-06-28 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 半導体デバイスの、矩形形状のスペーサを形成する方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6197648B1 (en) | 2001-03-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4971593B2 (ja) | 半導体装置の製造方法 | |
| JP3831602B2 (ja) | 半導体装置の製造方法 | |
| US20060131656A1 (en) | CMOS semiconductor devices having elevated source and drain regions and methods of fabricating the same | |
| US20070114605A1 (en) | Ion implantation of nitrogen into semiconductor substrate prior to oxidation for offset spacer formation | |
| JPH1187703A (ja) | 半導体装置の製造方法 | |
| US6242311B1 (en) | Method of fabricating a semiconductor device with silicided gates and peripheral region | |
| US20060134874A1 (en) | Manufacture method of MOS semiconductor device having extension and pocket | |
| JP4424887B2 (ja) | 半導体素子の製造方法 | |
| US20050104135A1 (en) | Semiconductor device and manufacturing method thereof | |
| JPH11284179A (ja) | 半導体装置およびその製造方法 | |
| US5843826A (en) | Deep submicron MOSFET device | |
| US7812374B2 (en) | Semiconductor device and fabrication method thereof | |
| JP2006202860A (ja) | 半導体装置及びその製造方法 | |
| JPH07273330A (ja) | 半導体装置及びその製造方法 | |
| US6635522B2 (en) | Method of forming a MOS transistor in a semiconductor device and a MOS transistor fabricated thereby | |
| JPH09172063A (ja) | 半導体装置及びその製造方法 | |
| JPH0828501B2 (ja) | 半導体装置の製造方法 | |
| US6221725B1 (en) | Method of fabricating silicide layer on gate electrode | |
| JP4152265B2 (ja) | 半導体装置の製造方法 | |
| JPH11297987A (ja) | 半導体装置およびその製造方法 | |
| US7169655B2 (en) | Field effect transistors and methods for manufacturing field effect transistors | |
| JPH06140590A (ja) | 半導体装置の製造方法 | |
| JP2842284B2 (ja) | 半導体装置の製造方法 | |
| KR100613279B1 (ko) | 모스 트랜지스터 및 그 제조 방법 | |
| JPH07135313A (ja) | 電界効果トランジスタ及びその製造方法 |