KR100720475B1 - 트랜지스터 및 그 형성방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims description 11
- 125000006850 spacer group Chemical group 0.000 claims abstract description 62
- 239000000758 substrate Substances 0.000 claims abstract description 43
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 19
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 19
- 238000009792 diffusion process Methods 0.000 claims description 30
- 238000005530 etching Methods 0.000 claims description 7
- 238000004519 manufacturing process Methods 0.000 description 7
- 239000004065 semiconductor Substances 0.000 description 6
- 239000012535 impurity Substances 0.000 description 4
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 238000003949 trap density measurement Methods 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/66007—Multistep manufacturing processes
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
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- H—ELECTRICITY
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
- H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7834—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with a non-planar structure, e.g. the gate or the source or the drain being non-planar
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- General Physics & Mathematics (AREA)
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Abstract
본 발명에 따른 트랜지스터는 기판에 형성된 그루브; 상기 그루브 양측벽에 형성되어 상부로 신장된 제 1 측벽 스페이서; 상기 제 1 측벽 스페이서 사이에 형성된 게이트 전극; 상기 게이트 전극과 기판 사이에 개재된 게이트 절연막; 상기 그루브 양측의 기판 내에 각각 형성된 소오스 영역 및 드레인 영역; 상기 제 1 측벽 스페이서 외벽에 형성되어 상기 기판을 덮는 제 2 측벽 스페이서; 및 상기 게이트 전극의 상부와, 상기 제 2 측벽 스페이서에 정렬되어 상기 소오스 영역 및 상기 드레인 영역의 상부에 각각 형성된 실리사이드층을 포함하는 것이 특징이다. 게이트 전극의 양측에 제 1 측벽 스페이서가 형성되어 있기 때문에 소오스 영역과 드레인 영역은 게이트 전극의 하부에 중첩되지 않고, 게이트 전극의 하부로부터 이격된다. 본 발명에 따르면, 게이트 절연막의 가장자리가 플라즈마 손상되는 것을 막을 수 있고, 드레인 영역과 게이트 전극이 중첩되지 않기 때문에 게이트 유도 드레인 누설을 억제할 수 있다.
트랜지스터, GIDL, 플라즈마 손상
Description
도 1 내지 도 3은 종래기술에 따른 트랜지스터 및 그 형성방법을 설명하기 위한 단면도들이다.
도 4는 본 발명의 일 실시예에 따른 트랜지스터를 나타낸 단면도이다.
도 5 내지 도 8은 본 발명의 일 실시예에 따른 트랜지스터의 제조 방법을 설명하기 위한 단면도들이다.
도 9는 본 발명의 일 실시예에 따른 트랜지스터의 변형례를 나타낸 단면도이다.
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로서, 더 구체적으로는 반도체 장치의 구성요소인 트랜지스터 및 그 형성방법에 관한 것이다.
반도체 장치는 논리 회로 및 정보저장 영역을 구현하는 수동 소자 및 능동 소자의 조합으로 이루어져 있다. 대표적인 능동 소자인 트랜지스터는 반도체 장치에서 스위치, 전류 및 전압의 분배, 신호의 출력 등 다양한 기능을 수행한다. 트랜지스터는 디자인 룰에 따라 그 성능을 발휘하는 것이 요구된다. 그러나, 트랜지스 터의 제조과정에서 발생할 수 있는 공정 변수와 구조적인 변형으로 인하여 트랜지스터는 디자인 룰과 다른 특성을 나타낸다.
도 1 내지 도 3은 트랜지스터 형성 과정에서 발생되어 트랜지스터의 성능에 장애가 되는 요인을 설명하기 위한 단면도이다.
도 1을 참조하면, 일반적인 트랜지스터 제조과정은 반도체 기판(10)에 게이트 절연막(12)을 형성하고, 게이트 절연막(12) 상에 게이트 전극용 도전막(14)을 형성한다.
도 2를 참조하면, 게이트 전극용 도전막(14)을 패터닝하여 게이트 전극(14a)을 형성한다.이 때, 게이트 절연막(12)은 패터닝하지 않고 그대로 남겨두거나, 게이트 절연막(12)까지 패터닝하여 게이트 절연막 패턴(12a)을 형성한다. 반도체 장치 제조공정에서 게이트 전극과 같은 미세 패턴을 형성하는데는 플라즈마 이방성 식각이 사용된다. 게이트 전극(14a)을 형성하는 동안 게이트 전극(14a)의 측벽과 게이트 절연막(12)은 플라즈마에 의해 손상을 입어 결함을 가진다. 도시된 것과 같이 게이트 전극의 가장자리 부근(16)이 플라즈마에 의한 손상을 입어, 이 부분의 게이트 절연막은 트랩밀도가 높고 전하의 누설에 취약한 결정구조가 된다.
도 3을 참조하면, 게이트 전극(14a)의 양측에 각각 소오스 영역(20s) 및 드레인 영역(20d)을 형성한다. 게이트 전극 가장자리 부근(16)의 손상된 게이트 절연막은 드레인 영역 부근의 채널에서 발생된 핫캐리어의 트랩사이트가 될 수 있고, 전하의 누설 경로가 되어 트랜지스터의 동작 불량을 일으킬 수 있다. 게이트 전극 양측의 기판에 저농도 영역을 형성하고, 측벽 스페이서(18)을 형성하고 고농도 영 역을 형성하여, 소오스 영역(20s) 및 드레인 영역(20d)은 고농도 영역 및 저농도 영역으로 구성된다. 소오스/드레인 영역의 이중접합구조는 핫캐리어 주입으로부터 트랜지스터를 보호하고 단채널 효과 등을 억제하는 효과가 있다. 그러나, 도시된 것과 같이 소오스 영역 및 드레인 영역(20s, 20d)을 구성하는 확산층이 게이트 전극(14a)의 하부에 중첩된 부분(22)에서 GIDL(Gate Induced Drain Leakage) 현상이 발생하여 트랜지스터의 동작 불량을 유발할 수 있다.
본 발명의 목적은 플라즈마 이방성 식각에 의해 게이트 전극 측벽 및 게이트 절연막이 손상되지 않고, GIDL현상을 억제할 수 있는 트랜지스터 구조 및 그 형성 방법을 제공하기 위한 것이다.
본 발명에 따른 트랜지스터는 기판에 형성된 그루브; 상기 그루브 양측벽에 형성되어 상부로 신장된 제 1 측벽 스페이서; 상기 제 1 측벽 스페이서 사이에 형성된 게이트 전극; 상기 게이트 전극과 기판 사이에 개재된 게이트 절연막; 상기 그루브 양측의 기판 내에 각각 형성된 소오스 영역 및 드레인 영역; 상기 제 1 측벽 스페이서 외벽에 형성되어 상기 기판을 덮는 제 2 측벽 스페이서; 및 상기 게이트 전극의 상부와, 상기 제 2 측벽 스페이서에 정렬되어 상기 소오스 영역 및 상기 드레인 영역의 상부에 각각 형성된 실리사이드층을 포함하는 것이 특징이다.
게이트 전극의 양측에 제 1 측벽 스페이서가 형성되어 있기때문에 소오스 영역과 드레인 영역은 게이트 전극의 하부에 중첩되지 않고, 게이트 전극의 하부로부터 이격된다. 소오스 영역과 드레인 영역 및 게이트 전극의 상부에는 각각 실리사이드층이 형성될 수 있다. 소오스 영역과 드레인 영역은 저농도 확산층과 고농도 확산층으로 구성되고, 저농도 확산층 상부에 제 2 측벽 스페이서가 형성될 수도 있 다. 제 2 측벽 스페이서는 제 1 측벽 스페이서의 외벽에 형성된다. 이 때 실리사이드층은 제 2 측벽 스페이서의 외벽에 정렬된다.
본 발명에 따른 트랜지스터의 제조방법은 기판 상에 오프닝을 가지는 마스크막을 형성하고, 마스크막을 식각마스크로 사용하여 기판을 식각하여 그루브를 형성하고, 그루브 및 상기 마스크막의 측벽에 제 1 측벽 스페이서를 형성하는 것을 포함한다. 오프닝 내의 기판에 게이트 절연막을 형성하고, 제 1 측벽 스페이서 사이의 게이트 절연막 상에 게이트 전극을 형성한다. 마스크막을 제거한 후 상기 그루브 양측의 기판에 각각 소오스 영역 및 드레인 영역을 형성한다.
소오스 영역 및 드레인 영역은 저농도 확산층과 고농도 확산층으로 구성될 수 있다. 저농도 확산층은 마스크막을 제거한 후 기판 내에 불순물을 주입하여 형성하고, 고농도 확산층은 제 1 측벽 스페이서 외벽에 제 2 측벽 스페이서를 형성한 후 기판 내에 불순물을 주입하여 형성한다.
소오스 영역과 드레인 영역 및 게이트 전극 상부에 각각 실리사이드층을 형성한다. 실리사이드층은 제 2 측벽 스페이서에 정렬되도록 소오스 영역과 드레인 영역에 형성할 수도 있고, 제 2 측벽 스페이서를 제거한 후 소오스 영역과 드레인 영역에 형성할 수도 있다.
구현예
이하 도면을 참조로 본 발명의 구현예를 설명한다.
도 4는 본 발명의 일 실시예에 따른 트랜지스터를 나타낸 도면이다.
도 4를 참조하면, 기판(50)의 일부분이 식각된 그루브(56)에 게이트 절연막 (60)이 형성되어 있고, 게이트 절연막(60) 상에 게이트 전극(62a)가 형성되어 있다. 게이트 전극(62a)의 양 측벽에는 그루브(56) 상에 형성되고 상부로 신장된 제 1 측벽 스페이서(58)이 형성되어 있다. 그루브(56) 양측의 기판에 저농도 확산층(64)과 고농도 확산층(68)으로 구성된 소오스 영역 및 드레인 영역이 형성된다. 제 1 측벽 스페이서(58)의 외측벽에 제 2 측벽 스페이서(66)가 형성되어 저농도 확산층(64)을 덮고 있다. 게이트 전극(62a)과 소오스 영역 및 드레인 영역의 상부에 각각 실리사이드층(68g, 68s, 68d)이 형성될 수 있다. 소오스 영역과 드레인 영역 상부의 실리사이드층(68s, 68d)은 제 2 측벽 스페이서(66)의 외측벽에 정렬되어 형성된다.
종래의 소오스 영역 및 드레인 영역은 게이트 전극의 하부에 일부분이 중첩되어 GIDL누설을 일으키는 원인이 되었다. 그러나, 본 발명에 따른 트랜지스터는 게이트 전극(62a)이 기판에 형성된 그루브(56)에 형성되고, 그 측벽에 제 1 측벽 스페이서(58)가 형성되어 소오스 영역과 드레인 영역이 게이트 전극 하부에 중첩되지 않는 구조이다.
도 5 내지 도 8은 본 발명의 일 실시예에 따른 트랜지스터의 제조방법을 설명하기 위한 공정단면도이다.
도 5를 참조하면, 기판(50)에 버퍼 절연막(52)을 형성하고, 버퍼 절연막(52) 상에 마스크막(54)을 형성한다. 마스크막(54)은 실리콘 질화막으로 형성할 수 있다. 버퍼 절연막은 실리콘 질화막에 의해 기판에 가해지는 스트레스를 완화하는 기능을 한다. 따라서, 마스크막을 실리콘 산화막과 같이 기판에 가하는 스트레스가 미미한 절연막으로 형성하는 경우 버퍼 절연막은 형성하지 않아도 되는 경우가 있다.
도 6을 참조하면, 마스크막(54)와 버퍼 절연막(52)을 식각하고, 계속해서 기판(50)의 일부분을 식각하여 그루브(56)를 형성한다. 기판(50)에 형성되는 그루브는 게이트 절연막의 두께와 소오스 영역 및 드레인 영역의 깊이를 고려하여 그 깊이를 적절히 조절하여 형성한다.
도 7을 참조하면, 마스크막(54) 상에 스페이서 절연막을 콘포말하게 형성하고, 스페이서 절연막을 이방성 식각하여 그루브(56)의 측벽에 형성되고, 마스크막(54)의 벽면을 따라 상부로 신장된 제 1 측벽 스페이서(58)를 형성한다. 제 1 측벽 스페이서(58) 사이에 노출된 기판에 게이트 절연막(60)을 형성한다. 종래에는 게이트 전극을 패터닝하는 과정에서 게이트 절연막이 플라즈마 손상을 입을 수 있었으나, 본 발명은 게이트 절연막이 제 1 측벽 스페이서들(58) 사이에 형성되기 때문에 식각에 의한 손상을 입지 않는다.
게이트 절연막(60) 상에 마스크막(54)의 오프닝을 채우는 게이트 전극용 도전막(62)을 형성한다. 게이트 전극용 도전막(62)은 폴리실리콘막으로 형성할 수 있고, 상부에 금속막 또는 금속 실리사이드막을 더 형성할 수도 있다.
도 8을 참조하면, 게이트 전극용 도전막(62)을 평탄화 식각하여 게이트 절연막(60) 상에 게이트 전극(62a)을 형성한다. 게이트 전극(62a) 양측에 마스크막(54)의 상부면이 노출된다. 마스크막(54)을 제거하여 제 1 측벽 스페이서(58)의 외측벽을 노출시키고, 기판에 불순물을 주입하여 저농도 확산층(64)을 형성한다. 본 발명 에서는 게이트 전극 양측에 제 1 측벽 스페이서(58)이 형성되어 있고, 그 깊이도 그루브(56)의 깊이만큼 기판 내에 형성되기 때문에 저농도 확산층(64)가 게이트 전극 하부에 중첩되는 것을 막을 수 있다.
LDD구조 또는 DDD구조와 같은 이중 접합 구조의 소오스 영역 및 드레인 영역을 형성하기 위해서 제 1 측벽 스페이서(58)의 노출된 측벽에 제 2 측벽 스페이서(66)를 형성한다. 제 2 측벽 스페이서(66)가 형성된 기판에 불순물을 주입하여 제 2 측벽 스페이서(66)의 외측벽에 정렬된 고농도 확산층(68)을 형성한다. 도면에서는 저농도 확산층(64)의 깊이보다 고농도 확산층(68)의 깊이가 큰 LDD구조가 도시되었으나, 저농도 확산층(64)의 깊이가 더 깊은 DDD구조를 형성할 수도 있다. 저농도 확산층(64) 및 고농도 확산층(68)은 소오스 영역 및 드레인 영역을 구성한다.
계속해서, 노출된 버퍼 절연막(52)을 제거하고 실리사이드화 공정을 실시하여 도 4에 도시된 것과 같이, 게이트 전극(62a), 소오스 영역 및 드레인 영역 상에 각각 실리사이드층(68s, 68d, 68g)을 형성한다. 소오스 영역 및 드레인 영역의 실리사이드층(68s, 68d)은 제 2 측벽 스페이서(58)의 외측벽에 정렬되어 고농도 확산층(68) 상에 형성된다.
그러나, 소오스 영역 및 드레인 영역의 저항을 보다 더 낮추기 위하여 실리사이드층을 소오스 영역 및 드레인 영역의 전체 표면에 형성할 수도 있다.
도 9는 본 발명의 일 실시예에 따른 트랜지스터의 변형례를 나타낸 단면도이다.
도 9를 참조하면, 고농도 확산층(68)을 형성한 이후, 제 2 측벽 스페이서 (66)을 제거한다. 제 1 측벽 스페이서(58)을 남겨두고 제 2 측벽 스페이서(66)을 제거하기 위해서, 제 1 측벽 스페이서(58)과 제 2 측벽 스페이서(66)은 특정의 레서피에 대하여 식각 선택성을 가지는 물질로 형성할 수 있다.
제 2 측벽 스페이서(66)가 제거되어 제 1 측벽 스페이서(58)의 외벽이 노출된 상태에서 실리사이드화 공정을 실시하여 게이트 전극(62a), 소오스 영역 및 드레인 영역 상에 각각 실리사이드층(68s, 68d, 68g)을 형성한다. 소오스 영역과 드레인 영역 상의 실리사이드층(68s, 68d)은 고농도 확산층(68) 및 저농도 확산층(64) 상에 형성되어 도 8에 도시된 트랜지스터에 비해 소오스 영역 및 드레인 영역의 저항이 작다.
본 발명에 따르면, 트랜지스터의 게이트 절연막은 플라즈마 손상을 입지 않기 때문에 게이트 전극의 가장자리 부근에서 핫캐리어로 인한 문제와 높은 트랩밀도로 인해 발생할 수 있는 동작불량을 억제할 수 있다.
또한, 소오스 영역과 드레인 영역이 게이트 전극 하부에 중첩되지 않고, 게이트 전극의 일부분이 기판 내에 형성되고, 그 측벽에 스페이서가 형성되기 때문에 게이트 전극과 중첩된 드레인 영역에서 GIDL 현상이 일어나는 것을 막을 수 있다.
Claims (8)
- 기판에 형성된 그루브;상기 그루브 양측벽에 형성되어 상부로 신장된 제 1 측벽 스페이서;상기 제 1 측벽 스페이서 사이에 형성된 게이트 전극;상기 게이트 전극과 기판 사이에 개재된 게이트 절연막;상기 그루브 양측의 기판 내에 각각 형성된 소오스 영역 및 드레인 영역;상기 제 1 측벽 스페이서 외벽에 형성되어 상기 기판을 덮는 제 2 측벽 스페이서; 및상기 게이트 전극의 상부와, 상기 제 2 측벽 스페이서에 정렬되어 상기 소오스 영역 및 상기 드레인 영역의 상부에 각각 형성된 실리사이드층을 포함하는 것을 특징으로 하는 트랜지스터.
- 제1항에 있어서,상기 소오스 영역 및 상기 드레인 영역은 저농도 도핑 영역 및 고농도 도핑 영역으로 구성되고, 상기 게이트 전극 하부로부터 이격된 것을 특징으로 하는 트랜지스터.
- 제1항에 있어서,상기 소오스 영역, 상기 드레인 영역 및 상기 게이트 전극 상부에 각각 형성된 실리사이드층을 더 포함하는 것을 특징으로 하는 트랜지스터.
- 삭제
- 기판 상에 오프닝을 가지는 마스크막을 형성하는 단계;상기 마스크막을 식각마스크로 사용하여 상기 기판을 식각하여 그루브를 형성하는 단계;상기 그루브 및 상기 마스크막의 측벽에 제 1 측벽 스페이서를 형성하는 단계;상기 오프닝 내의 기판에 게이트 절연막을 형성하는 단계;상기 제 1 측벽 스페이서 사이의 게이트 절연막 상에 게이트 전극을 형성하는 단계;상기 마스크막을 제거하는 단계; 및상기 그루브 양측의 기판에 저농도 확산층의 소오스 영역 및 드레인 영역을 형성하는 단계;상기 제 1 측벽 스페이서의 외측벽에 제 2 측벽 스페이서를 형성하는 단계;상기 기판에 고농도 확산층의 소오스 영역 및 드레인 영역을 형성하는 단계; 및상기 고농도 확산층의 상부 및 상기 게이트 전극 상부에 실리사이드층을 형성하는 단계를 포함하는 트랜지스터의 형성방법.
- 삭제
- 삭제
- 기판 상에 오프닝을 가지는 마스크막을 형성하는 단계;상기 마스크막을 식각마스크로 사용하여 상기 기판을 식각하여 그루브를 형성하는 단계;상기 그루브 및 상기 마스크막의 측벽에 제 1 측벽 스페이서를 형성하는 단계;상기 오프닝 내의 기판에 게이트 절연막을 형성하는 단계;상기 제 1 측벽 스페이서 사이의 게이트 절연막 상에 게이트 전극을 형성하는 단계;상기 마스크막을 제거하는 단계;상기 그루브 양측의 기판에 저농도 확산층의 소오스 영역 및 드레인 영역을 형성하는 단계;상기 제 1 측벽 스페이서의 외측벽에 제 2 측벽 스페이서를 형성하는 단계;상기 기판에 고농도 확산층의 소오스 영역 및 드레인 영역을 형성하는 단계;상기 제 2 측벽 스페이서를 제거하는 단계; 및상기 저농도 확산층, 상기 고농도 확산층 및 상기 게이트 전극 상부에 각각 실리사이드층을 형성하는 단계를 포함하는 트랜지스터의 형성방법.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050067896A KR100720475B1 (ko) | 2005-07-26 | 2005-07-26 | 트랜지스터 및 그 형성방법 |
| US11/493,298 US20070023841A1 (en) | 2005-07-26 | 2006-07-25 | Transistor and method for forming the same |
| CN2006101035840A CN1905212B (zh) | 2005-07-26 | 2006-07-25 | 晶体管及其形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050067896A KR100720475B1 (ko) | 2005-07-26 | 2005-07-26 | 트랜지스터 및 그 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20070013519A KR20070013519A (ko) | 2007-01-31 |
| KR100720475B1 true KR100720475B1 (ko) | 2007-05-22 |
Family
ID=37674406
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020050067896A KR100720475B1 (ko) | 2005-07-26 | 2005-07-26 | 트랜지스터 및 그 형성방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US20070023841A1 (ko) |
| KR (1) | KR100720475B1 (ko) |
| CN (1) | CN1905212B (ko) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007041600A2 (en) * | 2005-10-03 | 2007-04-12 | Luminescent Technologies, Inc. | Mask-pattern determination using topology types |
| JP4770885B2 (ja) * | 2008-06-30 | 2011-09-14 | ソニー株式会社 | 半導体装置 |
| CN103165427B (zh) * | 2011-12-13 | 2016-08-03 | 中芯国际集成电路制造(上海)有限公司 | Mos器件及其形成方法 |
| US9741850B1 (en) * | 2016-08-12 | 2017-08-22 | United Microelectronics Corp. | Semiconductor device and method for forming the same |
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| Publication number | Priority date | Publication date | Assignee | Title |
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Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5851890A (en) * | 1997-08-28 | 1998-12-22 | Lsi Logic Corporation | Process for forming integrated circuit structure with metal silicide contacts using notched sidewall spacer on gate electrode |
| JPH1187703A (ja) * | 1997-09-10 | 1999-03-30 | Toshiba Corp | 半導体装置の製造方法 |
| KR100464270B1 (ko) * | 2003-02-04 | 2005-01-03 | 동부아남반도체 주식회사 | 모스펫 소자 제조 방법 |
| KR100546369B1 (ko) * | 2003-08-22 | 2006-01-26 | 삼성전자주식회사 | 콘택 마진을 확보할 수 있는 실리사이드막을 구비한고집적 반도체 소자 및 그 제조방법 |
| JP2005244009A (ja) * | 2004-02-27 | 2005-09-08 | Toshiba Corp | 半導体装置及びその製造方法 |
-
2005
- 2005-07-26 KR KR1020050067896A patent/KR100720475B1/ko not_active IP Right Cessation
-
2006
- 2006-07-25 US US11/493,298 patent/US20070023841A1/en not_active Abandoned
- 2006-07-25 CN CN2006101035840A patent/CN1905212B/zh not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20050001492A (ko) * | 2003-06-25 | 2005-01-07 | 삼성전자주식회사 | 모오스 전계 효과 트랜지스터의 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20070023841A1 (en) | 2007-02-01 |
| CN1905212A (zh) | 2007-01-31 |
| CN1905212B (zh) | 2010-06-16 |
| KR20070013519A (ko) | 2007-01-31 |
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