KR100960469B1 - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조방법에 관한 것으로, 소스 영역과 게이트 간에 중첩되지 않는 영역을 만들어 소스 영역과 채널 영역의 접합 계면에 포텐셜 베리어(potential barrier)를 형성함으로써 전자(electron)에 의한 오프 누설전류 발생을 감소시킬 수 있는 기술을 개시한다. 이를 위해, 본 발명은 반도체 기판 상부에 게이트를 형성하는 단계와, 소스 예정영역 측의 게이트 측벽에 스페이서를 형성하는 단계와, 게이트 양측의 반도체 기판 내에 소스 및 드레인 영역을 형성하는 단계 및 반도체 기판 전면에 캡핑 절연막을 형성하는 단계를 포함한다.
캡핑 절연막, 스트레스, GIDL
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 소스 영역과 게이트 간에 중첩되지 않는 영역을 만들어 소스 영역과 채널 영역의 접합 계면에 포텐셜 베리어(potential barrier)를 형성함으로써 전자(electron)에 의한 오프 누설전류 발생을 감소시킬 수 있는 반도체 소자의 제조방법에 관한 기술이다.
일반적으로, 금속 산화물 반도체(MOS; Metal Oxide Semiconductor)에서는 전력 소비를 줄이기 위해 누설 전류를 감소시켜야 한다. 이러한 MOS 소자 내의 주요 누설 전류 성분은 게이트-유도된 드레인 누설 전류(GIDL; Gate-Induced Drain Leakage)이며, 이는 게이트가 드레인과 중첩되는 MOS 전계 효과 트랜지스터(MOSFET; MOS Field Effect Transistor)의 드레인 표면에서 트랩 보조된 밴드 간 터널링(TAT; Trap-Assisted Band-to-Band Tunneling)에 의해 주로 야기된다.
그런데, 반도체 소자가 고집적화될수록 게이트 산화막의 두께도 점차 얇아지고 있지만, 채널 및 소스/드레인 접합영역에 주입되는 불순물의 농도는 점차 증가하고 있다. 이에 따라, 얇은 게이트 전극과 드레인 접합 영역 사이에 강한 전계(electric field)가 형성되어 GIDL 전류가 급격히 증가하는 문제가 발생한다.
도 1은 종래기술에 따른 반도체 소자의 제조방법을 도시한 단면도이다.
도 1을 참조하면, 반도체 기판(10) 상부에 게이트 절연막(12)을 형성하고, 게이트 절연막(12) 상부에 게이트(14)를 형성한다.
그 다음, 게이트(14)를 포함한 반도체 기판(10) 상부에 스페이서용 절연막(미도시)을 형성하고, 상기 스페이서용 절연막을 전면 식각하여 게이트(14) 양측벽에 스페이서(16)를 형성한다.
그 다음, 스페이서(16)가 형성된 반도체 기판(10)에 이온주입 공정을 수행하여 스페이서(16) 양측의 반도체 기판(10) 내에 소스 영역(18a) 및 드레인 영역(18b)을 형성한다.
이때, 소스 영역(18a) 및 드레인 영역(18b)은 게이트(14)와 중첩되는 영역(20)이 형성된다.
그 다음, 스페이서(16)가 형성된 반도체 기판(10) 전면에 캡핑 절연막(22)을 형성한다.
여기서, 캡핑 절연막(22)은 소스 영역(18a) 및 드레인 영역(18b)에 스트레스(stress)를 가하기 위해 형성하는 것으로, 이로 인해 소스 영역(18a) 및 드레인 영역(18b)에서 실리콘(Si)의 에너지 밴드갭(Energy Bandgap)이 넓어지게 된다.
도 2는 종래기술에 따른 실리콘(Si)의 에너지 밴드를 도시한 도면으로, (a)는 드레인 영역에 바이어스 전압이 인가되기 이전의 에너지 밴드를 도시한 것이고, (b)는 드레인 영역에 바이어스 전압을 인가한 이후의 에너지 밴드를 도시한 것이다.
도 2를 참조하면, 게이트에 접지전압 VSS 또는 음(-)의 전압이 인가되고, 드레인 영역에 양(+)의 전압이 인가되면 캡핑 절연막에 의해 드레인 영역에서 에너지 밴드갭이 커지게 된다. 이로 인해, 드레인 영역에서의 GIDL 전류를 감소시킬 수 있다.
또한, 소스 영역에서 에너지 밴드갭도 커지게 되어 채널 영역의 홀(hole)이 소스 영역으로 주입되는 현상을 방지하여 홀에 의한 오프 누설 전류를 감소시킬 수 있다.
그러나, 소스 영역에서의 에너지 밴드갭이 커지게 되면 소스 영역에서 채널 영역으로 전하가 주입되기 쉽게 되어 전자(electron)에 의한 오프 누설 전류가 증가하는 문제점이 있다.
본 발명은 다음과 같은 목적을 갖는다.
첫째, 소스 영역과 게이트 간에 중첩되지 않는 영역을 만들어 소스 영역과 채널 영역의 접합 계면에 포텐셜 베리어(potential barrier)를 형성함으로써 캡핑 절연막에 의한 스트레스 인가시 전자(electron)에 의한 오프 누설전류 발생을 감소시킬 수 있데 그 목적이 있다.
둘째, 소스 영역 상부에는 캡핑 절연막을 형성하지 않아 소스 영역에 스트레스가 가해지지 않도록 함으로써 전자(electron)에 의한 오프 누설전류 자체가 발생되지 않는데 그 목적이 있다.
셋째, 드레인 영역에 캡핑 절연막에 의한 스트레스가 가해지도록 함으로써 드레인 영역에서의 GIDL 전류 발생을 감소시킬 수 있는데 그 목적이 있다.
본 발명에 따른 반도체 소자의 제조방법은 반도체 기판 상부에 게이트를 형성하는 단계; 소스 예정영역 측의 상기 게이트 측벽에 스페이서를 형성하는 단계; 상기 게이트 양측의 상기 반도체 기판 내에 소스 및 드레인 영역을 형성하는 단계; 및 상기 반도체 기판 전면에 캡핑 절연막을 형성하는 단계를 포함하는 것을 특징으로 한다.
여기서, 상기 스페이서는 질화막, 산화막 및 이들의 조합 중 어느 하나로 형성하는 것과, 상기 스페이서는 스퍼터 식각 방법으로 형성하는 것과, 상기 소스 영역은 상기 게이트와 이격되어 형성되는 것과, 상기 소스 및 드레인 영역은 상기 드레인 영역 방향에서 불순물을 경사 이온주입하여 형성하는 것을 특징으로 한다.
그리고, 본 발명은 반도체 기판 상부에 게이트를 형성하는 단계; 상기 게이트 양측벽에 스페이서를 형성하는 단계; 상기 스페이서 양측의 상기 반도체 기판 내에 소스 및 드레인 영역을 형성하는 단계; 및 상기 스페이서가 형성된 상기 반도체 기판 상부에 상기 소스 영역을 노출시키는 캡핑 절연막 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
여기서, 상기 스페이서는 질화막, 산화막 및 이들의 조합 중 어느 하나로 형성하는 것과, 상기 캡핑 절연막 패턴 형성 단계는 상기 스페이서가 형성된 상기 반도체 기판 전면에 캡핑 절연막을 형성하는 단계; 상기 캡핑 절연막 상부에 상기 소 스 영역 측의 상기 스페이서 및 상기 반도체 기판을 노출시키는 감광막 패턴을 형성하는 단계; 상기 감광막 패턴을 마스크로 상기 캡핑 절연막을 식각하는 단계; 및 상기 감광막 패턴을 제거하는 단계를 포함하는 것을 특징으로 한다.
본 발명은 다음과 같은 효과를 제공한다.
첫째, 소스 영역과 게이트 간에 중첩되지 않는 영역을 만들어 소스 영역과 채널 영역의 접합 계면에 포텐셜 베리어(potential barrier)를 형성함으로써 전자(electron)에 의한 오프 누설전류 발생을 감소시킬 수 있는 효과를 제공한다.
둘째, 소스 영역 상부에는 캡핑 절연막을 형성하지 않아 소스 영역에 스트레스가 가해지지 않도록 함으로써 전자(electron)에 의한 오프 누설전류 자체가 발생되지 않는 효과를 제공한다.
셋째, 드레인 영역에 캡핑 절연막에 의한 스트레스가 가해지도록 함으로써 드레인 영역에서의 GIDL 전류 발생을 감소시킬 수 있는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 3는 본 발명의 제 1 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도이다.
도 3을 참조하면, 반도체 기판(100) 상부에 게이트 절연막(102)을 형성하고, 게이트 절연막(102) 상부에 게이트(104)를 형성한다.
그 다음, 스스 예정영역 측의 게이트(104) 측벽에 스페이서(106)를 형성한다.
여기서, 스페이서(106)는 질화막, 산화막 및 이들의 조합 중 어느 하나를 타겟(target)으로 하는 스퍼터 식각(Sputter Etch) 방법으로 형성하는 것이 바람직하다.
그 다음, 스페이서(106)가 형성된 반도체 기판(100)에 이온주입 공정을 수행하여 게이트(104) 양측의 반도체 기판(100) 내에 소스 영역(108a) 및 드레인 영역(108b)을 형성한다.
이때, 소스 영역(108a)은 스페이서(106)에 의해 게이트(104)와 중첩되지 않는 영역(110a)이 발생하고, 드레인 영역(108b)은 종래와 동일하게 게이트(104)와 중첩되는 영역(110b)이 발생한다.
그 다음, 스페이서(106)가 형성된 반도체 기판(100) 전면에 캡핑 절연막(112)을 형성한다.
한편, 본 발명의 제 1 실시예에서는 소스 영역(108a)과 게이트(104) 간에 중첩되지 않는 영역(110a)을 형성하기 위해 스페이서(106)를 이용하는 경우를 실시예로 설명하였으나, 이에 한정하지 않고 경사 이온 주입 방법을 이용할 수 있다.
예컨대, 게이트 양측벽에 스페이서를 모두 형성하고, 드레인 영역 방향에서 경사 이온주입 공정을 수행하여 소스 및 드레인 영역을 형성하는 것이다. 그러면, 드레인 영역이 소스 영역보다 더 넓게 형성되고, 소스 영역은 게이트와 중첩되지 않게 되어 본 발명의 제 1 실시예와 동일한 동작 특성을 갖게 된다.
도 4는 본 발명의 제 1 실시예에 따른 실리콘(Si)의 에너지 밴드를 도시한 도면으로서, (a)는 드레인 영역에 바이어스 전압이 인가되기 이전의 에너지 밴드를 도시한 것이고, (b)는 드레인 영역에 바이어스 전압을 인가한 이후의 에너지 밴드를 도시한 것이다.
도 4를 참조하면, 소스 영역과 게이트 간에 중첩되지 않는 영역에 의해 소스 영역과 채널 영역의 접합 계면에 포텐셜 베리어(potential barrier; 점선 표시)가 발생한다. 이로 인해, 소스 영역에서 채널 영역으로 전하가 주입되기 어려워 전자(electron)에 의한 오프 누설 전류가 감소될 수 있다.
도 5는 본 발명의 제 2 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도이다.
도 5를 참조하면, 반도체 기판(200) 상부에 게이트 절연막(202)을 형성하고, 게이트 절연막(202) 상부에 게이트(204)를 형성한다.
그 다음, 게이트(204)를 포함한 반도체 기판(200) 상부에 스페이서용 물질막(미도시)을 형성하고, 상기 스페이서용 물질막을 전면 식각하여 게이트(204) 양측벽에 스페이서(206)를 형성한다.
그 다음, 스페이서(206)가 형성된 반도체 기판(200)에 이온주입 공정을 수행 하여 스페이서(206) 양측의 반도체 기판(200) 내에 소스 영역(208a) 및 드레인 영역(208b)을 형성한다.
이때, 소스 영역(208a) 및 드레인 영역(208b)은 각각 게이트(204)와 중첩되는 영역(210)이 발생한다.
그 다음, 스페이서(206)가 형성된 반도체 기판(200) 전면에 캡핑 절연막(미도시)을 형성한다.
그 다음, 상기 캡핑 절연막 상부에 소스 영역(206a) 측의 스페이서(206) 및 반도체 기판(200)을 노출시키는 감광막 패턴(미도시)을 형성한다.
그 다음, 상기 감광막 패턴을 마스크로 상기 캡핑 절연막을 식각하여 캡핑 절연막 패턴(212)을 형성하고, 상기 감광막 패턴을 제거한다.
도 6은 본 발명의 제 2 실시예에 따른 실리콘(Si)의 에너지 밴드를 도시한 도면으로서, 드레인 영역에 바이어스 전압을 인가한 이후의 에너지 밴드를 도시한 것이다.
도 6을 참조하면, 캡핑 절연막 패턴이 드레인 영역 상부에만 형성되어 소스 영역에는 스트레스가 인가되지 않는다. 이로 인해, 소스 영역의 에너지 밴드갭이 커지지 않고, 채널 영역과 동일하게 유지된다. 따라서, 소스 영역에서 채널 영역으로 전하의 주입 자체가 발생하지 않아 전자(electron)에 의한 오프 누설 전류가 감소될 수 있다.
도 1은 종래기술에 따른 반도체 소자의 제조방법을 도시한 단면도.
도 2는 종래기술에 따른 실리콘(Si)의 에너지 밴드를 도시한 도면.
도 3는 본 발명의 제 1 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도.
도 4는 본 발명의 제 1 실시예에 따른 실리콘(Si)의 에너지 밴드를 도시한 도면.
도 5는 본 발명의 제 2 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도.
도 6은 본 발명의 제 2 실시예에 따른 실리콘(Si)의 에너지 밴드를 도시한 도면.
Claims (8)
- 반도체 기판 상부에 게이트를 형성하는 단계;상기 게이트의 두 측벽 중 소스 예정영역 측의 상기 게이트 측벽에 스페이서를 형성하는 단계;상기 게이트 양측의 상기 반도체 기판 내에 소스 및 드레인 영역을 형성하는 단계; 및상기 반도체 기판 전면에 캡핑 절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 스페이서는 질화막, 산화막 및 이들의 조합 중 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 2 항에 있어서, 상기 스페이서는 스퍼터 식각 방법으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 소스 영역은 상기 게이트와 이격되어 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 소스 및 드레인 영역은 상기 드레인 영역 방향에서 불순물을 경사 이온주입하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 반도체 기판 상부에 게이트를 형성하는 단계;상기 게이트 양측벽에 스페이서를 형성하는 단계;상기 스페이서 양측의 상기 반도체 기판 내에 소스 및 드레인 영역을 형성하는 단계; 및상기 스페이서가 형성된 상기 반도체 기판 상부에 상기 드레인 영역은 노출시키지 않고 상기 소스 영역을 노출시키는 캡핑 절연막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 6 항에 있어서, 상기 스페이서는 질화막, 산화막 및 이들의 조합 중 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 6 항에 있어서, 상기 캡핑 절연막 패턴 형성 단계는상기 스페이서가 형성된 상기 반도체 기판 전면에 캡핑 절연막을 형성하는 단계;상기 캡핑 절연막 상부에 상기 소스 영역 측의 상기 스페이서 및 상기 반도체 기판을 노출시키는 감광막 패턴을 형성하는 단계;상기 감광막 패턴을 마스크로 상기 캡핑 절연막을 식각하는 단계; 및상기 감광막 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
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