CN107785264B - 半导体器件的形成方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 100
- 239000004065 semiconductor Substances 0.000 title claims abstract description 62
- 238000009792 diffusion process Methods 0.000 claims abstract description 140
- 239000000463 material Substances 0.000 claims abstract description 101
- 150000002500 ions Chemical class 0.000 claims abstract description 67
- 238000002955 isolation Methods 0.000 claims abstract description 49
- 238000005530 etching Methods 0.000 claims abstract description 35
- 239000000758 substrate Substances 0.000 claims abstract description 34
- 238000000137 annealing Methods 0.000 claims abstract description 16
- 125000006850 spacer group Chemical group 0.000 claims description 37
- 239000007787 solid Substances 0.000 claims description 13
- 230000005669 field effect Effects 0.000 claims description 12
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical group O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 11
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 11
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 11
- 238000001312 dry etching Methods 0.000 claims description 10
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 9
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 9
- -1 spacer ions Chemical class 0.000 claims description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 5
- 239000007789 gas Substances 0.000 claims description 5
- 238000002347 injection Methods 0.000 claims description 5
- 239000007924 injection Substances 0.000 claims description 5
- 229910052710 silicon Inorganic materials 0.000 claims description 4
- 239000010703 silicon Substances 0.000 claims description 4
- 229910052799 carbon Inorganic materials 0.000 claims description 3
- 229910052757 nitrogen Inorganic materials 0.000 claims description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N nitrogen Substances N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 3
- 239000007943 implant Substances 0.000 claims 1
- 230000000977 initiatory effect Effects 0.000 description 17
- 238000001505 atmospheric-pressure chemical vapour deposition Methods 0.000 description 4
- 238000000231 atomic layer deposition Methods 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 238000005520 cutting process Methods 0.000 description 4
- 238000005137 deposition process Methods 0.000 description 4
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 4
- 239000013039 cover film Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000010408 film Substances 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
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Abstract
一种半导体器件的形成方法，包括：提供包括第一区和第二区的半导体衬底，第一区和第二区的半导体衬底上分别具有鳍部、覆盖鳍部部分侧壁的隔离结构、及横跨鳍部且覆盖部分隔离结构的栅极结构；形成偏移侧墙材料层，偏移侧墙材料层覆盖第一区和第二区的隔离结构、鳍部和栅极结构；回刻蚀第一区的偏移侧墙材料层，在第一区的栅极结构侧壁形成第一偏移侧墙；之后，形成扩散层，扩散层覆盖第一区的鳍部，扩散层中含有第一离子；进行退火处理，使第一离子进入第一区的鳍部，形成第一轻掺杂区；之后，去除至少部分厚度的扩散层；之后，回刻蚀第二区的偏移侧墙材料层，在第二区的栅极结构侧壁形成第二偏移侧墙。所述方法降低了对第二区隔离结构的损耗。
Description
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体器件的形成方法。
背景技术
MOS晶体管是现代集成电路中最重要的元件之一。MOS晶体管的基本结构包括：半导体衬底；位于半导体衬底表面的栅极结构，位于栅极结构一侧半导体衬底内的源区和位于栅极结构另一侧半导体衬底内的漏区。MOS晶体管的工作原理是：通过在栅极结构施加电压，调节通过栅极结构底部沟道的电流来产生开关信号。
随着半导体技术的发展，传统的平面式的MOS晶体管对沟道电流的控制能力变弱，造成严重的漏电流。而鳍式场效应晶体管(Fin FET)是一种新兴的多栅器件，一般包括凸出于半导体衬底表面的鳍部，覆盖部分所述鳍部的顶部表面和侧壁表面的栅极结构，位于栅极结构一侧的鳍部内的源区和位于栅极结构另一侧的鳍部内的漏区。
在集成电路中，通常需要在不同的区域形成不同类型的鳍式场效应晶体管。
然而，现有技术中鳍式场效应晶体管构成的半导体器件的性能有待提高。
发明内容
本发明解决的问题是提供一种半导体器件的形成方法，以降低了对第二区隔离结构的损耗。
为解决上述问题，本发明提供一种半导体器件的形成方法，包括：提供半导体衬底，所述半导体衬底包括第一区和第二区，第一区和第二区的半导体衬底上分别具有鳍部、覆盖鳍部部分侧壁的隔离结构、以及横跨鳍部且覆盖部分隔离结构的栅极结构；形成偏移侧墙材料层，所述偏移侧墙材料层覆盖第一区和第二区的隔离结构、鳍部和栅极结构；回刻蚀第一区的偏移侧墙材料层，在第一区的栅极结构侧壁形成第一偏移侧墙；形成第一偏移侧墙后，形成扩散层，所述扩散层覆盖第一区的鳍部，所述扩散层中含有第一离子；进行退火处理，使第一离子进入第一区的鳍部，在第一区的栅极结构和第一偏移侧墙两侧的鳍部中形成第一轻掺杂区；形成第一轻掺杂区后，去除至少部分厚度的扩散层；去除至少部分厚度的扩散层后，回刻蚀第二区的偏移侧墙材料层，在第二区的栅极结构侧壁形成第二偏移侧墙。
可选的，形成第二偏移侧墙前，去除全部扩散层。
可选的，形成第二偏移侧墙前，去除部分厚度的扩散层。
可选的，还包括：形成第二偏移侧墙后，去除剩余的扩散层。
可选的，去除部分厚度的扩散层前，扩散层具有第一厚度；所去除的部分扩散层的厚度为第二厚度，第二厚度为第一厚度的1/2～2/3。
可选的，所述偏移侧墙材料层的材料为氮化硅或氮氧化硅。
可选的，还包括：在形成偏移侧墙材料层后，且在回刻蚀第一区的偏移侧墙材料层之前，形成第一掩膜层，第一掩膜层覆盖第二区的偏移侧墙材料层且暴露出第一区的偏移侧墙材料层；回刻蚀第一区的偏移侧墙材料层的方法为：以第一掩膜层为掩膜，采用第一各向异性干刻工艺刻蚀偏移侧墙材料层；在回刻蚀第一区的偏移侧墙材料层后，且在形成扩散层之前，去除第一掩膜层。
可选的，所述扩散层的材料为含有第一离子的氧化硅。
可选的，所述扩散层还覆盖第一区的栅极结构、第一偏移侧墙和第一区的隔离结构，且所述扩散层暴露出第二区的偏移侧墙材料层；形成所述扩散层的方法包括：形成扩散初始层，所述扩散初始层覆盖第一区的栅极结构、第一偏移侧墙、第一区的隔离结构以及第二区的偏移侧墙材料层，所述扩散初始层中含有第一离子；去除第二区的扩散初始层，形成扩散层，所述扩散层中含有第一离子。
可选的，当第一区用于形成N型鳍式场效应晶体管时，第二区用于形成P型鳍式场效应晶体管；当第一区用于形成P型鳍式场效应晶体管时，第二区用于形成N型鳍式场效应晶体管。
可选的，当第一区用于形成N型鳍式场效应晶体管时，第一离子的导电类型为N型；当第一区用于形成P型鳍式场效应晶体管时，第一离子的导电类型为P型。
可选的，还包括：进行退火处理之前，形成覆盖扩散层的覆盖层，第一离子在覆盖层中的固溶度小于等于第一离子在扩散层中的固溶度；形成第一轻掺杂区后，去除覆盖层；去除覆盖层后，去除至少部分厚度的扩散层。
可选的，所述覆盖层的材料为氧化硅、氮化硅或者含有间隙离子的非晶硅。
可选的，所述间隙离子为碳离子或氮离子。
可选的，所述间隙离子在覆盖层中的原子百分比为1％～10％。
可选的，所述退火处理的参数包括：采用的气体包括N2，退火温度为950摄氏度～1050摄氏度。
可选的，还包括：在去除至少部分厚度的扩散层后，且在回刻蚀第二区的偏移侧墙材料层之前，形成第二掩膜层，第二掩膜层覆盖第一区且暴露出第二区的偏移侧墙材料层；回刻蚀第二区的偏移侧墙材料层的方法为：以第二掩膜层为掩膜，采用第二各向异性干刻工艺刻蚀偏移侧墙材料层；在回刻蚀第二区的偏移侧墙材料层后，去除第二掩膜层。
可选的，还包括：对第二区的栅极结构和第二偏移侧墙两侧的鳍部进行轻掺杂漏注入，在第二区的栅极结构和第二偏移侧墙两侧的鳍部中形成第二轻掺杂区。
可选的，去除剩余的扩散层之后，进行所述轻掺杂漏注入；或者：去除剩余的扩散层之前，进行所述轻掺杂漏注入。
与现有技术相比，本发明的技术方案具有以下优点：
本发明提供的半导体器件的形成方法，由于在形成第一轻掺杂区之前，仅刻蚀了第一区的偏移侧墙材料层，从而在第一区的栅极结构两侧侧壁形成第一偏移侧墙，因此第二区覆盖有偏移侧墙材料层。在去除至少部分厚度的扩散层的过程中，第二区的偏移侧墙材料层能够保护第二区的隔离结构不受到刻蚀损伤。因此对第二区的隔离结构的损耗较少。
附图说明
图1至图19是本发明一实施例中半导体器件形成过程的结构示意图。
具体实施方式
正如背景技术所述，现有技术形成的半导体器件的性能有待提高。
一种半导体器件的形成方法，包括：提供半导体衬底，所述半导体衬底包括N型区和P型区，N型区和P型区的半导体衬底上具有鳍部、覆盖鳍部部分侧壁的隔离结构、以及横跨鳍部且覆盖部分隔离结构的栅极结构；形成覆盖N型区和P型区的偏移侧墙材料层；刻蚀偏移侧墙材料层，在N型区栅极结构两侧侧壁形成第一偏移侧墙，在P型区栅极结构两侧侧壁形成第二偏移侧墙；在P型区栅极结构和第二偏移侧墙两侧的P型区鳍部中形成第二轻掺杂区；形成第二轻掺杂区后，形成覆盖N型区的扩散层，所述扩散层暴露出P型区，所述扩散层中含有第一离子；进行退火处理，使第一离子进入N型区鳍部，在N型区栅极结构和第一偏移侧墙两侧的N型区鳍部中形成第一轻掺杂区；形成第一轻掺杂区后，采用无掩膜刻蚀工艺去除N型区的扩散层。
然而，采用上述方法形成半导体器件的过程中，会造成P型区的隔离结构损耗较大，经研究发现，原因在于：
刻蚀偏移侧墙材料层，在N型区栅极结构两侧侧壁形成第一偏移侧墙，在P型区栅极结构两侧侧壁形成第二偏移侧墙，此时，暴露出P型区的隔离结构。由于扩散层覆盖N型区且暴露出P型区，因此形成扩散层后，也暴露出P型区的隔离结构。相应的，隔离结构会暴露在去除N型区的扩散层的刻蚀环境中。因此在去除N型区扩散层的过程中，P型区的隔离结构会有较大的损耗。
由于P型区隔离结构的损耗程度较大，因此导致P型区隔离结构暴露出的鳍部的高度较大。由于鳍部的顶部宽度小于底部宽度，因此P型区暴露出的鳍部高度越大，对应的隔离结构暴露出的P型区鳍部底部的区域宽度越大。导致该区域不易被耗尽，短沟道效应严重。为此，需要减小对P型区的隔离结构的损耗程度。
在此基础上，本发明提供一种半导体器件的形成方法，包括：提供半导体衬底，所述半导体衬底包括第一区和第二区，第一区和第二区的半导体衬底上分别具有鳍部、覆盖鳍部部分侧壁的隔离结构、以及横跨鳍部且覆盖部分隔离结构的栅极结构；形成偏移侧墙材料层，所述偏移侧墙材料层覆盖第一区和第二区的隔离结构、鳍部和栅极结构；回刻蚀第一区的偏移侧墙材料层，在第一区的栅极结构侧壁形成第一偏移侧墙；形成第一偏移侧墙后，形成扩散层，所述扩散层覆盖第一区的鳍部，所述扩散层中含有第一离子；进行退火处理，使第一离子进入第一区的鳍部，在第一区的栅极结构和第一偏移侧墙两侧的鳍部中形成第一轻掺杂区；形成第一轻掺杂区后，去除至少部分厚度的扩散层；去除至少部分厚度的扩散层后，回刻蚀第二区的偏移侧墙材料层，在第二区的栅极结构侧壁形成第二偏移侧墙。
由于在形成第一轻掺杂区之前，仅刻蚀了第一区的偏移侧墙材料层，从而在第一区的栅极结构两侧侧壁形成第一偏移侧墙，因此第二区覆盖有偏移侧墙材料层。在去除至少部分厚度的扩散层的过程中，第二区的偏移侧墙材料层能够保护第二区的隔离结构不受到刻蚀损伤。因此对第二区的隔离结构的损耗较少。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1至图19是本发明一实施例中半导体器件形成过程的结构示意图。
结合参考图1、图2和图3，图2为沿着图1中切割线A-A1和A2-A3获得的示意图，图3为沿着图1中切割线A4-A5获得的示意图，提供半导体衬底100，所述半导体衬底100包括第一区Ⅰ和第二区Ⅱ，第一区Ⅰ和第二区Ⅱ的半导体衬底100上具有鳍部110、覆盖鳍部110部分侧壁的隔离结构120、以及横跨鳍部110且覆盖部分隔离结构120的栅极结构130。
需要说明的是，图2中第一区Ⅰ为沿着图1中切割线A-A1获得的示意图，图2中第二区Ⅱ为沿着图1中切割线A2-A3获得的示意图。
所述半导体衬底100为形成半导体器件提供工艺平台。
所述半导体衬底100的材料可以是单晶硅，多晶硅或非晶硅；半导体衬底100的材料也可以是硅、锗、锗化硅、砷化镓等半导体材料。本实施例中，所述半导体衬底100的材料为单晶硅。
本实施例中，所述鳍部110通过图形化半导体衬底100而形成。在其它实施例中，也可以是：在所述半导体衬底上形成鳍部材料层(未图示)；图形化所述鳍部材料层，从而形成鳍部。
所述半导体衬底100包括第一区Ⅰ和第二区Ⅱ。
当第一区Ⅰ用于形成N型鳍式场效应晶体管时，第二区Ⅱ用于形成P型鳍式场效应晶体管；当第一区Ⅰ用于形成P型鳍式场效应晶体管时，第二区Ⅱ用于形成N型鳍式场效应晶体管。
所述隔离结构120覆盖鳍部110部分侧壁，隔离结构120的表面低于鳍部110的顶部表面。所述隔离结构120用于电学隔离相邻的鳍部110。
本实施例中，栅极结构130横跨第一区Ⅰ和第二区Ⅱ的鳍部110。栅极结构130覆盖第一区Ⅰ部分鳍部110的顶部表面和侧壁和第二区Ⅱ部分鳍部110的顶部表面和侧壁、覆盖第一区Ⅰ和第二区Ⅱ的部分隔离结构120的表面。
所述栅极结构130包括：位于半导体衬底100和鳍部110上的栅介质层131和位于栅介质层131上的栅电极层132。
本实施例中，栅介质层131横跨第一区Ⅰ和第二区Ⅱ的鳍部110，栅介质层131位于第一区Ⅰ和第二区Ⅱ的隔离结构120表面、覆盖部分第一区Ⅰ鳍部110的顶部表面和侧壁、以及覆盖部分第二区Ⅱ鳍部110的顶部表面和侧壁。
本实施例中，所述栅电极层132的材料为多晶硅，栅介质层131的材料为氧化硅。在其它实施例中，所述栅电极层的材料为金属，栅介质层的材料为高K(K大于3.9)介质材料。
结合参考图4和图5，图4为在图2基础上形成的示意图，图5为在图3基础上形成的示意图，形成偏移侧墙材料层140，所述偏移侧墙材料层140覆盖第一区Ⅰ和第二区Ⅱ的隔离结构120、鳍部110和栅极结构130。
所述偏移侧墙材料层140的材料为氮化硅或氮氧化硅。
形成偏移侧墙材料层140的工艺为沉积工艺，如等离子体化学气相沉积工艺、原子层沉积工艺、亚大气压化学气相沉积工艺或低压化学气相沉积工艺。
结合参考图6和图7，图6为在图4基础上形成的示意图，图7为在图5基础上形成的示意图，回刻蚀第一区Ⅰ的偏移侧墙材料层140，在第一区Ⅰ的栅极结构130侧壁形成第一偏移侧墙141。
本实施例中，在形成偏移侧墙材料层140后，且在回刻蚀第一区Ⅰ的偏移侧墙材料层140之前，还形成第一掩膜层(未图示)，第一掩膜层覆盖第二区Ⅱ的偏移侧墙材料层140且暴露出第一区Ⅰ的偏移侧墙材料层140。
回刻蚀第一区Ⅰ的偏移侧墙材料层140的方法为：以第一掩膜层为掩膜，采用第一各向异性干刻工艺刻蚀偏移侧墙材料层140。
在回刻蚀第一区Ⅰ的偏移侧墙材料层140后，且在后续形成扩散层之前，去除第一掩膜层。
需要说明的是，本实施例中，采用第一各向异性干刻工艺刻蚀偏移侧墙材料层140的过程中，通过调整工艺参数，在暴露出第一区Ⅰ栅极结构130的顶部表面的同时，暴露出第一区Ⅰ鳍部110的表面，从而在第一区Ⅰ的栅极结构130两侧侧壁形成第一偏移侧墙141。
所述第一各向异性干刻工艺的参数包括：采用的气体包括N2和O2，N2的流量为20sccm～500sccm，O2的流量为3sccm～50sccm，源射频功率为30瓦～300瓦，偏置电压为10伏～150伏，腔室压强为2mtorr～500mtorr。
形成第一偏移侧墙141后，形成扩散层，所述扩散层覆盖第一区Ⅰ的鳍部110，所述扩散层中含有第一离子。
本实施例中，还形成了覆盖扩散层的覆盖层。在其它实施例中，可以不形成覆盖扩散层的覆盖层。
下面介绍扩散层和覆盖层的形成方法。
本实施例中，所述扩散层还覆盖第一区Ⅰ的栅极结构130、第一偏移侧墙141和第一区Ⅰ的隔离结构120，且所述扩散层暴露出第二区Ⅱ的偏移侧墙材料层140。
具体的，结合参考图8和图9，图8为在图6基础上形成的示意图，图9为在图7基础上形成的示意图，形成第一偏移侧墙141后，形成扩散初始层150，所述扩散初始层150覆盖第一区Ⅰ的栅极结构130、第一偏移侧墙141、第一区Ⅰ的隔离结构120以及第二区Ⅱ的偏移侧墙材料层140，所述扩散初始层150中含有第一离子；形成覆盖扩散初始层150的覆盖初始层160，第一离子在覆盖初始层160中的固溶度小于等于第一离子在扩散初始层150中的固溶度。
所述扩散初始层150的材料为含有第一离子的氧化硅。
形成扩散初始层150的工艺为沉积工艺，如等离子体化学气相沉积工艺、低压化学气相沉积工艺、亚大气压化学气相沉积工艺或者原子层沉积工艺。
所述覆盖初始层160的材料为氧化硅、氮化硅或者含有间隙离子的非晶硅。
当所述覆盖初始层160的材料为氧化硅或氮化硅时，形成覆盖初始层160的工艺为沉积工艺，如等离子体化学气相沉积工艺、低压化学气相沉积工艺、亚大气压化学气相沉积工艺或者原子层沉积工艺。
当所述覆盖初始层160的材料为含有间隙离子的非晶硅时，形成所述覆盖初始层160的方法包括：在扩散初始层150表面形成覆盖膜；采用离子注入工艺在所述覆盖膜中注入间隙离子，从而形成覆盖初始层160。
所述覆盖膜的材料为非晶硅。形成所述覆盖膜的工艺为沉积工艺，如等离子体化学气相沉积工艺、亚大气压化学气相沉积工艺、低压化学气相沉积工艺或者原子层沉积工艺。
所述间隙离子为碳离子或氮离子。
结合参考图10和图11，图10为在图8基础上形成的示意图，图11为在图9基础上形成的示意图，去除第二区Ⅱ的覆盖初始层160和扩散初始层150，形成扩散层151和覆盖扩散层151的覆盖层161。
所述扩散层151对应扩散初始层150；所述覆盖层161对应覆盖初始层160。
相应的，第一离子在覆盖层161中的固溶度小于等于第一离子在扩散层151中的固溶度。所述扩散层151的材料为含有第一离子的氧化硅。所述覆盖层161的材料为氧化硅、氮化硅或者含有间隙离子的非晶硅。
需要说明的是，当没有形成覆盖层时，形成覆盖扩散层的方法包括：形成第一偏移侧墙后，形成扩散初始层，所述扩散初始层覆盖第一区的栅极结构、第一偏移侧墙、第一区的隔离结构以及第二区的偏移侧墙材料层，所述扩散初始层中含有第一离子；去除第二区的扩散初始层，形成扩散层，所述扩散层中含有第一离子。
当第一区Ⅰ用于形成N型鳍式场效应晶体管时，第一离子的导电类型为N型；当第一区Ⅰ用于形成P型鳍式场效应晶体管时，第一离子的导电类型为P型。
所述扩散层151的厚度为25埃～60埃，如25埃、30埃、40埃、50埃或60埃。
当覆盖层161的材料为氧化硅时，第一离子在覆盖层161中的固溶度等于第一离子在扩散层151中的固溶度。当覆盖层161的材料为氮化硅或者含有间隙离子的非晶硅时，第一离子在覆盖层161中的固溶度小于第一离子在扩散层151中的固溶度。
间隙离子填充在非晶硅的硅原子之间的间隙中，使得含有间隙离子的非晶硅中的原子间的间隙较小。扩散层151中的第一离子难以通过原子间的间隙较小的含有间隙离子的非晶硅。使得第一离子在覆盖层161中的固溶度小于在扩散层151中的固溶度。
所述间隙离子在覆盖层161中的原子百分比为1％～10％。
接着，结合参考图12和图13，图12为在图10基础上形成的示意图，图13为在图11基础上形成的示意图，进行退火处理，使第一离子进入第一区Ⅰ的鳍部110，在第一区Ⅰ的栅极结构130和第一偏移侧墙141两侧的鳍部110中形成第一轻掺杂区170。
所述退火处理的参数包括：采用的气体包括N2，退火温度为950摄氏度～1050摄氏度。
由于在退火处理中，第一离子从扩散层151扩散进入第一区Ⅰ的鳍部110中，从而形成第一轻掺杂区170，因此避免了采用离子注入的工艺形成第一轻掺杂区而引起的损伤。
当第一离子在覆盖层161中的固溶度小于在扩散层151中的固溶度时，使得覆盖层161容纳第一离子的能力弱于扩散层151容纳防穿通离子的能力。因此第一离子在退火处理过程中从扩散层151向覆盖层161溢出的程度较小。进而使得所述覆盖层161能够减小扩散层151中第一离子向外界环境溢出的程度。因此有较多的第一离子扩散进入第一区Ⅰ的鳍部110中。由于较多的第一离子进入鳍部110中，提高了第一离子的利用率。
结合参考图14和图15，图14为在图12基础上形成的示意图，图15为在图13基础上形成的示意图，形成第一轻掺杂区170后，去除覆盖层161；去除覆盖层161后，去除至少部分厚度的扩散层151。
当没有形成覆盖层时，形成第一轻掺杂区后，去除至少部分厚度的扩散层。
去除覆盖层161的工艺为干刻工艺或湿刻工艺。
去除至少部分厚度的扩散层151的工艺为干刻工艺或湿刻工艺。
本实施例中，形成第一轻掺杂区170后，去除了部分厚度的扩散层151。
为了方便说明，去除部分厚度的扩散层151前，扩散层151具有第一厚度；所去除的部分扩散层151的厚度为第二厚度。
本实施例中，若第二厚度超过第一厚度的2/3，会使得剩余的扩散层151过薄，后续在刻蚀第二区Ⅱ的偏移侧墙材料层140以形成第二偏移侧墙的过程中，会将剩余的扩散层151损耗完全，暴露出第一区Ⅰ隔离结构120，进而对第一区Ⅰ隔离结构120产生损耗。若第二厚度小于第一厚度的1/2，后续去除剩余的扩散层151的过程中，会损耗较多的较隔离结构120，因此将扩散层151全部去除后，对隔离结构120损耗程度降低的程度较低。故本实施例中，第二厚度为第一厚度的1/2～2/3。
本实施例中，去除部分厚度的扩散层151后，剩余的扩散层151的厚度为15埃～30埃，如15埃、20埃、25埃或30埃。
在其它实施例中，形成第一轻掺杂区后，去除了全部的扩散层。
由于在形成第一轻掺杂区170之前，仅刻蚀了第一区Ⅰ的偏移侧墙材料层140，从而在第一区Ⅰ的栅极结构130两侧侧壁形成第一偏移侧墙141，因此第二区Ⅱ覆盖有偏移侧墙材料层140。在去除至少部分厚度的扩散层151的过程中，第二区Ⅱ的偏移侧墙材料层140能够保护第二区Ⅱ的隔离结构120不受到刻蚀损伤。
结合参考图16和图17，图16为在图14基础上形成的示意图，图17为在图15基础上形成的示意图，去除至少部分厚度的扩散层151后，回刻蚀第二区Ⅱ的偏移侧墙材料层140，在第二区Ⅱ的栅极结构130的侧壁形成第二偏移侧墙142。
本实施例中，在去除至少部分厚度的扩散层151后，且在回刻蚀第二区Ⅱ的偏移侧墙材料层140之前，还形成第二掩膜层，第二掩膜层覆盖第一区Ⅰ且暴露出第二区Ⅱ的偏移侧墙材料层140。
回刻蚀第二区Ⅱ的偏移侧墙材料层140的方法为：以第二掩膜层为掩膜，采用第二各向异性干刻工艺刻蚀偏移侧墙材料层140。
在回刻蚀第二区Ⅱ的偏移侧墙材料层140后，去除第二掩膜层。
结合参考图18和图19，图18为在图16基础上形成的示意图，图19为在图17基础上形成的示意图，形成第二偏移侧墙142后，去除剩余的扩散层151(参考图16和图17)。
本实施例中，由于在形成第二偏移侧墙142之前，去除了部分厚度的扩散层151，因此在形成第二偏移侧墙142之后，只需要去除剩余较少厚度的扩散层151。因此在去除剩余的扩散层151的过程中，对第二区Ⅱ的隔离结构120的损耗较少。
另外，在去除剩余较少厚度的扩散层150的过程中，可以采用无掩膜刻蚀工艺，使得工艺简化。
本实施例中，去除剩余的扩散层150后，对第二区Ⅱ的栅极结构130和第二偏移侧墙142两侧的鳍部110进行轻掺杂漏注入，在第二区Ⅱ的栅极结构130和第二偏移侧墙142两侧的鳍部110中形成第二轻掺杂区。
在其它实施例中，也可以是：对第二区的栅极结构和第二偏移侧墙两侧的鳍部进行轻掺杂漏注入，在第二区的栅极结构和第二偏移侧墙两侧的鳍部中形成第二轻掺杂区；之后，去除剩余的扩散层。
需要说明的是，在其它实施例中，若在形成第一轻掺杂区后，且在回刻蚀第二区的偏移侧墙材料层以形成第二偏移侧墙之前，去除全部的扩散层，相应的，在形成第二偏移侧墙后，无需去除剩余的扩散层。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (19)
1.一种半导体器件的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底包括第一区和第二区，第一区和第二区的半导体衬底上分别具有鳍部、覆盖鳍部部分侧壁的隔离结构、以及横跨鳍部且覆盖部分隔离结构的栅极结构；
形成偏移侧墙材料层，所述偏移侧墙材料层覆盖第一区和第二区的隔离结构、鳍部和栅极结构；
回刻蚀第一区的偏移侧墙材料层，在第一区的栅极结构侧壁形成第一偏移侧墙；
形成第一偏移侧墙后，形成扩散层，所述扩散层覆盖第一区的鳍部，所述扩散层中含有第一离子；
进行退火处理，使第一离子进入第一区的鳍部，在第一区的栅极结构和第一偏移侧墙两侧的鳍部中形成第一轻掺杂区；
形成第一轻掺杂区后，去除至少部分厚度的扩散层；
去除至少部分厚度的扩散层后，回刻蚀第二区的偏移侧墙材料层，在第二区的栅极结构侧壁形成第二偏移侧墙。
2.根据权利要求1所述的半导体器件的形成方法，其特征在于，形成第二偏移侧墙前，去除全部扩散层。
3.根据权利要求1所述的半导体器件的形成方法，其特征在于，形成第二偏移侧墙前，去除部分厚度的扩散层。
4.根据权利要求3所述的半导体器件的形成方法，其特征在于，还包括：形成第二偏移侧墙后，去除剩余的扩散层。
5.根据权利要求3所述的半导体器件的形成方法，其特征在于，去除部分厚度的扩散层前，扩散层具有第一厚度；所去除的部分扩散层的厚度为第二厚度，第二厚度为第一厚度的1/2～2/3。
6.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述偏移侧墙材料层的材料为氮化硅或氮氧化硅。
7.根据权利要求1所述的半导体器件的形成方法，其特征在于，还包括：在形成偏移侧墙材料层后，且在回刻蚀第一区的偏移侧墙材料层之前，形成第一掩膜层，第一掩膜层覆盖第二区的偏移侧墙材料层且暴露出第一区的偏移侧墙材料层；
回刻蚀第一区的偏移侧墙材料层的方法为：以第一掩膜层为掩膜，采用第一各向异性干刻工艺刻蚀偏移侧墙材料层；
在回刻蚀第一区的偏移侧墙材料层后，且在形成扩散层之前，去除第一掩膜层。
8.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述扩散层的材料为含有第一离子的氧化硅。
9.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述扩散层还覆盖第一区的栅极结构、第一偏移侧墙和第一区的隔离结构，且所述扩散层暴露出第二区的偏移侧墙材料层；
形成所述扩散层的方法包括：形成扩散初始层，所述扩散初始层覆盖第一区的栅极结构、第一偏移侧墙、第一区的隔离结构以及第二区的偏移侧墙材料层，所述扩散初始层中含有第一离子；去除第二区的扩散初始层，形成扩散层，所述扩散层中含有第一离子。
10.根据权利要求1所述的半导体器件的形成方法，其特征在于，当第一区用于形成N型鳍式场效应晶体管时，第二区用于形成P型鳍式场效应晶体管；
当第一区用于形成P型鳍式场效应晶体管时，第二区用于形成N型鳍式场效应晶体管。
11.根据权利要求1所述的半导体器件的形成方法，其特征在于，当第一区用于形成N型鳍式场效应晶体管时，第一离子的导电类型为N型；当第一区用于形成P型鳍式场效应晶体管时，第一离子的导电类型为P型。
12.根据权利要求1所述的半导体器件的形成方法，其特征在于，还包括：进行退火处理之前，形成覆盖扩散层的覆盖层，第一离子在覆盖层中的固溶度小于等于第一离子在扩散层中的固溶度；形成第一轻掺杂区后，去除覆盖层；去除覆盖层后，去除至少部分厚度的扩散层。
13.根据权利要求12所述的半导体器件的形成方法，其特征在于，所述覆盖层的材料为氧化硅、氮化硅或者含有间隙离子的非晶硅。
14.根据权利要求13所述的半导体器件的形成方法，其特征在于，所述间隙离子为碳离子或氮离子。
15.根据权利要求13所述的半导体器件的形成方法，其特征在于，所述间隙离子在覆盖层中的原子百分比为1％～10％。
16.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述退火处理的参数包括：采用的气体包括N2，退火温度为950摄氏度～1050摄氏度。
17.根据权利要求1所述的半导体器件的形成方法，其特征在于，还包括：在去除至少部分厚度的扩散层后，且在回刻蚀第二区的偏移侧墙材料层之前，形成第二掩膜层，第二掩膜层覆盖第一区且暴露出第二区的偏移侧墙材料层；
回刻蚀第二区的偏移侧墙材料层的方法为：以第二掩膜层为掩膜，采用第二各向异性干刻工艺刻蚀偏移侧墙材料层；
在回刻蚀第二区的偏移侧墙材料层后，去除第二掩膜层。
18.根据权利要求2所述的半导体器件的形成方法，其特征在于，还包括：对第二区的栅极结构和第二偏移侧墙两侧的鳍部进行轻掺杂漏注入，在第二区的栅极结构和第二偏移侧墙两侧的鳍部中形成第二轻掺杂区。
19.根据权利要求18所述的半导体器件的形成方法，其特征在于，去除剩余的扩散层之后，进行所述轻掺杂漏注入；或者：去除剩余的扩散层之前，进行所述轻掺杂漏注入。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN201610744154.0A CN107785264B (zh) | 2016-08-26 | 2016-08-26 | 半导体器件的形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN201610744154.0A CN107785264B (zh) | 2016-08-26 | 2016-08-26 | 半导体器件的形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN107785264A CN107785264A (zh) | 2018-03-09 |
| CN107785264B true CN107785264B (zh) | 2020-05-08 |
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ID=61440985
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201610744154.0A Active CN107785264B (zh) | 2016-08-26 | 2016-08-26 | 半导体器件的形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN107785264B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111599755B (zh) * | 2019-02-21 | 2023-04-25 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的形成方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104576331A (zh) * | 2010-04-28 | 2015-04-29 | 台湾积体电路制造股份有限公司 | 鳍式场效应晶体管的掺杂方法 |
| CN105336621A (zh) * | 2014-07-30 | 2016-02-17 | 中芯国际集成电路制造(上海)有限公司 | 鳍式场效应管的形成方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9691900B2 (en) * | 2014-11-24 | 2017-06-27 | International Business Machines Corporation | Dual epitaxy CMOS processing using selective nitride formation for reduced gate pitch |
-
2016
- 2016-08-26 CN CN201610744154.0A patent/CN107785264B/zh active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104576331A (zh) * | 2010-04-28 | 2015-04-29 | 台湾积体电路制造股份有限公司 | 鳍式场效应晶体管的掺杂方法 |
| CN105336621A (zh) * | 2014-07-30 | 2016-02-17 | 中芯国际集成电路制造(上海)有限公司 | 鳍式场效应管的形成方法 |
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| Publication number | Publication date |
|---|---|
| CN107785264A (zh) | 2018-03-09 |
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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