CN110060931B - 半导体器件及其形成方法 - Google Patents
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Abstract
一种半导体器件及其形成方法，其中方法包括：提供基底；在基底上形成伪栅极层，所述伪栅极层包括第一区和位于第一区上的第二区，在平行于基底表面方向上，所述伪栅极层第二区顶部的尺寸大于伪栅极层第一区顶部的尺寸；形成伪栅极层后，在基底上形成介质层，所述介质层覆盖伪栅极层侧壁；形成介质层后，去除伪栅极层，在介质层内形成栅开口；形成栅开口后，在所述栅开口内形成栅极结构。所述方法提高了半导体器件的性能。
Description
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体器件及其形成方法。
背景技术
MOS(金属-氧化物-半导体)晶体管，是现代集成电路中最重要的元件之一。MOS晶体管的基本结构包括：半导体衬底；位于半导体衬底表面的栅极结构，所述栅极结构包括：位于半导体衬底表面的栅介质层以及位于栅介质层表面的栅极层；位于栅极结构两侧半导体衬底中的源漏掺杂区。
随着半导体技术的发展，传统的平面式的MOS晶体管对沟道电流的控制能力变弱，造成严重的漏电流。鳍式场效应晶体管(Fin FET)是一种新兴的多栅器件，它一般包括凸出于半导体衬底表面的鳍部，覆盖部分所述鳍部的顶部表面和侧壁的栅极结构，位于栅极结构两侧的鳍部中的源漏掺杂区。
然而，现有技术中鳍式场效应晶体管构成的半导体器件的性能仍有待提高。
发明内容
本发明解决的问题是提供一种半导体器件及其形成方法，以提高半导体器件的性能。
为解决上述问题，本发明提供一种半导体器件的形成方法，包括：提供基底；在基底上形成伪栅极层，所述伪栅极层包括第一区和位于第一区上的第二区，在平行于基底表面方向上，所述伪栅极层第二区顶部的尺寸大于伪栅极层第一区顶部的尺寸；形成伪栅极层后，在基底上形成介质层，所述介质层覆盖伪栅极层侧壁；形成介质层后，去除伪栅极层，在介质层内形成栅开口；形成栅开口后，在所述栅开口内形成栅极结构。
可选的，所述伪栅极层第二区底部距离伪栅极层顶部表面的距离为第一距离。
可选的，所述伪栅极层第二区底部的尺寸大于伪栅极层第一区顶部的尺寸。
可选的，所述伪栅极层第二区底部的尺寸等于伪栅极层第一区顶部的尺寸
可选的，所述伪栅极层第二区的侧壁与第一区侧壁构成钝角夹角，而且伪栅极层第二区顶部尺寸大于底部尺寸。
可选的，所述伪栅极层第二区包括第三区和位于第三区上的第四区，伪栅极层在平行于基底表面方向上，所述伪栅极层第三区顶部的尺寸大于伪栅极层第三区底部的尺寸，所述伪栅极层第一区顶部的尺寸等于伪栅极层第三区底部的尺寸，所述伪栅极层第三区的侧壁与第一区侧壁构成钝角夹角，所述伪栅极层第三区顶部的尺寸等于伪栅极层第四区底部的尺寸，所述伪栅极层第四区顶部的尺寸等于伪栅极层第四区底部的尺寸。
可选的，，所述伪栅极层的形成步骤包括：在基底上形成初始伪栅极层，对部分初始伪栅极层进行离子掺杂形成掺杂层，所述掺杂层底部表面距离初始伪栅极层顶部表面的距离为第一距离；形成掺杂层后，以所述掺杂层为掩膜对所述初始伪栅极层进行第一刻蚀处理，形成伪栅极层。
可选的，所述掺杂层的形成步骤包括：形成初始伪栅极层后，在基底和初始伪栅极层上形成牺牲层伪栅极层；形成牺牲层后，去除部分牺牲层，形成第一牺牲层，所述第一牺牲层顶部表面距离初始伪栅极层顶部表面的距离为第一距离；形成第一牺牲层后，对所述初始伪栅极层进行离子注入，形成掺杂层，所注入的离子为第一离子；离子注入后，去除第一牺牲层。
可选的，牺牲层的材料包括有机材料。
可选的，所述第一离子包括碳离子或氧离子。
可选的，所述离子注入后，去除第一牺牲层前，还包括：对所述初始伪栅极层进行退火处理。
可选的，所述伪栅极层的形成步骤包括：在基底上形成初始伪栅极层，对部分初始伪栅极层进行离子掺杂形成掺杂层，所述掺杂层底部表面距离伪栅极层顶部表面的距离为第一距离；形成掺杂层后，以所述掺杂层为掩膜对所述初始伪栅极层进行第一刻蚀处理，形成第一伪栅极层，第一伪栅极层第一区侧壁相对于第二区侧壁凹陷；形成第一伪栅极层后，对所述第一伪栅极层和掺杂层进行第二刻蚀处理，形成所述伪栅极层。
可选的，所述初始伪栅极层顶部还具有保护层，伪栅极层顶部在平行于基底表面方向上的尺寸小于保护层的尺寸。
可选的，所述第一刻蚀包括各向同性的干法刻蚀或各向同性的湿法刻蚀。
可选的，所述第二刻蚀包括：各向同性的干法刻蚀或各向同性的湿法刻蚀。
可选的，所述第一距离小于75nm。
可选的，在平行于基底表面方向上，所述伪栅极层第二区顶部的尺寸与伪栅极层第一区顶部的差为2nm～6nm。
本发明还提供一种半导体器件，包括：基底；位于基底上的栅极结构，所述栅极结构包括第一区和位于第一区上的第二区，在平行于基底表面方向上，所述栅极结构第二区中顶部的尺寸大于栅极结构第一区中顶部的尺寸；位于基底和栅极结构上的介质层，所述介质层覆盖栅极结构侧壁。
可选的，所述栅极结构第二区底部表面距离栅极结构顶部表面的距离为第一距离，所述第一距离小于75nm。
可选的，在平行于基底表面方向上，所述栅极结构第二区顶部的尺寸与栅极结构第一区底部的差为2nm～6nm。
与现有技术相比，本发明的技术方案具有以下优点：
本发明技术方案提供的半导体器件的形成方法中，所述栅开口为去除伪栅极层而形成，则伪栅极层的形貌决定了栅开口的形貌。伪栅极层包括第一区和位于第一区上的第二区，在鳍部延伸方向上，所述伪栅极层第二区中顶部的尺寸大于伪栅极层第一区中顶部的尺寸，则栅开口上部开口较大，在沉积形成栅极结构时，膜层沉积效果较好。同时，所述伪栅极层包括第一区和位于第一区上的第二区，则栅开口包括底部和顶部两部分，栅开口底部和栅开口顶部的深宽比均较小，在栅开口内沉积形成栅极结构时主要膜层时，容易沉积到栅开口的底部基底表面，膜层沉积效果好，形成的栅极结构性能好，有利于提高半导体器件的性能。
进一步，所述保护层在在平行于基底表面方向上的尺寸大于伪栅极层顶部的尺寸，所述伪栅极层第二区顶部相对于保护层内缩，保护层中间厚度相对于边缘厚度较厚，所述伪栅极层顶部的保护层较厚，能够保护伪栅极层不暴露，避免了后续工艺对伪栅极层的影响，从而提高半导体器件的性能。
附图说明
图1至图4是一种半导体器件形成过程的结构示意图；
图5至图17是本发明一实施例中半导体器件形成过程的结构示意图。
具体实施方式
正如背景技术所述，现有技术形成的半导体器件的性能较差。
图1至图4是一种半导体器件形成过程的结构示意图；
参考图1和图2，图2为沿着图1中切割线N-N1剖面图，提供基底；所述基底包括半导体衬底100，隔离结构101和鳍部110，在基底上形成伪栅极层120，伪栅极层120横跨鳍部110，覆盖鳍部110部分顶部表面和部分侧壁表面以及隔离结构101部分表面，所述伪栅极层120顶部表面具有保护层123。
参考图3，在伪栅极层120侧壁形成侧墙130，所述侧墙130覆盖伪栅极层120和保护层123侧壁表面。
参考图4，形成侧墙130后，在基底上形成源漏掺杂区140和介质层102，形成介质层102后，去除伪栅极层120，在介质层102内形成栅开口，在栅开口内沉积初始栅介质层151、初始功函数层152和初始栅极层153。
随着半导体技术的发展，器件的关键尺寸越来越小，栅极结构的尺寸也越来越小，栅开口的尺寸也越来越小，同时栅开口的深宽比越来越大。栅极结构的主要膜层，栅介质层、功函数层和栅极层均通过沉积工艺形成，在沉积过程中，由于栅开口顶部尺寸较小，且在沉积过程中，由于在开口尖角部分沉积较厚，形成初始栅介质层151和初始功函数层152后，导致此时栅开口顶部开口尺寸相对于栅开口底部开口尺寸更小，后续继续沉积形成初始栅极层153时，顶部开口小的地方容易闭合，而栅开口底部开口较大，还没有填充好，从而在栅开口内形成空洞160，即形成的栅极层内存在空洞160，从而影响所形成栅极结构的性能，导致半导体器件性能较差。
进一步的，所述保护层123的尺寸与伪栅极层的尺寸一致，侧墙123覆盖保护层123和伪栅极层120的侧壁，保护层123的厚度较薄，在保护层123、伪栅极层120和侧墙130交界处，保护层123的厚度最薄，在后续外延形成源漏掺杂区的过程中，伪栅极层中的伪栅极层突破最薄弱处的保护层，外延形成锗硅，后续去除伪栅极层形成栅开口时，锗硅无法去除，导致栅开口形状不规则，影响栅极结构的形状，从而影响半导体器件的性能。
在此基础上，本发明提供一种半导体器件的形成方法，通过形成顶部尺寸较大，底部尺寸较小的伪栅极层，从而形成顶部开口较大，底部开口较小的栅开口，同时改变栅开口的深宽比，改善栅极结构膜层沉积效果。所述方法有效提高了半导体器件的性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图5至图17是本发明一实施例中半导体器件形成过程的结构示意图。
参考图5和图6，图6为沿着图5中切割线M1-M2的剖面图，提供基底。
本实施例中，以所述半导体器件为鳍式场效应晶体管为示例进行说明，在其它实施例中，半导体器件为平面式的MOS晶体管。
本实施例中，所述基底包括半导体衬底200和位于半导体衬底200上的鳍部210。在其它实施例中，当半导体器件为平面式的MOS晶体管时，基底为平面式的半导体衬底。
本实施例中，所述半导体衬底200上还具有隔离层201，隔离层201覆盖鳍部210的部分侧壁，所述隔离层201的顶部表面低于鳍部210的顶部表面。所述隔离层201的材料包括氧化硅。
本实施例中，所述半导体衬底200的材料为单晶硅。所述半导体衬底200还可以是多晶硅或非晶硅。所述半导体衬底200的材料还可以为锗、锗化硅、砷化镓等半导体材料。
本实施例中，所述鳍部210通过图形化所述半导体衬底200而形成。在其它实施例中，可以是：在所述半导体衬底上形成鳍部材料层，然后图形化所述鳍部材料层，从而形成鳍部210。
本实施例中，鳍部210的材料为单晶硅。在其它实施例中，鳍部210的材料为单晶锗硅或者其它半导体材料。
继续参考图5，在基底上形成伪栅极结构，伪栅极结构横跨鳍部210，覆盖鳍部210部分顶部表面和部分侧壁表面。
本实施例中，所述伪栅极结构仅包括初始伪栅极层220，所述初始伪栅极层220的材料包括：硅、非晶硅、多晶硅或掺杂的多晶硅。
其他实施例中，所述伪栅极结构包括伪栅介质层和位于伪栅介质层上的伪栅极层。所述伪栅介质层的材料包括氧化硅，所述伪栅极层的材料包括：硅、非晶硅、多晶硅或掺杂的多晶硅。
本实施例中，初始伪栅极层220横跨鳍部210且覆盖鳍部210的部分顶部表面和部分侧壁表面。所述初始伪栅极层220还位于隔离层201的表面，覆盖部分隔离层201。
所述初始伪栅极层220顶部表面具有保护层211。所述保护层211在后续形成源漏掺杂区时保护伪栅极层，防止在外延形成源漏掺杂区过程中伪栅极层外延形成硅锗。
所述初始伪栅极层220和保护层211在沿鳍部延伸方向上的宽度相同。
参考图7，图7与图6剖面方向一致，形成初始伪栅极层220后，在基底和初始伪栅极层220上形成牺牲层202，所述牺牲层202覆盖初始伪栅极层220顶部表面。
所述牺牲层202为后续形成第一牺牲层203提供材料。
所述牺牲层202的材料包括有机材料。
形成所述牺牲层202的工艺为旋涂工艺。
所述牺牲层202覆盖保护层211顶部表面。
参考图8，图8与图7剖面方向一致，形成牺牲层202后，去除部分牺牲层202，形成第一牺牲层203；形成第一牺牲层203后，对所述初始伪栅极层220进行离子注入，所述注入离子为第一离子。
所述第一牺牲层203顶部表面距离初始伪栅极层220顶部表面的距离为第一距离D1。所述第一牺牲层203顶部表面距离鳍部210顶部表面的距离为第二距离D2(未图示)。
所述第一牺牲层203在对初始伪栅极层220进行离子掺杂时保护被第一牺牲层覆盖的初始伪栅极层220。
所述初始伪栅极层220包括第一区和位于第一区上的第二区，被第一牺牲层203覆盖的初始伪栅极层220第一区，第一牺牲层203暴露出的为初始伪栅极层220第二区。
所述离子注入或等离子体处理用于改性处理部分初始伪栅极层，形成掺杂层，在后续形成第一伪栅极层时，以所述掺杂层作为掩膜层，刻蚀所述未被离子注入的初始伪栅极层。
所述第一离子包括碳离子或氧离子。
本实施例中，所述第一离子为碳离子，所述离子注入的参数包括：能量范围为5KeV～30KeV，剂量范围为1.0E14atom/cm2～1.0E16atom/cm2。
所述离子注入深度大于1nm，所述离子注入深度小于1nm时，后续形成的掺杂层会有被蚀刻掉的风险。
参考图9和图10，图9与图8剖面方向一致，图10为图9状态下沿图5中切割线M3-M4的剖面图，离子注入后，对所述初始伪栅极层220进行退火处理，形成掺杂层204；退火处理后，去除第一牺牲层203。
所述退火处理用于驱动离子注入的第一离子进入初始伪栅极层220第一区的晶格间隙，同时修复离子注入过程中对初始伪栅极层220的损伤。
所述退火处理可以为快速热退火，激光退火、峰值退火或炉管退火。本实施例中，所述退火处理为快速热退火。所述退火处理的温度范围为900摄氏度～1100摄氏度，所述退火处理的时间为0秒～20秒，所述退火处理的利用的气体为氮气，所述氮气的流量范围为10sccm～1000sccm。
去除第一牺牲层203的工艺包括灰化工艺。
所述掺杂层204在后续刻蚀初始伪栅极层形成第一伪栅极层221时作为掩膜层。
所述掺杂层204底部表面距离所述初始伪栅极层顶部的距离为第一距离D1，所述第一距离小于75mm。
本实施例中，还包括：所述掺杂层204底部表面距离所述鳍部210顶部表面的距离为第二距离D2，所述第二距离大于20nm。
所述掺杂层204为初始伪栅极层220掺杂第一离子后形成，为初始伪栅极层220第二区的一部分。
参考图11，图11与图9剖面方向一致，形成掺杂层204后，以所述掺杂层204为掩膜对所述初始伪栅极层220进行第一刻蚀处理，形成第一伪栅极层221。
所述第一伪栅及结构221包括第一区和位于第一区上的第二区，在平行于半导体衬底200表面方向上，所述第一伪栅极层221第二区顶部的尺寸大于第一伪栅极层221第一区顶部的尺寸。
所述第一伪栅极层221第二区底部的尺寸大于第一伪栅极层221第一区顶部的尺寸。
本实施例中，所述第一伪栅极层221第二区底部的尺寸等于第一伪栅极层221第二区顶部的尺寸。
所述第一伪栅极层221第二区底部表面距离第一伪栅极层221顶部表面的距离为第一距离D1。
所述第一刻蚀的工艺包括各向同性的干法刻蚀工艺或各向同性的湿法刻蚀工艺。
本实施例中，所述第一刻蚀的工艺为各向同性的湿法刻蚀工艺，所述湿法刻蚀工艺的参数包括：所述刻蚀液为氢氟酸溶液，工艺温度为25℃，所述氢氟酸溶液中HF与H2O的体积比为1/1000～1/100。
掺杂层的材料为掺杂有碳离子的硅，初始伪栅极层的材料为单晶硅，HF溶液对硅和掺杂有碳离子的硅有很好的刻蚀选择比，从而刻蚀初始伪栅极层220第一区，而对初始伪栅极层220第二区的影响较小，形成第一初始伪栅极层221。
其他实施例中，所述湿法刻蚀工艺的参数包括：所述刻蚀液为四甲基氢氧化铵溶液，工艺温度为50摄氏度～250摄氏度，所述四甲基氢氧化铵溶液中四甲基氢氧化铵和H2O的体积比为1/200～1/10。
所述第一伪栅极层221的形状为T型结构，第一伪栅极层221第二区开口较大，第一伪栅极层221第一区开口较小，则后续去除第一伪栅极层221形成的第一栅开口的形貌也为T型结构，第一栅开口顶部开口较大，第一栅开口底部开口较小，后续沉积形成栅极结构时，容易沉积，形成的栅极结构性能较好。
本发明实施例为优选的发明实施例，后续会对第一伪栅极层221进行进一步的优化。
参考图12和图13，图12与图11剖面方向一致，图13与图10剖面方向一致，形成第一伪栅极层221后，对所述第一伪栅极层221进行第二刻蚀处理，形成伪栅极层222。
所述伪栅极层222为刻蚀第一伪栅极层221得到，相应的所述伪栅极层222包括第一区和位于第一区上的第二区，所述伪栅极层222第二区底部表面距离伪栅极层222顶部表面的距离为第一距离D1，在平行于半导体衬底220表面方向上，所述伪栅极层222第二区中顶部的尺寸大于伪栅极层222第一区中顶部的尺寸。
所述第二刻蚀处理的工艺为各向同性的湿法刻蚀工艺或者各向同性的干法刻蚀工艺。
本实施例中，所述第二刻蚀处理的工艺为各向同性的干法刻蚀工艺，所述干法刻蚀工艺的工艺参数包括：采用的气体包括NF3气体、H2气体、He气体和Ar，NF3气体的流量为50sccm～800sccm，H2气体的流量为500sccm～5000sccm，He气体的流量为500sccm～3000sccm，Ar气体的流量为100sccm～1000sccm，腔室压强为100mtorr～1500mtorr，射频功率为100W～800W，温度为100摄氏度～250摄氏度。
本实施例中，所述伪栅极层222第二区底部的尺寸等于伪栅极层第一区中顶部的尺寸。
在一实施例中，不进行第二刻蚀，所述伪栅极层222第二区底部的尺寸大于伪栅极层222第一区顶部的尺寸。
所述伪栅极层222第二区的侧壁与伪栅极层222第一区侧壁构成钝角夹角，而且伪栅极层220第二区顶部尺寸大于底部尺寸。
由于第一伪栅极层221第二区底部的宽度大于第一伪栅极层221第一区顶部的宽度，在第二刻蚀过程中，第一伪栅极层221第二区底部未被第一伪栅极层第一区覆盖的区域205(图11中虚线所示)受到了沿鳍部210延伸方向和垂直于半导体衬底220平面以及垂直于鳍部210延伸方向两个方向的刻蚀，刻蚀速率较快，使得伪栅极层222的侧壁倾斜，从而使得最终形成的伪栅极层222第二区底部的尺寸与伪栅极层222第一区顶部的尺寸相等，且伪栅极层222第二区的侧壁具有斜坡。
本实施例中，所述伪栅极层222第二区包括第三区和位于第三区上的第四区，第三区位于伪栅极层222第一区上，在平行于半导体衬底220平面方向上，所述伪栅极层222第三区顶部的尺寸大于伪栅极层222第三区底部的尺寸，所述伪栅极层222第一区顶部的尺寸等于伪栅极层222第三区底部的尺寸，所述伪栅极层222第三区的侧壁与第一区侧壁构成钝角夹角，所述伪栅极层222第三区顶部的尺寸等于伪栅极层222第四区底部的尺寸，所述伪栅极层222第四区顶部的尺寸等于伪栅极层222第四区底部的尺寸。
所述伪栅极层222第二区底部表面距离所述伪栅极层222顶部的距离为第一距离D1，所述第一距离小于75mm。
所述伪栅极层222底部表面距离所述鳍部210顶部表面的距离为第二距离D2，所述第二距离大于20nm。
第二刻蚀为各向同性的刻蚀，第一伪栅极层221第一区和第一伪栅极层221第二区的刻蚀速率相同，所述第一伪栅极层221第一区和第一伪栅极层221第二区去除的厚度相同。所述第一伪栅极层221第二区的尺寸与初始伪栅极层相同，第一伪栅极层221第二区在鳍部延伸方向上，的宽度为L，经过第二刻蚀后，所述伪栅极层222第二区顶部沿鳍部延伸方向的宽度为L1，L与L1的差为1nm～3nm。
在沿鳍部210延伸方向上，所述伪栅极层222第二区顶部的尺寸与伪栅极层222第一区底部的差为2nm～6nm。
所述伪栅极层222第一区沿鳍部延伸方向的宽度为L2，所述伪栅极层222第四区沿鳍部延伸方向的宽度为L1，所述伪栅极层222第三区顶部沿鳍部延伸方向的宽度为L1，所述伪栅极层222第三区底部沿鳍部延伸方向的宽度为L2，L1与L2的差为2nm-6nm。
参考图14，图14与图12剖面方向一致，形成伪栅极层222后，在伪栅极层222侧壁形成侧墙230，所述侧墙230覆盖伪栅极层222和保护层211侧壁表面。
所述侧墙230的形成步骤包括：在基底和伪栅极层222上形成侧墙材料层，所述侧墙材料层覆盖鳍部210、隔离结构201、伪栅极层222侧壁和保护层221顶部表面；回刻蚀所述侧墙材料层，暴露出伪栅极层222顶部的保护层211表面，在伪栅极层222和保护层211侧壁形成侧墙230。
本实施例中，所述侧墙230包括第一侧墙和第二侧墙，所述第一侧墙用于定义轻掺杂区的位置，所述第二侧墙用于定义源漏掺杂区的位置。所述侧墙的形成步骤包括：在基底和伪栅极层222上形成第一侧墙材料层；回刻蚀所述第一侧墙材料层直至暴露出保护层211的顶部表面，在伪栅极层222和保护层211侧壁形成第一侧墙；形成第一侧墙后，对所述伪栅极层222和第一侧墙两侧的鳍部210进行离子注入，形成轻掺杂区；形成轻掺杂区后，在鳍部210、隔离结构201、伪栅极层222和保护层211上形成第二侧墙材料层；回刻蚀所述第二侧墙材料层在伪栅极层222和保护层211侧壁形成第二侧墙。
所述保护层211沿鳍部方向上的宽度为L，所述伪栅极层222第二区顶部沿鳍部延伸方向的宽度为L1，L与L1的差为1nm～3nm，所述伪栅极层222第二区顶部相对于保护层211内缩，所述保护层221中间厚度相对于边缘厚度较厚，所述伪栅极层222顶部的保护层较厚，能够保护伪栅极层222顶部不暴露，在后续外延形成源漏掺杂区时，能够很好的保护伪栅极层222，从而提高器件的性能。
本实施例中，形成侧墙230后，还包括：在伪栅极层222和侧墙230两侧的鳍部210内形成源漏掺杂区240。
本实施例中，所述源漏掺杂区240的形成工艺为外延生长工艺。形成所述源漏掺杂区240的步骤包括：在伪栅极层222和侧墙230两侧的鳍部210内形成凹槽；在所述凹槽内外延形成源漏掺杂区240。
其他实施例中，采用离子注入形成源漏掺杂区240。
参考图15，图15与图14剖面方向一致，形成侧墙230后，在基底和伪栅极层222上形成介质层204，所述介质层204覆盖伪栅极层220侧壁表面，形成介质层204后，去除伪栅极层220，在介质层内形成栅开口260。
所述介质层204的形成步骤包括：在鳍部210、隔离层201、伪栅极层222和侧墙230上形成初始介质层(未图示)，所述初始介质层覆盖保护层211顶部表面；平坦化所述初始介质层，直至暴露出保护层211顶部表面，形成介质层204。
所述栅开口260由去除伪栅极层222和保护层211形成，所述伪栅极层222的形貌决定了栅开口260的形貌。
所述栅开口260包括第一开口和位于第一开口上的第二开口，在鳍部延伸方向上，所述栅开口260第二开口中顶部的尺寸大于栅开口第一开口中顶部的尺寸。
所述栅开口260第二开口包括第三开口和位于第三开口上的第四开口，第三开口位于栅开口260第一开口上，在鳍部延伸方向上，所述栅开口260第三开口顶部的尺寸大于栅开口260第三开口底部的尺寸，所述栅开口260第一开口顶部的尺寸等于栅开口260第三开口底部的尺寸，所述栅开口260第三开口的侧壁与第一开口侧壁构成钝角夹角，所述栅开口260第三开口顶部的尺寸等于栅开口260第四开口底部的尺寸，所述栅开口260第四开口顶部的尺寸等于栅开口260第四开口底部的尺寸。
在鳍部延伸方向上，所述栅开口260第二开口顶部的尺寸与栅开口260第一开口底部的差为2nm～6nm。
所述栅开口260第一开口沿鳍部延伸方向的宽度为L2，所述栅开口260第四开口沿鳍部延伸方向的宽度为L1，所述栅开口260第三开口顶部沿鳍部延伸方向的宽度为L1，所述栅开口260第三开口底部沿鳍部延伸方向的宽度为L2，L1与L2的差为2nm-6nm。
所述栅开口260第二开口底部表面距离所述介质层204顶部表面的距离为第一距离D1，所述第一距离小于75mm。
所述栅开口260底部表面距离所述鳍部210顶部表面的距离为第二距离D2，所述第二距离大于20nm。
所述栅开口260顶部尺寸较大，底部尺寸较小，在沉积形成栅极结构时，膜层沉积效果好。栅开口260第二开口和第一开口的深宽比均较小，且第二开口侧壁和第一开口侧壁构成钝角夹角，在栅开口260第一开口顶部开口内沉积薄膜时，在栅开口260第一开口不容易堆积，沉积薄膜效果较好。综上所述，栅开口260的形状利于形成栅极结构的膜层的沉积，形成的栅极结构性能好，有利于提高器件的性能。
参考图16，图16与图15剖面方向一致，形成栅开口260后，在所述栅开口260内形成初始栅介质层271、初始功函数层272和初始栅极层273。
具体为，在所述栅开口260内和介质层204上形成初始栅介质层271；形成初始栅介质层271后，在初始栅介质层271表面形成初始功函数层272；形成初始功函数层272后，在初始功函数层272表面形成初始栅极层273。
所述初始栅介质层271为后续形成栅介质层281提供材料。
所述初始功函数层272为后续形成功函数层282提供材料。
所述初始栅极层273为后续形成栅极层283提供材料。
所述栅开口260包括第一开口和位于第一开口上的第二开口，在沿鳍部延伸方向上，所述栅开口第二开口中顶部的尺寸大于栅开口第一开口中顶部的尺寸，栅开口上部开口较大，在沉积形成栅极结构时，膜层沉积效果较好。所述栅开口由第一开口和第二开口组成两部分组成，每部分的深宽比均较小，在栅开口内沉积形成栅极结构时，容易沉积到栅开口第一开口底部，沉积效果好，形成的栅极结构性能好，有利于提高器件的性能。
参考图17，图17与图16剖面方向一致，形成所述初始栅极层273后，平坦化所述初始栅介质层271、初始功函数层272和初始栅极层273，形成栅极结构280。
所述栅极结构280包括栅介质层281，位于所述栅介质层281上的功函数层282和位于所述功函数层282表面的栅极层283。
本实施例中，所述栅极结构280还包括位于栅开口260底部暴露出的鳍部210上的界面层(未图示)。所述界面层的材料为氧化硅或氮氧化硅。
所述栅介质层281材料为高k介质材料(介电系数大于3.9)；所述高k介质材料包括氧化铪、氧化锆、氧化铪硅、氧化镧、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛或氧化铝。
所述功函数层282用于调节所形成半导体器件的阈值电压。
当所述栅极结构280用于形成P型器件，所述功函数层282的材料为氧化钛或氮化钛；当所述栅极结构280用于形成N型器件，所述功函数层282的材料为钛或钽。
所述栅极层283的材料为金属，所述金属材料包括铜、钨、镍、铬、钛、钽和铝中的一种或多种组合。
所述栅极结构280在栅开口260内形成，所述栅极结构280的形状由栅开口260决定，则所述栅极结构280的形状与栅开口260的形状相同。
所述栅极结构280包括第一区和位于第一区上的第二区，在鳍部210的延伸方向上，所述栅极结构280第二区中顶部的尺寸大于栅极结构280第一区中顶部的尺寸；
所述栅极结构280第二区包括第三区和位于第三区上的第四区，第三区位于栅极结构280第一区上，在鳍部延伸方向上，所述栅极结构280第三区中顶部的尺寸大于栅极结构280第三区底部的尺寸，所述栅极结构280第一区顶部的尺寸等于栅极结构280第三区底部的尺寸，所述栅极结构280第三区的侧壁与栅极结构280第一区侧壁构成钝角夹角，所述栅极结构280第三区顶部的尺寸等于栅极结构280第四区底部的尺寸，所述栅极结构280第四区顶部的尺寸等于栅极结构280第四区底部的尺寸。
所述栅极结构280第二区底部表面距离所述介质层204顶部表面的距离为第一距离D1，所述第一距离小于75mm。
所述栅极结构280底部表面距离所述鳍部210顶部表面的距离为第二距离D2，所述第二距离大于20nm。
相应的，本实施例还提供一种半导体器件，请参考图17，包括：基底；位于基底上的栅极结构280，所述栅极结构280包括第一区和位于第一区上的第二区，在平行于基底表面方向上，所述栅极结构280第二区中顶部的尺寸大于栅极结构280第一区中顶部的尺寸；位于基底和栅极结构280上的介质层204，所述介质层204覆盖栅极结构280侧壁。
所述栅极结构280第二区底部表面距离栅极结构280顶部表面的距离为第一距离，所述第一距离小于75nm。
在垂直于栅极结构280延伸方向和垂直于基底方向上，所述栅极结构280第二区中顶部的尺寸与栅极结构280第一区中底部的尺寸的差为2nm～6nm。
所述栅极结构280包括栅介质层281，位于所述栅介质层281上的功函数层282和位于所述功函数层282表面的栅极层283，所述栅极结构280的材料、尺寸和结构均参考前述实施例。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (17)
1.一种半导体器件的形成方法，其特征在于，包括：
提供基底；
在基底上形成伪栅极层，所述伪栅极层包括第一区和位于第一区上的第二区，在平行于基底表面方向上，所述伪栅极层第二区顶部的尺寸大于伪栅极层第一区顶部的尺寸；
形成伪栅极层后，在基底上形成介质层，所述介质层覆盖伪栅极层侧壁；
形成介质层后，去除伪栅极层，在介质层内形成栅开口；
形成栅开口后，在所述栅开口内形成栅极结构。
2.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述伪栅极层第二区底部距离伪栅极层顶部表面的距离为第一距离。
3.根据权利要求2所述的半导体器件的形成方法，其特征在于，所述伪栅极层第二区底部的尺寸大于伪栅极层第一区顶部的尺寸。
4.根据权利要求2所述的半导体器件的形成方法，其特征在于，所述伪栅极层第二区底部的尺寸等于伪栅极层第一区顶部的尺寸。
5.根据权利要求4所述的半导体器件的形成方法，其特征在于，所述伪栅极层第二区的侧壁与第一区侧壁构成钝角夹角，而且伪栅极层第二区顶部尺寸大于底部尺寸。
6.根据权利要求4所述的半导体器件的形成方法，其特征在于，所述伪栅极层第二区包括第三区和位于第三区上的第四区，伪栅极层在平行于基底表面方向上，所述伪栅极层第三区顶部的尺寸大于伪栅极层第三区底部的尺寸，所述伪栅极层第一区顶部的尺寸等于伪栅极层第三区底部的尺寸，所述伪栅极层第三区的侧壁与第一区侧壁构成钝角夹角，所述伪栅极层第三区顶部的尺寸等于伪栅极层第四区底部的尺寸，所述伪栅极层第四区顶部的尺寸等于伪栅极层第四区底部的尺寸。
7.根据权利要求3所述的半导体器件的形成方法，其特征在于，所述伪栅极层的形成步骤包括：在基底上形成初始伪栅极层，对部分初始伪栅极层进行离子掺杂形成掺杂层，所述掺杂层底部表面距离初始伪栅极层顶部表面的距离为第一距离；形成掺杂层后，以所述掺杂层为掩膜对所述初始伪栅极层进行第一刻蚀处理，形成伪栅极层。
8.根据权利要求7所述的半导体器件的形成方法，其特征在于，所述掺杂层的形成步骤包括：形成初始伪栅极层后，在基底和初始伪栅极层上形成牺牲层伪栅极层；形成牺牲层后，去除部分牺牲层，形成第一牺牲层，所述第一牺牲层顶部表面距离初始伪栅极层顶部表面的距离为第一距离；形成第一牺牲层后，对所述初始伪栅极层进行离子注入，形成掺杂层，所注入的离子为第一离子；离子注入后，去除第一牺牲层。
9.根据权利要求8所述的半导体器件的形成方法，其特征在于，牺牲层的材料包括有机材料。
10.根据权利要求8所述的半导体器件的形成方法，其特征在于，所述第一离子包括碳离子或氧离子。
11.根据权利要求8所述的半导体器件的形成方法，其特征在于，所述离子注入后，去除第一牺牲层前，还包括：对所述初始伪栅极层进行退火处理。
12.根据权利要求5所述的半导体器件的形成方法，其特征在于，所述伪栅极层的形成步骤包括：在基底上形成初始伪栅极层，对部分初始伪栅极层进行离子掺杂形成掺杂层，所述掺杂层底部表面距离伪栅极层顶部表面的距离为第一距离；形成掺杂层后，以所述掺杂层为掩膜对所述初始伪栅极层进行第一刻蚀处理，形成第一伪栅极层，第一伪栅极层第一区侧壁相对于第二区侧壁凹陷；形成第一伪栅极层后，对所述第一伪栅极层和掺杂层进行第二刻蚀处理，形成所述伪栅极层。
13.根据权利要求12所述的半导体器件的形成方法，其特征在于，所述初始伪栅极层顶部还具有保护层，伪栅极层顶部在平行于基底表面方向上的尺寸小于保护层的尺寸。
14.根据权利要求12所述的半导体器件的形成方法，其特征在于，所述第一刻蚀包括各向同性的干法刻蚀或各向同性的湿法刻蚀。
15.根据权利要求12所述的半导体器件的形成方法，其特征在于，所述第二刻蚀包括：各向同性的干法刻蚀或各向同性的湿法刻蚀。
16.根据权利要求12所述的半导体器件的形成方法，其特征在于，所述第一距离小于75nm。
17.根据权利要求1所述的半导体器件的形成方法，其特征在于，在平行于基底表面方向上，所述伪栅极层第二区顶部的尺寸与伪栅极层第一区顶部的差为2nm～6nm。
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