JP2009060104A - ピン電界効果トランジスタ及びその製造方法 - Google Patents

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Abstract

【課題】ピン電界効果トランジスタ及びその製造方法を提供する。
【解決手段】ピン電界効果トランジスタは、基板１００上に具備されるアクティブピン１０２と、アクティブピン１０２の表面に具備されるゲート酸化膜パターン１０４と、ゲート酸化膜パターン１０４上に具備され、アクティブピン１０２と交差するように延長される第１電極パターン１０６ｂと、第１電極パターン１０６ｂ上に積層され、第１電極パターン１０６ｂに対して広い線幅を有する第２電極パターン１０８ａ及び第１電極パターン１０６ｂ両側のアクティブピン１０２表面下に具備されるソース／ドレイン拡張領域１１０を含む。このようなピン電界効果トランジスタは、優れた性能を有するのみならず、ＧＩＤＬ電流が減少される。
【選択図】 図２

Description

本発明は、電界効果トランジスタ及びその製造方法に関し、より詳細には、ピン電界効果トランジスタ（ＦｉｎＦＥＴ）及びその製造方法に関する。
従来、半導体素子の動作速度を向上させ集積度を向上させるために、ＭＯＳ電界効果トランジスタ（以下、ＭＯＳＦＥＴ）のチャンネル長を継続して減少させてきた。
しかし、一般的なプレーナータイプのＭＯＳＦＥＴの場合、前記チャンネル長が減少されることにより、ドレイン電圧によるエレクトリックフィールド影響性が増加されゲート電極によるチャンネル駆動能力が劣化するショートチャンネル効果が発生する。又、ＭＯＳＦＥＴのしきい電圧を調節するためにチャンネル濃度を増加させなければならないため、キャリアの移動度及び電流駆動力が減少する。このような理由で、前記プレーナータイプのＭＯＳＦＥＴの場合には、動作速度を向上させ集積度を向上させつつもショートチャンネル効果を抑制することが容易ではない。
前記ショートチャンネル効果を減少させるための構造を有するトランジスタの１つとして、ピン電界効果トランジスタが開発された。前記ピン電界効果トランジスタ（以下、ＦｉｎＦＥＴ）は、アクティブ領域が立体的な形態のピン形状（Ｆｉｎｔｙｐｅ）を有し、ゲート電極が前記ピンを囲む構造を有することにより、前記ピンの表面に沿って３次元構造のチャンネルが形成される。このように、前記ピンの上部面及び両側壁部位にチャンネルが形成されるので、狭い水平面積下でも広い有効幅を有する。従って、半導体素子のサイズを非常に減少させながらも動作速度を速くすることができる。又、ドレインの接合静電容量が減少されることによりショートチャンネル効果も減少させることができる。
一方、前記ＦｉｎＦＥＴの動作特性を向上させるためには、３次元形状のピンの表面下に均一にソース／ドレイン領域が形成されるべきである。しかし、前記ＦｉｎＦＥＴで前記ピンのボディー幅が漸次減少されるのみならず、前記ピンが立体的に形成されているので、前記ピンの表面下に不純物を均一にドーピングさせることが容易ではない。
又、前記ＦｉｎＦＥＴは、プレーナータイプのＭＯＳＦＥＴに対してゲート起因ドレイン漏洩（ＧＩＤＬ、Ｇａｔｅ Ｉｎｄｕｃｅｄ Ｄｒａｉｎ Ｌｅａｋａｇｅ）電流が顕著に高い。これは、前記ピンが３次元形状を有するので、前記ゲート電極とドレイン電極との間にオーバーラップされる面積が相対的に広いためである。前記ＧＩＤＬ電流を減少させるためには、前記ソース／ドレイン領域とゲート電極がオーバーラップされる部位の面積が最小化されなければならない。
しかし、前記ソース／ドレイン領域を形成するために、不純物をドーピングして熱処理工程を通じて活性化する工程が伴うが、前記熱処理工程を行うと、前記不純物は継続的に水平及び垂直方向を拡散することになる。前記不純物の拡散により、前記ソース／ドレイン領域とゲート電極がオーバーラップされる部位の面積が継続して増加することになるので、前記ＧＩＤＬ電流を減少させることに困難性がある。
前記ＧＩＤＬ電流を減少させるための方法の１つとして、前記ゲート電極を形成した後にオフセットスペーサを形成することにより、前記ソース／ドレイン領域とゲート電極がオーバーラップされる部位の面積を減少させている。しかし、前記オフセットスペーサは、前記ゲート電極の側壁のみならず、不純物がドーピングされる領域である前記ピンの側壁にも形成される。そのため、不純物ドーピング工程を通じて、前記オフセットスペーサが形成されているピンの側壁とオフセットスペーサが形成されないピンの上部面下に均一に不純物をドーピングするのが難しい。又、前記オフセットスペーサを通過して前記ピンの側壁下に不純物がドーピングされるので、前記不純物をドーピングするために必要なエネルギーも増加する。これにより、前記ピンの表面に高エネルギーによる損傷が発生されやすい。
本発明の第１目的は、高性能を有してＧＩＤＬ電流が減少されるピン電界効果トランジスタを提供することにある。
本発明の第２目的は、前記したピン電界効果トランジスタの製造方法を提供することにある。
前記した第１目的を達成するための本発明の一態様によるピン電界効果トランジスタは、基板上に具備されるアクティブピンと、前記アクティブピンの表面に具備されるゲート酸化膜パターンと、前記ゲート酸化膜パターン上に具備され、前記アクティブピンと交差するように延長される第１電極パターンと、前記第１電極パターン上に積層され、前記第１電極パターンに対して広い線幅を有する第２電極パターンと、前記第１電極パターン両側のアクティブピン表面下に具備されるソース／ドレイン拡張領域と、を含む。
前記第１電極パターン及び第２電極パターンは、互いに異なるエッチング選択比を有する物質からなることができる。
前記第１電極パターンはポリシリコンゲルマニウムを含み、前記第２電極パターンはポリシリコンを含むことができる。この場合、前記第１電極パターン及び第２電極パターンは、前記ソース／ドレイン拡張領域と同じ導電型の不純物がドーピングされることができる。
これとは異なり、前記第１電極パターンは、チタニウム、チタニウム窒化物、タンタル、タンタル窒化物からなる群から選択される少なくとも１つの物質を含み、前記第２電極パターンはポリシリコンを含むことができる。
前記第１電極パターンは、１００Å〜４００Åの厚みを有することができる。
又、前記第１電極パターン及び第２電極パターンの両側に具備されるスペーサと、前記スペーサ両側のアクティブピンの表面下に具備され、前記ソース／ドレイン拡張領域に対して高い不純物濃度を有するソース／ドレイン領域を更に含むことができる。
前記アクティブピン両側の基板上に素子分離膜パターンを具備することができる。
前記ソース／ドレイン拡張領域は、前記第１電極パターンの一端部とオーバーラップされる。
前記基板は、単結晶シリコン基板、ＳＯＩ基板、ＳＧＯＩ基板、及びＧＯＩ基板からなる群から選択された少なくとも１つでありえる。
前記した第１目的を達成するための本発明の他の態様によるピン電界効果トランジスタは、基板のＮＭＯＳ形成領域及びＰＭＯＳ形成領域にそれぞれ具備される第１アクティブピン及び第２アクティブピンと、前記第１アクティブピン及び第２アクティブピンの表面にそれぞれ具備される第１ゲート酸化膜パターン及び第２ゲート酸化膜パターンと、前記第１ゲート酸化膜パターン上で前記第１アクティブピンと交差するように延長される第１電極パターンと、前記第１電極パターン上に積層され、前記第１電極パターンに対して広い線幅を有する第２電極パターンと、前記第１電極パターン両側の第１アクティブピン表面下に具備され、Ｎ型不純物からなる第１ソース／ドレイン拡張領域と、前記第２ゲート酸化膜パターン上で前記第２アクティブピンと交差するように延長され前記第１電極パターンと同じ物質を含む第３電極パターンと、前記第３電極パターン上に積層され、前記第３電極パターンに対して広い線幅を有する第４電極パターンと、前記第３電極パターン両側の第２アクティブピン表面下に具備され、Ｐ型不純物からなる第２ソース／ドレイン拡張領域と、を含む。
前記第１電極パターン及び第３電極パターンは、互いに異なる仕事関数を有することができる。この場合、前記第１電極パターンはＮ型不純物がドーピングされたポリシリコンゲルマニウムからなり、前記第３電極パターンは前記Ｐ型の不純物がドーピングされたポリシリコンゲルマニウムからなることができる。
これとは異なり、前記第１電極パターン及び第３電極パターンは、４．０〜５．２ｅＶ範囲内の同一の仕事関数を有することができる。この場合、前記第１電極パターン及び第３電極パターンは、チタニウム、チタニウム窒化物、タンタル、タンタル窒化物からなる群から選択された少なくとも１つの物質からなることができる。
前記した第２目的を達成するための本発明の一態様によるピン電界効果トランジスタの製造方法で、まず、基板上にアクティブピンを形成する。前記アクティブピンの表面にゲート酸化膜パターンを形成する。前記ゲート酸化膜パターン上に第１電極膜及び第２電極膜を順次に形成する。前記第１電極膜及び第２電極膜をパターニングして前記アクティブピンと交差する予備第１電極パターン及び第２電極パターンを形成する。前記予備第１電極パターン及び第２電極パターンの両側に露出されたアクティブピン表面下に不純物をドーピングさせてソース／ドレイン拡張領域を形成する。その後、前記予備第１電極パターンの側壁一部を除去することにより、前記第２電極パターンより狭い線幅を有する第１電極パターンを形成する。
前記第１電極膜及び第２電極膜は、互いに異なるエッチング選択比を有する物質で形成されることができる。
前記第１電極膜はポリシリコンゲルマニウムを含み、前記第２電極膜はポリシリコンを含むことができる。
前記第１電極膜及び第２電極膜が前記物質からなる場合、前記第１電極膜及び第２電極膜をパターニングするために、まず、前記第２電極膜上にマスクパターンを形成する。前記マスクパターンを使用して前記第２電極膜をドライエッチングして第２電極パターンを形成する。その後、前記第２電極パターン下の第１電極膜をウェットエッチングして予備第１電極パターンを形成する。
この際、前記第１電極膜をウェットエッチングする工程は、窒酸、フッ酸、酢酸、及び脱イオン水からなるエッチング液を使用することができる。
又、前記予備第１電極パターンの側壁の一部を除去するための工程は、水酸化アンモニウム（ＮＨ4ＯＨ）、過酸化水素（Ｈ2Ｏ2）、及び脱イオン水（Ｈ2Ｏ）からなるエッチング液又は窒酸、フッ酸、酢酸、及び脱イオン水からなるエッチング液を使用するウェットエッチング工程を通じて行われることができる。
前記説明したことと異なる態様として、前記第１電極膜は、チタニウム、チタニウム窒化物、タンタル、タンタル窒化物からなる群から選択された少なくとも１つの物質を含むことができ、前記第２電極膜はポリシリコンを含むことができる。
前記第１電極パターンを形成する段階において、前記第１電極パターンが前記ソース／ドレイン拡張領域の一端部とオーバーラップされるように前記予備第１電極パターンの一部をエッチングすることができる。
前記ソース／ドレイン拡張領域を形成する段階は、プラズマイオン注入又はチルト角イオン注入を利用して行われることができる。
又、前記第１電極パターン及び第２電極パターンの両側壁にそれぞれスペーサを形成する工程と、前記スペーサ両側のアクティブピン表面下に不純物をドーピングさせてソース／ドレイン領域を形成する工程と、を更に含むことができる。
前記ソース／ドレイン領域を形成する段階は、プラズマイオン注入又はチルト角イオン注入を利用して行われることができる。
前記した第２目的を達成するための本発明の他の態様によるピン電界効果トランジスタの製造方法として、基板表面から突出されるアクティブピンを形成する。前記アクティブピンの表面にゲート酸化膜パターンを形成する。前記ゲート酸化膜パターン上に第１電極膜及び第２電極膜を順次に形成する。前記第２電極膜をパターニングして前記アクティブピンと交差する第２電極パターンを形成する。前記第２電極パターンによって露出された第１電極膜をエッチングして予備第１電極パターンを形成する。前記予備第１電極パターンの側壁一部を除去することにより前記第２電極パターンより狭い線幅を有する第１電極パターンを形成する。その後、前記第１電極パターン及び第２電極パターンの両側に露出されたアクティブピン表面下に不純物をドーピングさせてソース／ドレイン拡張領域を形成する。
前記予備第１電極パターンを形成する段階及び前記第１電極パターンを形成する段階は、同じウェットエッチング工程を通じて行われることができる。
前記第１電極パターンとソース／ドレイン拡張領域のオーバーラップ面積が減少されるように前記ソース／ドレイン拡張領域を形成した後、前記第１電極パターンの側壁一部を追加に除去する段階を更に含むことができる。
前記した第２目的を達成するための本発明の他の態様によるピン電界効果トランジスタの製造方法として、まず、基板のＮＭＯＳ形成領域及びＰＭＯＳ形成領域にそれぞれ第１アクティブピン及び第２アクティブピンを形成する。前記第１アクティブピン及び第２アクティブピンの表面に第１ゲート酸化膜パターン及び第２ゲート酸化膜パターンを形成する。前記第１ゲート酸化膜パターン及び第２ゲート酸化膜パターン上に第１電極膜及び第２電極膜を順次に形成する。前記第１電極膜及び第２電極膜をパターニングして、前記第１アクティブピンと交差する予備第１電極パターン及び第２電極パターンと、前記第２アクティブピンと交差する予備第３電極パターン及び第４電極パターンをそれぞれ形成する。前記予備第１電極パターン及び第２電極パターンの両側に露出された第１アクティブピン表面下にＮ型不純物をドーピングさせて第１ソース／ドレイン拡張領域を形成する。前記予備第３電極パターン及び第４電極パターンの両側に露出された第２アクティブピン表面下にＰ型不純物をドーピングさせて第２ソース／ドレイン拡張領域を形成する。前記予備第１電極パターン及び予備第３電極パターンの側壁一部を除去することにより、第１電極パターン及び第３電極パターンをそれぞれ形成する。
説明したように、本発明によるピン電界効果トランジスタは、アクティブピンの表面下に均一なドーピング濃度を有するソース／ドレイン拡張領域を有する。従って、前記ピン電界効果トランジスタの性能が非常に良好である。又、前記ソース／ドレイン拡張領域は、ゲート電極に提供される第１電極パターンのエッジ内側に過度に浸透されない。そのため、前記ゲート電極とソース／ドレイン拡張領域が過度にオーバーラップされないので、ＧＩＤＬ電流が減少される。
以下、添付した図面を参照して本発明の好ましい実施例を詳細に説明する。
（第１実施例）
図１は、第１実施形態によるピン電界効果トランジスタを示す斜視図である。図２は、図１のＩ−Ｉ’部分を切断して見られる断面図である。
図１及び図２を参照すると、基板１００上にアクティブピン１０２が具備される。基板１００は、単結晶シリコン基板、ＳＯＩ基板、ＳＧＯＩ基板、及びＧＯＩ基板のうち、いずれか１つであり得る。本実施例では、基板１００として単結晶シリコン基板が使用される。
アクティブピン１０２は、第１方向に延長される形状を有する。アクティブピン１０２は単結晶シリコンからなる。
アクティブピン１０２の両側に素子分離膜パターン１０１が具備される。アクティブピン１０２は、素子分離膜パターン１０１の上部面より高い上部面を有することで、素子分離膜パターン１０１の上部面から突出される。
アクティブピン１０２は、素子分離膜パターン１０１から突出される高さに対して上部面の幅、即ち、ピンボディーの幅、がより狭い形状を有することができる。又は、図示されたように、アクティブピン１０２は素子分離膜パターン１０１から突出される高さと上部面の幅が殆ど同一の形状を有することができる。
アクティブピン１０２の表面には、ゲート酸化膜パターン１０４が具備される。ゲート酸化膜パターン１０４は、熱酸化工程によって形成されるシリコン酸化物からなることができる。
ゲート酸化膜パターン１０４上には、アクティブピン１０２と交差するように延長される第１電極パターン１０６ｂが具備される。第１電極パターン１０６ｂは、ピントランジスタで実質的なゲート電極として機能するので、第１電極パターン１０６ｂの仕事関数によってピントランジスタのしきい電圧が変わる。
従って、第１電極パターン１０６ｂは、Ｎ型又はＰ型トランジスタのゲート電極として使用するに適合な物質からなることが好ましい。即ち、第１電極パターン１０６ｂは、不純物のドーピングによって仕事関数を特定の値に調節できる導電物質からなるか、又はＮ型及びＰ型トランジスタのゲート電極でそれぞれ使用される仕事関数値の中間値であるミッドギャップ仕事関数を有する導電物質からなることができる。ここで、前記ミッドギャップ仕事関数は、４．０ｅＶ〜５．２ｅＶの仕事関数と言える。
より具体的に、第１電極パターン１０６ｂは、ポリシリコンゲルマニウムからなることができる。前記ポリシリコンゲルマニウムには、ソース／ドレイン領域にドーピングされている不純物と同じ導電型の不純物がドーピングされている。即ち、Ｐ型のピン電界効果トランジスタである場合、前記ポリシリコンゲルマニウムにはホウ素のようなＰ型不純物がドーピングされている。又、Ｎ型のピン電界効果トランジスタである場合、前記ポリシリコンゲルマニウムにはリン、ヒ素のようなＮ型不純物がドーピングされている。
これとは異なり、第１電極パターン１０６ｂは、チタニウム、チタニウム窒化物、タンタル、タンタル窒化物等のような金属物質からなることができる。これらは単独又は混合して使用されることができる。前記金属物質は、ミッドギャップ仕事関数を有するので、Ｎ型及びＰ型ピン電界効果トランジスタのゲート電極として使用されることができる。
第１電極パターン１０６ｂが１００Åより薄いと、ゲート電極として充分な機能を果たすのが難しく、第１電極パターン１０６ｂが４００Åより厚いと、エッチング工程をコントロールすることが容易ではない。従って、第１電極パターン１０６ｂは１００Å〜４００Åの厚みを有し、より好ましくは３００Åの厚みを有する。
第１電極パターン１０６ｂ上には、第１電極パターン１０６ｂに対して広い線幅を有する第２電極パターン１０８ａが具備される。即ち、第１電極パターン１０６ｂ及び第２電極パターン１０８ａが積層された構造物は、Ｔ字形状を有する。従って、第２電極パターン１０８ａは、第１電極パターン１０６ｂの上部面を完全に覆う形状を有する。
第２電極パターン１０８ａは、ゲート電極の抵抗を減少させる役割を果たす。即ち、第１電極パターン１０６ｂの厚さが１００Å〜４００Åと薄いので、第１電極パターン１０６ｂだけでゲート電極を具現する場合、ゲート抵抗が非常に高い。そのため、第１電極パターン１０６ｂ上に第２電極パターン１０８ａが積層されることによりゲート抵抗が多少低くなる。
第２電極パターン１０８ａは、第１電極パターン１０６ｂと互いに異なるエッチング選択比を有する物質からなることが好ましい。即ち、第２電極パターン１０８ａは、第１電極パターン１０６ｂをエッチングする工程で殆どエッチングが行われない物質で形成されることが好ましい。又、第２電極パターン１０８ａは、下部の第１電極パターン１０６ｂと接着性が優れるのみならず、エッチングガスを利用して容易に異方性エッチングすることができる物質で形成されることが好ましい。
具体的に、第２電極パターン１０８ａはポリシリコンからなることが好ましい。又、前記ポリシリコンにはソース／ドレイン領域１１４と同一の導電型の不純物がドーピングされている。
これとは異なり、第２電極パターン１０８ａは、タングステンのような金属物質で形成されることもできる。又、図示されてはいないが、第２電極パターン１０８ａは、ポリシリコンパターン上に金属パターン又は金属シリサイドパターンが積層された形状を有することもできる。
第１電極パターン１０６ｂの両側のアクティブピン表面下には、ソース／ドレイン拡張領域１１０が具備される。即ち、ソース／ドレイン拡張領域１１０の少なくとも一端部は、第１電極パターン１０６ｂの両側と一部オーバーラップされるか、第１電極パターン１０６ｂの両側部と接触される。しかし、第１電極パターン１０６ｂの線幅が第２電極パターン１０８ａの線幅に対して小さいので、第１電極パターン１０６ｂ及び第２電極パターン１０８ａが同じ場合に対して第１電極パターン１０６ｂとソース／ドレイン拡張領域１１０とがオーバーラップされる部位の面積が減少される。従って、第１電極パターン１０６ｂとソース／ドレイン拡張領域１１０とがオーバーラップされる部位が増加することによって発生されるＧＩＤＬ電流を減少させることができる。
第１電極パターン１０６ｂ及び第２電極パターン１０８ａの両側には、スペーサ１１２が具備されることができる。スペーサ１１２は、シリコン窒化物からなることができる。
スペーサ１１２の両側のアクティブピン表面下には、ソース／ドレイン領域１１４が具備される。ソース／ドレイン領域１１４は、ソース／ドレイン拡張領域１１０より高い不純物濃度を有する。
図３から図１３は、図１及び図２に図示されたピン電界効果トランジスタを製造するための方法を説明するための斜視図及び断面図である。
図３を参照すると、単結晶シリコンからなる基板１００を加工して素子分離領域の表面より突出されるアクティブピン１０２を形成する。以下では、アクティブピン１０２を形成する方法について簡略に説明する。
まず、基板１００上にアクティブピン１０２が形成される領域を選択的に覆う図示しないエッチングマスクパターンを形成する。前記エッチングマスクパターンを利用して前記アクティブピン形成領域以外の部位をエッチングすることにより素子分離用トレンチを形成する。
その後、前記素子分離用トレンチの内部を満たすように絶縁物質を蒸着させ、前記エッチングマスクパターンの上部面が露出されるように前記絶縁物質を研磨することにより、前記素子分離用トレンチ内部に予備素子分離膜を形成する。
その後、前記予備素子分離膜の上部を部分的にエッチングして素子分離膜パターン１０１を形成する。前記工程を行うと、前記トレンチの隔壁が外部に露出されながら素子分離膜パターン１０１から突出されるアクティブピン１０２が形成される。前記予備素子分離膜を除去する工程は、ウェットエッチング工程を通じて行われることが好ましい。
以後、残っている前記エッチングマスクパターンを除去することによりアクティブピン１０２の上部面を露出させる。
前述したこととは異なり、ＳＯＩ基板、ＳＧＯＩ基板、及びＧＯＩ基板のうち、いずれか１つの基板を使用することもできる。この場合、アクティブピン１０２は単純なパターニング工程だけで形成されることができる。
図４を参照すると、アクティブピン１０２の表面にゲート酸化膜パターン１０４を形成する。例えば、アクティブピン１０２の表面を熱酸化させて、シリコン酸化物からなるゲート酸化膜パターン１０４を形成することができる。ゲート酸化膜パターン１０４の厚みは形成しようとするトランジスタの特性によって変わることができる。
図５を参照すると、前記ゲート酸化膜パターン１０４上に第１電極膜１０６を形成する。第１電極膜１０６は、１００Å〜４００Åの厚みに形成されることができ、より好ましくは３００Åの厚みに形成されることができる。前記のように、第１電極膜１０６は多少薄い厚みに形成されるので、アクティブピン１０２のプロファイルに沿って蒸着される。
例えば、第１電極膜１０６は、ポリシリコンゲルマニウムで形成することができる。又は、第１電極膜１０６は、チタニウム、チタニウム窒化物、タンタル、タンタル窒化物などで形成することができる。これらは単独又は混合して使用されることができる。
まず、ポリシリコンゲルマニウムで第１電極膜１０６を形成する方法について簡略に説明する。
ゲート酸化膜パターン１０４及び素子分離膜パターン１０１上にシリコンシーズ膜を形成する。前記シリコンシーズ膜は、ポリシリコン又は非晶質シリコンで形成することができ、３０Å以下の薄い厚みに形成することが好ましい。前記シリコンシーズ膜は、低圧化学気相蒸着法によって形成することができる。前記シリコンシーズ膜は、以後の工程でポリシリコンゲルマニウムを形成するためのシーズとして提供される。
その後、前記シリコンシーズ膜上にシリコンソースガス及びゲルマニウムソースガスを使用する低圧化学気相蒸着法を通じてポリシリコンゲルマニウム膜を形成する。より具体的に説明すると、前記シリコンソースガスとしてＳｉＨ4を使用し、前記ゲルマニウムソースガスとしてＧｅＨ4を使用し、キャリアガスとしてＨ2を使用することができる。又、前記蒸着工程は、１０ｍＴｏｒｒ〜１００Ｔｏｒｒの圧力及び５００℃〜６００℃の温度で行われることができる。この際、前記シリコンソースガス及びゲルマニウムソースガスの流量を調節することにより、ポリシリコンゲルマニウム膜内に含まれるシリコン及びゲルマニウムの原子濃度を調節することができる。
また、第１電極膜１０６をチタニウム窒化物で形成することができる。具体的に、ＴｉＣｌ4のようなチタニウムソースガス及びＮＨ3のような窒素ソースガスを使用する化学気相蒸着法又は原子層積層方法で前記第１電極膜を形成することができる。
図６を参照すると、第１電極膜１０６上に第１電極膜１０６と異なるエッチング選択比を有する第２電極膜１０８を形成する。
第２電極膜１０８は、後続工程を通じてゲート電極の抵抗を減少させる電極パターンになる。従って、前記抵抗減少の効果を増加させるために、第２電極膜１０８は多少厚く形成されることが好ましい。具体的に、第２電極膜１０８の上部面はアクティブピン１０２の上部面より高く位置することが好ましい。
第２電極膜１０８は、第１電極膜１０６との接着性が優れるのみならず、エッチングガスを利用して容易にエッチングされる物質で形成されるべきである。具体的に、第２電極膜１０８は、ポリシリコンで形成されることができる。
これとは異なり、第２電極膜１０８は、ドライエッチング工程によってエッチングされることができる金属物質で形成されることもできる。具体的に、第２電極膜はタングステンで形成されることができ、この場合、第１電極膜１０６及び第２電極膜１０８間にオーミック膜及びバリヤー金属膜が形成されるべきである。
図示していないが、第２電極膜１０８がポリシリコンで形成される場合、抵抗を減少させるために前記ポリシリコン上に金属又は金属シリサイドを更に蒸着させることができる。
第２電極膜１０８を形成した後に、第２電極膜１０８の上部面を平坦化させるための研磨工程が更に行われることができる。
又、第１電極膜１０６及び第２電極膜１０８に不純物をドーピングする工程を更に行うこともできる。前記ドーピングされる不純物は、ソース／ドレイン領域を形成する不純物と同じ導電型を有する。特に、第１電極膜１０６がポリシリコンゲルマニウムで形成された場合、前記不純物をドーピングすることにより、以後の工程を通じて形成されるピン電界トランジスタは、ユーザが所望する水準のしきい電圧を有するのに適合な仕事関数を有するように調節されることができる。
図７を参照すると、第２電極膜１０８上にゲート電極が形成される部位を覆う図示しないマスクパターンを形成する。前記マスクパターンは、フォトレジストパターン又はハードマスクパターンで形成されることができる。前記マスクパターンは、アクティブピン１０２の延長方向と垂直な方向に延長されるライン形状を有する。
以後、前記マスクパターンを利用して第２電極膜１０８をエッチングすることにより、第２電極パターン１０８ａを形成する。第２電極膜１０８をエッチングする工程は、ドライエッチング工程を通じて行われることができる。
図８を参照すると、第２電極パターン１０８ａの両側に露出される第１電極膜１０６をエッチングすることにより、予備第１電極パターン１０６ａを形成する。
本実施例のように、第１電極膜１０６がポリシリコンゲルマニウム又はミッドギャップ仕事関数を有する金属物質で形成される場合には、ドライエッチング工程によって第１電極膜１０６をエッチングすることが容易ではない。即ち、前記物質からなる第１電極膜１０６をドライエッチング工程によってエッチングするためには長時間が所要される。又、前記エッチング工程を行うことにより、下部のアクティブピン１０２部位まで損傷されることがある。従って、第１電極膜１０６は、ウェットエッチング工程を通じてエッチングされることが好ましい。
具体的に、第１電極膜１０６がポリシリコンゲルマニウムからなる場合、窒酸、フッ酸、酢酸、及び脱イオン水からなるエッチング液を使用するウェットエッチング工程を通じて予備第１電極パターン１０６ａを形成することができる。これとは異なり、第１電極膜１０６がチタニウム窒化物からなる場合、硫酸溶液を使用するウェットエッチング工程を通じて予備第１電極パターン１０６ａを形成することができる。
図示したように、予備第１電極パターン１０６ａ及び第２電極パターン１０８ａは、アクティブピン１０２と垂直な方向に延長されるライン形状を有する。又、予備第１電極パターン１０６ａ及び第２電極パターン１０８ａの両側には、ゲート酸化膜パターン１０４が露出される。
図９及び図１２を参照すると、予備第１電極パターン１０６ａ及び第２電極パターン１０８ａの両側のアクティブピンの表面下に不純物をドーピングさせることにより、ソース／ドレイン拡張領域１１０を形成する。
前記不純物ドーピングは、チルト角イオン注入工程又はプラズマイオン注入工程を通じて行われることができる。
ここで、前記プラズマイオン注入工程は、基板表面にプラズマシースを生成させ、アノードと基板が置かれているカソードとの間に電圧を印加することにより、不純物イオンが前記プラズマ外皮を横切って基板に注入されるようにすることである。前記プラズマイオン注入工程によると、前記アクティブピンの表面下に薄く均一なドーピング深さを有するソース／ドレイン拡張領域１１０を形成することができる。
前記不純物イオンを基板に注入した後、前記不純物を活性化させるための活性化工程が伴うべきである。前記活性化工程は、基板を熱処理することにより行うことができる。前記活性化工程は、別途の熱処理工程を通じて行うこともできるが、別途の処理工程なしに後続の熱を伴う他の工程を行いながら自然に行うこともできる。
ところが、前記活性化工程を行う時、アクティブピン１０２の表面下にドーピングされていたソース／ドレイン拡張領域１１０内のイオンが側方に過度に拡散されソース／ドレイン拡散領域１１０と予備第１電極パターン１０６ａがオーバーラップされる面積が増加することになる。
従来、ゲート電極と不純物領域がオーバーラップされる面積が増加することを防止するために、前記不純物をドーピングさせる前にゲート電極の側壁にオフセットスペーサを形成した。しかし、前記オフセットスペーサは、前記ゲート電極の側壁のみならず、アクティブピンの側壁にも形成される。そのため、前記不純物をイオン注入する工程において、前記オフセットスペーサ及びゲート酸化膜パターンを貫通して前記アクティブピン表面下に不純物がドーピングされなければならないので、イオン注入エネルギーが高くなるべきである。又、前記イオン注入工程を行っても前記アクティブピンの上部面及び側壁部位で均一に不純物がドーピングされ難い。
これに対し、本実施例では、ソース／ドレイン拡張領域１１０を形成する前にゲート電極の側壁にオフセットスペーサを形成する工程が行われない。従って、予備第１電極パターン１０６ａ及び第２電極パターン１０８ａの両側にはゲート酸化膜パターン１０４が均一に蒸着された状態のアクティブピン１０２が露出され、前記不純物ドーピング工程を通じてアクティブピン１０２の表面下に均一なドーピング深さを有するソース／ドレイン拡張領域１１０を形成することができる。又、前記オフセットスペーサを形成するための複雑な工程を行わなくても良いので、工程が単純になる。
一方、前記不純物ドーピング工程を行うと、予備第１電極パターン１０６ａ、及び第２電極パターン１０８ａにもソース／ドレイン拡張領域１１０と同じ導電型の不純物が一部ドーピングされることができる。
図１０及び図１３を参照すると、予備第１電極パターン１０６ａの側壁一部を除去することにより、第２電極パターン１０８ａより狭い線幅を有する第１電極パターン１０６ｂを形成する。
以前の工程で、予備第１電極パターン１０６ａの側壁にオフセットスペーサを形成せずソース／ドレイン拡張領域１１０を形成したので、ソース／ドレイン拡張領域１１０が予備第１電極パターン１０６ａの下まで過度に延長されており、予備第１電極パターン１０６ａとソース／ドレイン拡張領域１１０がオーバーラップされる部位の面積が非常に広い。そのため、予備第１電極パターン１０６ａの側壁一部を除去することにより、第１電極パターン１０６ｂとソース／ドレイン拡張領域１１０とがオーバーラップする部位を減少させる。
しかし、第１電極パターン１０６ｂが過度にエッチングされソース／ドレイン拡張領域１１０の一端部とオーバーラップされない場合には、駆動電流が減少し、スイッチング特性が悪くなる。そのため、第１電極パターン１０６ｂは、ソース／ドレイン拡張領域１１０の一端部と一部がオーバーラップするか、又は接触されるように形成されなければならない。
予備第１電極パターン１０６ａの側壁一部を除去する工程は、ウェットエッチング工程を通じて行われることができる。
例えば、予備第１電極パターン１０６ａがポリシリコンゲルマニウムで形成された場合、水酸化アンモニウム（ＮＨ4ＯＨ）、過酸化水素（Ｈ2Ｏ2）、及び脱イオン水（Ｈ2Ｏ）からなるエッチング液又は窒酸、フッ酸、酢酸、及び脱イオン水からなるエッチング液を使用するウェットエッチング工程を通じてエッチングすることにより、第１電極パターン１０６ｂを形成することができる。特に、水酸化アンモニウム（ＮＨ4ＯＨ）、過酸化水素（Ｈ2Ｏ2）、及び脱イオン水（Ｈ2Ｏ）からなるエッチング液は、１分当たり約２０Å程度の遅い速度でポリシリコンゲルマニウムをエッチングするので、非常に薄い厚みだけエッチングが行われるように工程をコントロールすることができる。
又、予備第１電極パターン１０６ａがチタニウム窒化物からなる場合、硫酸を含むエッチング液を使用するウェットエッチング工程を通じて第１電極パターン１０６ｂを形成する。
図１１を参照すると、第１電極パターン１０６ｂ及び第２電極パターン１０８ａとゲート酸化膜パターン１０４のプロファイルに沿って図示しないスペーサ用絶縁膜を形成する。前記スペーサ用絶縁膜は、低圧化学蒸着工程を通じて形成されるシリコン窒化物で形成されることができる。
以後、前記スペーサ用絶縁膜を異方性にエッチングして第１電極パターン１０６ｂ及び第２電極パターン１０８ａの両側壁にスペーサ１１２を形成する。この際、アクティブピン１０２の側壁上にもスペーサ１１２が形成される。
その後、スペーサ１１２が形成されている結果物に不純物をドーピングすることにより、ソース／ドレイン拡張領域１１０に対して高い不純物濃度を有するソース／ドレイン領域１１４を形成する（図２参照）。
前述した方法により形成されたピン電界効果トランジスタは、ゲート電極とドレイン領域とがオーバーラップする面積が減少することにより、ＧＩＤＬ電流が減少される。又、前記ピン電界効果トランジスタは均一で薄いジャンクション深さを有するソース／ドレイン拡張領域を含んでいるので、動作特性が非常に良好である。
図１４から図１６は、図１及び図２に図示されたピン電界効果トランジスタを製造するための他の方法を説明するための断面図である。
以下で説明する製造方法は、第１電極パターン及びソース／ドレイン拡張領域を形成する工程順序が変わることを除いては、上述の図３から図１３を参照して説明したことと同じである。
まず、図３から図６を参照して説明したことと同じ工程を行って、アクティブピン１０２上にゲート酸化膜パターン１０４、第１電極膜１０６、及び第２電極膜１０８を形成する。
その後、図１４を参照すると、第２電極膜１０８上にゲート電極が形成される部位を覆う図示しないマスクパターンを形成する。前記マスクパターンはフォトレジストパターンで形成されることもでき、ハードマスクパターンで形成されることもできる。前記マスクパターンは、アクティブピン１０２の延長方向と垂直な方向に延長されるライン形状を有する。
以後、前記マスクパターンを利用して第２電極膜１０８をエッチングすることにより第２電極パターン１０８ａを形成する。第２電極膜１０８は、ドライエッチング工程を通じて異方性にエッチングされることができる。
図１５を参照すると、第２電極パターン１０８ａの両側に露出されている第１電極膜１０６をウェットエッチングすることにより、第２電極パターン１０８ａより狭い線幅を有する第１電極パターン１０６ｂを形成する。
前記ウェットエッチング工程を行うと、最初には第２電極パターン１０８ａの両側に露出される第１電極膜１０６がエッチングされ、継続してエッチングされた第１電極膜１０６の側壁部位がエッチングされることにより第２電極パターン１０８ａに対して狭い線幅を有する第１電極パターン１０６ｂが形成されることができる。
具体的に、第１電極膜１０６がポリシリコンゲルマニウムからなる場合、第１電極膜１０６をエッチングするためのエッチング液として窒酸、フッ酸、酢酸、及び脱イオン水からなるエッチング液又は水酸化アンモニウム（ＮＨ4ＯＨ）、過酸化水素（Ｈ2Ｏ2）、及び脱イオン水（Ｈ2Ｏ）からなるエッチング液を使用することができる。
これとは異なり、第１電極膜１０６がチタニウム窒化物からなる場合、第１電極膜１０６をエッチングするためのエッチング液として硫酸を含むエッチング液を使用することができる。
図１６を参照すると、第１電極パターン１０６ｂ及び第２電極パターン１０８ａが形成されている結果物に不純物をドーピングさせることにより、アクティブピン１０２の表面下にソース／ドレイン拡張領域１１０を形成する。
前記不純物のドーピングは、一定方向に不純物が一定傾斜角を有しながら注入するチルト角イオン注入工程又はプラズマイオン注入工程を通じて行われることができる。
前記不純物ドーピング工程を行う時、上部に位置する第２電極パターン１０８ａがイオン注入マスクの役割を果たす。そのため、第２電極パターン１０８ａの両側の基板表面に主に不純物がドーピングされる。従って、前記不純物が拡散されても第１電極パターン１０６ｂとソース／ドレイン拡張領域１１０との間のオーバーラップが大きく増加しない。
図示してはないが、前記ソース／ドレイン拡張領域を形成した後、第１電極パターン１０６ｂの側壁一部を除去する工程を追加的に行うこともできる。この場合には、第１電極パターン１０６ｂとソース／ドレイン拡張領域１１０とのオーバーラップ面積がより減少することになる。
以後に、図１１を参照として説明したことと同じ工程を行うことにより、ピン電界効果トランジスタを完成する。即ち、第１電極パターン１０６ｂ及び第２電極パターン１０８ａの両側とアクティブピン１０２の両側にスペーサを形成し、不純物をドーピングしてソース／ドレイン領域を形成する。
本実施例によると、１回のウェットエッチング工程を通じて第１電極パターンが形成される。そのため、より簡単な工程によってピン電界効果トランジスタを形成することができる。
（第２実施例）
図１７は、第２実施例によるＣＭＯＳピン電界効果トランジスタを示す斜視図である。
図１７を参照すると、ＮＭＯＳ形成領域及びＰＭＯＳ形成領域を有する半導体基板２００が具備される。前記ＮＭＯＳ形成領域の基板には第１アクティブピン２０２が具備され、ＰＭＯＳ形成領域の基板には第２アクティブピン２０４が具備される。第１アクティブピン２０２及び第２アクティブピン２０４の両側には素子分離膜パターン２０１が具備される。素子分離膜パターン２０１の上部面は、第１アクティブピン２０２及び第２アクティブピン２０４の上部面より低く位置する。そのため、第１アクティブピン２０２及び第２アクティブピン２０４は、素子分離膜パターン２０１から突出される形状を有する。
第１アクティブピン２０２及び第２アクティブピン２０４の表面には第１ゲート酸化膜パターン２０６ａ及び第２ゲート酸化膜パターン２０６ｂが具備される。第１ゲート酸化膜パターン２０６ａ及び第２ゲート酸化膜パターン２０６ｂは、熱酸化工程を通じて形成されたシリコン酸化物からなることができる。
第１ゲート酸化膜パターン２０６ａ上には、第１アクティブピン２０２と交差するように延長され第１仕事関数を有する第１電極パターン２０８ａが具備される。具体的に、第１電極パターン２０８ａは、Ｎ型不純物がドーピングされたポリシリコンゲルマニウムからなることができる。又は、第１電極パターン２０８ａは、ミッドギャップの仕事関数を有するチタニウム、チタニウム窒化物、タンタル、タンタル窒化物等からなることができる。これらは単独又は混合して使用されることができる。
第１電極パターン２０８ａ上には、第１電極パターン２０８ａに対して広い線幅を有する第２電極パターン２１０ａが具備される。第２電極パターン２１０ａは、第１電極パターン２０８ａと互いに異なるエッチング選択比を有する物質からなることが好ましい。
第１電極パターン２０８ａの両側の第１アクティブピン２０２の表面下にはＮ型不純物からなる第１ソース／ドレイン拡張領域２１２ａが具備される。第１ソース／ドレイン拡張領域２１２ａは、第１電極パターン２０８ａと一部オーバーラップされるように形成される。
第２ゲート酸化膜パターン２０６ｂ上には、第２アクティブピン２０４と交差する第３電極パターン２０８ｂが具備される。第３電極パターン２０８ｂは、第１電極パターン２０８ａと同じ物質からなることが好ましい。第３電極パターン２０８ｂは、第１電極パターン２０８ａが有する第１仕事関数より高いか、又は前記第１仕事関数と同じ第２仕事関数を有する。
具体的に、第１電極パターン２０８ａは、Ｎ型不純物がドーピングされたポリシリコンゲルマニウムからなる場合、第３電極パターン２０８ｂは、Ｐ型不純物がドーピングされたポリシリコンゲルマニウムからなることができる。この場合には、第３電極パターン２０８ｂの仕事関数は、第１電極パターンの仕事関数に対して高い。
これとは異なり、第１電極パターン２０８ａ及び第３電極パターン２０８ｂは、ミッドギャップの仕事関数を有するチタニウム、チタニウム窒化物、タンタル、タンタル窒化物等からなることができる。これらは単独又は混合して使用されることができる。この場合には、第１電極パターン２０８ａ及び第３電極パターン２０８ｂは、４．０〜５．２ｅＶの仕事関数を有する。
第３電極パターン２０８ｂ上には、第３電極パターン２０８ｂに対して広い線幅を有する第４電極パターン２１０ｂが具備される。第４電極パターン２１０ｂは、第２電極パターンと同じ物質からなることが好ましい。
第３電極パターン２０８ｂの両側の第２アクティブピン２０４の表面下には、Ｐ型の不純物からなる第２ソース／ドレイン拡張領域２１２ｂが具備される。第２ソース／ドレイン拡張領域２１２ｂは、第３電極パターン２０８ｂと一部オーバーラップされるように形成される。
図示してはいないが、第１電極パターン２０８ａ、第２電極パターン２１０ａ、第３電極パターン２０８ｂ、及び第４電極パターン２１０ｂの両側にスペーサが具備されることができる。又、前記スペーサ両側のアクティブピン表面下に第１ソース／ドレイン領域及び第２ソース／ドレイン領域が具備されることができる。
図１７に図示されたＣＭＯＳピン電界効果トランジスタは、第１実施例で説明した方法のうちの１つを使用して形成することができる。
図１７を参照して、前記ＣＭＯＳピン電界効果トランジスタを形成するための方法を簡単に説明する。まず、ＮＭＯＳ形成領域及びＰＭＯＳ形成領域が区分される基板２００を準備する。前記ＮＭＯＳ形成領域及びＰＭＯＳ形成領域が区分される基板２００にそれぞれ第１アクティブピン２０２及び第２アクティブピン２０４を形成する。第１アクティブピン２０２及び第２アクティブピン２０４の表面にそれぞれ第１ゲート酸化膜パターン２０６ａ及び第２ゲート酸化膜パターン２０６ｂを形成する。第１ゲート酸化膜パターン２０６ａ及び第２ゲート酸化膜パターン２０６ｂ上に第１電極膜及び第２電極膜を順次に積層する。前記第１電極膜及び第２電極膜をパターニングして、第１アクティブピン２０２と交差する予備第１電極パターン及び第２電極パターン２１０ａと、第２アクティブピン２０４と交差する予備第３電極パターン及び第４電極パターン２１０ｂをそれぞれ形成する。前記予備第１電極パターン及び第２電極パターン２１０ａの両側に露出されたアクティブピン表面下にＮ型不純物をドーピングさせて第１ソース／ドレイン拡張領域２１２ａを形成する。前記予備第３電極パターン及び第４電極パターン２１０ｂの両側に露出された第２アクティブピン２０４の表面下にＰ型不純物をドーピングさせて第２ソース／ドレイン拡張領域２１２ｂを形成する。その後、前記予備第１電極パターン及び予備第３電極パターンの側壁一部を除去することにより、第１電極パターン２０８ａ及び第３電極パターン２０８ｂをそれぞれ形成する。
以後、第１電極パターン２０８ａ、第２電極パターン２１０ａ、第３電極パターン２０８ｂ、及び第４電極パターン２１０ｂの両側に図示しないスペーサを形成する。そして、前記スペーサ両側の第１アクティブピン２０２の表面下に選択的にＮ型不純物を注入することにより、図示しない第１ソース／ドレイン領域を形成する。又、前記スペーサ両側の第２アクティブピン２０４の表面下に選択的にＰ型不純物を注入することにより図示しない第２ソース／ドレイン領域を形成する。
以上、本発明の実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離れることなく、本発明を修正または変更できる。
第１実施例によるピン電界効果トランジスタを示す斜視図である。 図１のＩ−Ｉ’を切断して見られる断面図である。 図１及び図２に図示されたピン電界効果トランジスタを製造するための方法を説明するための斜視図である。 図１及び図２に図示されたピン電界効果トランジスタを製造するための方法を説明するための斜視図である。 図１及び図２に図示されたピン電界効果トランジスタを製造するための方法を説明するための斜視図である。 図１及び図２に図示されたピン電界効果トランジスタを製造するための方法を説明するための斜視図である。 図１及び図２に図示されたピン電界効果トランジスタを製造するための方法を説明するための斜視図である。 図１及び図２に図示されたピン電界効果トランジスタを製造するための方法を説明するための斜視図である。 図１及び図２に図示されたピン電界効果トランジスタを製造するための方法を説明するための斜視図である。 図１及び図２に図示されたピン電界効果トランジスタを製造するための方法を説明するための斜視図である。 図１及び図２に図示されたピン電界効果トランジスタを製造するための方法を説明するための斜視図である。 図１及び図２に図示されたピン電界効果トランジスタを製造するための方法を説明するための断面図である。 図１及び図２に図示されたピン電界効果トランジスタを製造するための方法を説明するための断面図である。 図１及び図２に図示されたピン電界効果トランジスタを製造するための他の方法を説明するための斜視図である。 図１及び図２に図示されたピン電界効果トランジスタを製造するための他の方法を説明するための斜視図である。 図１及び図２に図示されたピン電界効果トランジスタを製造するための他の方法を説明するための斜視図である。 第２実施例によるＣＭＯＳピン電界効果トランジスタを示す斜視図である。
符号の説明
１００：基板、１０１：素子分離膜パターン、１０２：アクティブピン、１０４：ゲート酸化膜パターン、１０６：第１電極膜、１０６ｂ：第１電極パターン、１０８：第２電極膜、１０８ａ：第２電極パターン、１１０：ソース／ドレイン拡張領域、１１２：スペーサ、１１４：ソース／ドレイン領域

Claims (31)

  1. 基板上に具備されるアクティブピンと、
    前記アクティブピンの表面に具備されるゲート酸化膜パターンと、
    前記ゲート酸化膜パターン上に具備され、前記アクティブピンと交差するように延長される第１電極パターンと、
    前記第１電極パターン上に積層され、前記第１電極パターンに対して広い線幅を有する第２電極パターンと、
    前記第１電極パターン両側のアクティブピン表面下に具備されるソース／ドレイン拡張領域と、を含むことを特徴とするピン電界効果トランジスタ。
  2. 前記第１電極パターン及び前記第２電極パターンは、互いに異なるエッチング選択比を有する物質からなることを特徴とする請求項１記載のピン電界効果トランジスタ。
  3. 前記第１電極パターンはポリシリコンゲルマニウムを含み、前記第２電極パターンはポリシリコンを含むことを特徴とする請求項１記載のピン電界効果トランジスタ。
  4. 前記第１電極パターン及び前記第２電極パターンは、前記ソース／ドレイン拡張領域と同じ導電型の不純物がドーピングされたことを特徴とする請求項３記載のピン電界効果トランジスタ。
  5. 前記第１電極パターンは、チタニウム、チタニウム窒化物、タンタル、タンタル窒化物からなる群から選択される少なくとも１つの物質を含み、前記第２電極パターンはポリシリコンを含むことを特徴とする請求項１記載のピン電界効果トランジスタ。
  6. 前記第１電極パターンは、１００Å〜４００Åの厚みを有することを特徴とする請求項１記載のピン電界効果トランジスタ。
  7. 前記第１電極パターン及び前記第２電極パターンの両側に具備されるスペーサと、
    前記スペーサ両側のアクティブピンの表面下に具備され、前記ソース／ドレイン拡張領域に対して高い不純物濃度を有するソース／ドレイン領域を更に含むことを特徴とする請求項１記載のピン電界効果トランジスタ。
  8. 前記アクティブピン両側の基板上に素子分離膜パターンが具備されることを特徴とする請求項１記載のピン電界効果トランジスタ。
  9. 前記ソース／ドレイン拡張領域は、前記第１電極パターンの一端部とオーバーラップされることを特徴とする請求項１記載のピン電界効果トランジスタ。
  10. 前記基板は、単結晶シリコン基板、ＳＯＩ基板、ＳＧＯＩ基板、及びＧＯＩ基板からなる群から選択された少なくとも１つであることを特徴とする請求項１記載のピン電界効果トランジスタ。
  11. 基板上にアクティブピンを形成する段階と、
    前記アクティブピンの表面にゲート酸化膜パターンを形成する段階と、
    前記ゲート酸化膜パターン上に第１電極膜及び第２電極膜を順次に形成する段階と、
    前記第１電極膜及び前記第２電極膜をパターニングして前記アクティブピンと交差する予備第１電極パターン及び第２電極パターンを形成する段階と、
    前記予備第１電極パターン及び前記第２電極パターンの両側に露出されたアクティブピンの表面下に不純物をドーピングさせてソース／ドレイン拡張領域を形成する段階と、
    前記予備第１電極パターンの側壁一部を除去することにより、前記第２電極パターンより狭い線幅を有する第１電極パターンを形成する段階と、を含むことを特徴とするピン電界効果トランジスタの製造方法。
  12. 前記第１電極膜及び前記第２電極膜は、互いに異なるエッチング選択比を有する物質で形成されることを特徴とする請求項１１記載のピン電界効果トランジスタの製造方法。
  13. 前記第１電極膜はポリシリコンゲルマニウムを含み、前記第２電極膜はポリシリコンを含むことを特徴とする請求項１１記載のピン電界効果トランジスタの製造方法。
  14. 前記第１電極膜及び第２電極膜をパターニングする段階は、
    前記第２電極膜上にマスクパターンを形成する段階と、
    前記マスクパターンを使用して前記第２電極膜をドライエッチングして第２電極パターンを形成する段階と、
    前記第２電極パターン下の第１電極膜をウェットエッチングして予備第１電極パターンを形成する段階と、を含むことを特徴とする請求項１３記載のピン電界効果トランジスタの製造方法。
  15. 前記第１電極膜をウェットエッチングする工程は、窒酸、フッ酸、酢酸、及び脱イオン水からなるエッチング液を使用して行うことを特徴とする請求項１４記載のピン電界効果トランジスタの製造方法。
  16. 前記予備第１電極パターンの側壁一部を除去する段階は、水酸化アンモニウム、過酸化水素、及び脱イオン水からなるエッチング液又は窒酸、フッ酸、酢酸、及び脱イオン水からなるエッチング液を使用するウェットエッチング工程を通じて行われることを特徴とする請求項１３記載のピン電界効果トランジスタの製造方法。
  17. 前記第１電極膜は、チタニウム、チタニウム窒化物、タンタル、タンタル窒化物からなる群から選択された少なくとも１つの物質を含み、前記第２電極膜はポリシリコンを含むことを特徴とする請求項１１記載のピン電界効果トランジスタの製造方法。
  18. 前記第１電極パターンを形成する段階において、前記第１電極パターンが前記ソース／ドレイン拡張領域の一端部とオーバーラップされるように前記予備第１電極パターンの一部をエッチングすることを特徴とする請求項１１記載のピン電界効果トランジスタの製造方法。
  19. 前記ソース／ドレイン拡張領域を形成する段階は、プラズマイオン注入又はチルト角イオン注入を利用して行われることを特徴とする請求項１１記載のピン電界効果トランジスタの製造方法。
  20. 前記第１電極パターン及び前記第２電極パターンの両側壁にそれぞれスペーサを形成する段階と、
    前記スペーサ両側のアクティブピン表面下に不純物をドーピングさせてソース／ドレイン領域を形成する段階と、を更に含むことを特徴とする請求項１１記載のピン電界効果トランジスタの製造方法。
  21. 前記ソース／ドレイン領域を形成する段階は、プラズマイオン注入又はチルト角イオン注入を利用して行われることを特徴とする請求項２０記載のピン電界効果トランジスタの製造方法。
  22. 前記基板は、単結晶シリコン基板、ＳＯＩ基板、ＳＧＯＩ基板、及びＧＯＩ基板からなる群から選択された少なくとも１つであることを特徴とする請求項１１記載のピン電界効果トランジスタの製造方法。
  23. 基板表面から突出されるアクティブピンを形成する段階と、
    前記アクティブピンの表面にゲート酸化膜パターンを形成する段階と、
    前記ゲート酸化膜パターン上に第１電極膜及び第２電極膜を順次に形成する段階と、
    前記第２電極膜をパターニングして前記アクティブピンと交差する第２電極パターンを形成する段階と、
    前記第２電極パターンによって露出された前記第１電極膜をエッチングして予備第１電極パターンを形成する段階と、
    前記予備第１電極パターンの側壁一部を除去することにより前記第２電極パターンより狭い線幅を有する第１電極パターンを形成する段階と、
    前記第１電極パターン及び前記第２電極パターンの両側に露出された前記アクティブピンの表面下に不純物をドーピングさせてソース／ドレイン拡張領域を形成する段階と、を含むことを特徴とするピン電界効果トランジスタの製造方法。
  24. 前記予備第１電極パターンを形成する段階及び前記第１電極パターンを形成する段階は、同じウェットエッチング工程を通じて行われることを特徴とする請求項２３記載のピン電界効果トランジスタの製造方法。
  25. 前記第１電極パターンと前記ソース／ドレイン拡張領域とのオーバーラップ面積が減少するように前記ソース／ドレイン拡張領域を形成した後、前記第１電極パターンの側壁一部を追加に除去する段階を更に含むことを特徴とする請求項２３記載のピン電界効果トランジスタの製造方法。
  26. 基板のＮＭＯＳ形成領域及びＰＭＯＳ形成領域にそれぞれ具備される第１アクティブピン及び第２アクティブピンと、
    前記第１アクティブピン及び前記第２アクティブピンの表面にそれぞれ具備される第１ゲート酸化膜パターン及び第２ゲート酸化膜パターンと、
    前記第１ゲート酸化膜パターン上で前記第１アクティブピンと交差するように延長される第１電極パターンと、
    前記第１電極パターン上に積層され、前記第１電極パターンに対して広い線幅を有する第２電極パターンと、
    前記第１電極パターン両側の前記第１アクティブピン表面下に具備され、Ｎ型不純物からなる第１ソース／ドレイン拡張領域と、
    前記第２ゲート酸化膜パターン上で前記第２アクティブピンと交差するように延長され前記第１電極パターンと同じ物質を含む第３電極パターンと、
    前記第３電極パターン上に積層され、前記第３電極パターンに対して広い線幅を有する第４電極パターンと、
    前記第３電極パターン両側の前記第２アクティブピン表面下に具備され、Ｐ型の不純物からなる第２ソース／ドレイン拡張領域と、を含むことを特徴とするピン電界効果トランジスタ。
  27. 前記第１電極パターン及び前記第３電極パターンは、互いに異なる仕事関数を有することを特徴とする請求項２６記載のピン電界効果トランジスタ。
  28. 前記第１電極パターンはＮ型不純物がドーピングされたポリシリコンゲルマニウムからなり、前記第３電極パターンはＰ型の不純物がドーピングされたポリシリコンゲルマニウムからなることを特徴とする請求項２７記載のピン電界効果トランジスタ。
  29. 前記第１電極パターン及び前記第３電極パターンは、４．０〜５．２ｅＶ範囲内の同一の仕事関数を有することを特徴とする請求項２６記載のピン電界効果トランジスタ。
  30. 前記第１電極パターン及び前記第３電極パターンは、チタニウム、チタニウム窒化物、タンタル、タンタル窒化物からなる群から選択された少なくとも１つの物質からなることを特徴とする請求項２９記載のピン電界効果トランジスタ。
  31. 基板のＮＭＯＳ形成領域及びＰＭＯＳ形成領域にそれぞれ第１アクティブピン及び第２アクティブピンを形成する段階と、
    前記第１アクティブピン及び前記第２アクティブピンの表面にゲート酸化膜パターンを形成する段階と、
    前記ゲート酸化膜パターン上に第１電極膜及び第２電極膜を順次に形成する段階と、
    前記第１電極膜及び第２電極膜をパターニングして、前記第１アクティブピンと交差する予備第１電極パターン及び第２電極パターンと、前記第２アクティブピンと交差する予備第３電極パターン及び第４電極パターンをそれぞれ形成する段階と、
    前記予備第１電極パターン及び前記第２電極パターンの両側に露出された前記第１アクティブピン表面下にＮ型不純物をドーピングさせて第１ソース／ドレイン拡張領域を形成する段階と、
    前記予備第３電極パターン及び前記第４電極パターンの両側に露出された第２アクティブピン表面下にＰ型不純物をドーピングさせて第２ソース／ドレイン拡張領域を形成する段階と、
    前記予備第１電極パターン及び前記予備第３電極パターンの側壁一部を除去することにより、第１電極パターン及び第３電極パターンをそれぞれ形成する段階と、を含むことを特徴とするピン電界効果トランジスタの製造方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011071517A (ja) * 2009-09-24 2011-04-07 Taiwan Semiconductor Manufacturing Co Ltd 金属ゲートとストレッサーを有するゲルマニウムフィンｆｅｔ
KR101386684B1 (ko) 2012-03-02 2014-04-18 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 ＬＤＤ 확장을 이용한 ＦｉｎＦＥＴ 설계
CN105810566A (zh) * 2015-01-21 2016-07-27 三星电子株式会社 半导体装置和制造半导体装置的方法

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8012862B2 (en) * 2007-11-22 2011-09-06 Panasonic Corporation Method for manufacturing semiconductor device using plasma doping
KR101078725B1 (ko) * 2009-02-16 2011-11-01 주식회사 하이닉스반도체 반도체 소자 및 그의 제조방법
JP5434365B2 (ja) * 2009-08-24 2014-03-05 ソニー株式会社 半導体装置及びその製造方法
DE102010019766A1 (de) 2010-05-07 2011-11-10 Giesecke & Devrient Gmbh Verfahren zur Erzeugung einer Mikrostruktur auf einem Träger
US20120056265A1 (en) * 2010-09-07 2012-03-08 Nanya Technology Corporation Seminconductor device and fabrications thereof
CN102903749B (zh) 2011-07-27 2015-04-15 中国科学院微电子研究所 一种半导体器件结构及其制造方法
CN102956498B (zh) * 2011-08-31 2015-09-09 中国科学院微电子研究所 半导体器件及其制造方法
US8728881B2 (en) 2011-08-31 2014-05-20 Institute of Microelectronics, Chinese Academy of Sciences Semiconductor device and method for manufacturing the same
US9287385B2 (en) * 2011-09-01 2016-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-fin device and method of making same
US9397104B2 (en) 2011-09-21 2016-07-19 Institute of Microelectronics, Chinese Academy of Sciences SRAM cell and method for manufacturing the same
CN103022038B (zh) * 2011-09-21 2015-06-10 中国科学院微电子研究所 Sram单元及其制作方法
WO2013101007A1 (en) * 2011-12-28 2013-07-04 Intel Corporation Methods of integrating multiple gate dielectric transistors on a tri-gate (finfet) process
DE102012202783A1 (de) * 2012-02-23 2013-08-29 Robert Bosch Gmbh Mikromechanische Sensorvorrichtung mit beweglichem Gate und entsprechendes Herstellungsverfahren
KR102018101B1 (ko) 2013-02-04 2019-11-14 삼성전자 주식회사 반도체 소자 및 이의 제조 방법
CN103117227B (zh) 2013-02-05 2015-11-25 华为技术有限公司 多栅鳍式场效应管的制备方法
US8963258B2 (en) 2013-03-13 2015-02-24 Taiwan Semiconductor Manufacturing Company FinFET with bottom SiGe layer in source/drain
KR102082630B1 (ko) * 2013-04-10 2020-02-28 삼성전자 주식회사 핀펫 및 그 제조 방법
US9000536B2 (en) * 2013-06-28 2015-04-07 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor having a highly doped region
KR20150058597A (ko) * 2013-11-18 2015-05-29 삼성전자주식회사 반도체 장치 및 그 제조 방법
CN104752224B (zh) * 2013-12-31 2018-03-09 中芯国际集成电路制造(上海)有限公司 FinFET器件及其制作方法
US9123585B1 (en) 2014-02-11 2015-09-01 International Business Machines Corporation Method to form group III-V and Si/Ge FINFET on insulator
US9129863B2 (en) 2014-02-11 2015-09-08 International Business Machines Corporation Method to form dual channel group III-V and Si/Ge FINFET CMOS
CN105097458A (zh) * 2014-04-22 2015-11-25 中芯国际集成电路制造(上海)有限公司 一种多晶硅薄膜的沉积方法
US20150372107A1 (en) * 2014-06-18 2015-12-24 Stmicroelectronics, Inc. Semiconductor devices having fins, and methods of forming semiconductor devices having fins
US9543381B2 (en) * 2014-09-11 2017-01-10 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method of the same
KR102237713B1 (ko) * 2014-11-17 2021-04-08 삼성전자주식회사 반도체 장치의 제조 방법
KR102304791B1 (ko) * 2014-12-22 2021-09-27 인텔 코포레이션 성능 및 게이트 충전을 위한 게이트 프로파일의 최적화
US9748394B2 (en) * 2015-05-20 2017-08-29 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET having a multi-portioned gate stack
WO2017105469A1 (en) * 2015-12-17 2017-06-22 Intel Corporation Differential work function between gate stack metals to reduce parasitic capacitance
KR102551349B1 (ko) * 2016-01-22 2023-07-04 삼성전자 주식회사 반도체 소자 및 그 제조 방법
US9530887B1 (en) * 2016-02-25 2016-12-27 Taiwan Semiconductor Manufacturing Co., Ltd. Fin-type field effect transistor device and manufacturing method thereof
US9685554B1 (en) * 2016-03-07 2017-06-20 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor and semiconductor device
US9842932B1 (en) * 2016-05-26 2017-12-12 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET with P/N stacked fins and method for fabricating the same
KR102619874B1 (ko) 2016-06-23 2024-01-03 삼성전자주식회사 불순물 영역을 갖는 반도체 소자
KR20180052171A (ko) * 2016-11-09 2018-05-18 삼성전자주식회사 반도체 집적회로 레이아웃의 설계 방법 및 이를 이용한 반도체 소자의 제조방법
KR102482368B1 (ko) * 2018-06-18 2022-12-29 삼성전자주식회사 반도체 장치의 불량 검출 방법
US11973143B2 (en) 2019-03-28 2024-04-30 Intel Corporation Source or drain structures for germanium N-channel devices

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6344770A (ja) * 1986-08-12 1988-02-25 Mitsubishi Electric Corp 電界効果型トランジスタの製造方法
JPH03163833A (ja) * 1989-11-21 1991-07-15 Mitsubishi Electric Corp 半導体装置およびその製造方法
JPH1050986A (ja) * 1996-06-07 1998-02-20 Samsung Electron Co Ltd 半導体装置のｍｏｓトランジスター及びその製造方法
JP2002026318A (ja) * 2000-07-12 2002-01-25 Fujitsu Ltd 絶縁ゲート型半導体装置及びその製造方法
JP2004514290A (ja) * 2000-11-15 2004-05-13 インターナショナル・ビジネス・マシーンズ・コーポレーション ノッチ・ゲート付きｆｅｔおよびその製造方法
JP2005019970A (ja) * 2003-06-23 2005-01-20 Sharp Corp 歪みシリコンフィンｆｅｔデバイス
WO2005091374A1 (ja) * 2004-03-19 2005-09-29 Nec Corporation 半導体装置及びその製造方法
JP2006310845A (ja) * 2005-04-27 2006-11-09 Samsung Electronics Co Ltd Ｕ字状浮遊ゲートを有するフラッシュメモリの製造方法
WO2006132172A1 (ja) * 2005-06-07 2006-12-14 Nec Corporation フィン型電界効果型トランジスタ、半導体装置及びその製造方法
JP2007081329A (ja) * 2005-09-16 2007-03-29 Toshiba Corp 半導体装置
JP2007531268A (ja) * 2004-03-26 2007-11-01 フリースケール セミコンダクター インコーポレイテッド 切り欠き制御電極及び当該電極の構造を有する半導体素子の製造方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7456476B2 (en) * 2003-06-27 2008-11-25 Intel Corporation Nonplanar semiconductor device with partially or fully wrapped around gate electrode and methods of fabrication
JP2005086024A (ja) 2003-09-09 2005-03-31 Toshiba Corp 半導体装置及びその製造方法
KR100620446B1 (ko) 2004-03-09 2006-09-12 삼성전자주식회사 핀 전계 효과 트랜지스터 및 이의 제조 방법
US6888181B1 (en) 2004-03-18 2005-05-03 United Microelectronics Corp. Triple gate device having strained-silicon channel
US7361958B2 (en) * 2004-09-30 2008-04-22 Intel Corporation Nonplanar transistors with metal gate electrodes
KR100678456B1 (ko) 2004-12-03 2007-02-02 삼성전자주식회사 리세스드 채널을 갖는 핀구조의 모스 트랜지스터 및 그제조방법
KR100614800B1 (ko) 2004-12-10 2006-08-22 삼성전자주식회사 복수개의 돌출된 채널을 갖는 트랜지스터의 제조 방법
US20060284249A1 (en) * 2005-06-21 2006-12-21 Chien-Hao Chen Impurity co-implantation to improve transistor performance
US7323389B2 (en) 2005-07-27 2008-01-29 Freescale Semiconductor, Inc. Method of forming a FINFET structure
US7479421B2 (en) * 2005-09-28 2009-01-20 Intel Corporation Process for integrating planar and non-planar CMOS transistors on a bulk substrate and article made thereby
KR100739653B1 (ko) 2006-05-13 2007-07-13 삼성전자주식회사 핀 전계 효과 트랜지스터 및 그 제조 방법
KR100724074B1 (ko) 2006-05-22 2007-06-04 삼성전자주식회사 핀 전계 효과 트랜지스터 및 이의 형성 방법
KR100748261B1 (ko) 2006-09-01 2007-08-09 경북대학교 산학협력단 낮은 누설전류를 갖는 ｆｉｎ 전계효과트랜지스터 및 그제조 방법
US7667271B2 (en) * 2007-04-27 2010-02-23 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field-effect transistors

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6344770A (ja) * 1986-08-12 1988-02-25 Mitsubishi Electric Corp 電界効果型トランジスタの製造方法
JPH03163833A (ja) * 1989-11-21 1991-07-15 Mitsubishi Electric Corp 半導体装置およびその製造方法
JPH1050986A (ja) * 1996-06-07 1998-02-20 Samsung Electron Co Ltd 半導体装置のｍｏｓトランジスター及びその製造方法
JP2002026318A (ja) * 2000-07-12 2002-01-25 Fujitsu Ltd 絶縁ゲート型半導体装置及びその製造方法
JP2004514290A (ja) * 2000-11-15 2004-05-13 インターナショナル・ビジネス・マシーンズ・コーポレーション ノッチ・ゲート付きｆｅｔおよびその製造方法
JP2005019970A (ja) * 2003-06-23 2005-01-20 Sharp Corp 歪みシリコンフィンｆｅｔデバイス
WO2005091374A1 (ja) * 2004-03-19 2005-09-29 Nec Corporation 半導体装置及びその製造方法
JP2007531268A (ja) * 2004-03-26 2007-11-01 フリースケール セミコンダクター インコーポレイテッド 切り欠き制御電極及び当該電極の構造を有する半導体素子の製造方法
JP2006310845A (ja) * 2005-04-27 2006-11-09 Samsung Electronics Co Ltd Ｕ字状浮遊ゲートを有するフラッシュメモリの製造方法
WO2006132172A1 (ja) * 2005-06-07 2006-12-14 Nec Corporation フィン型電界効果型トランジスタ、半導体装置及びその製造方法
JP2007081329A (ja) * 2005-09-16 2007-03-29 Toshiba Corp 半導体装置

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011071517A (ja) * 2009-09-24 2011-04-07 Taiwan Semiconductor Manufacturing Co Ltd 金属ゲートとストレッサーを有するゲルマニウムフィンｆｅｔ
JP2013243381A (ja) * 2009-09-24 2013-12-05 Taiwan Semiconductor Manufacturing Co Ltd 金属ゲートとストレッサーを有するゲルマニウムフィンｆｅｔ
US9245805B2 (en) 2009-09-24 2016-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Germanium FinFETs with metal gates and stressors
US9698060B2 (en) 2009-09-24 2017-07-04 Taiwan Semiconductor Manufacturing Company, Ltd. Germanium FinFETs with metal gates and stressors
KR101386684B1 (ko) 2012-03-02 2014-04-18 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 ＬＤＤ 확장을 이용한 ＦｉｎＦＥＴ 설계
US8865560B2 (en) 2012-03-02 2014-10-21 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET design with LDD extensions
CN105810566A (zh) * 2015-01-21 2016-07-27 三星电子株式会社 半导体装置和制造半导体装置的方法

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