JP2002026318A - 絶縁ゲート型半導体装置及びその製造方法 - Google Patents
絶縁ゲート型半導体装置及びその製造方法Info
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Abstract
関し、ゲート電極のゲート絶縁膜との界面近傍での空乏
層の発生を防止するとともに、精度良くT型ゲート電極
を形成する。 【解決手段】 ゲート絶縁膜2と接する少なくともSi
とGeを含む多結晶半導体層3と、この少なくともSi
とGeを含む多結晶半導体層3上に設けた多結晶Si層
4によって、ゲート電極、特に、T型ゲート電極を形成
する。
Description
装置及びその製造方法に関するものであり、例えば、ゲ
ート電極とのオーバーラップの少ないエクステンション
領域を形成するためのT字型ゲート電極を精度良く形成
するためのゲート電極の層構造に特徴のある絶縁ゲート
型半導体装置及びその製造方法に関するものである。
高速化に伴って、半導体集積回路装置を構成する個々の
素子は益々微細化され、例えば、CMOSデバイスにお
いては、0.1μmレベルのゲート長になってきている
が、素子の微細化に伴って、エクステンション領域とゲ
ート電極とのオーバーラップによる寄生容量に起因する
信号遅延が発生し、高速動作の妨げとなっている。
ゲート電極としてT型ゲート電極を用いたT型ゲートM
OSFETが提案されている(必要ならば、99’IE
DMTech.Digest,p.415参照)ので、
ここで、図6を参照して従来のT型ゲートMOSFET
を説明する。
であり、まず、p型シリコン基板41上にゲート酸化膜
42を介してT型ゲート電極43を設けたのち、T型ゲ
ート電極43の頂部をマスクとしてAsイオンを注入し
てn型エクステンション領域44を形成し、次いで、サ
イドウォール(図示を省略)を設けたのち、サイドウォ
ールをマスクとしてAsイオンを注入してn+ 型ソース
・ドレイン領域45を形成することによって、T型ゲー
トMOSFETの基本的構成が完成する。
ション領域44は、T型ゲート電極43の頂部の端部と
略一致してオフセット領域が形成されているが、注入し
たイオンを活性化するためのアニール工程において不純
物が拡散して拡がるのでT型ゲート電極43の基部の端
部とn型エクステンション領域44が略一致し、オフセ
ット領域が消失するとともに、オーバーラップも減少す
る。
ッチング条件を制御することによってT型ゲート電極を
形成しているので、制御性が低く、且つ、プロセスが複
雑化するという問題がある。
は、まず、異方性エッチングによって方形のゲート電極
を形成したのち、ゲート絶縁膜に対する選択比の高い条
件でさらにエッチングを行うことによって、ゲート電極
のゲート絶縁膜の界面近傍を過剰エッチングしてT型と
することになるが、制御性良くT型にすることが困難で
ある。
場合には、ゲート電極へのイオン注入時にゲート絶縁膜
をB(ボロン)が突き抜けてトランジスタ特性をばらつ
かせる問題があり、それを抑制しようとすると、ドープ
した不純物の活性化率が必ずしも高くないので、ゲート
に電圧を印加した時に、ゲート絶縁膜との界面近傍で空
乏層が発生し易くなるという問題がある。
ト絶縁膜との界面近傍での空乏層の発生を防止するとと
もに、精度良くT型ゲート電極を形成することを目的と
する。
成の説明図であり、この図1を参照して本発明における
課題を解決するための手段を説明する。 図1参照 上述の目的を達成するために、本発明においては、絶縁
ゲート型半導体装置において、ゲート絶縁膜2と接する
少なくともSiとGeを含む多結晶半導体層3と、この
少なくともSiとGeを含む多結晶半導体層3上に設け
た多結晶Si層4によって、ゲート電極を構成するこ
と、特に、T型ゲート電極を形成することを特徴とす
る。
の高い少なくともSiとGeを含む多結晶半導体層3に
よって構成することによって、ゲート電極のゲート絶縁
膜2との界面近傍での空乏層の発生を防止することがで
きるとともに、ゲート電極へのイオン注入時にBの突き
抜けを防止することができる。また、上面部を多結晶S
i層4とすることによって、低抵抗のシリサイド電極の
形成が可能になる。
ことによって、エクステンション領域7とゲート電極と
のオーバーラップを少なくすることができ、それによっ
て、寄生容量が低減するので高速動作が可能になる。ま
た、T型ゲート電極とすることによって、頂部が大きく
なるので、シリサイド電極の形成が容易になる。
導体装置の製造方法において、ゲート絶縁膜2上に少な
くともSiとGeを含む多結晶半導体層3と多結晶Si
層4を順次成膜する工程、酸化速度の差を利用して少な
くともSiとGeを含む多結晶半導体層3及び多結晶S
i層4とを酸化してT型ゲート電極を形成することを特
徴とする。
よって再現性良く、制御性良くT型ゲート電極を形成す
ることができる。
含む多結晶半導体層3は、多結晶Si層にGeをイオン
注入して形成しても良いし、或いは、SiGeCを用い
ても良いものである。また、少なくともSiとGeを含
む多結晶半導体層3及び多結晶Si層4とを酸化した酸
化膜5を除去しても除去しなくても良いが、除去する場
合には、HF水溶液を用いて除去すれば良い。
結晶半導体層3は、SiとGeを含んでいれば、B,
P,As,C等の他の元素を含んでいても良く、また、
どの様な工程で形成しても良いものである。特に、Si
GeC層を用いた場合には、ゲート電極へのイオン注入
時のBの突き抜けを更に防止することができる。
半導体層3及び多結晶Si層4とを酸化した酸化膜5を
除去することによって、パンチスルーストッパーを形成
する際のイオン注入工程を精度良く行うことができる。
て、本発明の第1の実施の形態の製造工程を説明する。 図2(a)参照 まず、p型シリコン基板11の表面を熱酸化して、厚さ
が、例えば、3nmのSiO2 膜を形成してゲート酸化
膜12としたのち、減圧化学気相成長法(LPCVD
法)によって、SiH4 及びGeH4 を用いて、厚さが
10〜150nm、例えば、50nmの多結晶SiGe
層13を形成し、引き続いて、SiH4 を用いて厚さが
20〜200nm、例えば、100nmの多結晶Si層
14を形成する。
って、多結晶Si層14及び多結晶SiGe層13を、
例えば、幅が0.1μmのゲート電極とする。なお、こ
の場合の多結晶SiGe層13の混晶比は、Si90Ge
10〜Si10Ge90の範囲であれば良く、例えば、Si90
Ge10とする。
いて、3分間ドライ酸化処理することによって、多結晶
Si層14及び多結晶SiGe層13の側面を酸化して
酸化膜15を形成する。なお、この場合、図示を省略す
るものの、多結晶Si層14の上面にはSiN膜を形成
している。
iGe層13の酸化速度が異なり、多結晶SiGe層1
3の酸化速度は多結晶Si層14の酸化速度の2〜3倍
となるので、上記の条件では、多結晶Si層14の側面
を3nm酸化した場合、多結晶SiGe層13の側面は
約10nm酸化されることになる。
晶SiGe層13の側面に形成された酸化膜15を除去
したのち、図示は省略するものの、パンチスルーストッ
パーを形成するために、Bをp型シリコン基板11のゲ
ート電極端部近傍にイオン注入する。この場合、酸化膜
15を除去しているので、パンチスルーストッパーを精
度良く形成することができる。
6を注入することによって、n型エクステンション領域
17を形成する。
ッチングを施すことによってサイドウォール18を形成
したのち、サイドウォール18をマスクとしてAsイオ
ン19を注入することによってn+ 型ソース・ドレイン
領域20を形成する。
性化する。このアニール工程で、n型エクステンション
領域17は、多結晶SiGe層13の端部と略一致する
ので、n型エクステンション領域17とゲート電極との
オーバーラップが低減する。
さが、例えば、10nmのCo層を堆積させたのち、N
2 雰囲気中で、例えば、550℃の温度で、30秒間の
急速熱処理(Rapid Thermal Annea
ling:RTA)を施すことによって、Co層とn+
型ソース・ドレイン領域20及び多結晶Si層14とを
反応させてCoSi層を形成する。
混合液で20分間エッチングを行うことによって未反応
Co層を除去したのち、再び、N2 雰囲気中で、例え
ば、800℃の温度で、30秒間のRTA処理を施すこ
とによってCoSi層を低抵抗相のCoSi2 層に変換
してCoSi2 オーミック電極21を自己整合的に形成
することによって、T型ゲートMOSFETの基本構成
が完成する。
いては、ゲート電極を多結晶Si層14/多結晶SiG
e層13の2層構造とし、酸化速度の差を利用してT型
ゲート電極としているので、T型ゲート電極を制御性良
く形成することができる。
率の高い、多結晶SiGe層で構成しているので、ゲー
ト電極に電圧を印加した時にゲート絶縁膜との界面近傍
に空乏層が発生することがなく、また、ゲート電極の上
層を多結晶Si層によって構成しているので、シリサイ
ド化が可能になる。
ためのイオン注入工程の前に、多結晶Si層14/多結
晶SiGe層13の側面を酸化して形成した酸化膜15
を除去しているので、パンチスルーストッパーを精度良
く形成することができる。
施の形態の製造工程を説明するが、この第2の実施の形
態は、側面に形成した酸化膜を除去しない以外は上記の
第1の実施の形態と同一であるので、同じ工程について
は説明は簡単にする。 図4(a)参照 まず、上記の第1の実施の形態と全く同様に、p型シリ
コン基板11上にゲート酸化膜12を介して、多結晶S
iGe層13及び多結晶Si層14を成膜したのち、幅
0.1μmのゲート電極としたのち、ドライ酸化を施す
ことによって多結晶SiGe層13及び多結晶Si層1
4の側面に酸化膜15を形成する。
ルーストッパーを形成するために、Bをp型シリコン基
板11のゲート電極端部近傍にイオン注入したのち、酸
化膜15及び多結晶Si層14をマスクとしてAsイオ
ン16を注入することによってn型エクステンション領
域17を形成する。
O2 膜を堆積させたのち、異方性エッチングを施すこと
によってサイドウォール18を形成し、次いで、サイド
ウォール18をマスクとしてAsイオン19を注入する
ことによってn + 型ソース・ドレイン領域20を形成す
る。
性化する。このアニール工程で、n型エクステンション
領域17は、多結晶SiGe層13の端部と略一致する
ので、n型エクステンション領域17とゲート電極との
オーバーラップが低減する。
工程を経ることによって、n+ 型ソース・ドレイン領域
20と多結晶Si層14の表面にCoSi2 オーミック
電極21を自己整合的に形成することによって、T型ゲ
ートMOSFETの基本構成が完成する。
いては、酸化膜15を除去せずにパンチスルーストッパ
ーを形成しているので、製造工程数を低減することがで
き、スループットが向上する。なお、他の効果は、上記
の第1の実施の形態と同様である。
施の形態の製造工程を説明するが、この第3の実施の形
態は、側面に酸化膜を形成する前にエクステンション領
域を形成している以外は上記の第2の実施の形態と同一
であるので、同じ工程については説明は簡単にする。 図5(a)参照 まず、上記の第1の実施の形態と全く同様に、p型シリ
コン基板31上にゲート酸化膜32を介して、多結晶S
iGe層33及び多結晶Si層34を成膜したのち、幅
0.1μmのゲート電極とする。
ルーストッパーを形成するために、Bをp型シリコン基
板31のゲート電極端部近傍にイオン注入したのち、多
結晶Si層34をマスクとしてAsイオン35を注入す
ることによってn型エクステンション領域36を形成す
る。
層33及び多結晶Si層34の側面に酸化膜37を形成
する。このドライ酸化工程で、n型エクステンション領
域36は、多結晶SiGe層33の端部と略一致する。
O2 膜を堆積させたのち、異方性エッチングを施すこと
によってサイドウォール38を形成し、次いで、サイド
ウォール38をマスクとしてAsイオンを注入すること
によってn+ 型ソース・ドレイン領域39を形成する。
工程を経ることによって、n+ 型ソース・ドレイン領域
39と多結晶Si層34の表面にCoSi2 オーミック
電極40を自己整合的に形成することによって、T型ゲ
ートMOSFETの基本構成が完成する。
の第2の実施の形態と同様に酸化膜の除去工程が不要に
なるとともに、n型エクステンション領域36の活性化
のアニール工程をドライ酸化工程と兼ねて行い、また、
n+ 型ソース・ドレイン領域39の活性化のアニール工
程をシリサイド化工程と兼ねて行うことによって、注入
した不純物を活性化するための個別のアニール工程が不
要になる。なお、他の効果は、上記の第1の実施の形態
と同様である。
たが、本発明は各実施の形態に記載された構成・条件に
限られるものではなく、各種の変更が可能である。例え
ば、上記の各実施の形態においてはT型ゲート電極の基
部を多結晶SiGe層をLPCVD法によって形成して
いるが、多結晶Si層にGeをイオン注入して形成して
も良いものである。
結晶SiGe層及び多結晶Si層をノン・ドープ層とし
て形成しているが、成膜時に、B、P、或いは、Asを
ドープして、導電性を有する多結晶SiGe層及び多結
晶Si層としても良いものである。
ではなく、Cを1.5原子%含んで多結晶SiGeC層
で構成しても良く、それによって、Bの突き抜けを防止
することが可能になる。
ート電極の側面を酸化する際に、ドライ酸化工程によっ
て行っているが、ドライ酸化に限られるものではなく、
ウエット酸化工程によって行っても良いものである。
ート電極の側面を酸化する際に、多結晶Si層上にSi
N膜マスク(図示は省略)を設けているが、第1の実施
の形態の場合には、形成した酸化膜は図2(c)の工程
において除去するので、SiN膜マスクは必ずしも必要
がない。
チャネル型MOSFETとして説明しているが、pチャ
ネル型MOSFETにも適用されるものであり、その場
合には、低電圧駆動のCMOSを形成するためにpチャ
ネル型MOSFETのゲート電極にBをドープする必要
があるが、Bの突き抜けが問題となる。
iGeC層はBの突き抜けを抑制する効果があるので、
しきい値電圧Vthの変動を抑制することができる。ま
た、多結晶SiGe層或いは多結晶SiGeC層に直接
シリサイド電極を形成することは困難であるので、その
上層としてシリサイド化が容易な多結晶Si層を形成す
る必要がある。
e層の二層構造のゲート電極構造は、T型以外のゲート
電極としても有効なものであり、特に、pチャネル型M
OSFETにおいて、有効であり、したがって、本発明
はこの様な多結晶Si層/多結晶SiGe層の二層構造
のゲート電極を有する絶縁ゲート型半導体装置も権利範
囲とするものである。
ルクシリコンを用いてT型ゲートMOSFETを形成し
ているが、バルクシリコンに限られるものではなく、S
O1(Silicon on Insulator)基
板を用いて形成しても良いものである。
付記を説明する。 (付記1) ゲート絶縁膜2と接する少なくともSiと
Geを含む多結晶半導体層3と、前記少なくともSiと
Geを含む多結晶半導体層3上に設けた多結晶Si層4
によってゲート電極を構成することを特徴とする絶縁ゲ
ート型半導体装置。 (付記2) 上記ゲート電極が、幅細の少なくともSi
とGeを含む多結晶半導体層3と、幅太の多結晶Si層
4からなるT型ゲート電極であることを特徴とする付記
1記載の絶縁ゲート型半導体装置。 (付記3) 上記ゲート電極を形成する基板が、バルク
シリコン基板或いはシリコン−オン−インシュレータ基
板であることを特徴とする付記1または2に記載の絶縁
ゲート型半導体装置。 (付記4) ゲート絶縁膜2上に少なくともSiとGe
を含む多結晶半導体層3と多結晶Si層4を順次成膜す
る工程、酸化速度の差を利用して前記少なくともSiと
Geを含む多結晶半導体層3及び多結晶Si層4とを酸
化してT型ゲート電極を形成することを特徴とする絶縁
ゲート型半導体装置の製造方法。 (付記5) 上記少なくともSiとGeを含む多結晶半
導体層3が、B、P、または、Asのいずれかをドープ
したSiとGeを含む多結晶半導体層、多結晶Si層に
Geをイオン注入して形成した層、或いは、SiGeC
層のいずれかひとつからなることを特徴とする付記4記
載の絶縁ゲート型半導体装置の製造方法。 (付記6) 上記少なくともSiとGeを含む多結晶半
導体層3及び多結晶Si層4とを酸化して形成した酸化
膜を除去する工程を有することを特徴とする付記4また
は5に記載の絶縁ゲート型半導体装置の製造方法。
結晶Si層/多結晶SiGe層の二層構造のゲート電極
を用いているので、Bの突き抜けを防止し、且つ、ゲー
ト絶縁膜との界面近傍における空乏層の発生を防止して
しきい値電圧Vthの変動の少ない絶縁ゲート型半導体装
置を構成することができる。
結晶SiGe層との酸化速度の差を利用することによっ
てT型ゲート電極を制御性良く形成することができ、そ
れによって、エクステンション領域とゲート電極とのオ
ーバーラップを低減することができるので、高速動作化
が可能になる。
程の説明図である。
程の説明図である。
である。
である。
である。
Claims (5)
- 【請求項1】 ゲート絶縁膜と接する少なくともSiと
Geを含む多結晶半導体層と、前記少なくともSiとG
eを含む多結晶半導体層上に設けた多結晶Si層によっ
てゲート電極を構成することを特徴とする絶縁ゲート型
半導体装置。 - 【請求項2】 上記ゲート電極が、幅細の少なくともS
iとGeを含む多結晶半導体層と、幅太の多結晶Si層
からなるT型ゲート電極であることを特徴とする請求項
1記載の絶縁ゲート型半導体装置。 - 【請求項3】 ゲート絶縁膜上に少なくともSiとGe
を含む多結晶半導体層と多結晶Si層を順次成膜する工
程、酸化速度の差を利用して前記少なくともSiとGe
を含む多結晶半導体層及び多結晶Si層とを酸化してT
型ゲート電極を形成することを特徴とする絶縁ゲート型
半導体装置の製造方法。 - 【請求項4】 上記少なくともSiとGeを含む多結晶
半導体層が、B、P、または、Asのいずれかをドープ
したSiとGeを含む多結晶半導体層、多結晶Si層に
Geをイオン注入して形成した層、或いは、SiGeC
層のいずれかひとつからなることを特徴とする請求項3
記載の絶縁ゲート型半導体装置の製造方法。 - 【請求項5】 上記少なくともSiとGeを含む多結晶
半導体層及び多結晶Si層とを酸化して形成した酸化膜
を除去する工程を有することを特徴とする請求項3また
は4に記載の絶縁ゲート型半導体装置の製造方法。
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