JP2002026318A - 絶縁ゲート型半導体装置及びその製造方法 - Google Patents
絶縁ゲート型半導体装置及びその製造方法Info
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Abstract
(57)【要約】
【課題】 絶縁ゲート型半導体装置及びその製造方法に
関し、ゲート電極のゲート絶縁膜との界面近傍での空乏
層の発生を防止するとともに、精度良くＴ型ゲート電極
を形成する。 【解決手段】 ゲート絶縁膜２と接する少なくともＳｉ
とＧｅを含む多結晶半導体層３と、この少なくともＳｉ
とＧｅを含む多結晶半導体層３上に設けた多結晶Ｓｉ層
４によって、ゲート電極、特に、Ｔ型ゲート電極を形成
する。
関し、ゲート電極のゲート絶縁膜との界面近傍での空乏
層の発生を防止するとともに、精度良くＴ型ゲート電極
を形成する。 【解決手段】 ゲート絶縁膜２と接する少なくともＳｉ
とＧｅを含む多結晶半導体層３と、この少なくともＳｉ
とＧｅを含む多結晶半導体層３上に設けた多結晶Ｓｉ層
４によって、ゲート電極、特に、Ｔ型ゲート電極を形成
する。
Description
【０００１】
【発明の属する技術分野】本発明は絶縁ゲート型半導体
装置及びその製造方法に関するものであり、例えば、ゲ
ート電極とのオーバーラップの少ないエクステンション
領域を形成するためのＴ字型ゲート電極を精度良く形成
するためのゲート電極の層構造に特徴のある絶縁ゲート
型半導体装置及びその製造方法に関するものである。
装置及びその製造方法に関するものであり、例えば、ゲ
ート電極とのオーバーラップの少ないエクステンション
領域を形成するためのＴ字型ゲート電極を精度良く形成
するためのゲート電極の層構造に特徴のある絶縁ゲート
型半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】近年、半導体装置の高集積化、或いは、
高速化に伴って、半導体集積回路装置を構成する個々の
素子は益々微細化され、例えば、ＣＭＯＳデバイスにお
いては、０．１μｍレベルのゲート長になってきている
が、素子の微細化に伴って、エクステンション領域とゲ
ート電極とのオーバーラップによる寄生容量に起因する
信号遅延が発生し、高速動作の妨げとなっている。
高速化に伴って、半導体集積回路装置を構成する個々の
素子は益々微細化され、例えば、ＣＭＯＳデバイスにお
いては、０．１μｍレベルのゲート長になってきている
が、素子の微細化に伴って、エクステンション領域とゲ
ート電極とのオーバーラップによる寄生容量に起因する
信号遅延が発生し、高速動作の妨げとなっている。
【０００３】この様なオーバーラップを低減するために
ゲート電極としてＴ型ゲート電極を用いたＴ型ゲートＭ
ＯＳＦＥＴが提案されている（必要ならば、９９’ＩＥ
ＤＭＴｅｃｈ．Ｄｉｇｅｓｔ，ｐ．４１５参照）ので、
ここで、図６を参照して従来のＴ型ゲートＭＯＳＦＥＴ
を説明する。
ゲート電極としてＴ型ゲート電極を用いたＴ型ゲートＭ
ＯＳＦＥＴが提案されている（必要ならば、９９’ＩＥ
ＤＭＴｅｃｈ．Ｄｉｇｅｓｔ，ｐ．４１５参照）ので、
ここで、図６を参照して従来のＴ型ゲートＭＯＳＦＥＴ
を説明する。
【０００４】図６参照 図６は、従来のＴ型ゲートＭＯＳＦＥＴの概略的断面図
であり、まず、ｐ型シリコン基板４１上にゲート酸化膜
４２を介してＴ型ゲート電極４３を設けたのち、Ｔ型ゲ
ート電極４３の頂部をマスクとしてＡｓイオンを注入し
てｎ型エクステンション領域４４を形成し、次いで、サ
イドウォール（図示を省略）を設けたのち、サイドウォ
ールをマスクとしてＡｓイオンを注入してｎ+ 型ソース
・ドレイン領域４５を形成することによって、Ｔ型ゲー
トＭＯＳＦＥＴの基本的構成が完成する。
であり、まず、ｐ型シリコン基板４１上にゲート酸化膜
４２を介してＴ型ゲート電極４３を設けたのち、Ｔ型ゲ
ート電極４３の頂部をマスクとしてＡｓイオンを注入し
てｎ型エクステンション領域４４を形成し、次いで、サ
イドウォール（図示を省略）を設けたのち、サイドウォ
ールをマスクとしてＡｓイオンを注入してｎ+ 型ソース
・ドレイン領域４５を形成することによって、Ｔ型ゲー
トＭＯＳＦＥＴの基本的構成が完成する。
【０００５】この場合、イオン注入時のｎ型エクステン
ション領域４４は、Ｔ型ゲート電極４３の頂部の端部と
略一致してオフセット領域が形成されているが、注入し
たイオンを活性化するためのアニール工程において不純
物が拡散して拡がるのでＴ型ゲート電極４３の基部の端
部とｎ型エクステンション領域４４が略一致し、オフセ
ット領域が消失するとともに、オーバーラップも減少す
る。
ション領域４４は、Ｔ型ゲート電極４３の頂部の端部と
略一致してオフセット領域が形成されているが、注入し
たイオンを活性化するためのアニール工程において不純
物が拡散して拡がるのでＴ型ゲート電極４３の基部の端
部とｎ型エクステンション領域４４が略一致し、オフセ
ット領域が消失するとともに、オーバーラップも減少す
る。
【０００６】
【発明が解決しようとする課題】しかし、現状では、エ
ッチング条件を制御することによってＴ型ゲート電極を
形成しているので、制御性が低く、且つ、プロセスが複
雑化するという問題がある。
ッチング条件を制御することによってＴ型ゲート電極を
形成しているので、制御性が低く、且つ、プロセスが複
雑化するという問題がある。
【０００７】即ち、Ｔ型ゲート電極を形成するために
は、まず、異方性エッチングによって方形のゲート電極
を形成したのち、ゲート絶縁膜に対する選択比の高い条
件でさらにエッチングを行うことによって、ゲート電極
のゲート絶縁膜の界面近傍を過剰エッチングしてＴ型と
することになるが、制御性良くＴ型にすることが困難で
ある。
は、まず、異方性エッチングによって方形のゲート電極
を形成したのち、ゲート絶縁膜に対する選択比の高い条
件でさらにエッチングを行うことによって、ゲート電極
のゲート絶縁膜の界面近傍を過剰エッチングしてＴ型と
することになるが、制御性良くＴ型にすることが困難で
ある。
【０００８】また、従来の多結晶シリコンゲート電極の
場合には、ゲート電極へのイオン注入時にゲート絶縁膜
をＢ（ボロン）が突き抜けてトランジスタ特性をばらつ
かせる問題があり、それを抑制しようとすると、ドープ
した不純物の活性化率が必ずしも高くないので、ゲート
に電圧を印加した時に、ゲート絶縁膜との界面近傍で空
乏層が発生し易くなるという問題がある。
場合には、ゲート電極へのイオン注入時にゲート絶縁膜
をＢ（ボロン）が突き抜けてトランジスタ特性をばらつ
かせる問題があり、それを抑制しようとすると、ドープ
した不純物の活性化率が必ずしも高くないので、ゲート
に電圧を印加した時に、ゲート絶縁膜との界面近傍で空
乏層が発生し易くなるという問題がある。
【０００９】したがって、本発明は、ゲート電極のゲー
ト絶縁膜との界面近傍での空乏層の発生を防止するとと
もに、精度良くＴ型ゲート電極を形成することを目的と
する。
ト絶縁膜との界面近傍での空乏層の発生を防止するとと
もに、精度良くＴ型ゲート電極を形成することを目的と
する。
【００１０】
【課題を解決するための手段】図１は本発明の原理的構
成の説明図であり、この図１を参照して本発明における
課題を解決するための手段を説明する。 図１参照 上述の目的を達成するために、本発明においては、絶縁
ゲート型半導体装置において、ゲート絶縁膜２と接する
少なくともＳｉとＧｅを含む多結晶半導体層３と、この
少なくともＳｉとＧｅを含む多結晶半導体層３上に設け
た多結晶Ｓｉ層４によって、ゲート電極を構成するこ
と、特に、Ｔ型ゲート電極を形成することを特徴とす
る。
成の説明図であり、この図１を参照して本発明における
課題を解決するための手段を説明する。 図１参照 上述の目的を達成するために、本発明においては、絶縁
ゲート型半導体装置において、ゲート絶縁膜２と接する
少なくともＳｉとＧｅを含む多結晶半導体層３と、この
少なくともＳｉとＧｅを含む多結晶半導体層３上に設け
た多結晶Ｓｉ層４によって、ゲート電極を構成するこ
と、特に、Ｔ型ゲート電極を形成することを特徴とす
る。
【００１１】この様に、ゲート電極を不純物の活性化率
の高い少なくともＳｉとＧｅを含む多結晶半導体層３に
よって構成することによって、ゲート電極のゲート絶縁
膜２との界面近傍での空乏層の発生を防止することがで
きるとともに、ゲート電極へのイオン注入時にＢの突き
抜けを防止することができる。また、上面部を多結晶Ｓ
ｉ層４とすることによって、低抵抗のシリサイド電極の
形成が可能になる。
の高い少なくともＳｉとＧｅを含む多結晶半導体層３に
よって構成することによって、ゲート電極のゲート絶縁
膜２との界面近傍での空乏層の発生を防止することがで
きるとともに、ゲート電極へのイオン注入時にＢの突き
抜けを防止することができる。また、上面部を多結晶Ｓ
ｉ層４とすることによって、低抵抗のシリサイド電極の
形成が可能になる。
【００１２】また、ゲート電極をＴ型ゲート電極とする
ことによって、エクステンション領域７とゲート電極と
のオーバーラップを少なくすることができ、それによっ
て、寄生容量が低減するので高速動作が可能になる。ま
た、Ｔ型ゲート電極とすることによって、頂部が大きく
なるので、シリサイド電極の形成が容易になる。
ことによって、エクステンション領域７とゲート電極と
のオーバーラップを少なくすることができ、それによっ
て、寄生容量が低減するので高速動作が可能になる。ま
た、Ｔ型ゲート電極とすることによって、頂部が大きく
なるので、シリサイド電極の形成が容易になる。
【００１３】また、本発明においては、絶縁ゲート型半
導体装置の製造方法において、ゲート絶縁膜２上に少な
くともＳｉとＧｅを含む多結晶半導体層３と多結晶Ｓｉ
層４を順次成膜する工程、酸化速度の差を利用して少な
くともＳｉとＧｅを含む多結晶半導体層３及び多結晶Ｓ
ｉ層４とを酸化してＴ型ゲート電極を形成することを特
徴とする。
導体装置の製造方法において、ゲート絶縁膜２上に少な
くともＳｉとＧｅを含む多結晶半導体層３と多結晶Ｓｉ
層４を順次成膜する工程、酸化速度の差を利用して少な
くともＳｉとＧｅを含む多結晶半導体層３及び多結晶Ｓ
ｉ層４とを酸化してＴ型ゲート電極を形成することを特
徴とする。
【００１４】この様に、酸化速度の差を利用することに
よって再現性良く、制御性良くＴ型ゲート電極を形成す
ることができる。
よって再現性良く、制御性良くＴ型ゲート電極を形成す
ることができる。
【００１５】なお、この場合の少なくともＳｉとＧｅを
含む多結晶半導体層３は、多結晶Ｓｉ層にＧｅをイオン
注入して形成しても良いし、或いは、ＳｉＧｅＣを用い
ても良いものである。また、少なくともＳｉとＧｅを含
む多結晶半導体層３及び多結晶Ｓｉ層４とを酸化した酸
化膜５を除去しても除去しなくても良いが、除去する場
合には、ＨＦ水溶液を用いて除去すれば良い。
含む多結晶半導体層３は、多結晶Ｓｉ層にＧｅをイオン
注入して形成しても良いし、或いは、ＳｉＧｅＣを用い
ても良いものである。また、少なくともＳｉとＧｅを含
む多結晶半導体層３及び多結晶Ｓｉ層４とを酸化した酸
化膜５を除去しても除去しなくても良いが、除去する場
合には、ＨＦ水溶液を用いて除去すれば良い。
【００１６】この様に、少なくともＳｉとＧｅを含む多
結晶半導体層３は、ＳｉとＧｅを含んでいれば、Ｂ，
Ｐ，Ａｓ，Ｃ等の他の元素を含んでいても良く、また、
どの様な工程で形成しても良いものである。特に、Ｓｉ
ＧｅＣ層を用いた場合には、ゲート電極へのイオン注入
時のＢの突き抜けを更に防止することができる。
結晶半導体層３は、ＳｉとＧｅを含んでいれば、Ｂ，
Ｐ，Ａｓ，Ｃ等の他の元素を含んでいても良く、また、
どの様な工程で形成しても良いものである。特に、Ｓｉ
ＧｅＣ層を用いた場合には、ゲート電極へのイオン注入
時のＢの突き抜けを更に防止することができる。
【００１７】また、少なくともＳｉとＧｅを含む多結晶
半導体層３及び多結晶Ｓｉ層４とを酸化した酸化膜５を
除去することによって、パンチスルーストッパーを形成
する際のイオン注入工程を精度良く行うことができる。
半導体層３及び多結晶Ｓｉ層４とを酸化した酸化膜５を
除去することによって、パンチスルーストッパーを形成
する際のイオン注入工程を精度良く行うことができる。
【００１８】
【発明の実施の形態】ここで、図２及び図３を参照し
て、本発明の第１の実施の形態の製造工程を説明する。 図２（ａ）参照 まず、ｐ型シリコン基板１１の表面を熱酸化して、厚さ
が、例えば、３ｎｍのＳｉＯ2 膜を形成してゲート酸化
膜１２としたのち、減圧化学気相成長法（ＬＰＣＶＤ
法）によって、ＳｉＨ4 及びＧｅＨ4 を用いて、厚さが
１０〜１５０ｎｍ、例えば、５０ｎｍの多結晶ＳｉＧｅ
層１３を形成し、引き続いて、ＳｉＨ4 を用いて厚さが
２０〜２００ｎｍ、例えば、１００ｎｍの多結晶Ｓｉ層
１４を形成する。
て、本発明の第１の実施の形態の製造工程を説明する。 図２（ａ）参照 まず、ｐ型シリコン基板１１の表面を熱酸化して、厚さ
が、例えば、３ｎｍのＳｉＯ2 膜を形成してゲート酸化
膜１２としたのち、減圧化学気相成長法（ＬＰＣＶＤ
法）によって、ＳｉＨ4 及びＧｅＨ4 を用いて、厚さが
１０〜１５０ｎｍ、例えば、５０ｎｍの多結晶ＳｉＧｅ
層１３を形成し、引き続いて、ＳｉＨ4 を用いて厚さが
２０〜２００ｎｍ、例えば、１００ｎｍの多結晶Ｓｉ層
１４を形成する。
【００１９】次いで、異方性エッチングを施すことによ
って、多結晶Ｓｉ層１４及び多結晶ＳｉＧｅ層１３を、
例えば、幅が０．１μｍのゲート電極とする。なお、こ
の場合の多結晶ＳｉＧｅ層１３の混晶比は、Ｓｉ90Ｇｅ
10〜Ｓｉ10Ｇｅ90の範囲であれば良く、例えば、Ｓｉ90
Ｇｅ10とする。
って、多結晶Ｓｉ層１４及び多結晶ＳｉＧｅ層１３を、
例えば、幅が０．１μｍのゲート電極とする。なお、こ
の場合の多結晶ＳｉＧｅ層１３の混晶比は、Ｓｉ90Ｇｅ
10〜Ｓｉ10Ｇｅ90の範囲であれば良く、例えば、Ｓｉ90
Ｇｅ10とする。
【００２０】図２（ｂ）参照 次いで、酸素雰囲気中で、例えば、８００℃の温度にお
いて、３分間ドライ酸化処理することによって、多結晶
Ｓｉ層１４及び多結晶ＳｉＧｅ層１３の側面を酸化して
酸化膜１５を形成する。なお、この場合、図示を省略す
るものの、多結晶Ｓｉ層１４の上面にはＳｉＮ膜を形成
している。
いて、３分間ドライ酸化処理することによって、多結晶
Ｓｉ層１４及び多結晶ＳｉＧｅ層１３の側面を酸化して
酸化膜１５を形成する。なお、この場合、図示を省略す
るものの、多結晶Ｓｉ層１４の上面にはＳｉＮ膜を形成
している。
【００２１】この場合、多結晶Ｓｉ層１４及び多結晶Ｓ
ｉＧｅ層１３の酸化速度が異なり、多結晶ＳｉＧｅ層１
３の酸化速度は多結晶Ｓｉ層１４の酸化速度の２〜３倍
となるので、上記の条件では、多結晶Ｓｉ層１４の側面
を３ｎｍ酸化した場合、多結晶ＳｉＧｅ層１３の側面は
約１０ｎｍ酸化されることになる。
ｉＧｅ層１３の酸化速度が異なり、多結晶ＳｉＧｅ層１
３の酸化速度は多結晶Ｓｉ層１４の酸化速度の２〜３倍
となるので、上記の条件では、多結晶Ｓｉ層１４の側面
を３ｎｍ酸化した場合、多結晶ＳｉＧｅ層１３の側面は
約１０ｎｍ酸化されることになる。
【００２２】図２（ｃ）参照 次いで、ＨＦ水溶液を用いて多結晶Ｓｉ層１４及び多結
晶ＳｉＧｅ層１３の側面に形成された酸化膜１５を除去
したのち、図示は省略するものの、パンチスルーストッ
パーを形成するために、Ｂをｐ型シリコン基板１１のゲ
ート電極端部近傍にイオン注入する。この場合、酸化膜
１５を除去しているので、パンチスルーストッパーを精
度良く形成することができる。
晶ＳｉＧｅ層１３の側面に形成された酸化膜１５を除去
したのち、図示は省略するものの、パンチスルーストッ
パーを形成するために、Ｂをｐ型シリコン基板１１のゲ
ート電極端部近傍にイオン注入する。この場合、酸化膜
１５を除去しているので、パンチスルーストッパーを精
度良く形成することができる。
【００２３】図３（ｄ）参照 次いで、多結晶Ｓｉ層１４をマスクとしてＡｓイオン１
６を注入することによって、ｎ型エクステンション領域
１７を形成する。
６を注入することによって、ｎ型エクステンション領域
１７を形成する。
【００２４】図３（ｅ）参照 次いで、全面にＳｉＯ2 膜を堆積させたのち、異方性エ
ッチングを施すことによってサイドウォール１８を形成
したのち、サイドウォール１８をマスクとしてＡｓイオ
ン１９を注入することによってｎ+ 型ソース・ドレイン
領域２０を形成する。
ッチングを施すことによってサイドウォール１８を形成
したのち、サイドウォール１８をマスクとしてＡｓイオ
ン１９を注入することによってｎ+ 型ソース・ドレイン
領域２０を形成する。
【００２５】図３（ｆ）参照 次いで、アニールを施すことによって注入したＡｓを活
性化する。このアニール工程で、ｎ型エクステンション
領域１７は、多結晶ＳｉＧｅ層１３の端部と略一致する
ので、ｎ型エクステンション領域１７とゲート電極との
オーバーラップが低減する。
性化する。このアニール工程で、ｎ型エクステンション
領域１７は、多結晶ＳｉＧｅ層１３の端部と略一致する
ので、ｎ型エクステンション領域１７とゲート電極との
オーバーラップが低減する。
【００２６】次いで、スパッタ法を用いて、全面に、厚
さが、例えば、１０ｎｍのＣｏ層を堆積させたのち、Ｎ
2 雰囲気中で、例えば、５５０℃の温度で、３０秒間の
急速熱処理（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａ
ｌｉｎｇ：ＲＴＡ）を施すことによって、Ｃｏ層とｎ+
型ソース・ドレイン領域２０及び多結晶Ｓｉ層１４とを
反応させてＣｏＳｉ層を形成する。
さが、例えば、１０ｎｍのＣｏ層を堆積させたのち、Ｎ
2 雰囲気中で、例えば、５５０℃の温度で、３０秒間の
急速熱処理（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａ
ｌｉｎｇ：ＲＴＡ）を施すことによって、Ｃｏ層とｎ+
型ソース・ドレイン領域２０及び多結晶Ｓｉ層１４とを
反応させてＣｏＳｉ層を形成する。
【００２７】次いで、Ｈ2 ＳＯ4 ：Ｈ2 Ｏ2 ＝３：１の
混合液で２０分間エッチングを行うことによって未反応
Ｃｏ層を除去したのち、再び、Ｎ2 雰囲気中で、例え
ば、８００℃の温度で、３０秒間のＲＴＡ処理を施すこ
とによってＣｏＳｉ層を低抵抗相のＣｏＳｉ2 層に変換
してＣｏＳｉ2 オーミック電極２１を自己整合的に形成
することによって、Ｔ型ゲートＭＯＳＦＥＴの基本構成
が完成する。
混合液で２０分間エッチングを行うことによって未反応
Ｃｏ層を除去したのち、再び、Ｎ2 雰囲気中で、例え
ば、８００℃の温度で、３０秒間のＲＴＡ処理を施すこ
とによってＣｏＳｉ層を低抵抗相のＣｏＳｉ2 層に変換
してＣｏＳｉ2 オーミック電極２１を自己整合的に形成
することによって、Ｔ型ゲートＭＯＳＦＥＴの基本構成
が完成する。
【００２８】この様に、本発明の第１の実施の形態にお
いては、ゲート電極を多結晶Ｓｉ層１４／多結晶ＳｉＧ
ｅ層１３の２層構造とし、酸化速度の差を利用してＴ型
ゲート電極としているので、Ｔ型ゲート電極を制御性良
く形成することができる。
いては、ゲート電極を多結晶Ｓｉ層１４／多結晶ＳｉＧ
ｅ層１３の２層構造とし、酸化速度の差を利用してＴ型
ゲート電極としているので、Ｔ型ゲート電極を制御性良
く形成することができる。
【００２９】また、ゲート電極の下層を不純物の活性化
率の高い、多結晶ＳｉＧｅ層で構成しているので、ゲー
ト電極に電圧を印加した時にゲート絶縁膜との界面近傍
に空乏層が発生することがなく、また、ゲート電極の上
層を多結晶Ｓｉ層によって構成しているので、シリサイ
ド化が可能になる。
率の高い、多結晶ＳｉＧｅ層で構成しているので、ゲー
ト電極に電圧を印加した時にゲート絶縁膜との界面近傍
に空乏層が発生することがなく、また、ゲート電極の上
層を多結晶Ｓｉ層によって構成しているので、シリサイ
ド化が可能になる。
【００３０】また、パンチスルーストッパーを形成する
ためのイオン注入工程の前に、多結晶Ｓｉ層１４／多結
晶ＳｉＧｅ層１３の側面を酸化して形成した酸化膜１５
を除去しているので、パンチスルーストッパーを精度良
く形成することができる。
ためのイオン注入工程の前に、多結晶Ｓｉ層１４／多結
晶ＳｉＧｅ層１３の側面を酸化して形成した酸化膜１５
を除去しているので、パンチスルーストッパーを精度良
く形成することができる。
【００３１】次に、図４を参照して、本発明の第２の実
施の形態の製造工程を説明するが、この第２の実施の形
態は、側面に形成した酸化膜を除去しない以外は上記の
第１の実施の形態と同一であるので、同じ工程について
は説明は簡単にする。 図４（ａ）参照 まず、上記の第１の実施の形態と全く同様に、ｐ型シリ
コン基板１１上にゲート酸化膜１２を介して、多結晶Ｓ
ｉＧｅ層１３及び多結晶Ｓｉ層１４を成膜したのち、幅
０．１μｍのゲート電極としたのち、ドライ酸化を施す
ことによって多結晶ＳｉＧｅ層１３及び多結晶Ｓｉ層１
４の側面に酸化膜１５を形成する。
施の形態の製造工程を説明するが、この第２の実施の形
態は、側面に形成した酸化膜を除去しない以外は上記の
第１の実施の形態と同一であるので、同じ工程について
は説明は簡単にする。 図４（ａ）参照 まず、上記の第１の実施の形態と全く同様に、ｐ型シリ
コン基板１１上にゲート酸化膜１２を介して、多結晶Ｓ
ｉＧｅ層１３及び多結晶Ｓｉ層１４を成膜したのち、幅
０．１μｍのゲート電極としたのち、ドライ酸化を施す
ことによって多結晶ＳｉＧｅ層１３及び多結晶Ｓｉ層１
４の側面に酸化膜１５を形成する。
【００３２】次いで、図示は省略するものの、パンチス
ルーストッパーを形成するために、Ｂをｐ型シリコン基
板１１のゲート電極端部近傍にイオン注入したのち、酸
化膜１５及び多結晶Ｓｉ層１４をマスクとしてＡｓイオ
ン１６を注入することによってｎ型エクステンション領
域１７を形成する。
ルーストッパーを形成するために、Ｂをｐ型シリコン基
板１１のゲート電極端部近傍にイオン注入したのち、酸
化膜１５及び多結晶Ｓｉ層１４をマスクとしてＡｓイオ
ン１６を注入することによってｎ型エクステンション領
域１７を形成する。
【００３３】図４（ｂ）参照 次いで、上記の第１の実施の形態と同様に、全面にＳｉ
Ｏ2 膜を堆積させたのち、異方性エッチングを施すこと
によってサイドウォール１８を形成し、次いで、サイド
ウォール１８をマスクとしてＡｓイオン１９を注入する
ことによってｎ + 型ソース・ドレイン領域２０を形成す
る。
Ｏ2 膜を堆積させたのち、異方性エッチングを施すこと
によってサイドウォール１８を形成し、次いで、サイド
ウォール１８をマスクとしてＡｓイオン１９を注入する
ことによってｎ + 型ソース・ドレイン領域２０を形成す
る。
【００３４】図４（ｃ）参照 次いで、アニールを施すことによって注入したＡｓを活
性化する。このアニール工程で、ｎ型エクステンション
領域１７は、多結晶ＳｉＧｅ層１３の端部と略一致する
ので、ｎ型エクステンション領域１７とゲート電極との
オーバーラップが低減する。
性化する。このアニール工程で、ｎ型エクステンション
領域１７は、多結晶ＳｉＧｅ層１３の端部と略一致する
ので、ｎ型エクステンション領域１７とゲート電極との
オーバーラップが低減する。
【００３５】次いで、上記の第１の実施の形態と同様な
工程を経ることによって、ｎ+ 型ソース・ドレイン領域
２０と多結晶Ｓｉ層１４の表面にＣｏＳｉ2 オーミック
電極２１を自己整合的に形成することによって、Ｔ型ゲ
ートＭＯＳＦＥＴの基本構成が完成する。
工程を経ることによって、ｎ+ 型ソース・ドレイン領域
２０と多結晶Ｓｉ層１４の表面にＣｏＳｉ2 オーミック
電極２１を自己整合的に形成することによって、Ｔ型ゲ
ートＭＯＳＦＥＴの基本構成が完成する。
【００３６】この様に、本発明の第２の実施の形態にお
いては、酸化膜１５を除去せずにパンチスルーストッパ
ーを形成しているので、製造工程数を低減することがで
き、スループットが向上する。なお、他の効果は、上記
の第１の実施の形態と同様である。
いては、酸化膜１５を除去せずにパンチスルーストッパ
ーを形成しているので、製造工程数を低減することがで
き、スループットが向上する。なお、他の効果は、上記
の第１の実施の形態と同様である。
【００３７】次に、図５を参照して、本発明の第３の実
施の形態の製造工程を説明するが、この第３の実施の形
態は、側面に酸化膜を形成する前にエクステンション領
域を形成している以外は上記の第２の実施の形態と同一
であるので、同じ工程については説明は簡単にする。 図５（ａ）参照 まず、上記の第１の実施の形態と全く同様に、ｐ型シリ
コン基板３１上にゲート酸化膜３２を介して、多結晶Ｓ
ｉＧｅ層３３及び多結晶Ｓｉ層３４を成膜したのち、幅
０．１μｍのゲート電極とする。
施の形態の製造工程を説明するが、この第３の実施の形
態は、側面に酸化膜を形成する前にエクステンション領
域を形成している以外は上記の第２の実施の形態と同一
であるので、同じ工程については説明は簡単にする。 図５（ａ）参照 まず、上記の第１の実施の形態と全く同様に、ｐ型シリ
コン基板３１上にゲート酸化膜３２を介して、多結晶Ｓ
ｉＧｅ層３３及び多結晶Ｓｉ層３４を成膜したのち、幅
０．１μｍのゲート電極とする。
【００３８】次いで、図示は省略するものの、パンチス
ルーストッパーを形成するために、Ｂをｐ型シリコン基
板３１のゲート電極端部近傍にイオン注入したのち、多
結晶Ｓｉ層３４をマスクとしてＡｓイオン３５を注入す
ることによってｎ型エクステンション領域３６を形成す
る。
ルーストッパーを形成するために、Ｂをｐ型シリコン基
板３１のゲート電極端部近傍にイオン注入したのち、多
結晶Ｓｉ層３４をマスクとしてＡｓイオン３５を注入す
ることによってｎ型エクステンション領域３６を形成す
る。
【００３９】図５（ｂ）参照 次いで、ドライ酸化を施すことによって多結晶ＳｉＧｅ
層３３及び多結晶Ｓｉ層３４の側面に酸化膜３７を形成
する。このドライ酸化工程で、ｎ型エクステンション領
域３６は、多結晶ＳｉＧｅ層３３の端部と略一致する。
層３３及び多結晶Ｓｉ層３４の側面に酸化膜３７を形成
する。このドライ酸化工程で、ｎ型エクステンション領
域３６は、多結晶ＳｉＧｅ層３３の端部と略一致する。
【００４０】図５（ｃ）参照 次いで、上記の第２の実施の形態と同様に、全面にＳｉ
Ｏ2 膜を堆積させたのち、異方性エッチングを施すこと
によってサイドウォール３８を形成し、次いで、サイド
ウォール３８をマスクとしてＡｓイオンを注入すること
によってｎ+ 型ソース・ドレイン領域３９を形成する。
Ｏ2 膜を堆積させたのち、異方性エッチングを施すこと
によってサイドウォール３８を形成し、次いで、サイド
ウォール３８をマスクとしてＡｓイオンを注入すること
によってｎ+ 型ソース・ドレイン領域３９を形成する。
【００４１】次いで、上記の第１の実施の形態と同様な
工程を経ることによって、ｎ+ 型ソース・ドレイン領域
３９と多結晶Ｓｉ層３４の表面にＣｏＳｉ2 オーミック
電極４０を自己整合的に形成することによって、Ｔ型ゲ
ートＭＯＳＦＥＴの基本構成が完成する。
工程を経ることによって、ｎ+ 型ソース・ドレイン領域
３９と多結晶Ｓｉ層３４の表面にＣｏＳｉ2 オーミック
電極４０を自己整合的に形成することによって、Ｔ型ゲ
ートＭＯＳＦＥＴの基本構成が完成する。
【００４２】この第３の実施の形態においても、本発明
の第２の実施の形態と同様に酸化膜の除去工程が不要に
なるとともに、ｎ型エクステンション領域３６の活性化
のアニール工程をドライ酸化工程と兼ねて行い、また、
ｎ+ 型ソース・ドレイン領域３９の活性化のアニール工
程をシリサイド化工程と兼ねて行うことによって、注入
した不純物を活性化するための個別のアニール工程が不
要になる。なお、他の効果は、上記の第１の実施の形態
と同様である。
の第２の実施の形態と同様に酸化膜の除去工程が不要に
なるとともに、ｎ型エクステンション領域３６の活性化
のアニール工程をドライ酸化工程と兼ねて行い、また、
ｎ+ 型ソース・ドレイン領域３９の活性化のアニール工
程をシリサイド化工程と兼ねて行うことによって、注入
した不純物を活性化するための個別のアニール工程が不
要になる。なお、他の効果は、上記の第１の実施の形態
と同様である。
【００４３】以上、本発明の各実施の形態を説明してき
たが、本発明は各実施の形態に記載された構成・条件に
限られるものではなく、各種の変更が可能である。例え
ば、上記の各実施の形態においてはＴ型ゲート電極の基
部を多結晶ＳｉＧｅ層をＬＰＣＶＤ法によって形成して
いるが、多結晶Ｓｉ層にＧｅをイオン注入して形成して
も良いものである。
たが、本発明は各実施の形態に記載された構成・条件に
限られるものではなく、各種の変更が可能である。例え
ば、上記の各実施の形態においてはＴ型ゲート電極の基
部を多結晶ＳｉＧｅ層をＬＰＣＶＤ法によって形成して
いるが、多結晶Ｓｉ層にＧｅをイオン注入して形成して
も良いものである。
【００４４】また、上記の各実施の形態においては、多
結晶ＳｉＧｅ層及び多結晶Ｓｉ層をノン・ドープ層とし
て形成しているが、成膜時に、Ｂ、Ｐ、或いは、Ａｓを
ドープして、導電性を有する多結晶ＳｉＧｅ層及び多結
晶Ｓｉ層としても良いものである。
結晶ＳｉＧｅ層及び多結晶Ｓｉ層をノン・ドープ層とし
て形成しているが、成膜時に、Ｂ、Ｐ、或いは、Ａｓを
ドープして、導電性を有する多結晶ＳｉＧｅ層及び多結
晶Ｓｉ層としても良いものである。
【００４５】さらに、多結晶ＳｉＧｅ層に限られるもの
ではなく、Ｃを１．５原子％含んで多結晶ＳｉＧｅＣ層
で構成しても良く、それによって、Ｂの突き抜けを防止
することが可能になる。
ではなく、Ｃを１．５原子％含んで多結晶ＳｉＧｅＣ層
で構成しても良く、それによって、Ｂの突き抜けを防止
することが可能になる。
【００４６】また、上記の各実施の形態においては、ゲ
ート電極の側面を酸化する際に、ドライ酸化工程によっ
て行っているが、ドライ酸化に限られるものではなく、
ウエット酸化工程によって行っても良いものである。
ート電極の側面を酸化する際に、ドライ酸化工程によっ
て行っているが、ドライ酸化に限られるものではなく、
ウエット酸化工程によって行っても良いものである。
【００４７】また、上記の各実施の形態においては、ゲ
ート電極の側面を酸化する際に、多結晶Ｓｉ層上にＳｉ
Ｎ膜マスク（図示は省略）を設けているが、第１の実施
の形態の場合には、形成した酸化膜は図２（ｃ）の工程
において除去するので、ＳｉＮ膜マスクは必ずしも必要
がない。
ート電極の側面を酸化する際に、多結晶Ｓｉ層上にＳｉ
Ｎ膜マスク（図示は省略）を設けているが、第１の実施
の形態の場合には、形成した酸化膜は図２（ｃ）の工程
において除去するので、ＳｉＮ膜マスクは必ずしも必要
がない。
【００４８】また、上記の各実施の形態においては、ｎ
チャネル型ＭＯＳＦＥＴとして説明しているが、ｐチャ
ネル型ＭＯＳＦＥＴにも適用されるものであり、その場
合には、低電圧駆動のＣＭＯＳを形成するためにｐチャ
ネル型ＭＯＳＦＥＴのゲート電極にＢをドープする必要
があるが、Ｂの突き抜けが問題となる。
チャネル型ＭＯＳＦＥＴとして説明しているが、ｐチャ
ネル型ＭＯＳＦＥＴにも適用されるものであり、その場
合には、低電圧駆動のＣＭＯＳを形成するためにｐチャ
ネル型ＭＯＳＦＥＴのゲート電極にＢをドープする必要
があるが、Ｂの突き抜けが問題となる。
【００４９】しかし、多結晶ＳｉＧｅ層或いは多結晶Ｓ
ｉＧｅＣ層はＢの突き抜けを抑制する効果があるので、
しきい値電圧Ｖthの変動を抑制することができる。ま
た、多結晶ＳｉＧｅ層或いは多結晶ＳｉＧｅＣ層に直接
シリサイド電極を形成することは困難であるので、その
上層としてシリサイド化が容易な多結晶Ｓｉ層を形成す
る必要がある。
ｉＧｅＣ層はＢの突き抜けを抑制する効果があるので、
しきい値電圧Ｖthの変動を抑制することができる。ま
た、多結晶ＳｉＧｅ層或いは多結晶ＳｉＧｅＣ層に直接
シリサイド電極を形成することは困難であるので、その
上層としてシリサイド化が容易な多結晶Ｓｉ層を形成す
る必要がある。
【００５０】したがって、多結晶Ｓｉ層／多結晶ＳｉＧ
ｅ層の二層構造のゲート電極構造は、Ｔ型以外のゲート
電極としても有効なものであり、特に、ｐチャネル型Ｍ
ＯＳＦＥＴにおいて、有効であり、したがって、本発明
はこの様な多結晶Ｓｉ層／多結晶ＳｉＧｅ層の二層構造
のゲート電極を有する絶縁ゲート型半導体装置も権利範
囲とするものである。
ｅ層の二層構造のゲート電極構造は、Ｔ型以外のゲート
電極としても有効なものであり、特に、ｐチャネル型Ｍ
ＯＳＦＥＴにおいて、有効であり、したがって、本発明
はこの様な多結晶Ｓｉ層／多結晶ＳｉＧｅ層の二層構造
のゲート電極を有する絶縁ゲート型半導体装置も権利範
囲とするものである。
【００５１】また、上記の各実施の形態においては、バ
ルクシリコンを用いてＴ型ゲートＭＯＳＦＥＴを形成し
ているが、バルクシリコンに限られるものではなく、Ｓ
Ｏ１（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基
板を用いて形成しても良いものである。
ルクシリコンを用いてＴ型ゲートＭＯＳＦＥＴを形成し
ているが、バルクシリコンに限られるものではなく、Ｓ
Ｏ１（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基
板を用いて形成しても良いものである。
【００５２】ここで、再び、図１を参照して、本発明の
付記を説明する。 （付記１） ゲート絶縁膜２と接する少なくともＳｉと
Ｇｅを含む多結晶半導体層３と、前記少なくともＳｉと
Ｇｅを含む多結晶半導体層３上に設けた多結晶Ｓｉ層４
によってゲート電極を構成することを特徴とする絶縁ゲ
ート型半導体装置。 （付記２） 上記ゲート電極が、幅細の少なくともＳｉ
とＧｅを含む多結晶半導体層３と、幅太の多結晶Ｓｉ層
４からなるＴ型ゲート電極であることを特徴とする付記
１記載の絶縁ゲート型半導体装置。 （付記３） 上記ゲート電極を形成する基板が、バルク
シリコン基板或いはシリコン−オン−インシュレータ基
板であることを特徴とする付記１または２に記載の絶縁
ゲート型半導体装置。 （付記４） ゲート絶縁膜２上に少なくともＳｉとＧｅ
を含む多結晶半導体層３と多結晶Ｓｉ層４を順次成膜す
る工程、酸化速度の差を利用して前記少なくともＳｉと
Ｇｅを含む多結晶半導体層３及び多結晶Ｓｉ層４とを酸
化してＴ型ゲート電極を形成することを特徴とする絶縁
ゲート型半導体装置の製造方法。 （付記５） 上記少なくともＳｉとＧｅを含む多結晶半
導体層３が、Ｂ、Ｐ、または、Ａｓのいずれかをドープ
したＳｉとＧｅを含む多結晶半導体層、多結晶Ｓｉ層に
Ｇｅをイオン注入して形成した層、或いは、ＳｉＧｅＣ
層のいずれかひとつからなることを特徴とする付記４記
載の絶縁ゲート型半導体装置の製造方法。 （付記６） 上記少なくともＳｉとＧｅを含む多結晶半
導体層３及び多結晶Ｓｉ層４とを酸化して形成した酸化
膜を除去する工程を有することを特徴とする付記４また
は５に記載の絶縁ゲート型半導体装置の製造方法。
付記を説明する。 （付記１） ゲート絶縁膜２と接する少なくともＳｉと
Ｇｅを含む多結晶半導体層３と、前記少なくともＳｉと
Ｇｅを含む多結晶半導体層３上に設けた多結晶Ｓｉ層４
によってゲート電極を構成することを特徴とする絶縁ゲ
ート型半導体装置。 （付記２） 上記ゲート電極が、幅細の少なくともＳｉ
とＧｅを含む多結晶半導体層３と、幅太の多結晶Ｓｉ層
４からなるＴ型ゲート電極であることを特徴とする付記
１記載の絶縁ゲート型半導体装置。 （付記３） 上記ゲート電極を形成する基板が、バルク
シリコン基板或いはシリコン−オン−インシュレータ基
板であることを特徴とする付記１または２に記載の絶縁
ゲート型半導体装置。 （付記４） ゲート絶縁膜２上に少なくともＳｉとＧｅ
を含む多結晶半導体層３と多結晶Ｓｉ層４を順次成膜す
る工程、酸化速度の差を利用して前記少なくともＳｉと
Ｇｅを含む多結晶半導体層３及び多結晶Ｓｉ層４とを酸
化してＴ型ゲート電極を形成することを特徴とする絶縁
ゲート型半導体装置の製造方法。 （付記５） 上記少なくともＳｉとＧｅを含む多結晶半
導体層３が、Ｂ、Ｐ、または、Ａｓのいずれかをドープ
したＳｉとＧｅを含む多結晶半導体層、多結晶Ｓｉ層に
Ｇｅをイオン注入して形成した層、或いは、ＳｉＧｅＣ
層のいずれかひとつからなることを特徴とする付記４記
載の絶縁ゲート型半導体装置の製造方法。 （付記６） 上記少なくともＳｉとＧｅを含む多結晶半
導体層３及び多結晶Ｓｉ層４とを酸化して形成した酸化
膜を除去する工程を有することを特徴とする付記４また
は５に記載の絶縁ゲート型半導体装置の製造方法。
【００５３】
【発明の効果】本発明によれば、ゲート電極として、多
結晶Ｓｉ層／多結晶ＳｉＧｅ層の二層構造のゲート電極
を用いているので、Ｂの突き抜けを防止し、且つ、ゲー
ト絶縁膜との界面近傍における空乏層の発生を防止して
しきい値電圧Ｖthの変動の少ない絶縁ゲート型半導体装
置を構成することができる。
結晶Ｓｉ層／多結晶ＳｉＧｅ層の二層構造のゲート電極
を用いているので、Ｂの突き抜けを防止し、且つ、ゲー
ト絶縁膜との界面近傍における空乏層の発生を防止して
しきい値電圧Ｖthの変動の少ない絶縁ゲート型半導体装
置を構成することができる。
【００５４】また、本発明によれば、多結晶Ｓｉ層と多
結晶ＳｉＧｅ層との酸化速度の差を利用することによっ
てＴ型ゲート電極を制御性良く形成することができ、そ
れによって、エクステンション領域とゲート電極とのオ
ーバーラップを低減することができるので、高速動作化
が可能になる。
結晶ＳｉＧｅ層との酸化速度の差を利用することによっ
てＴ型ゲート電極を制御性良く形成することができ、そ
れによって、エクステンション領域とゲート電極とのオ
ーバーラップを低減することができるので、高速動作化
が可能になる。
【図１】本発明の原理的構成の説明図である。
【図２】本発明の第１の実施の形態の途中までの製造工
程の説明図である。
程の説明図である。
【図３】本発明の第１の実施の形態の図２以降の製造工
程の説明図である。
程の説明図である。
【図４】本発明の第２の実施の形態の製造工程の説明図
である。
である。
【図５】本発明の第３の実施の形態の製造工程の説明図
である。
である。
【図６】従来のＴ型ゲートＭＯＳＦＥＴの概略的断面図
である。
である。
１ 半導体基板 ２ ゲート絶縁膜 ３ 少なくともＳｉとＧｅを含む多結晶半導体層 ４ 多結晶Ｓｉ層 ５ 酸化膜 ６ サイドウォール ７ エクステンション領域 ８ ソース・ドレイン領域 １１ ｐ型シリコン基板 １２ ゲート酸化膜 １３ 多結晶ＳｉＧｅ層 １４ 多結晶Ｓｉ層 １５ 酸化膜 １６ Ａｓイオン １７ ｎ型エクステンション領域 １８ サイドウォール １９ Ａｓイオン ２０ ｎ+ 型ソース・ドレイン領域 ２１ ＣｏＳｉ2 オーミック電極 ３１ ｐ型シリコン基板 ３２ ゲート酸化膜 ３３ 多結晶ＳｉＧｅ層 ３４ 多結晶Ｓｉ層 ３５ Ａｓイオン ３６ ｎ型エクステンション領域 ３７ 酸化膜 ３８ サイドウォール ３９ ｎ+ 型ソース・ドレイン領域 ４０ ＣｏＳｉ2 オーミック電極 ４１ ｐ型シリコン基板 ４２ ゲート酸化膜 ４３ Ｔ型ゲート電極 ４４ ｎ型エクステンション領域 ４５ ｎ+ 型ソース・ドレイン領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/336 Ｈ０１Ｌ 29/78 ６１７Ｌ ６１７Ｍ Ｆターム(参考） 4M104 AA01 BB01 BB20 BB40 CC05 DD45 DD66 DD79 DD84 DD86 FF07 FF13 GG09 GG10 GG14 HH14 5F040 DA01 DA06 DA11 DB03 EC01 EC02 EC04 EC07 EC11 EC19 EF02 EH02 FA03 FA05 FB02 FC11 FC19 FC21 5F048 AA09 BB01 BB04 BB05 BB08 BB13 BC06 BD04 BF06 DA19 DA25 DA30 5F110 BB04 CC02 EE05 EE08 EE09 EE15 EE22 EE32 EE33 EE41 EE45 FF02 FF23 GG02 HJ01 HJ13 HJ23 HK05 HK40 HM15 QQ11
Claims (5)
- 【請求項１】 ゲート絶縁膜と接する少なくともＳｉと
Ｇｅを含む多結晶半導体層と、前記少なくともＳｉとＧ
ｅを含む多結晶半導体層上に設けた多結晶Ｓｉ層によっ
てゲート電極を構成することを特徴とする絶縁ゲート型
半導体装置。 - 【請求項２】 上記ゲート電極が、幅細の少なくともＳ
ｉとＧｅを含む多結晶半導体層と、幅太の多結晶Ｓｉ層
からなるＴ型ゲート電極であることを特徴とする請求項
１記載の絶縁ゲート型半導体装置。 - 【請求項３】 ゲート絶縁膜上に少なくともＳｉとＧｅ
を含む多結晶半導体層と多結晶Ｓｉ層を順次成膜する工
程、酸化速度の差を利用して前記少なくともＳｉとＧｅ
を含む多結晶半導体層及び多結晶Ｓｉ層とを酸化してＴ
型ゲート電極を形成することを特徴とする絶縁ゲート型
半導体装置の製造方法。 - 【請求項４】 上記少なくともＳｉとＧｅを含む多結晶
半導体層が、Ｂ、Ｐ、または、Ａｓのいずれかをドープ
したＳｉとＧｅを含む多結晶半導体層、多結晶Ｓｉ層に
Ｇｅをイオン注入して形成した層、或いは、ＳｉＧｅＣ
層のいずれかひとつからなることを特徴とする請求項３
記載の絶縁ゲート型半導体装置の製造方法。 - 【請求項５】 上記少なくともＳｉとＧｅを含む多結晶
半導体層及び多結晶Ｓｉ層とを酸化して形成した酸化膜
を除去する工程を有することを特徴とする請求項３また
は４に記載の絶縁ゲート型半導体装置の製造方法。
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