WO2014119596A1 - 半導体装置およびその製造方法 - Google Patents

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    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique

Definitions

  • the present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to a semiconductor device having a field effect transistor in which a gate insulating film containing a high dielectric constant insulating material is formed and a manufacturing method thereof.
  • a transistor having a HKMG (High-K Metal Gate) structure includes a gate insulating film including a high dielectric constant insulating material having a dielectric constant higher than that of silicon oxide, and a metal film.
  • a transistor including a gate electrode In the HKMG transistor, since the gate insulating film includes a high dielectric constant insulating material, the gate leakage current can be suppressed while reducing the EOT (equivalent oxide film thickness). Further, by using a gate electrode having a metal film, the operating characteristics of the transistor can be improved. On the other hand, in the HKMG transistor, it is known that the threshold voltage (V t ) shifts according to the oxygen diffusion state of the high dielectric constant gate insulating film used.
  • JP-A-2009-283906 discloses, when oxygen is supplied to the high dielectric constant insulating film from the side after the patterning V t of the field effect transistor is disclosed a phenomenon varying.
  • IEEE Transactions on ELECTRON DEVICES, VOL. 53, NO. 9, SEPTEMBER 2006; IEE Transactions on Electron Device, Vol. 53, No. 9, September 2006 discloses a structure in which the gate electrode of a field effect transistor is thinned near the gate insulating film.
  • FIGS. 13B and 13C are diagrams showing in detail the problems of the related technology described above.
  • 13A is a cross-sectional view
  • FIGS. 13B and 13C are partial enlarged views of portions B and C surrounded by dotted lines in the cross-sectional view of FIG. 13A, respectively.
  • FIG. 14A is a cross-sectional view
  • FIGS. 14B and 14C are partial enlarged views of portions B and C surrounded by dotted lines in the cross-sectional view of FIG. 14A, respectively.
  • 13 and 14 show only a part of the structure of the memory cell region and the peripheral circuit region.
  • a gate electrode 502 and the like having the above are formed.
  • liner films 551 and 552 that are silicon nitride films so as to cover the bit lines 501 liner films 551 that are silicon nitride films so as to cover the gate insulating film 510 and the gate electrode 502, and spacer films 560 that are TEOS films.
  • a liner film 552 which is a silicon nitride film is formed.
  • oxide D1 is formed.
  • This oxide D1 has the same effect as increasing the thickness of the gate insulating film 510, and the advantageous characteristic of the HKMG transistor that the EOT can be thinned is deteriorated. As a result, problems such as an increase in V t of the HKMG transistor occur.
  • the liner film 551 when the thickness of the liner film 551 is increased, it is possible to suppress the increase in V t of the HKMG transistor in the peripheral circuit region 3.
  • the liner film 551 is simultaneously formed not only on the peripheral circuit region 3 but also on the memory cell region 2.
  • the opening margin of a capacitor contact (not shown) formed between the bit lines 501 in the memory cell region 2 has been reduced.
  • the thickness of the liner film 551 when the thickness of the liner film 551 is increased, the space between the bit lines 501 in the memory cell region 2 is completely filled with the liner film 551, making it difficult to form a capacitor contact.
  • a method of forming a liner film 551 ' which is a composite film of a silicon nitride film and a silicon oxide film instead of the liner film 551 has been proposed.
  • the space film 560 in the memory cell region 2 is removed, the silicon oxide film constituting the liner film 551 ′ on the side surface of the bit line 501 is also removed, and an opening margin of the capacitor contact in the memory cell region 2 can be secured.
  • this method when the liner film 551 ′ is formed, a silicon oxide film forming process is added, and the manufacturing cost increases.
  • the problems of the related art have been described by taking as an example a DRAM having HKMG transistors in the peripheral circuit region.
  • the comprises a field effect transistor having a gate insulating film including a high dielectric constant insulating material, in the semiconductor device miniaturization has progressed, similarly to the above, the V t increase of the field effect transistor suppressed, It has been difficult to form a liner film having a thickness suitable for both the formation of other parts where the miniaturization of contacts and the like has progressed.
  • a gate insulating film comprising a high dielectric constant insulating material, comprising two side surfaces opposite to each other on the top surface and the bottom surface, in contact with the substrate at the bottom surface, and having a first width defined by an interval between the two side surfaces;
  • a lower gate electrode facing the substrate through a part of the gate insulating film and having a second width narrower than the first width along a direction parallel to the first width;
  • An upper gate electrode that covers the lower gate electrode and has two sides opposite to each other, the upper gate electrode having a third width along a direction parallel to the first width;
  • a first spacer layer covering the side of the membrane The present invention relates to a semiconductor device including a field effect transistor having the following.
  • FIG. 1 A block diagram illustrating an exemplary embodiment of the present invention.
  • FIG. 1 A block diagram illustrating an exemplary embodiment of the present invention.
  • FIG. 1 A block diagram illustrating an exemplary embodiment of the present invention.
  • FIG. 1 A block diagram illustrating an exemplary embodiment of the present invention.
  • FIG. 1 A block diagram illustrating an exemplary embodiment of the present invention.
  • FIG. 1 A block diagram illustrating an exemplary embodiment of the present invention.
  • V t of the field effect transistor can be suppressed without increasing the manufacturing cost.
  • a semiconductor device that can be miniaturized can be provided.
  • the “lower gate electrode” described in the claims corresponds to the polysilicon films 511 and 512 constituting the gate electrode 502.
  • the “upper gate electrode” described in the claims corresponds to the metal film 513 constituting the gate electrode 502.
  • the “first spacer layer” and the “second spacer layer” described in the claims correspond to the liner film 551 and the space film 560, respectively.
  • the “first impurity diffusion layer” and the “second impurity diffusion layer” recited in the claims correspond to the peripheral LDD region 103 and the peripheral source and drain regions 104, respectively.
  • the “first width”, “second width”, and “third width” are the extensions of the gate insulating film 510, the lower gate electrodes (polysilicon films) 511 and 512, and the upper gate electrode (metal film) 513, respectively. It represents the width in the direction perpendicular to the current direction and parallel to the substrate (the distance between the two side surfaces facing each other). For example, when the gate insulating film, the lower gate electrode, and the upper gate electrode are rectangular in plan view, the “first width”, the “second width”, and the “third width” are the gate insulating film and the lower gate, respectively. It represents the width of the electrode and the upper gate electrode in the short side direction.
  • the “single layer thickness of the first spacer layer” represents the thickness of the first spacer layer when the single layer of the first spacer layer is formed on a plane (excluding the step).
  • the semiconductor device includes a planar field effect transistor.
  • the gate insulating film of the field effect transistor includes a high dielectric constant insulating material, has two side surfaces facing each other on the top surface and the bottom surface, and has a first width defined by an interval between the two side surfaces.
  • the gate electrode of the field effect transistor includes a lower gate electrode facing the substrate through a gate insulating film, and an upper gate electrode covering the lower gate electrode.
  • the lower gate electrode has a second width that is narrower than the first width along a direction parallel to the first width.
  • a first spacer layer is provided so as to cover a part of the lower gate electrode and a part of the upper surface of the gate insulating film that is not in contact with the lower gate electrode and the side surface.
  • the third width of the upper gate electrode along the direction parallel to the first width is (the sum of the first width and the film thickness twice the single-layer film thickness of the first spacer layer). It is better to be larger than (film thickness). That is, it is preferable to satisfy the following formula (1). (Third width)> first width + (single layer thickness of first spacer layer) ⁇ 2 (1)
  • the single layer thickness of the first spacer layer is preferably 1.4 times or more the thickness of the gate insulating film.
  • the film thickness of the first spacer layer formed on the step composed of the lower gate electrode and the gate insulating film can be made larger than the single layer film thickness of the first spacer layer.
  • the first spacer layer on the step (the upper surface and the side surface of the gate insulating film) is thicker than the gate insulating film. Therefore, in the manufacturing process of the field effect transistor, it is possible to prevent the oxidizing agent from entering from the end portion of the gate insulating film and oxidizing the periphery of the end portion of the gate insulating film to generate oxide.
  • the silicon oxide film forming step as in the case of using the liner film 551 ′ made of the silicon nitride film and the silicon oxide film in FIG. 14 is not required, the manufacturing cost can be reduced.
  • the first spacer layer is uniformly thick on the step in a self-aligning manner. Therefore, it is not necessary to increase the thickness of the first spacer layer, and even when the semiconductor device is miniaturized, adverse effects on the formation of other parts of the semiconductor device can be prevented. As a result, a semiconductor device corresponding to miniaturization can be provided.
  • the semiconductor device of the second embodiment relates to a DRAM (Dynamic Random Access Memory), in which an HKMG transistor is formed in a peripheral circuit region, and a bit line and a memory cell are formed in a memory cell region.
  • the gate insulating film includes a high dielectric constant insulating material and the gate electrode has a metal film, but the basic configuration is the same as that of the field effect transistor of the first embodiment.
  • the first spacer layer is formed on the step including the lower gate electrode and the gate insulating film.
  • the bit line is formed of the same material as a part of the gate electrode of the HKMG transistor, and the first spacer layer is also provided on the side surfaces of the bit line facing each other.
  • the film thickness of the first spacer layer on the step composed of the lower gate electrode and the gate insulating film in the peripheral circuit region is larger than the film thickness of the first spacer layer on the side surface of the bit line.
  • the second width of the lower gate electrode in the peripheral circuit region is narrower than the third width along the direction parallel to the first width of the upper gate electrode.
  • FIGS. 1A to 1C each show a cross section of the gate electrode 502 of the HKMG transistor disposed in the peripheral circuit region as viewed in the opposing direction of the two side surfaces of the gate electrode (hereinafter referred to as “direction 10”). is there.
  • FIG. 1A shows a case where the width (first width) W 1 in the direction 10 of the gate insulating film 510 is narrower than the width (third width) W 3 in the direction 10 of the upper gate electrode (metal film 513).
  • 1B shows a case where the third width W 3 is the same as the first width W 1
  • FIG. 1C shows a case where the first width W 1 is wider than the third width W 3 .
  • the gate electrode 502 includes polysilicon films 511 and 512 and a metal film 513.
  • the polysilicon films 511 and 512 correspond to a lower gate electrode and the metal film 513 corresponds to an upper gate electrode.
  • the liner film 551 corresponds to the first spacer layer.
  • the gate insulating film 510 has a top surface 510a, a bottom surface 510b, and two side surfaces 510c facing each other, and is in contact with the semiconductor substrate 100 at the bottom surface 510b.
  • the polysilicon films 511 and 512 are opposed to the semiconductor substrate 100 with the gate insulating film 510 interposed therebetween.
  • the metal film 513 covers the polysilicon films 511 and 512, and has an upper part 513a, a lower part 513b, and two side parts 513c facing each other.
  • the liner film 551 is a gate not in contact with the side portion 513 c of the metal film 513, a part of the bottom part 513 b of the metal film 513, a part of the polysilicon films 511 and 512, and the polysilicon film 511.
  • the insulating film 510 is provided so as to cover a part of the upper surface 510 a of the insulating film 510 and the side surface 510 c of the gate insulating film 510.
  • a gate insulating film 510 is formed in the peripheral circuit region.
  • polysilicon films 511 and 512, a metal film 513, and a mask insulating film 514 are sequentially formed in the memory cell region and the peripheral circuit region.
  • the mask insulating film 514 is sequentially processed into the shape of the bit line and the gate electrode 502 by etching using the hard mask.
  • the gate insulating film 510 is also processed by this etching.
  • etching is performed using conditions (highly isotropic etching conditions) for etching not only in the vertical direction but also in the horizontal direction of the polysilicon films 511 and 512.
  • the hard mask pattern is set so that the interval between the gate electrodes 502 in the peripheral circuit region is wider than the interval between the bit lines in the memory cell region. Due to the difference in density between the bit line and the gate electrode 502, the polysilicon film 512 and the bit line plug (both not shown) constituting the bit line are not etched in the horizontal direction.
  • the polysilicon films 511 and 512 constituting the gate electrode 502 in the peripheral circuit region are etched in the horizontal direction and the width thereof becomes narrow. As a result, the second width of the polysilicon films 511 and 512 is narrower than the third width of the metal film 513. Further, a step 11 made of the gate insulating film 510 and the polysilicon films 511 and 512 is formed.
  • the liner film 551 on the peripheral circuit region is etched back.
  • the width of the metal film 513 and the width of the polysilicon film 512 are substantially the same. Therefore, the thickness of the liner film formed on the side surface of the bit line is substantially the same as that of the single layer film of the liner film 551.
  • the step 11 composed of the gate insulating film 510 and the polysilicon films 511 and 512 is formed, the L-shaped liner film 511 remains on the step 11 after the etch back. Become.
  • the liner film 511 includes the side portions 513c of the metal film 513, a part of the lower part 513b of the metal film 513, a part of the polysilicon films 511 and 512, and the gate insulating film 510 that is not in contact with the polysilicon film 511. It is provided so as to cover a part of the upper surface 510 a and the side surface 510 c of the gate insulating film 510.
  • the film thickness of the liner film 511 on the step 11 can be made larger than the film thickness (single layer film thickness) of the liner film formed on the side surface of the bit line. Accordingly, it is possible to prevent an oxidant from entering from the end portion of the gate insulating film 510 and oxidizing the periphery of the end portion of the gate insulating film 510 to generate oxide. As a result, it is possible to prevent the V t of KHMG transistor rises. Further, since the silicon oxide film forming step as in the case of using the liner film 551 ′ made of the silicon nitride film and the silicon oxide film in FIG. 14 is not required, the manufacturing cost can be reduced.
  • the liner film 551 is uniformly thick on the step 11 in a self-aligning manner. Therefore, it is not necessary to increase the thickness of the single layer of the liner film 551, and even when the semiconductor device is miniaturized, adverse effects on the formation of other parts of the semiconductor device can be prevented. As a result, a semiconductor device corresponding to miniaturization can be provided.
  • the liner film 551 is thinned or removed on the step 11. possible. In this case, it becomes difficult to prevent the oxidant from entering.
  • the first width of the gate insulating film 510 be the same as or smaller than the third width of the metal film 513 by adjusting the etching conditions.
  • FIG. 2A is a plan view showing the arrangement of main parts of the DRAM 1 which is the semiconductor device of the present embodiment
  • FIG. 2B is a cross-sectional view in the AA direction of FIG.
  • components such as the bit line 501 in the memory cell region 2 and the gate electrode 502 in the peripheral circuit region 3 are drawn so as to be transparent so that the lower structure can be seen.
  • FIG. 2A shows only the main structure.
  • a memory cell region 2 and a peripheral circuit region 3 are arranged adjacent to the memory cell region 2 on the semiconductor substrate 100.
  • a parallelogrammized memory cell active region 101 obtained by dividing the semiconductor substrate 100 in the X ′ direction and the Y direction inclined from the X direction by the element isolation region 200. Is placed. That is, the memory cell active region 101 is repeatedly arranged with the element isolation region 200 interposed therebetween in the X ′ direction and the Y direction.
  • the plurality of memory cell active regions 101 aligned in the Y direction and the element isolation region 200 between the memory cell active regions 101 are extended in the Y direction to divide each memory cell active region 101 into three equal parts.
  • two gate insulating films (not shown) and two embedded word lines 300 are arranged.
  • the material of the gate insulating film is not particularly limited, but a silicon oxide film or the like can be used.
  • the material of the buried word line 300 is not particularly limited, but a metal film, a laminated film of a barrier metal film and a metal film, or the like can be used.
  • the upper surface of the buried word line 300 is lower than the main surface of the semiconductor substrate 100, and a cover insulating film (not shown) is disposed on the upper surface of the buried word line 300.
  • a bit-con interlayer insulating film 610 is provided on the semiconductor substrate 100 in the memory cell region 2.
  • the portion between the two embedded word lines 300 (center portion) extends in the X direction so as to be connected in the X direction.
  • the bit line 501 is disposed through the first interlayer insulating film 600. That is, the bit lines 501 are repeatedly arranged at a specific interval in the memory cell region 2.
  • the bit line 501 is composed of a polysilicon film 512 and a metal film 513 and is connected to the central portion of the memory cell active region 101 by a bit line plug 505 made of a polysilicon film.
  • a mask insulating film 514 that is a silicon nitride film is provided on the upper surface of the bit line 501.
  • a liner film 551 which is a silicon nitride film and a liner film 552 which is also a silicon nitride film are provided on the side surface of the bit line 501.
  • both sides of the memory cell active region 101 divided into three equal parts by the two embedded word lines 300 are connected to the capacitor 800 via a capacitor contact (not shown).
  • a rectangular peripheral circuit active region 102 obtained by dividing the semiconductor substrate 100 in the X direction and the Y direction is arranged by the element isolation region 200. That is, the peripheral circuit active region 102 is repeatedly arranged with the element isolation region 200 interposed therebetween in the X direction and the Y direction.
  • the shape and arrangement of the peripheral circuit active region 102 may be different from that shown in FIG.
  • the peripheral circuit active region 102 aligned in the Y direction and the element isolation region 200 between the peripheral circuit active regions 102 extend in the X direction, and the peripheral circuit is interposed via the gate insulating film 510.
  • a gate electrode 502 is arranged to divide the active region 102 into two equal parts.
  • the gate electrode 502 has the same structure as that in FIG.
  • the second width of the lower gate electrode in the direction of the two side surfaces of the upper and lower gate electrodes is the first width of the gate insulating film 510 in the Y direction and the second width of the upper gate electrode in the Y direction. It is narrower than the width of 3. Therefore, a step is formed from the gate insulating film 510 and the lower gate electrode.
  • the first width of the gate insulating film 510 is the same as the third width of the upper gate electrode.
  • a liner film (first spacer layer) 551 that is a silicon nitride film, and a space film (second spacer layer) 560 that is a TEOS (Tetra Ethyl Ortho Silicate) film A liner film 552 that is a silicon nitride film is disposed.
  • the space film 560 is disposed so as to cover the liner film 551 and cover the peripheral LDD region 103 in the vicinity of the liner film 551.
  • a mask insulating film 514 that is a silicon nitride film is provided on the metal film 513 of the gate electrode 502.
  • the width of the mask insulating film 514 in the Y direction is the same as the width of the metal film 513 in the Y direction.
  • a peripheral LDD (Lightly Doped Drain) region (first impurity diffusion layer) 103 is formed in the peripheral circuit active region 102 by implanting impurities into the peripheral circuit active region 102 using the mask insulating film 514 and the liner film 551 as a mask. Is arranged.
  • the peripheral LDD regions 103 are arranged on both sides of the gate insulating film 510 in the semiconductor substrate 100 along the liner film 551 in plan view. Further, by implanting impurities into the peripheral circuit active region 102 using the mask insulating film 514, the liner film 551, and the space film 560 as masks, a peripheral source and drain (source drain) region (first drain) is formed in the peripheral circuit active region 102. 2 impurity diffusion layers) 104 are disposed.
  • the peripheral source and drain regions 104 are arranged on both sides of the gate insulating film 510 in the semiconductor substrate 100 along the space film 560 in plan view.
  • a field effect transistor is configured by a gate insulating film 510, a gate electrode 502, a mask insulating film 514, a peripheral LDD region 103, a peripheral source and drain region 104, liner films 551 and 552, and a space film 560. Is done.
  • the bit line 501, liner film 551 and liner film 552 in the memory cell region 2, and the gate electrode 502, liner film 551, space film 560 and liner film 552 in the peripheral circuit region 3 are embedded.
  • the first interlayer insulating film 600 is disposed on the entire surface of the semiconductor substrate 100.
  • the memory cell active region 101 is divided into three equal parts by the two embedded word lines 300 of FIG. 2A through the first interlayer insulating film 600 and the bit-con interlayer insulating film 610. Capacitance contacts (not shown) connected to the two outer portions of the two buried word lines 300 are arranged.
  • a peripheral contact 750 is disposed so as to penetrate the first interlayer insulating film 600 and be connected to the peripheral source and drain region 104.
  • the peripheral contact 750 is connected to a peripheral wiring 760 provided on the first interlayer insulating film 600.
  • a stopper film 780 that is a silicon nitride film and a thick (for example, 1 ⁇ m) second interlayer insulating film 790 are disposed so as to cover the upper surfaces of the capacitor contact, the first interlayer insulating film 600 and the peripheral wiring 760 that are not shown. Is done.
  • a capacitor 800 including a lower electrode, a capacitor insulating film, and an upper electrode connected to the upper surface of the capacitor contact is disposed through the second interlayer insulating film 790 and the stopper film 780.
  • the capacitor 800 is a cylinder type in which a capacitive insulating film and an upper electrode are formed in order on the inner wall side surface and the inner wall bottom surface of the lower electrode.
  • the structure of the capacitor 800 is not particularly limited as long as it can store charges.
  • the capacitor 800 may be a crown type capacitor in which a capacitor insulating film and an upper electrode are formed in this order on the inner wall side surface, the outer wall side surface, and the inner wall bottom surface of the lower electrode.
  • the upper electrode of the capacitor 800 is connected to the plate electrode 810.
  • the third interlayer insulating film 900 is disposed on the second interlayer insulating film 790.
  • a wiring contact 910 is provided so as to penetrate the stopper film 780, the second interlayer insulating film 790 and the third interlayer insulating film 900 and be connected to the peripheral wiring 760.
  • a wiring 920 is provided on the third interlayer insulating film 900 so as to be connected to the wiring contact 910.
  • a protective insulating film 930 is disposed on the third interlayer insulating film 900 so as to cover the wiring 920.
  • the semiconductor device of this embodiment has a step formed from the gate insulating film 510 in the peripheral circuit region 3 and the polysilicon films 511 and 512. Since the liner film (first spacer layer) 551 is provided on this step, the film thickness can be increased in a self-aligned manner compared to the liner film 551 formed on the side surface of the bit line 501. . Therefore, in the manufacturing process of the semiconductor device of this embodiment, it is possible to prevent the oxidant from entering from the end of the gate insulating film 510 to generate oxide in the gate insulating film 510. As a result, it is possible to effectively prevent an increase in V t of the field effect transistor disposed in the peripheral circuit region 3.
  • the silicon oxide film forming step as in the case of using the liner film 551 ′ made of the silicon nitride film and the silicon oxide film in FIG. 14 is not required, the manufacturing cost can be reduced. Further, since the liner film 551 is uniformly thick on the steps in a self-aligned manner, it is not necessary to increase the thickness of the single layer of the liner film 551, and even when the semiconductor device is miniaturized, other parts of the semiconductor device The adverse effect on the formation of can be prevented. As a result, a semiconductor device corresponding to miniaturization can be provided.
  • A is a plan view
  • B is a cross-sectional view in the AA direction of A
  • C is a partial enlarged view of a portion C surrounded by a dotted line in FIG.
  • Part A is shown as a perspective view showing only part of the structure.
  • an element isolation region 200 is formed in a semiconductor substrate 100 using a known technique, and the surface of the semiconductor substrate 100 is formed with a plurality of memory cell active regions 101 and a plurality of peripheral circuits. Divide into active regions 102. Impurity diffusion layers (not shown) are formed on the surface of the memory cell active region 101 by ion-implanting impurities of the opposite conductivity type into each memory cell active region 101. A trench for a buried word line is formed in the memory cell region 2 so that each memory cell active region 101 is equally divided into three. Thereby, the impurity diffusion layer on the surface of the memory cell active region 101 is also divided into three equal parts.
  • a gate insulating film (not shown) is formed on the inner wall surface of the trench.
  • a conductive film and an insulating film are formed so as to fill the trench.
  • a buried word line 300 that is a conductive film and a cover insulating film (not shown) are formed on the buried word line 300.
  • a cell transistor including a pair of impurity diffusion layers formed on the surface of the gate insulating film, the buried word line 300, and the memory cell active region 101 is completed in the memory cell region 2.
  • the central impurity diffusion layer is formed of two cell transistors. Shared between.
  • a bit-con interlayer insulating film 610 is formed in a predetermined region of the memory cell region 2.
  • a gate insulating film 510 containing a high dielectric constant insulating material is formed on the surface of the peripheral circuit active region 102 in the peripheral circuit region 3.
  • a polysilicon film 511 is formed on the peripheral circuit active region 102 in the peripheral circuit region 3.
  • An opening 620 is formed in the bit-con interlayer insulating film 610 so that the central portion of the memory cell active region 101 divided into three equal parts by the two buried word lines 300 is exposed.
  • a polysilicon film 512, a metal film 513, and a silicon nitride film 514 are sequentially formed on the semiconductor substrate 100 in the memory cell region 2 and the peripheral circuit region 3.
  • the silicon nitride film 514 is patterned to form a mask insulating film pattern.
  • the pattern of the mask insulating film 514 is set such that the interval between the gate electrodes 502 in the peripheral circuit region 3 (interval in the Y direction) is larger than the interval between the bit lines 501 in the memory cell region 2 (interval in the Y direction).
  • the metal film 513, the polysilicon films 512, 511, and the gate insulating film 510 are sequentially etched using the pattern of the mask insulating film 514 as a mask.
  • this etching when the polysilicon films 511 and 512 are etched, conditions are set such that etching proceeds not only in the vertical direction but also in the horizontal direction of the polysilicon films 511 and 512 (highly isotropic etching conditions).
  • the interval between the patterns for the bit line 501 is narrower than the interval between the patterns for the gate electrode 502.
  • the polysilicon film 512 and the bit line plug (not shown) constituting the bit line 501 are not etched in the horizontal direction due to the difference in pattern density between the bit line 501 and the gate electrode 502.
  • the polysilicon films 511 and 512 constituting the gate electrode 502 in the peripheral circuit region 3 are etched in the horizontal direction and the width thereof becomes narrow.
  • the second width in the Y direction of the polysilicon films (lower gate electrodes) 511 and 512 is the same as the first width in the Y direction of the gate insulating film 510 and the second width in the Y direction of the metal film (upper gate electrode) 513. It becomes narrower than the width of 3. Accordingly, a step 11 comprising the gate insulating film 510 and the lower gate electrodes 511 and 512 is formed. Further, a bit line 501 composed of a polysilicon film 512 and a metal film 513 is formed in the memory cell region 2, and a gate electrode 502 composed of the polysilicon films 511, 512 and the metal film 513 is formed in the peripheral circuit region 3. .
  • a liner film which is a silicon nitride film, is used to cover the bit line 501 and the gate electrode 502 over the entire surface of the semiconductor substrate 100 in the memory cell region 2 and the peripheral circuit region 3 by using the CVD method. 551 is formed.
  • a photoresist film 91a is formed on the semiconductor substrate 100 so as to cover the memory cell region 2 by a known lithography method.
  • the liner film 551 is left in contact with the side surface of the gate electrode 502 by etching back the liner film 551 using the photoresist film 91a as a mask.
  • the step 11 composed of the gate insulating film 510 and the lower gate electrodes 511 and 512 is formed on the semiconductor substrate 100 in the peripheral circuit region 3.
  • the liner film 551 remains. Therefore, the liner film 551 on the step 11 can be made thicker than the liner film 551 on the side surface of the bit line 501 in the memory cell region 2.
  • the film thickness of the liner film 551 on the end portion (exposed upper surface and side surface; upper surface and side surface not in contact with the polysilicon film 511) of the gate insulating film 510 can be increased in a self-aligning manner.
  • the oxidant does not enter the gate insulating film 510 and the periphery of the end portion of the gate insulating film 510 is not oxidized, and an increase in V t of the field effect transistor in the peripheral circuit region 3 can be suppressed. .
  • the peripheral LDD region 103 is formed.
  • the space film 560 for example, the TEOS-BPSG film, the upper surface of the bit line 501 and the gate electrode 502, and the liner film 551 are formed by CVD.
  • a film is formed on the entire surface of the semiconductor substrate 100 including the side surface covered with the film.
  • the space film 560 is almost buried.
  • the space film 560 is removed by etch back.
  • the conditions are set so that the bit line 501 in the memory cell region 2 and the space film 560 in a portion in contact with the side surface covered with the liner film 551 of the gate electrode 502 are left. That is, since the space between the bit lines 501 is narrow in the memory cell region 2, adjacent space films 560 are in contact with each other, and the space between the bit lines 501 is filled with the liner film 551 and the space film 560.
  • the memory cell region 2 is protected by a photoresist film 91b, and the peripheral circuit active region 102 is used as a peripheral circuit by using the mask insulating film 514, the liner film 551, and the space film 560 as a mask. Impurities having characteristics opposite to those of the active region 102 are ion-implanted more than the peripheral LDD region 103 to form the peripheral source and drain regions 104.
  • the etch-back condition is set to a condition in which a portion of the liner film 551 in contact with the side surface of the bit line 501 remains.
  • a liner film 552 which is a silicon nitride film, is formed on the entire surface of the semiconductor substrate 100 in the memory cell region 2 and the peripheral circuit region 3 by using the CVD method. Is deposited.
  • a first interlayer insulating film 600 for example, a silicon oxide film is formed on the entire surface of the semiconductor substrate 100 in the memory cell region 2 and the peripheral circuit region 3 by using the CVD method or SOD coating. To do. At this time, when using SOD coating, the silicon oxide film is obtained by modifying SOD by heat treatment.
  • the first interlayer insulating film 600 is polished flat by CMP.
  • the CMP method is performed until the bit line 501 and the liner film 552 on the gate electrode 502 are exposed.
  • the liner film 552 and the first interlayer insulating film 600 are further removed by CMP or etch back until the mask insulating film 514 is exposed.
  • a peripheral wiring 760 connected to the peripheral contact 750 in the peripheral circuit region 3, a stopper film 780, and a second interlayer insulating film 790 are formed by a known technique.
  • a capacitor 800 connected to a capacitor contact (not shown) is formed through the stopper film 780 and the second interlayer insulating film 790 by a known technique.
  • a plate electrode 810 is formed on the second interlayer insulating film 790 so as to be connected to the upper electrode of the capacitor 800.
  • the third interlayer insulating film 900 is formed so as to cover the second interlayer insulating film 790, the stopper film 780, the second interlayer insulating film 790, and the third interlayer insulating film 900 are penetrated and connected to the peripheral wiring 760.
  • a wiring contact 910 is formed as described above.
  • a wiring 920 is formed on the third interlayer insulating film 900 so as to be connected to the wiring contact 910, and then a protective insulating film 930 is formed so as to cover the third interlayer insulating film 900. Thereby, the semiconductor device 1 of this embodiment is completed.
  • the material of the metal film 513 constituting the upper gate electrode is not particularly limited as long as it functions as the gate electrode.
  • the metal film 513 for example, at least one film selected from the group consisting of a titanium silicide film, a tungsten silicide film, a titanium nitride film, and a tungsten film can be used.
  • the high dielectric constant insulating material included in the gate insulating film 510 is not particularly limited as long as it has a dielectric constant higher than that of silicon oxide.
  • At least one insulating material selected from the group consisting of Ho 2 O 3 , Er 2 O 3 , Tm 2 O 3 , Yb 2 O 3 , and Lu 2 O 3 can be used.
  • Steps 91a, 91b, 91c. Photoresist film 100 Semiconductor substrate 101. Memory cell active region 102. Peripheral circuit active region 103. Peripheral LDD (lightly doped drain) region 104. Peripheral source and drain regions 200. Element isolation region 300. Embedded word line 501. Bit line 502. Gate electrode 505. Bit line plug 510. Gate insulating film 511. Polysilicon film 512. Polysilicon film 513. Metal film 514. Mask insulating film 550. Liner layer 551. Liner film 551 ′. Liner film 552. Liner film 560. Space film 600. First interlayer insulating film 610.
  • Bit-con interlayer insulating film 620 Opening 750. Peripheral contact 760. Peripheral wiring 780. Stopper film 790. Second interlayer insulating film 800. Capacitor 810. Plate electrode 900. Third interlayer insulating film 910. Wiring contact 920. Wiring 930. Protective insulating film D1. Oxide

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Abstract

　高誘電率絶縁材料を含み第１の幅を有するゲート絶縁膜と、第１の幅より狭い第２の幅を有する下部ゲート電極と、第３の幅を有する上部ゲート電極と、上部ゲート電極の側部と上部ゲート電極の下部の一部と下部ゲート電極の一部と下部ゲート電極と接しないゲート絶縁膜の上面の一部とゲート絶縁膜の側面を覆う第１のスペーサ層と、を備える半導体装置。

Description

半導体装置およびその製造方法
　本発明は半導体装置およびその製造方法に関し、特に高誘電率絶縁材料を含むゲート絶縁膜を形成した電界効果トランジスタを有する半導体装置およびその製造方法に関する。
　半導体デバイスの低電源電圧化、高速化の進展に伴って生じる種々の問題点を解決するために、ＨＫＭＧ構造が提案されている。このＨＫＭＧ（Ｈｉｇｈ－Ｋ　Ｍｅｔａｌ　Ｇａｔｅ）構造を有するトランジスタ（以下、「ＨＫＭＧトランジスタ」と記載する）は、酸化シリコンよりも高い誘電率を有する高誘電率絶縁材料を含むゲート絶縁膜と、金属膜を有するゲート電極を備えたトランジスタである。ＨＫＭＧトランジスタでは、ゲート絶縁膜が高誘電率絶縁材料を含むことにより、ＥＯＴ（等価酸化膜厚）を薄膜化しつつゲートリーク電流を抑制することができる。また、金属膜を有するゲート電極を用いることにより、トランジスタの動作特性を向上させることができる。この一方で、ＨＫＭＧトランジスタでは、用いられる高誘電率ゲート絶縁膜の酸素の拡散状態に応じて閾値電圧（Ｖt）がシフトすることが知られている。
　特開２００９－２８３９０６号公報には、高誘電率絶縁膜をパターニング後の側面から酸素が供給されると電界効果トランジスタのＶtが変動する現象を開示している。
　ＩＥＥＥ　Ｔｒａｎｓａｃｔｉｏｎｓ　ｏｎ　ＥＬＥＣＴＲＯＮ　ＤＥＶＩＣＥＳ，　ＶＯＬ．５３，　ＮＯ．９，　ＳＥＰＴＥＭＢＥＲ　２００６；アイイーイーイー　トランサクションズ　オン　エレクトロン　デバイス、５３巻、９号、２００６年９月は、電界効果トランジスタのゲート電極をゲート絶縁膜近傍で細くする構造を開示している。
特開２００９－２８３９０６号公報
アイイーイーイー　トランサクションズ　オン　エレクトロン　デバイス、５３巻、９号、２００６年９月
　以下では、メモリセル領域のビット線と周辺回路領域のゲート電極を同時に形成するＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）の製造工程において、周辺回路領域にＨＫＭＧトランジスタを形成する場合を例に挙げて、関連技術の問題点を説明する。
　上記のようなＤＲＡＭの製造工程では、周辺回路領域のゲート絶縁膜端部からの酸化剤等の侵入により、周辺回路領域に設けるＨＫＭＧトランジスタのＶtが上昇してしまう問題が発生する。そこで、ＨＫＭＧトランジスタのゲート電極端部を覆うライナー膜の膜厚を厚くすることで、酸化剤侵入によるＶt上昇を抑制することができる。しかしながら、微細化の進展によりメモリセル領域に設ける容量コンタクトの開口マージンが小さくなっており、ライナー膜の膜厚を厚くすると、容量コンタクトを形成することが困難となっていた。上記のように、関連技術では、周辺回路領域のＨＫＭＧトランジスタのＶt上昇抑制と、メモリセル領域の容量コンタクト形成の両方に適した、ライナー膜の膜厚設定が困難であった。
　図１３および１４は、上記で説明した関連技術の問題点について詳細に表す図である。図１３Ａは断面図、図１３Ｂおよび１３Ｃはそれぞれ図１３Ａの断面図の点線で囲まれた部分ＢおよびＣの部分拡大図を表す。同様に、図１４Ａは断面図、図１４Ｂおよび１４Ｃはそれぞれ図１４Ａの断面図の点線で囲まれた部分ＢおよびＣの部分拡大図を表す。なお、図１３および１４では、メモリセル領域および周辺回路領域の一部の構造しか示していない。
　図１３に示すように、この半導体装置では先ず、メモリセル領域２にビット線５０１等、周辺回路領域３に高誘電率絶縁材料を含むゲート絶縁膜５１０、ポリシリコン膜５１１、５１２、金属膜５１３を有するゲート電極５０２等を形成する。この後、ビット線５０１を覆うようにシリコン窒化膜であるライナー膜５５１、５５２と、ゲート絶縁膜５１０およびゲート電極５０２を覆うようにシリコン窒化膜であるライナー膜５５１、ＴＥＯＳ膜であるスペーサ膜５６０、シリコン窒化膜であるライナー膜５５２を形成する。この際、図１３Ｃに示すように、ライナー膜５５１成膜後のエッチバックにおいて、周辺回路領域３のゲート絶縁膜５１０の端部から酸化剤が侵入し、ゲート絶縁膜５１０の端部周辺が酸化され酸化物Ｄ１が生成する。この酸化物Ｄ１により、ゲート絶縁膜５１０の膜厚を厚くしたのと同等の影響が発生し、ＥＯＴを薄膜化できるというＨＫＭＧトランジスタの有利な特性が劣化してしまう。この結果、ＨＫＭＧトランジスタのＶtが上昇するなどの問題が発生する。
　この一方で、ライナー膜５５１の膜厚を厚くすると、周辺回路領域３のＨＫＭＧトランジスタのＶt上昇を抑制することが可能となる。しかしながら、図１３Ｂに示すように、ライナー膜５５１は周辺回路領域３だけでなくメモリセル領域２上にも同時に形成される。近年は、ＤＲＡＭの微細化に伴い、メモリセル領域２のビット線５０１間に形成する容量コンタクト（図示せず）の開口マージンが小さくなっている。このため、ライナー膜５５１の膜厚を厚くすると、メモリセル領域２のビット線５０１間のスペース部分がライナー膜５５１によって完全に埋め込まれてしまい、容量コンタクトを形成することが困難になっていた。
　そこで、図１４に示すように、ライナー膜５５１の代わりに、シリコン窒化膜とシリコン酸化膜の複合膜であるライナー膜５５１’を形成する方法が提案されている。これにより、メモリセル領域２におけるスペース膜５６０の除去時に、ビット線５０１側面のライナー膜５５１’を構成するシリコン酸化膜も除去され、メモリセル領域２の容量コンタクトの開口マージンを確保できるようになる。しかし、この方法では、ライナー膜５５１’を形成するときにシリコン酸化膜の成膜工程が追加になり製造コストが増加する。
　なお、上記では、周辺回路領域にＨＫＭＧトランジスタを備えたＤＲＡＭを例に挙げて、関連技術の問題点を説明した。しかし、その他にも、高誘電率絶縁材料を含むゲート絶縁膜を有する電界効果トランジスタを備え、微細化が進展した半導体装置においては、上記と同様に、電界効果トランジスタのＶt上昇の抑制と、コンタクト等の微細化が進展した他の部位の形成の両方に好適な膜厚のライナー膜を形成することが困難であった。
　一実施形態は、
　高誘電率絶縁材料を含み、上面と底面と互いに対向する２つの側面を備え、前記底面で基板と接し、前記２つの側面の間隔で定義される第１の幅を有するゲート絶縁膜と、
　前記ゲート絶縁膜の一部を介して前記基板と対向し、前記第１の幅と平行方向に沿って前記第１の幅より狭い第２の幅を有する下部ゲート電極と、
　前記下部ゲート電極を覆い、上部と下部と互いに対向する２つの側部を備え、前記第１の幅と平行方向に沿って第３の幅を有する上部ゲート電極と、
　前記上部ゲート電極の側部と、前記上部ゲート電極の下部の一部と、前記下部ゲート電極の一部と、前記下部ゲート電極と接しない前記ゲート絶縁膜の上面の一部と、前記ゲート絶縁膜の側面を覆う第１のスペーサ層と、
　を有する電界効果トランジスタを備える半導体装置に関する。
　他の実施形態は、
　基板上に、高誘電率絶縁材料を含むゲート絶縁膜を形成する工程と、
　前記ゲート絶縁膜上に下部ゲート電極を形成する工程と、
　前記下部ゲート電極上に上部ゲート電極を形成する工程と、
　前記上部ゲート電極及び前記下部ゲート電極をパターニングする工程と、
　前記下部ゲート電極をサイドエッチングして、前記下部ゲート電極の互いに対向する２つの側面の間隔で定義される第２の幅を細くする工程と、
　前記ゲート絶縁膜における前記第２の幅と平行方向に沿った第１の幅が前記第２の幅よりも広くなるように、前記ゲート絶縁膜を選択的に除去する工程と、
　前記上部ゲート電極の側部および下部と、前記下部ゲート電極の側面と、前記ゲート絶縁膜の上面および側面の露出部分を覆うように、第１のスペーサ層を形成する工程と、
　を備える半導体装置の製造方法に関する。
　製造コストを増加させることなく、電界効果トランジスタのＶt上昇を抑制することができる。また、微細化に対応した半導体装置を提供することができる。
第２実施形態の半導体装置を説明する図である。 第３実施形態の半導体装置を説明する図である。 第３実施形態の半導体装置の製造方法を説明する図である。 第３実施形態の半導体装置の製造方法を説明する図である。 第３実施形態の半導体装置の製造方法を説明する図である。 第３実施形態の半導体装置の製造方法を説明する図である。 第３実施形態の半導体装置の製造方法を説明する図である。 第３実施形態の半導体装置の製造方法を説明する図である。 第３実施形態の半導体装置の製造方法を説明する図である。 第３実施形態の半導体装置の製造方法を説明する図である。 第３実施形態の半導体装置の製造方法を説明する図である。 第３実施形態の半導体装置の製造方法を説明する図である。 関連技術の半導体装置の問題点を説明する図である。 関連技術の半導体装置の問題点を説明する図である。
　以下に、本発明を適用した実施形態について図面を参照して説明する。これらの実施形態は、本発明のより一層の深い理解のために示される具体例であって、本発明は、この具体例に何ら限定されるものではない。また、同一部材には同一符号を付し、説明を省略又は簡略化する。同一部材には適宜符号を省略する。なお、以下の説明で用いる図面は模式的なものであり、各図における長さ、幅、及び厚みの比率等は実際のものと同じとは限らず、各図における長さ、幅、厚みの比率、およびハッチング等は互いに一致していない場合がある。以下の実施例では、具体的に示した材料や寸法等の条件は例示に過ぎない。
　なお、下記実施形態では、特許請求の範囲に記載の「下部ゲート電極」は、ゲート電極５０２を構成するポリシリコン膜５１１、５１２に相当する。
特許請求の範囲に記載の「上部ゲート電極」はゲート電極５０２を構成する金属膜５１３に相当する。
特許請求の範囲に記載の「第１のスペーサ層」および「第２のスペーサ層」はそれぞれ、ライナー膜５５１およびスペース膜５６０に相当する。
特許請求の範囲に記載の「第１の不純物拡散層」および「第２の不純物拡散層」はそれぞれ、周辺ＬＤＤ領域１０３および周辺ソースおよびドレイン領域１０４に相当する。
　「第１の幅」、「第２の幅」および「第３の幅」はそれぞれ、ゲート絶縁膜５１０、下部ゲート電極（ポリシリコン膜）５１１、５１２および上部ゲート電極（金属膜）５１３の延在方向と垂直で、かつ基板と平行な方向の幅（互いに対向する２つの側面の間隔）を表す。例えば、ゲート絶縁膜、下部ゲート電極および上部ゲート電極が平面視において矩形の場合、「第１の幅」、「第２の幅」および「第３の幅」はそれぞれ、ゲート絶縁膜、下部ゲート電極および上部ゲート電極の短辺方向の幅を表す。
　また、「第１のスペーサ層の単層膜厚」とは、（段差を除く）平面上に第１のスペーサ層の単層を形成した時の、第１のスペーサ層の膜厚を表す。
　（第１実施形態）
　第１実施形態の半導体装置は、プレナー型の電界効果トランジスタを備える。電界効果トランジスタのゲート絶縁膜は、高誘電率絶縁材料を含み、上面と底面と互いに対向する２つの側面を備え、２つの側面の間隔で定義される第１の幅を有する。電界効果トランジスタのゲート電極は、ゲート絶縁膜を介して基板と対向する下部ゲート電極と、下部ゲート電極を覆う上部ゲート電極を備える。下部ゲート電極は、第１の幅と平行方向に沿って第１の幅より狭い第２の幅を有する。また、下部ゲート電極の一部、ならびにゲート絶縁膜の下部ゲート電極と接しない上面の一部および側面を覆うように第１のスペーサ層が設けられている。好ましくは、第１の幅と平行方向に沿った上部ゲート電極の第３の幅は、（第１の幅と、第１のスペーサ層の単層膜厚の２倍の膜厚と、の合計膜厚）よりも大きいのが良い。すなわち、下記式（１）を満たすことが好ましい。
(第３の幅)  ＞　第１の幅＋(第１のスペーサ層の単層膜厚)×２　（１）
　また、第１のスペーサ層の単層膜厚は、ゲート絶縁膜の膜厚の１．４倍以上であることが好ましい。
　上記半導体装置では、第１の幅よりも第２の幅の方が狭くなっているため、ゲート絶縁膜と下部ゲート電極との間には段差が形成される。このため、下部ゲート電極およびゲート絶縁膜からなる段差上に形成された第１のスペーサ層の膜厚を、第１のスペーサ層の単層膜厚よりも厚くすることができる。好ましくは、段差（ゲート絶縁膜の上面および側面）上の第１のスペーサ層は、ゲート絶縁膜よりも厚くなっている。従って、電界効果トランジスタの製造工程において、ゲート絶縁膜の端部から酸化剤が侵入してゲート絶縁膜の端部周辺が酸化され酸化物を生成することを防止できる。この結果、電界効果トランジスタのＶtが上昇することを効果的に防止できる。また、図１４のシリコン窒化膜とシリコン酸化膜からなるライナー膜５５１’を用いた場合のようなシリコン酸化膜の成膜工程を必要としないため、製造コストを低減することができる。更に、第１のスペーサ層は、段差上で自己整合的に一様に厚くなる。このため、第１のスペーサ層の単層膜厚を厚くする必要がなく、半導体装置を微細化した場合にも半導体装置の他の部位の形成への悪影響を防止できる。この結果、微細化に対応した半導体装置を提供することができる。
　（第２実施形態）
　第２実施形態の半導体装置はＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）に関するものであり、周辺回路領域にＨＫＭＧトランジスタが形成され、メモリセル領域にビット線やメモリセルが形成されている。ＨＫＭＧトランジスタは、ゲート絶縁膜が高誘電率絶縁材料を含み、ゲート電極が金属膜を有するが、その基本的構成は上記第１実施形態の電界効果トランジスタと同様である。このため、本実施形態の半導体装置では、下部ゲート電極およびゲート絶縁膜からなる段差上に第１のスペーサ層が形成されている。また、ビット線は、ＨＫＭＧトランジスタのゲート電極の一部と同じ材料から形成されており、ビット線の互いに対向する側面上にも第１のスペーサ層が設けられている。
　本実施形態では、
（１）周辺回路領域の下部ゲート電極およびゲート絶縁膜からなる段差上の第１のスペーサ層の膜厚が、ビット線の側面上の第１のスペーサ層の膜厚よりも厚くなっている。
（２）周辺回路領域の下部ゲート電極の第２の幅は、上部ゲート電極の第１の幅と平行方向に沿った第３の幅よりも狭くなっている。
　以下では、図１を用いて、本実施形態の半導体装置の特徴を詳細に説明する。図１Ａ～Ｃは何れも周辺回路領域に配置されるＨＫＭＧトランジスタのゲート電極５０２を、ゲート電極の２つの側面の対向方向（以下、「方向１０」と記載する）に見た断面を表すものである。図１Ａは上部ゲート電極（金属膜５１３）の方向１０の幅（第３の幅）Ｗ3よりも、ゲート絶縁膜５１０の方向１０の幅（第１の幅）Ｗ1が狭い場合を表す。図１Ｂは第３の幅Ｗ3と第１の幅Ｗ1が同じ場合、図１Ｃは第３の幅Ｗ3よりも第１の幅Ｗ1が広い場合を表す。
　なお、図１Ａ～１Ｃでは、周辺回路領域のＨＫＭＧトランジスタのゲート絶縁膜５１０、ゲート電極５０２および第１のスペーサ層５５１等を示し、メモリセル領域など、その他の構造を省略している。また、ゲート電極５０２は、ポリシリコン膜５１１、５１２および金属膜５１３から構成され、ポリシリコン膜５１１、５１２が下部ゲート電極、金属膜５１３が上部ゲート電極に相当する。ライナー膜５５１が、第１のスペーサ層に相当する。
　図１Ａ～１Ｃの何れの構造においても、ゲート絶縁膜５１０は、上面５１０ａと、底面５１０ｂと、互いに対向する２つの側面５１０ｃを有し、底面５１０ｂで半導体基板１００と接している。ポリシリコン膜５１１、５１２は、ゲート絶縁膜５１０を間に介して半導体基板１００と対向している。金属膜５１３は、ポリシリコン膜５１１、５１２を覆い、上部５１３ａと、下部５１３ｂと、互いに対向する２つの側部５１３ｃを有する。
　図１Ａおよび１Ｂでは、ライナー膜５５１は、金属膜５１３の側部５１３ｃと、金属膜５１３の底部５１３ｂの一部と、ポリシリコン膜５１１、５１２の一部と、ポリシリコン膜５１１と接しないゲート絶縁膜５１０の上面５１０ａの一部と、ゲート絶縁膜５１０の側面５１０ｃを覆うように設けられている。
　以下では、図１Ｂを参照して本実施形態の半導体装置の製造方法を説明する。
　先ず、図１Ｂに示すように、メモリセル領域および周辺回路領域に所望の構造を形成した後、周辺回路領域にゲート絶縁膜５１０を形成する。この後、メモリセル領域および周辺回路領域に、ポリシリコン膜５１１、５１２、金属膜５１３、およびマスク絶縁膜５１４を順次、形成する。マスク絶縁膜５１４をパターニングしてハードマスクを形成した後、ハードマスクを用いたエッチングにより、ポリシリコン膜５１１、５１２、金属膜５１３を順次、ビット線およびゲート電極５０２の形状に加工する。また、このエッチングにより、ゲート絶縁膜５１０も加工する。このエッチング時では、ポリシリコン膜５１１、５１２の垂直方向だけでなく水平方向にもエッチングする条件（等方性の高いエッチング条件）を用いてエッチングを行う。この際、ハードマスクパターンは、メモリセル領域のビット線間の間隔よりも、周辺回路領域のゲート電極５０２間の間隔の方が広くなるように設定されている。このビット線とゲート電極５０２のパターンの粗密の違いにより、ビット線を構成するポリシリコン膜５１２、ビット線プラグ（何れも図示していない）は水平方向にエッチングされない。これに対して、周辺回路領域のゲート電極５０２を構成するポリシリコン膜５１１、５１２は水平方向にエッチングされて、その幅が細くなる。これにより、ポリシリコン膜５１１、５１２の第２の幅は、金属膜５１３の第３の幅よりも狭くなる。また、ゲート絶縁膜５１０とポリシリコン膜５１１、５１２とからなる段差１１が形成される。
　次に、メモリセル領域および周辺回路領域上にライナー膜（第１のスペーサ層）５５１を成膜した後、周辺回路領域上のライナー膜５５１をエッチバックする。ここで、メモリセル領域では、金属膜５１３の幅とポリシリコン膜５１２の幅が略同一となっている。このため、ビット線の側面上に形成されるライナー膜の膜厚もライナー膜５５１の単層膜と略同一の厚さとなっている。一方、周辺回路領域では、ゲート絶縁膜５１０とポリシリコン膜５１１、５１２とからなる段差１１が形成されているため、エッチバック後に、段差１１上にはＬ字状のライナー膜５１１が残ることとなる。すなわち、ライナー膜５１１は、金属膜５１３の側部５１３ｃと、金属膜５１３の下部５１３ｂの一部と、ポリシリコン膜５１１、５１２の一部と、ポリシリコン膜５１１と接しないゲート絶縁膜５１０の上面５１０ａの一部と、ゲート絶縁膜５１０の側面５１０ｃを覆うように設けられる。
　この結果、段差１１上のライナー膜５１１の膜厚を、ビット線の側面上に形成されるライナー膜の膜厚（単層膜厚）よりも厚くすることができる。従って、ゲート絶縁膜５１０の端部から酸化剤が侵入してゲート絶縁膜５１０の端部周辺が酸化され酸化物が生成することを防止できる。この結果、ＫＨＭＧトランジスタのＶtが上昇することを防止できる。また、図１４のシリコン窒化膜とシリコン酸化膜からなるライナー膜５５１’を用いた場合のようなシリコン酸化膜の成膜工程を必要としないため、製造コストを低減することができる。更に、ライナー膜５５１は段差１１上で自己整合的に一様に厚くなる。このため、ライナー膜５５１の単層膜厚を厚くする必要がなく、半導体装置を微細化した場合にも半導体装置の他の部位の形成に対する悪影響を防止できる。この結果、微細化に対応した半導体装置を提供することができる。
　ここで、図１Ａに示すように、ゲート絶縁膜５１０の第１の幅が金属膜５１３の第３の幅より狭い場合、段差１１上にはライナー膜５５１の大きなＬ字状部ができ、段差１１上のライナー膜５５１の膜厚を厚くすることができる。この結果、図１Ｂと比べて更に効果的にＨＫＭＧトランジスタのＶt上昇を抑制することができる。
　一方、図１Ｃに示すように、ゲート絶縁膜５１０の第１の幅が金属膜５１３の第３の幅より広い場合、段差１１上で、ライナー膜５５１は薄くなるか、あるいは除去されることがあり得る。この場合、酸化剤の侵入を防止することが困難となる。
　従って、エッチング条件を調整することにより、ゲート絶縁膜５１０の第１の幅が、金属膜５１３の第３の幅と同じ幅か、または第３の幅よりも狭くすることが好ましい。
　（第３実施形態）
　以下では、図２を参照して、本実施形態の半導体装置について説明する。図２Ａは本実施形態の半導体装置であるＤＲＡＭ１の主要部分の配置を示す平面図、図２Ｂは図２ＡのＡ－Ａ方向の断面図である。図２Ａにおいて、メモリセル領域２のビット線５０１および周辺回路領域３のゲート電極５０２等の構成要素は、透明にして下の構造が分かるように描いている。また、図２Ａでは、主要な構造しか示していない。
　図２Ａおよび２Ｂに示すように、半導体基板１００に、メモリセル領域２と、メモリセル領域２に隣接して周辺回路領域３が配置される。
　先ず、図２Ａおよび２Ｂに示すように、メモリセル領域２では、素子分離領域２００によって、半導体基板１００をＸ方向から傾斜したＸ’方向とＹ方向に分割した平行四辺形のメモリセル活性領域１０１が配置される。すなわち、メモリセル活性領域１０１がＸ’方向とＹ方向に素子分離領域２００を挟んで繰り返し配置される。Ｙ方向に整列した複数のメモリセル活性領域１０１と、メモリセル活性領域１０１の間の素子分離領域２００に跨がってＹ方向に延在して、各メモリセル活性領域１０１を３等分するように、２つのゲート絶縁膜（図示していない）と、２つの埋め込みワード線３００が配置される。ゲート絶縁膜の材料は特に限定されないが、シリコン酸化膜などを用いることができる。埋め込みワード線３００の材料は特に限定されないが、金属膜や、バリヤメタル膜と金属膜の積層膜などを用いることができる。また、埋め込みワード線３００の上面は半導体基板１００の主面よりも低い位置となっており、埋め込みワード線３００の上面上には図示しないカバー絶縁膜が配置される。
　メモリセル領域２の半導体基板１００上には、ビットコン層間絶縁膜６１０が設けられている。２つの埋め込みワード線３００で３等分されたメモリセル活性領域１０１のうち、２つの埋め込みワード線３００の間の部分（中央部分）上を、Ｘ方向に複数接続するようにＸ方向に延在して、第一層間絶縁膜を６００介してビット線５０１が配置される。すなわち、メモリセル領域２にビット線５０１が特定の間隔で繰り返し配置されている。ビット線５０１は、ポリシリコン膜５１２および金属膜５１３から構成されており、ポリシリコン膜からなるビット線プラグ５０５により、メモリセル活性領域１０１の中央部分に接続されている。ビット線５０１の上面上にはシリコン窒化膜であるマスク絶縁膜５１４が設けられている。ビット線５０１の側面上にはシリコン窒化膜であるライナー膜５５１と、同じくシリコン窒化膜であるライナー膜５５２が設けられている。また、２つの埋め込みワード線３００で３等分されたメモリセル活性領域１０１のうち、両側の部分は、図示しない容量コンタクトを介してキャパシタ８００に接続されている。
　次に、図２Ａおよび２Ｂに示すように、周辺回路領域３では、素子分離領域２００によって、半導体基板１００をＸ方向とＹ方向に分割した長方形の周辺回路活性領域１０２が配置される。すなわち、周辺回路活性領域１０２が、Ｘ方向とＹ方向に素子分離領域２００を挟んで繰り返し配置される。なお、周辺回路活性領域１０２の形状・配置の仕方は、図２に示したものと異なっていてもかまわない。Ｙ方向に整列した複数の周辺回路活性領域１０２と、周辺回路活性領域１０２の間の素子分離領域２００に跨がるようにＸ方向に延在して、ゲート絶縁膜５１０を介して、周辺回路活性領域１０２を２等分するようにゲート電極５０２が配置される。ゲート電極５０２は、上記第２実施形態の図１Ｂと同様の構造を有しており、ポリシリコン膜５１１、５１２である下部ゲート電極と、金属膜５１３である上部ゲート電極とから構成されている。また、上部および下部ゲート電極の２つの側面の方向（Ｙ方向）における、下部ゲート電極の第２の幅は、ゲート絶縁膜５１０のＹ方向の第１の幅および上部ゲート電極のＹ方向の第３の幅よりも狭くなっている。このため、ゲート絶縁膜５１０と下部ゲート電極とから段差が形成されている。また、ゲート絶縁膜５１０の第１の幅は、上部ゲート電極の第３の幅と同じとなっている。
　ゲート電極５０２の互いに対向する側面上には、シリコン窒化膜であるライナー膜（第１のスペーサ層）５５１と、ＴＥＯＳ（Ｔｅｔｒａ　Ｅｔｈｙｌ　Ｏｒｔｈｏ　Ｓｉｌｉｃａｔｅ）膜であるスペース膜（第２のスペーサ層）５６０と、シリコン窒化膜であるライナー膜５５２と、が配置される。スペース膜５６０は、ライナー膜５５１を覆い、ライナー膜５５１近傍の周辺ＬＤＤ領域１０３を覆うように配置される。ゲート電極５０２の金属膜５１３上には、シリコン窒化膜であるマスク絶縁膜５１４が設けられている。マスク絶縁膜５１４のＹ方向の幅は、金属膜５１３のＹ方向の幅と同じとなっている。
　マスク絶縁膜５１４とライナー膜５５１をマスクにした、周辺回路活性領域１０２内への不純物の注入により、周辺回路活性領域１０２内に周辺ＬＤＤ（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ）領域（第１の不純物拡散層）１０３が配置されている。周辺ＬＤＤ領域１０３は、平面視でライナー膜５５１に沿って半導体基板１００内のゲート絶縁膜５１０を挟んだ両側に配置される。また、マスク絶縁膜５１４とライナー膜５５１とスペース膜５６０をマスクにした、周辺回路活性領域１０２内への不純物の注入により、周辺回路活性領域１０２内に周辺ソースおよびドレイン（Ｓｏｕｒｃｅ　Ｄｒａｉｎ）領域（第２の不純物拡散層）１０４が配置される。周辺ソースおよびドレイン領域１０４は、平面視でスペース膜５６０に沿って半導体基板１００内のゲート絶縁膜５１０を挟んだ両側に配置される。周辺回路領域３には、ゲート絶縁膜５１０、ゲート電極５０２、マスク絶縁膜５１４、周辺ＬＤＤ領域１０３、周辺ソースおよびドレイン領域１０４、ライナー膜５５１、５５２およびスペース膜５６０とから、電界効果トランジスタが構成される。
　図２Ａおよび２Ｂに示すように、メモリセル領域２のビット線５０１、ライナー膜５５１およびライナー膜５５２、ならびに周辺回路領域３のゲート電極５０２、ライナー膜５５１、スペース膜５６０およびライナー膜５５２を埋設するように、半導体基板１００上の全面に第一層間絶縁膜６００が配置されている。前述したように、メモリセル領域では、第一層間絶縁膜６００およびビットコン層間絶縁膜６１０を貫通して、図２Ａの２つの埋め込みワード線３００で３等分されたメモリセル活性領域１０１のうち２つの埋め込みワード線３００の外側の２つの部分に接続する、図示しない容量コンタクトが配置されている。周辺回路領域３では、第一層間絶縁膜６００を貫通して、周辺ソースおよびドレイン領域１０４に接続されるように、周辺コンタクト７５０が配置される。周辺コンタクト７５０は、第一層間絶縁膜６００上に設けられた周辺配線７６０に接続されている。また、図示しない容量コンタクト、第一層間絶縁膜６００および周辺配線７６０の上面を覆うように、シリコン窒化膜であるストッパー膜７８０と、厚い（例えば、１μｍ）の第二層間絶縁膜７９０が配置される。
　メモリセル領域２では、第二層間絶縁膜７９０とストッパー膜７８０を貫通して、容量コンタクトの上面に接続する下部電極、容量絶縁膜および上部電極からなるキャパシタ８００が配置される。なお、本実施形態では、キャパシタ８００は、下部電極の内壁側面および内壁底面上に順に容量絶縁膜および上部電極を形成したシリンダー型とした。しかし、キャパシタ８００は、電荷を蓄積可能なものであれば、その構造は特に限定されない。例えば、キャパシタ８００は、下部電極の内壁側面、外壁側面および内壁底面上に順に容量絶縁膜および上部電極を形成したクラウン型のキャパシタとすることもできる。キャパシタ８００の上部電極は、プレート電極８１０に接続される。
　第二層間絶縁膜７９０上には、第三層間絶縁膜９００が配置される。周辺回路領域３では、ストッパー膜７８０、第二層間絶縁膜７９０および第三層間絶縁膜９００を貫通して、周辺配線７６０に接続されるように配線コンタクト９１０が設けられている。第三層間絶縁膜９００上には、配線コンタクト９１０に接続されるように配線９２０が設けられている。第三層間絶縁膜９００上には、配線９２０を覆うように保護絶縁膜９３０が配置される。
　第２実施形態の図１Ｂの半導体装置と同様、本実施形態の半導体装置は、周辺回路領域３のゲート絶縁膜５１０と、ポリシリコン膜５１１、５１２とから段差が形成される。この段差上に、ライナー膜（第１のスペーサ層）５５１が設けられるため、ビット線５０１の側面上に形成されるライナー膜５５１と比べて、自己整合的にその膜厚を厚くすることができる。従って、本実施形態の半導体装置の製造工程において、ゲート絶縁膜５１０の端部から酸化剤が侵入してゲート絶縁膜５１０内に酸化物が生成することを防止できる。この結果、周辺回路領域３に配置された電界効果トランジスタのＶtが上昇することを効果的に防止できる。また、図１４のシリコン窒化膜とシリコン酸化膜からなるライナー膜５５１’を用いた場合のようなシリコン酸化膜の成膜工程を必要としないため、製造コストを低減することができる。更に、ライナー膜５５１は段差上で自己整合的に一様に厚くなるため、ライナー膜５５１の単層膜厚を厚くする必要がなく、半導体装置を微細化した場合にも半導体装置の他の部位の形成に対する悪影響を防止できる。この結果、微細化に対応した半導体装置を提供することができる。
　以下では、図２～１２を参照して、本実施例の半導体装置の製造方法を説明する。なお、図３～１２の各図において、Ａ図は平面図、Ｂ図はＡ図のＡ－Ａ方向の断面図、Ｃ図はＢ図の点線で囲まれた部分Ｃの部分拡大図を表し、一部のＡ図は一部の構造のみを示した透視図として表す。
　先ず、図３に示すように、公知の技術を用いて、半導体基板１００内に素子分離領域２００を形成し、半導体基板１００の表面を、複数のメモリセル活性領域１０１と、同じく複数の周辺回路活性領域１０２に分割する。各々のメモリセル活性領域１０１内に、反対の導電型の不純物をイオン注入することにより、メモリセル活性領域１０１の表面に不純物拡散層（図示せず）を形成する。メモリセル領域２内に、各々のメモリセル活性領域１０１を３等分するように、埋め込みワード線用のトレンチを形成する。これにより、メモリセル活性領域１０１表面の不純物拡散層も３等分される。このトレンチの内壁面を熱酸化することにより、トレンチの内壁面上にゲート絶縁膜（図示せず）を形成する。次に、トレンチ内を埋設するように導電膜および絶縁膜を形成する。これによって、導電膜である埋め込みワード線３００と、埋め込みワード線３００上にカバー絶縁膜（図示せず）を形成する。これにより、メモリセル領域２には、ゲート絶縁膜、埋め込みワード線３００およびメモリセル活性領域１０１の表面に形成された一対の不純物拡散層を備えた、セルトランジスタが完成する。なお、各々のメモリセル活性領域１０１には、２つのセルトランジスタが形成されており、２つのトレンチによって３等分された３つの不純物拡散層のうち、中央の不純物拡散層は２つのセルトランジスタの間で共有されている。この後、メモリセル領域２の所定の領域にビットコン層間絶縁膜６１０を形成する。
　次に、周辺回路領域３の周辺回路活性領域１０２の表面上に、高誘電率絶縁材料を含むゲート絶縁膜５１０を形成する。周辺回路領域３の周辺回路活性領域１０２上に、ポリシリコン膜５１１を形成する。ビットコン層間絶縁膜６１０内に、２つの埋め込みワード線３００で３等分されたメモリセル活性領域１０１のうち中央部分が露出するように開口６２０を形成する。メモリセル領域２および周辺回路領域３の半導体基板１００上に、ポリシリコン膜５１２、金属膜５１３、シリコン窒化膜５１４を順次、形成する。シリコン窒化膜５１４をパターニングして、マスク絶縁膜のパターンを形成する。この際、マスク絶縁膜５１４のパターンは、メモリセル領域２のビット線５０１間の間隔（Ｙ方向の間隔）よりも、周辺回路領域３のゲート電極５０２間の間隔（Ｙ方向の間隔）の方が広くなるように設定する。次に、マスク絶縁膜５１４のパターンをマスクに用いて、金属膜５１３、ポリシリコン膜５１２、５１１、ゲート絶縁膜５１０を順次、エッチングする。このエッチングでは、ポリシリコン膜５１１、５１２をエッチングする際、ポリシリコン膜５１１、５１２の垂直方向だけでなく水平方向にもエッチングが進行する条件（等方性の高いエッチング条件）に設定する。この際、ビット線５０１用のパターンの間隔はゲート電極５０２用のパターンの間隔よりも狭くなっている。このため、ビット線５０１とゲート電極５０２用のパターン粗密の違いにより、ビット線５０１を構成するポリシリコン膜５１２、ビット線プラグ（図示せず）は水平方向にエッチングされない。これに対して、周辺回路領域３のゲート電極５０２を構成するポリシリコン膜５１１、５１２は水平方向にエッチングされて、その幅が細くなる。これにより、ポリシリコン膜（下部ゲート電極）５１１、５１２のＹ方向の第２の幅は、ゲート絶縁膜５１０のＹ方向の第１の幅および金属膜（上部ゲート電極）５１３のＹ方向の第３の幅よりも狭くなる。従って、ゲート絶縁膜５１０と下部ゲート電極５１１、５１２とからなる段差１１が形成される。また、メモリセル領域２にはポリシリコン膜５１２および金属膜５１３からなるビット線５０１が形成され、周辺回路領域３にはポリシリコン膜５１１、５１２および金属膜５１３からなるゲート電極５０２が形成される。
　図４に示すように、ＣＶＤ法を用いて、メモリセル領域２および周辺回路領域３の半導体基板１００上の全面に、ビット線５０１とゲート電極５０２を覆うように、シリコン窒化膜であるライナー膜５５１を成膜する。
　図５に示すように、公知のリソグラフィー法により、メモリセル領域２を覆うように、半導体基板１００上にフォトレジスト膜９１ａを形成する。フォトレジスト膜９１ａをマスクに用いたライナー膜５５１のエッチバックにより、ゲート電極５０２の側面に接するようにライナー膜５５１を残す。この際、前述したように、周辺回路領域３の半導体基板１００上には、ゲート絶縁膜５１０と下部ゲート電極５１１、５１２とからなる段差１１が形成されるため、段差１１上にはＬ字状のライナー膜５５１が残る。このため、段差１１上のライナー膜５５１の膜厚を、メモリセル領域２のビット線５０１の側面上のライナー膜５５１よりも厚くすることができる。すなわち、自己整合的に、ゲート絶縁膜５１０の端部（露出した上面および側面；ポリシリコン膜５１１と接していない上面および側面）上のライナー膜５５１の膜厚を厚くすることができる。これにより、ゲート絶縁膜５１０内に酸化剤が侵入して、ゲート絶縁膜５１０の端部周辺が酸化されることが無くなり、周辺回路領域３の電界効果トランジスタのＶt上昇を抑制することができる。次に、フォトレジスト膜９１ａ、周辺回路領域３上のマスク絶縁膜５１４およびライナー膜５５１をマスクに用いて、周辺回路活性領域１０２内に、周辺回路活性領域１０２と逆の特性の不純物をイオン注入して周辺ＬＤＤ領域１０３を形成する。
　次に、図６に示すように、フォトレジスト膜９１ａを除去した後、ＣＶＤ法を用いて、スペース膜５６０、例えば、ＴＥＯＳ－ＢＰＳＧ膜を、ビット線５０１とゲート電極５０２の上面ならびにライナー膜５５１で覆われた側面を含む半導体基板１００の全面に成膜する。ここで、メモリセル領域２のビット線５０１間は狭いため、スペース膜５６０によりほぼ埋設される。
　次に、図７に示すように、エッチバックにより、スペース膜５６０を除去する。この際、メモリセル領域２のビット線５０１と、ゲート電極５０２のライナー膜５５１で覆われた側面に接する部分のスペース膜５６０を残すような条件に設定する。すなわち、メモリセル領域２では、ビット線５０１間の間隔は狭いので、隣り合うスペース膜５６０が接触し、ビット線５０１間は、ライナー膜５５１とスペース膜５６０で埋設される。
　次に、図８に示すように、メモリセル領域２をフォトレジスト膜９１ｂで保護し、マスク絶縁膜５１４、ライナー膜５５１およびスペース膜５６０をマスクにして、周辺回路活性領域１０２内に、周辺回路活性領域１０２と逆の特性の不純物を、周辺ＬＤＤ領域１０３よりも多くイオン注入し、周辺ソースおよびドレイン領域１０４を形成する。
　次に、図９に示すように、フォトレジスト膜９１ｂを除去した後、周辺回路領域３をフォトレジスト膜９１ｃで保護して、エッチバックにより、ビット線５０１の側面間にあるスペース膜５６０を除去する。なお、この際、エッチバックの条件は、ビット線５０１の側面に接する部分のライナー膜５５１が残る条件に設定する。
　次に、図１０に示すように、フォトレジスト膜９１ｃを除去した後、ＣＶＤ法を用いて、メモリセル領域２および周辺回路領域３の半導体基板１００の全面に、シリコン窒化膜であるライナー膜５５２を成膜する。
　次に、図１１に示すように、ＣＶＤ法やＳＯＤ塗布を用いて、メモリセル領域２および周辺回路領域３の半導体基板１００の全面に第１層間絶縁膜６００、例えば、シリコン酸化膜を成膜する。この時、ＳＯＤ塗布を用いる場合は、熱処理によりＳＯＤを変性させてシリコン酸化膜を得る。
　次に、図１２に示すように、ＣＭＰ法により、第１層間絶縁膜６００を平坦に研磨する。この際、ＣＭＰ法は、ビット線５０１とゲート電極５０２上のライナー膜５５２が露出するまで行う。
　次に、図２に示すように、ＣＭＰ法またはエッチバックにより更に、マスク絶縁膜５１４が露出するまでライナー膜５５２および第一層間絶縁膜６００を除去する。公知の技術により、第１層間絶縁膜６００内を貫通して、周辺ソース及びドレイン領域１０４に接続する周辺コンタクト７５０と、メモリセル活性領域１０２の両側の部分に接続する容量コンタクト（図示せず）を形成する。この後、公知の技術により、周辺回路領域３の周辺コンタクト７５０に接続する周辺配線７６０、ストッパ－膜７８０、第二層間絶縁膜７９０を形成する。公知の技術により、ストッパ－膜７８０、第二層間絶縁膜７９０を貫通して、図示しない容量コンタクトに接続されたキャパシタ８００を形成する。次に、第二層間絶縁膜７９０上にキャパシタ８００の上部電極に接続されるようにプレート電極８１０を形成する。次に、第二層間絶縁膜７９０を覆うように第三層間絶縁膜９００を形成した後、ストッパー膜７８０、第二層間絶縁膜７９０および第三層間絶縁膜９００を貫通して周辺配線７６０に接続されるように配線コンタクト９１０を形成する。第三層間絶縁膜９００上に、配線コンタクト９１０に接続されるように配線９２０を形成した後、第三層間絶縁膜９００を覆うように保護絶縁膜９３０を形成する。これにより、本実施形態の半導体装置１が完成する。
　なお、上記第１～第３実施形態において、上部ゲート電極を構成する金属膜５１３の材料はゲート電極として機能するものであれば特に限定されない。金属膜５１３として例えば、チタンシリサイド膜、タングステンシリサイド膜、窒化チタン膜、およびタングステン膜からなる群から選択された少なくとも一種の膜を用いることができる。また、ゲート絶縁膜５１０が含む高誘電率絶縁材料は酸化シリコンよりも高い誘電率を有するものであれば特に限定されないが、例えば、ＨｆＳｉＯＮ、ＺｒＯ2、Ｔａ2Ｏ5、Ｎｂ2Ｏ5、ＳｃＯ3、Ｙ2Ｏ3、Ｌａ2Ｏ3、ＣｅＯ3、Ｐｒ2Ｏ3、Ｎｄ2Ｏ3、Ｓｍ2Ｏ3、Ｅｕ2Ｏ3、Ｇｄ2Ｏ3、Ｔｂ2Ｏ3、Ｄｙ2Ｏ3、Ｈｏ2Ｏ3、Ｅｒ2Ｏ3、Ｔｍ2Ｏ3、Ｙｂ2Ｏ3、及びＬｕ2Ｏ3からなる群から選択された少なくとも一種の絶縁材料を用いることができる。
１．ＤＲＡＭ半導体装置
２．メモリセル領域
３．周辺回路領域
１１．段差
９１ａ、９１ｂ、９１ｃ．フォトレジスト膜
１００．半導体基板
１０１．メモリセル活性領域
１０２．周辺回路活性領域
１０３．周辺ＬＤＤ（ｌｉｇｈｔｌｙ　ｄｏｐｅｄ　ｄｒａｉｎ）領域
１０４．周辺ソースおよびドレイン領域
２００．素子分離領域
３００．埋め込みワード線
５０１．ビット線
５０２．ゲート電極
５０５．ビット線プラグ
５１０．ゲート絶縁膜
５１１．ポリシリコン膜
５１２．ポリシリコン膜
５１３．金属膜
５１４．マスク絶縁膜
５５０．ライナー層
５５１．ライナー膜
５５１’．ライナー膜
５５２．ライナー膜
５６０．スペース膜
６００．第一層間絶縁膜
６１０．ビットコン層間絶縁膜
６２０．開口
７５０．周辺コンタクト
７６０．周辺配線
７８０．ストッパー膜
７９０．第二層間絶縁膜
８００．キャパシタ
８１０．プレート電極
９００．第三層間絶縁膜
９１０．配線コンタクト
９２０．配線
９３０．保護絶縁膜
Ｄ１．酸化物

Claims (11)

  1. 　高誘電率絶縁材料を含み、上面と底面と互いに対向する２つの側面を備え、前記底面で基板と接し、前記２つの側面の間隔で定義される第１の幅を有するゲート絶縁膜と、
    　前記ゲート絶縁膜の一部を介して前記基板と対向し、前記第１の幅と平行方向に沿って前記第１の幅より狭い第２の幅を有する下部ゲート電極と、
    　前記下部ゲート電極を覆い、上部と下部と互いに対向する２つの側部を備え、前記第１の幅と平行方向に沿って第３の幅を有する上部ゲート電極と、
    　前記上部ゲート電極の側部と、前記上部ゲート電極の下部の一部と、前記下部ゲート電極の一部と、前記下部ゲート電極と接しない前記ゲート絶縁膜の上面の一部と、前記ゲート絶縁膜の側面を覆う第１のスペーサ層と、
    　を有する電界効果トランジスタを備える半導体装置。
  2. 　前記第３の幅は第１の幅と同じ幅か、または第１の幅よりも広い、請求項１に記載の半導体装置。
  3. 　前記ゲート絶縁膜の上面および側面を覆う前記第１のスペーサ層の膜厚は、前記ゲート絶縁膜の膜厚よりも厚い、請求項１または２に記載の半導体装置。
  4. 　前記上部ゲート電極上に前記上部と接し、前記第３の幅を有するマスク絶縁膜を更に備える、請求項１～３の何れか１項に記載の半導体装置。
  5. 　平面視で、前記第１のスペーサ層に沿って前記基板内の前記ゲート絶縁膜を挟んだ両側に形成された第１の不純物拡散層を備える、請求項１～４の何れか１項に記載の半導体装置。
  6. 　前記第１のスペーサ層の側面を覆い、前記第１のスペーサ層近傍の前記第１の不純物拡散層を覆う第２のスペーサ層と、
    　平面視で、前記第２のスペーサ層に沿って前記基板内の前記ゲート絶縁膜を挟んだ両側に形成された第２の不純物拡散層と、
    　を備える、請求項５に記載の半導体装置。
  7. 　１対の不純物拡散層を有するセルトランジスタと、
    　前記セルトランジスタの一方の不純物拡散層に接続されたキャパシタと、
    　前記セルトランジスタの他方の不純物拡散層に接続されたビット線と、
    　を更に備える、請求項１～６の何れか１項に記載の半導体装置。
  8. 　前記下部ゲート電極は、ポリシリコン膜を備える請求項１～７の何れか１項に記載の半導体装置。
  9. 　前記上部ゲート電極は、金属膜を備える請求項１～８の何れか１項に記載の半導体装置。
  10. 　前記金属膜は、チタンシリサイド膜、タングステンシリサイド膜、窒化チタン膜、およびタングステン膜からなる群から選択された少なくとも一種の膜からなる、請求項９に記載の半導体装置。
  11. 　基板上に、高誘電率絶縁材料を含むゲート絶縁膜を形成する工程と、
    　前記ゲート絶縁膜上に下部ゲート電極を形成する工程と、
    　前記下部ゲート電極上に上部ゲート電極を形成する工程と、
    　前記上部ゲート電極及び前記下部ゲート電極をパターニングする工程と、
    　前記下部ゲート電極をサイドエッチングして、前記下部ゲート電極の互いに対向する２つの側面の間隔で定義される第２の幅を細くする工程と、
    　前記ゲート絶縁膜における前記第２の幅と平行方向に沿った第１の幅が前記第２の幅よりも広くなるように、前記ゲート絶縁膜を選択的に除去する工程と、
    　前記上部ゲート電極の側部および下部と、前記下部ゲート電極の側面と、前記ゲート絶縁膜の上面および側面の露出部分を覆うように、第１のスペーサ層を形成する工程と、
    　を備える半導体装置の製造方法。
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