WO2014103993A1 - 半導体装置の製造方法 - Google Patents

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WO2014103993A1
WO2014103993A1 PCT/JP2013/084437 JP2013084437W WO2014103993A1 WO 2014103993 A1 WO2014103993 A1 WO 2014103993A1 JP 2013084437 W JP2013084437 W JP 2013084437W WO 2014103993 A1 WO2014103993 A1 WO 2014103993A1
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WO
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region
film
semiconductor device
forming
sidewall
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Application number
PCT/JP2013/084437
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English (en)
French (fr)
Inventor
敢太 齊野
武志 永井
Original Assignee
ピーエスフォー ルクスコ エスエイアールエル
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Publication date
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug

Definitions

  • the present invention is based on the priority claim of Japanese patent application: Japanese Patent Application No. 2012-280524 (filed on December 25, 2012), and the entire content of the application is incorporated herein by reference. Shall.
  • the present invention relates to a semiconductor device, and more particularly to a method for manufacturing a field effect transistor in which a metal gate electrode is formed on a gate insulating film including a high dielectric constant (High-k) film.
  • DRAM Dynamic Random Access Memory
  • a memory cell area in which memory elements are arranged and a peripheral circuit area for controlling the memory elements.
  • Patent Document 1 discloses a transistor manufacturing technique in which the thickness of a sidewall of a MOS transistor is made different between a memory cell region and a peripheral circuit region in order to prevent a short channel and a decrease in electrical characteristics.
  • the memory cell region extends over the peripheral circuit region, a bit line is formed in the memory cell region, and a part of peripheral circuit wiring is formed in the peripheral circuit region.
  • a semiconductor device having a metal multi-layer wiring that constitutes a part of the gate electrode in order to avoid disconnection and operation delay, the memory cell region extends over the peripheral circuit region, a bit line is formed in the memory cell region, and a part of peripheral circuit wiring is formed in the peripheral circuit region.
  • a semiconductor device having a metal multi-layer wiring that constitutes a part of the gate electrode is a semiconductor device having a metal multi-layer wiring that constitutes a part of the gate electrode.
  • Patent Document 3 discloses that oxygen is introduced into a gate dielectric film made of a high dielectric constant (High-k) film in order to reduce the threshold value of the transistor.
  • High-k high dielectric constant
  • DRAMs are manufactured using self-aligned contacts (SAC) in order to minimize the memory size.
  • SAC self-aligned contacts
  • 11 to 14 are schematic process diagrams for explaining a method for manufacturing a semiconductor device according to the background art.
  • 11 to 14 the left side shows the memory cell region A, and the right side shows the peripheral circuit region B.
  • 11 to 14 show cross sections perpendicular to the bit line in the memory cell region and the gate electrode in the peripheral circuit region.
  • an element isolation region 902 is formed in a semiconductor substrate 901.
  • an MC (Memory Cell) gate insulating film (not shown) and a buried word line (not shown) are formed.
  • a first interlayer insulating film 911 and a bit line 920 are formed thereon in the memory cell region A, and a PC (peripheral circuit) gate insulating film 931 and a PC gate electrode in the peripheral circuit region B. 930 is formed.
  • a first liner film 981 is formed on the semiconductor substrate 901 so as to cover the bit line 920 and the PC gate electrode 930 (FIG. 11).
  • a mask (not shown) is formed in the memory cell region A.
  • the first liner film 981 on the peripheral circuit region B is etched back to form a first PC sidewall 936 on the PC gate electrode 930 in the peripheral circuit region B.
  • impurities are implanted into the semiconductor substrate 901 to form an LDD (Lightly Doped Drain) region 906 in the peripheral circuit region B (FIG. 12).
  • a second liner film 982 is formed on the semiconductor substrate 901 and the first liner film 981 so as to cover the bit line 920 and the PC gate electrode 930 (FIG. 13).
  • a mask (not shown) is formed in the peripheral circuit region B.
  • the second liner film 982 in the memory cell region A is removed.
  • the first liner film 981 in the memory cell region A is etched back to form a first MC sidewall 924 on the bit line 920.
  • a mask (not shown) is formed in the memory cell region A.
  • the second liner film 982 on the peripheral circuit region B is etched back to form a second PC sidewall 937 on the PC gate electrode 930 in the peripheral circuit region B.
  • impurities are implanted into the semiconductor substrate 901 in the peripheral circuit region B to form PC source / drain regions 907 (FIG. 14). .
  • FIG. 15 shows an enlarged schematic cross-sectional view of the memory cell region A after the heat treatment.
  • the first MC sidewall 924 serves as an insulating film that prevents a short circuit between the bit line 920 and the capacitor contact.
  • the film thickness of the first MC sidewall 924 needs to be a certain film thickness or less, for example, 5 nm.
  • the heat treatment is performed with the thin first MC sidewall 924 exposed, a part of the bit line 920 covered by the first MC sidewall 924 is also oxidized.
  • the bit line 920 is a stacked body of tungsten (W), tungsten nitride (WN), and tungsten silicide (WSi), and polysilicon formed over the stacked body, the stacked body or a part of the polysilicon is formed.
  • tungsten W
  • WN tungsten nitride
  • WSi tungsten silicide
  • the stacked body or a part of the polysilicon is formed.
  • Oxidized portions 921a and 922a shown in FIG. 15 are oxidized.
  • impurities implanted into the polysilicon diffuse outward. This increases the bit line resistance, interface resistance, and contact resistance.
  • the volume increases. As a result, the opening area of the capacitor contact plug is reduced, and the contact resistance is increased.
  • the film thickness of the first MC sidewall 924 and the film thickness of the first PC sidewall 936 cannot be controlled independently. That is, the film thicknesses of the first MC sidewall 924 and the first PC sidewall 936 are determined depending on the film thickness required for the first MC sidewall 924.
  • HKMG High-k / Metal Gate
  • EWF Effective Work Function
  • a step of forming a wiring in a first region of a semiconductor device a step of forming a first gate insulating film in a second region of the semiconductor device, and a step on the first gate insulating film
  • Forming a first gate electrode forming a first liner film so as to cover the wiring and the first gate electrode in the first region and the second region, and forming a first liner film in the second region.
  • FIG. 4 is a schematic process diagram for explaining the method for manufacturing the semiconductor device according to the first embodiment.
  • FIG. 4 is a schematic process diagram for explaining the method for manufacturing the semiconductor device according to the first embodiment.
  • FIG. 4 is a schematic process diagram for explaining the method for manufacturing the semiconductor device according to the first embodiment.
  • FIG. 4 is a schematic process diagram for explaining the method for manufacturing the semiconductor device according to the first embodiment.
  • FIG. 4 is a schematic process diagram for explaining the method for manufacturing the semiconductor device according to the first embodiment.
  • FIG. 4 is a schematic process diagram for explaining the method for manufacturing the semiconductor device according to the first embodiment.
  • FIG. 4 is a schematic process diagram for explaining the method for manufacturing the semiconductor device according to the first embodiment.
  • FIG. 4 is a schematic process diagram for explaining the method for manufacturing the semiconductor device according to the first embodiment.
  • the method for manufacturing a semiconductor device further includes a step of thinning the first liner film in the first region after forming the first liner film.
  • the method for manufacturing a semiconductor device further includes a step of thinning the first liner film in the first region after forming the first gate sidewall.
  • the method for manufacturing a semiconductor device further includes a step of thinning the first liner film in the first region after forming the second gate sidewall.
  • the method for manufacturing a semiconductor device includes a step of etching back the first liner film to form a first wiring sidewall in the first region, and the first region and the second region. Forming a third liner film on the semiconductor substrate so as to cover the wiring and the first gate electrode in the region; and etching back the third liner film in the first region to be adjacent to the first wiring sidewall.
  • the method further includes forming a second wiring sidewall and etching back the third liner film in the second region to form a third gate sidewall adjacent to the second gate sidewall.
  • the method for manufacturing a semiconductor device further includes a step of forming a first contact plug electrically connected to the semiconductor substrate between adjacent second wiring sidewalls.
  • At least a part of the wiring and the first gate electrode are formed in the same process.
  • the step of forming the wiring and the first gate electrode includes a step of forming a first conductor layer on the semiconductor substrate, a step of forming an insulating layer on the conductor layer, Patterning the first gate insulating film, the first conductor layer, and the insulating layer into a desired shape.
  • the step of forming the wiring and the first gate electrode includes the step of forming the second conductor layer on the semiconductor substrate in the second region before the step of forming the first conductor layer.
  • the method further includes forming. In the second region, the first conductor layer is formed on the second conductor layer.
  • a method for manufacturing a semiconductor device includes a step of forming a first interlayer insulating film on a semiconductor substrate in a first region, and penetrating the first interlayer insulating film, The method further includes forming a first contact plug to be electrically connected. The wiring is formed on the first interlayer insulating film so as to be electrically connected to the first contact plug.
  • the method for manufacturing a semiconductor device further includes a step of etching the first interlayer insulating film so as to expose the semiconductor substrate after removing the second liner film.
  • the second impurity is added to the semiconductor substrate in the second region. And further forming a second impurity diffusion region by implanting.
  • the first liner film is a silicon nitride film or a silicon oxynitride film.
  • the second liner film is a silicon oxide film.
  • the method for manufacturing a semiconductor device includes a step of forming a groove in the semiconductor substrate in the first region, and a third impurity is implanted in the semiconductor substrate in the first region.
  • FIG. 1 is a schematic plan view of a semiconductor device that can be manufactured by the method for manufacturing a semiconductor device according to the first embodiment.
  • FIG. 2 is a schematic cross-sectional view taken along the line II-II in FIG.
  • FIG. 1 is a drawing for facilitating the understanding of the positional relationship of each element. In FIG. 1, only some elements are shown. In FIG. 1, the bit line 120 and the PC gate electrode 130 are formed by arrows. The active region shown in FIG. 1 is hatched.
  • a DRAM is illustrated as an example of the semiconductor device 100.
  • the semiconductor device 100 has a memory cell region A on the left side and a peripheral circuit region B on the right side in the drawing.
  • the semiconductor device 100 includes a semiconductor substrate 101 and an element isolation region 102 that partitions an active region.
  • a memory cell (hereinafter referred to as “MC”) active region 103 is formed in the memory cell region A.
  • a peripheral circuit (hereinafter referred to as “PC”) active region 104 is formed in the memory cell region A.
  • the MC active region 103 is formed in a parallelogram shape.
  • the plurality of MC active regions 103 are arranged in parallel to the Y direction.
  • the plurality of MC active regions 103 form a broken line extending in the X ′ direction so as to translate the arrangement in the Y direction in the X direction and the X ′ direction forming a certain angle with the Y direction.
  • the PC active region 104 is formed in a rectangular shape.
  • the plurality of PC active regions 104 are arranged in a lattice pattern.
  • the semiconductor device 100 includes a first interlayer insulating film 111 formed on the semiconductor substrate 101, a second interlayer insulating film 112 formed on the semiconductor substrate 101, and a stopper film formed on the second interlayer insulating film 112. 113, a third interlayer insulating film 114 formed on the stopper film 113, a fourth interlayer insulating film 115 formed on the third interlayer insulating film 114, and a protection formed on the fourth interlayer insulating film 115. And an insulating film 116.
  • the semiconductor device 100 includes an embedded word line 109 embedded in a groove formed in the semiconductor substrate 101, an MC gate insulating film (not shown) embedded in the groove, and a semiconductor substrate 101. MC source / drain regions 105 formed.
  • the semiconductor device 100 includes a bit line 120 formed on the first interlayer insulating film 111, a bit contact plug (not shown) that electrically connects the bit line 120 and the MC active region 103, and the bit line 120.
  • the bit line 120 and the capacitor contact plug 141 are formed in the first interlayer insulating film 111 and the second interlayer insulating film 112.
  • the embedded word line 109 extends along the Y direction in the drawing.
  • the two buried word lines 109 intersect with one MC active region 103 so that one MC active region 103 is divided into three.
  • the bit line 120 extends in the X direction perpendicular to the Y direction in the drawing. Bit line 120 extends so as to pass over a portion sandwiched between adjacent buried word lines 109 in MC active region 103.
  • the bit line 120 may be a stacked body of a plurality of elements.
  • the bit line 120 includes an MC polysilicon film 121, an MC laminated metal film 122, and an MC cover insulating film 123 in order from the bottom.
  • the MC laminated metal film 122 can be, for example, a laminated body of tungsten, tungsten nitride, and tungsten silicide.
  • the first MC sidewall 124 can be, for example, a silicon nitride film or a silicon oxynitride film.
  • the film thickness of the first MC sidewall 124 can be set to 5 nm, for example.
  • the second MC sidewall 125 can be a silicon nitride film, for example.
  • the film thickness of the second MC sidewall 125 can be set to 5 nm, for example.
  • the semiconductor device 100 further includes a capacitor 150 in the layers of the stopper film 113, the third interlayer insulating film 114, and the fourth interlayer insulating film 115.
  • the capacitor 150 includes a lower electrode 151, a capacitive insulating film 152, and an upper electrode 153.
  • a capacitor 150 shown in FIG. 2 is a cylinder type and has a plurality of bottomed cylindrical portions.
  • the capacitor 150 is electrically connected to the MC source / drain region 105 via the capacitive contact plug 141 at the bottom of the bottomed cylindrical portion.
  • the capacitor 150 may take other forms such as a crown type or a fin type.
  • the semiconductor device 100 further includes a wiring 160 and a MC contact plug 154 that electrically connects the capacitor 150 and the wiring 160.
  • the semiconductor device 100 includes an LDD (Lightly Doped Drain) region 106 and a PC source / drain region 107 formed on the semiconductor substrate 101, a PC gate insulating film 131 formed on the semiconductor substrate 101, And a PC gate electrode 130 formed on the PC gate insulating film 131.
  • the PC gate electrode 130 extends along the X direction in the drawing. That is, the PC gate electrode 130 extends in the same direction (parallel) as the bit line 120 in the memory cell region A.
  • the PC gate electrode 130 extends so as to pass through the center of the PC active region 104 arranged in the X direction.
  • the PC gate electrode 130 may be a stacked body of a plurality of elements.
  • the PC gate electrode 130 includes a first PC polysilicon film 132, a second PC polysilicon film 133, a PC laminated metal film 134, and a PC cover insulating film 135 in order from the bottom.
  • the PC laminated metal film 134 can be, for example, a laminated body of tungsten, tungsten nitride, and tungsten silicide.
  • the PC gate insulating film 131 may be a stacked body of a plurality of insulating films.
  • the PC gate insulating film 131 may include a high-k film containing a high dielectric constant material.
  • the high-k film is preferably a film having a relative dielectric constant higher than that of the silicon nitride film.
  • the relative dielectric constant of the high-k film is preferably 7 or more.
  • the material of the high-k film include HfO 2 -based, HfSiO-based, and ZrO 2 -based materials.
  • the high-k film may be a laminate, and for example, a material of the high-k film and Al 2 O 3 , MgO, or the like may be laminated.
  • the PC gate electrode 130, the PC gate insulating film 131, the LDD region 106, and the PC source / drain region 107 form a transistor.
  • the semiconductor device 100 further includes a first PC sidewall 136, a second PC sidewall 137, and a third PC sidewall 138 formed as sidewalls on both sides of the PC gate electrode 130 and the PC gate insulating film 131.
  • the first PC sidewall 136, the second PC sidewall 137, and the third PC sidewall 138 are formed in this order from the PC gate electrode 130.
  • the first PC sidewall 136 can be, for example, a silicon nitride film or a silicon oxynitride film.
  • the film thickness of the first PC sidewall 136 can be set to 5 nm, for example.
  • the second PC sidewall 137 can be a silicon oxide film, for example.
  • the film thickness of the second PC sidewall 137 can be set to 30 nm, for example.
  • the third PC sidewall 138 can be, for example, a silicon nitride film.
  • the film thickness of the third PC sidewall 138 can be 8 nm, for example.
  • the semiconductor device 100 includes a PC wiring 143 formed in the stopper film 113, and a first PC contact plug 142 that electrically connects the PC wiring 143 and the PC source / drain region 107. Further prepare.
  • the semiconductor device 100 further includes a second PC contact plug 155 that electrically connects the wiring 160 and the PC source / drain region 107.
  • 3 to 9 are schematic process diagrams for explaining the semiconductor device manufacturing method according to the first embodiment.
  • the element isolation region 102 is formed in the semiconductor substrate 101.
  • the MC active region 103 and the PC active region 104 are partitioned.
  • impurities are implanted into the semiconductor substrate 101 to form MC source / drain regions 105.
  • a groove (not shown) is formed in the semiconductor substrate 101.
  • an MC gate insulating film (not shown) and a buried word line (not shown) are formed in the trench.
  • a first interlayer insulating film 111 is formed on the semiconductor substrate 101.
  • a bit contact plug (not shown) that penetrates the first interlayer insulating film 111 and is electrically connected to the MC active region 103 is formed.
  • a PC gate insulating film 131 is formed on the semiconductor substrate 101.
  • a first PC polysilicon film 132 is formed on the PC gate insulating film 131.
  • the upper surface of the first interlayer insulating film 111 and the upper surface of the first PC polysilicon film 132 are set to the same height (form the same surface).
  • bit line 120 in the memory cell region A and the PC gate electrode 130 in the peripheral circuit region B are formed in the same process (FIG. 3).
  • a polysilicon film liner film, a laminated metal film liner film, and a cover insulating film liner film are sequentially laminated in the memory cell region A and the peripheral circuit region B, and these are formed into the shape of the bit line 120 and the PC gate electrode 130.
  • the polysilicon film liner film becomes the MC polysilicon layer 121 and the second PC polysilicon layer 133.
  • the laminated metal film liner film becomes the MC laminated metal film 122 and the PC laminated metal film 134.
  • the cover insulating film liner film becomes the MC cover insulating film 123 and the PC cover insulating film 135.
  • a first liner film 181 is formed on the semiconductor substrate 101 so as to cover the bit line 120 and the PC gate electrode 130 in the memory cell region A and the peripheral circuit region B (FIG. 4).
  • the first liner film 181 can be formed of, for example, silicon nitride or silicon oxynitride film.
  • the film thickness of the first liner film 181 can be set to 5 nm, for example.
  • the memory cell area A is protected with a resist (not shown).
  • the first liner film 181 is etched back to form a first PC sidewall 136 as a sidewall on the side surfaces of the PC gate electrode 130 and the PC gate insulating film 131.
  • an impurity is pocket-implanted into the semiconductor substrate 101 to form an LDD region 106 (FIG. 5).
  • a second liner film 182 is formed on the semiconductor substrate 101 so as to cover the bit line 120 and the PC gate electrode 130 in the memory cell region A and the peripheral circuit region B (FIG. 6).
  • the second liner film 182 is formed so as to fill a gap between the adjacent bit lines 120.
  • the film thickness of the second liner film 182 can be set to 30 nm, for example.
  • the second liner film 182 can be, for example, silicon oxide made from tetraethyl orthosilicate (TEOS).
  • the memory cell area A is protected with a resist (not shown).
  • the second liner film 182 is etched back to form a second PC sidewall 137 outside the first PC sidewall 136 as a sidewall of the PC gate electrode 130 and the PC gate insulating film 131.
  • impurities are implanted into the semiconductor substrate 101 to form PC source / drain regions 107 (FIG. 7).
  • the PC source / drain region 107 is activated by heat treatment.
  • the bit line 120 is covered with the first liner film 181 and the second liner film 182.
  • the PC gate electrode 130 and the first PC sidewall 136 are covered with the second PC sidewall 137. Therefore, oxidation of the bit line 120 and the PC gate electrode 130 due to heat treatment can be prevented. Further, outward diffusion of impurities implanted into polysilicon can be suppressed. As a result, the resistance of the bit line resistance, interface resistance, and bit contact plug can be reduced.
  • the peripheral circuit area B is protected with a resist (not shown).
  • the second liner film 182 is removed.
  • the second liner film 182 can be removed, for example, by wet etching with hydrofluoric acid or the like.
  • the first liner film 181 is etched back to form a first MC sidewall 124 as a sidewall of the bit line 120 (FIG. 8).
  • a third liner film 183 is formed on the semiconductor substrate 101 so as to cover the bit line 120 and the PC gate electrode 130 in the memory cell region A and the peripheral circuit region B (FIG. 9).
  • the third liner film 183 can be formed by, for example, silicon nitridation.
  • the film thickness of the third liner film 183 can be 8 nm, for example.
  • the third liner film 183 is etched back to form a second MC sidewall 125 outside the first MC sidewall 124 as a sidewall of the bit line 120.
  • a third PC sidewall 138 is formed outside the second PC sidewall 137 as a sidewall of the PC gate electrode 130 and the PC gate insulating film 131 (see FIG. 2).
  • the sidewalls of the bit lines 120 in the memory cell region A become the first MC sidewalls 124 and the second MC sidewalls 125.
  • the sidewalls of the PC gate electrode 130 in the peripheral circuit region B are the first PC sidewall 136, the second PC sidewall 137, and the third PC sidewall 138.
  • the sidewall of the peripheral circuit region B can be made thicker than the sidewall of the memory cell region A by the amount of the second PC sidewall 137. Therefore, even when a high-k film is used as the PC gate insulating film 131, the EWF of the gate electrode can be made constant and the threshold voltage can be stabilized.
  • the first interlayer insulating film 111 exposed between the adjacent second MC sidewalls 125 is etched so that the semiconductor substrate 101 is exposed.
  • the second interlayer insulating film 112, the capacitor contact plug 141, the first PC contact plug 142, the PC wiring 143, the stopper film 113, the third interlayer insulating film 114, the fourth interlayer insulating film 115, the capacitor 150, and the MC contact plug 154 Then, the second PC contact plug 155, the wiring 160, the cover insulating film 116, and the like are formed, and the semiconductor device 100 is manufactured.
  • FIG. 10 is a schematic process diagram for explaining the semiconductor device manufacturing method according to the second embodiment.
  • the film thickness of the first MC sidewall in the memory cell region and the film thickness of the first PC sidewall in the peripheral circuit region are the same.
  • the film thickness of the first MC sidewall in the memory cell region is smaller than the film thickness of the first PC sidewall in the peripheral circuit region.
  • the basic configuration of the semiconductor device according to the second embodiment is the same as that of the semiconductor device according to the first embodiment shown in FIGS.
  • peripheral circuit region B is protected with a resist 201.
  • a portion of the first liner film 181 exposed in the memory cell region A is thinned to form a thinned first liner film 181 '(FIG. 10).
  • the process further includes the process shown in FIG.
  • the bit line 120 can be prevented from being oxidized by the heat treatment even if the thinned first sidewall 181 ′ is thin.
  • the same effect as in the first embodiment can be obtained.
  • the thickness of the first MC sidewall 124 in the memory cell region A and the thickness of the first PC sidewall 136 in the peripheral circuit region B can be made different. That is, in the memory cell region A, the first MC sidewall 124 can be thinned to the minimum necessary thickness without depending on the thickness of the first PC sidewall 136 in the peripheral circuit region B. Thereby, the cross-sectional area of the capacitive contact plug 141 can be ensured, and the resistance of the capacitive contact plug 141 can be reduced as compared with the first embodiment.
  • the process shown in FIG. 10 is performed before the etch-back process of the first liner film 181 in the peripheral circuit region B shown in FIG.
  • the thinning step shown in FIG. 10 is performed after the step shown in FIG. That is, after the first liner film 181 in the peripheral circuit region B is etched back, the first liner film 181 in the memory cell region A is thinned.
  • the thinning process of the first liner film 181 in the memory cell region A may be performed before the forming process of the second liner film 182, or after the second liner film 182 in the memory cell region A is removed, It may be performed before the step of etching back the liner film 181.

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Abstract

　メモリセル領域のコンタクト抵抗を低減する半導体装置の製造方法を提供すること。半導体装置の製造方法は、第２領域において、ゲート絶縁膜及びゲート電極を形成する工程と、第１領域及び第２領域において、配線及び第１ゲート電極を覆うように第１ライナ膜を形成する工程と、第２領域において、第１ライナ膜をエッチバックして第１ゲートサイドウォールを形成する工程と、第１領域において第１ライナ膜を覆うように、及び第２領域においてゲート電極を覆うように、第２ライナ膜を形成する工程と、第２領域において、第２ライナ膜をエッチバックして、第１ゲートサイドウォールに隣接する第２ゲートサイドウォールを形成する工程と、第２領域において、半導体基板に不純物を注入して不純物拡散領域を形成する工程と、熱処理により不純物拡散領域を活性化させる工程と、第１領域において、熱処理後に第２ライナ膜を除去する工程と、を含む。

Description

半導体装置の製造方法
　（関連出願についての記載）
　本発明は、日本国特許出願：特願２０１２－２８０５２４号（２０１２年１２月２５日出願）の優先権主張に基づくものであり、同出願の全記載内容は引用をもって本書に組み込み記載されているものとする。
　本発明は半導体装置に関し、特に高誘電率（Ｈｉｇｈ－ｋ）膜を含むゲート絶縁膜上に金属ゲート電極を形成した電界効果トランジスタの製造方法に関する。
　半導体装置の１つとして、ＤＲＡＭ（Dynamic Random Access Memory）がある。ＤＲＡＭにおいては、メモリ素子が配列されたメモリセル領域とメモリ素子の制御等を行う周辺回路領域とが存在する。
　特許文献１には、短チャネル化及び電気特性の低下を防止するため、メモリセル領域と周辺回路領域とで、ＭＯＳトランジスタのサイドウォールの膜厚を異ならせるトランジスタ製造技術が開示されている。
　特許文献２には、断線及び動作遅延を回避するため、メモリセル領域と周辺回路領域に跨って延在し、メモリセル領域ではビット線を構成し、周辺回路領域では周辺回路用配線の一部とゲート電極の一部を構成するメタル積層配線を有する半導体装置が開示されている。
　特許文献３には、トランジスタの閾値を縮小するために、高誘電率（Ｈｉｇｈ－ｋ）膜からなるゲート誘電膜に酸素を導入することが開示されている。
特開２０１２－０５９８８０号公報 特開２０１２－０９９７９３号公報 特開２００９－２８３９０６号公報
　上記各特許文献の内容は引用をもって本書に繰み込み記載されるものとする。以下の分析は、本発明の観点から与えられる。
　ＤＲＡＭにおいては、メモリサイズを極小化するためにセルフアラインコンタクト（ＳＡＣ；Self-Aligned Contact）を用いて製造される。ここで、メモリセル領域のビット線と周辺回路領域のゲート電極とを同時に形成する半導体装置の製造方法について説明する。図１１～図１４に、背景技術に係る半導体装置の製造方法を説明するための概略工程図を示す。図１１～図１４において、左側はメモリセル領域Ａを示し、右側は周辺回路領域Ｂを示す。図１１～図１４は、メモリセル領域のビット線及び周辺回路領域のゲート電極に垂直な断面を示す。
　図１１においては、半導体基板９０１に素子分離領域９０２が形成されている。メモリセル領域Ａにおいては、ＭＣ（メモリセル；Memory Cell）ゲート絶縁膜（不図示）及び埋込ワード線（不図示）が形成されている。半導体基板９０１上には、メモリセル領域Ａにおいて第１層間絶縁膜９１１及びその上にビット線９２０が形成され、周辺回路領域ＢにおいてＰＣ（周辺回路；Peripheral Circuit）ゲート絶縁膜９３１及びＰＣゲート電極９３０が形成されている。そして、ビット線９２０及びＰＣゲート電極９３０を覆うように、半導体基板９０１上に第１ライナ膜９８１が形成されている（図１１）。
　次に、メモリセル領域Ａにマスク（不図示）を形成する。次に、周辺回路領域Ｂ上の第１ライナ膜９８１をエッチバックして、周辺回路領域ＢのＰＣゲート電極９３０に第１ＰＣサイドウォール９３６を形成する。次に、ＰＣゲート電極９３０及び第１ＰＣサイドウォール９３６をマスクとして、半導体基板９０１に不純物を注入して、周辺回路領域ＢのＬＤＤ（Lightly Doped Drain）領域９０６を形成する（図１２）。
　次に、ビット線９２０及びＰＣゲート電極９３０を覆うように、半導体基板９０１及び第１ライナ膜９８１上に第２ライナ膜９８２を形成する（図１３）。
　次に、周辺回路領域Ｂにマスク（不図示）を形成する。次に、メモリセル領域Ａにおける第２ライナ膜９８２を除去する。次に、メモリセル領域Ａにおける第１ライナ膜９８１をエッチバックして、ビット線９２０に第１ＭＣサイドウォール９２４を形成する。
　次に、メモリセル領域Ａにマスク（不図示）を形成する。次に、周辺回路領域Ｂ上の第２ライナ膜９８２をエッチバックして、周辺回路領域ＢのＰＣゲート電極９３０に第２ＰＣサイドウォール９３７を形成する。次に、ＰＣゲート電極９３０、第１ＰＣサイドウォール９３６及び第２ＰＣサイドウォール９３７をマスクとして、周辺回路領域Ｂの半導体基板９０１に不純物を注入してＰＣソース・ドレイン領域９０７を形成する（図１４）。
　次に、熱処理を行い、周辺回路領域ＢのＰＣソース・ドレイン領域９０７を活性化させる。しかし、これにより、メモリセル領域Ａも熱処理されることになる。図１５に、熱処理後におけるメモリセル領域Ａの拡大概略断面図を示す。
　最終的には、メモリセル領域Ａのビット線９２０間には容量コンタクトプラグが形成される。第１ＭＣサイドウォール９２４は、ビット線９２０と容量コンタクトとの短絡を防止する絶縁膜の役割を果たすことになる。一方で、コンタクト抵抗の上昇を防止するために、容量コンタクトプラグを形成するための開口面積も一定以上確保する必要がある。したがって、第１ＭＣサイドウォール９２４の膜厚は一定の膜厚以下、例えば５ｎｍ、にする必要がある。しかしながら、薄い第１ＭＣサイドウォール９２４が露出した状態で熱処理されるため、第１ＭＣサイドウォール９２４が被覆しているビット線９２０の一部も酸化されてしまう。例えば、ビット線９２０が、タングステン（Ｗ）、窒化タングステン（ＷＮ）及びケイ化タングステン（ＷＳｉ）の積層体並びに当該積層体上に形成されたポリシリコンである場合、積層体やポリシリコンの一部（図１５に示す酸化部分９２１ａ，９２２ａ）が酸化されてしまう。また、ポリシリコンに注入した不純物が外方に拡散してしまう。これにより、ビット線抵抗、界面抵抗及びコンタクト抵抗が上昇してしまう。また、タングステンが異常酸化された場合には、体積が増大する。その結果、容量コンタクトプラグの開口面積が縮小することになり、コンタクト抵抗が上昇してしまう。
　さらに、上記のプロセスでは、第１ＭＣサイドウォール９２４の膜厚と第１ＰＣサイドウォール９３６の膜厚とを独立して制御することができない。すなわち、第１ＭＣサイドウォール９２４及び第１ＰＣサイドウォール９３６の膜厚は、第１ＭＣサイドウォール９２４に要求される膜厚に依存して決定されることになる。しかし、ゲート絶縁膜にＨｉｇｈ－ｋ膜をするＨＫＭＧ（High-k/Metal Gate）を使用する場合、第１ＰＣサイドウォールの膜厚が薄いと酸化剤がＨＫＭＧに侵入し、ＨＫＭＧの実効仕事関数（ＥＷＦ；Effective Work Function）が大きく変化してしまう。したがって、周辺回路領域Ｂにおけるトランジスタのしきい値電圧は、第１ＭＣサイドウォール９２４の膜厚によって大きく変動することになる。
　本発明の第１視点によれば、半導体装置の第１領域において、配線を形成する工程と、半導体装置の第２領域において、第１ゲート絶縁膜を形成する工程と、第１ゲート絶縁膜上に第１ゲート電極を形成する工程と、第１領域及び第２領域において、配線及び第１ゲート電極を覆うように第１ライナ膜を形成する工程と、第２領域において、第１ライナ膜をエッチバックして第１ゲートサイドウォールを形成する工程と、第１領域において第１ライナ膜を覆うように、及び第２領域において第１ゲート電極を覆うように、第２ライナ膜を形成する工程と、第２領域において、第２ライナ膜をエッチバックして、第１ゲートサイドウォールに隣接する第２ゲートサイドウォールを形成する工程と、第２領域において、半導体基板に第１不純物を注入して第１不純物拡散領域を形成する工程と、熱処理により第１不純物拡散領域を活性化させる工程と、第１領域において、熱処理後に第２ライナ膜を除去する工程と、を含む半導体装置の製造方法が提供される。
製造可能な半導体装置の一例を示す概略平面図。 図１のII－II線に沿った概略断面図。 第１実施形態に係る半導体装置の製造方法を説明するための概略工程図。 第１実施形態に係る半導体装置の製造方法を説明するための概略工程図。 第１実施形態に係る半導体装置の製造方法を説明するための概略工程図。 第１実施形態に係る半導体装置の製造方法を説明するための概略工程図。 第１実施形態に係る半導体装置の製造方法を説明するための概略工程図。 第１実施形態に係る半導体装置の製造方法を説明するための概略工程図。 第１実施形態に係る半導体装置の製造方法を説明するための概略工程図。 第２実施形態に係る半導体装置の製造方法を説明するための概略工程図。 背景技術に係る半導体装置の製造方法を説明するための概略工程図。 背景技術に係る半導体装置の製造方法を説明するための概略工程図。 背景技術に係る半導体装置の製造方法を説明するための概略工程図。 背景技術に係る半導体装置の製造方法を説明するための概略工程図。 背景技術における熱処理後におけるメモリセル領域の拡大概略断面図。
　上記各視点の好ましい形態を以下に記載する。
　上記第１視点の好ましい形態によれば、半導体装置の製造方法は、第１ライナ膜を形成した後、第１領域の第１ライナ膜を薄化する工程をさらに含む。
　上記第１視点の好ましい形態によれば、半導体装置の製造方法は、第１ゲートサイドウォールを形成した後、第１領域の第１ライナ膜を薄化する工程をさらに含む。
　上記第１視点の好ましい形態によれば、半導体装置の製造方法は、第２ゲートサイドウォールを形成した後、第１領域の第１ライナ膜を薄化する工程をさらに含む。
　上記第１視点の好ましい形態によれば、半導体装置の製造方法は、第１領域において、第１ライナ膜をエッチバックして、第１配線サイドウォールを形成する工程と、第１領域及び第２領域において、配線及び第１ゲート電極覆うように、半導体基板上に第３ライナ膜を形成する工程と、第１領域において、第３ライナ膜をエッチバックして、第１配線サイドウォールに隣接する第２配線サイドウォールを形成する工程と、第２領域において、第３ライナ膜をエッチバックして、第２ゲートサイドウォールに隣接する第３ゲートサイドウォールを形成する工程と、をさらに含む。
　上記第１視点の好ましい形態によれば、半導体装置の製造方法は、隣接する第２配線サイドウォール間に、半導体基板と電気的に接続された第１コンタクトプラグを形成する工程をさらに含む。
　上記第１視点の好ましい形態によれば、配線及び第１ゲート電極の少なくとも一部は同一工程で形成する。
　上記第１視点の好ましい形態によれば、配線及び第１ゲート電極を形成する工程は、半導体基板上に、第１導体層を形成する工程と、導体層上に絶縁層を形成する工程と、第１ゲート絶縁膜、第１導体層及び絶縁層を所望の形状にパターニングする工程と、を含む。
　上記第１視点の好ましい形態によれば、配線及び第１ゲート電極を形成する工程は、第１導体層を形成する工程の前に、第２領域において、半導体基板上に、第２導体層を形成する工程をさらに含む。第２領域において、第１導体層は第２導体層上に形成する。
　上記第１視点の好ましい形態によれば、半導体装置の製造方法は、第１領域において、半導体基板上に第１層間絶縁膜を形成する工程と、第１層間絶縁膜を貫通し、半導体基板と電気的に接続する第１コンタクトプラグを形成する工程をさらに含む。配線は、第１コンタクトプラグと電気的に接続するように第１層間絶縁膜上に形成する。
　上記第１視点の好ましい形態によれば、半導体装置の製造方法は、第２ライナ膜を除去した後に、半導体基板を露出するように第１層間絶縁膜をエッチングする工程をさらに含む。
　上記第１視点の好ましい形態によれば、半導体装置の製造方法は、第１ライナ膜を形成した後、第２ライナ膜を形成する工程の前に、第２領域において、半導体基板に第２不純物を注入して第２不純物拡散領域を形成する工程をさらに含む。
　上記第１視点の好ましい形態によれば、第１ライナ膜はシリコン窒化膜又はシリコン酸窒化膜である。
　上記第１視点の好ましい形態によれば、第２ライナ膜はシリコン酸化膜である。
　上記第１視点の好ましい形態によれば、半導体装置の製造方法は、第１領域において、半導体基板に溝を形成する工程と、第１領域において、半導体基板に第３不純物を注入して第３不純物拡散領域を形成する工程と、溝に、第２ゲート絶縁膜を形成する工程と、
　第２ゲート絶縁膜上に、第２ゲート電極を形成する工程と、をさらに含む。
　以下の説明において、図面参照符号は発明の理解のために付記しているものであり、図示の態様に限定することを意図するものではない。また、特許請求の範囲に記載した序数と、以下の説明にある序数とは対応するものではない。
　第１実施形態に係る半導体装置の製造方法について説明する。
　まず、当該製造方法によって製造可能な半導体装置の一例について説明する。図１に、第１実施形態に係る半導体装置の製造方法によって製造可能な半導体装置の概略平面図を示す。図２に、図１のII－II線に沿った概略断面図を示す。図１は、各要素の位置関係の把握を容易にするための図面である。図１においては、一部の要素のみを図示してある。また、図１において、ビット線１２０及びＰＣゲート電極１３０は、矢印で形成箇所を示してある。図１に示す活性領域においてはハッチングを付してある。
　図１及び図２に示す形態において、半導体装置１００の一例としてＤＲＡＭが図示されている。半導体装置１００は、図面上、左側にメモリセル領域Ａを有し、右側に周辺回路領域Ｂを有する。
　半導体装置１００は、半導体基板１０１と、活性領域を区画する素子分離領域１０２と、を備える。メモリセル領域Ａにおいて、メモリセル（以下「ＭＣ」と表記する。）活性領域１０３が形成されている。周辺回路領域Ｂにおいて、周辺回路（以下「ＰＣ」と表記する。）活性領域１０４が形成されている。メモリセル領域Ａにおいて、ＭＣ活性領域１０３は、平行四辺形状に形成されている。複数のＭＣ活性領域１０３は、Ｙ方向に平行に配列している。また、複数のＭＣ活性領域１０３は、Ｙ方向の配列を、Ｘ方向及びＹ方向と一定の角度をなすＸ’方向に平行移動するように、すなわち、Ｘ’方向に延在する破線を形成するように配列されている。周辺回路領域Ｂにおいて、ＰＣ活性領域１０４は、矩形状に形成されている。複数のＰＣ活性領域１０４は、格子状に配列されている。
　半導体装置１００は、半導体基板１０１上に形成された第１層間絶縁膜１１１と、半導体基板１０１上に形成された第２層間絶縁膜１１２と、第２層間絶縁膜１１２上に形成されたストッパ膜１１３と、ストッパ膜１１３上に形成された第３層間絶縁膜１１４と、第３層間絶縁膜１１４上に形成された第４層間絶縁膜１１５と、第４層間絶縁膜１１５上に形成された保護絶縁膜１１６と、をさらに備える。
　まず、メモリセル領域Ａについて説明する。メモリセル領域Ａにおいて、半導体装置１００は、半導体基板１０１に形成された溝に埋め込まれた埋込ワード線１０９と、当該溝に埋め込まれたＭＣゲート絶縁膜（不図示）と、半導体基板１０１に形成されたＭＣソース・ドレイン領域１０５と、を備える。また、半導体装置１００は、第１層間絶縁膜１１１上に形成されたビット線１２０と、ビット線１２０とＭＣ活性領域１０３とを電気的に接続するビットコンタクトプラグ（不図示）と、ビット線１２０の両側にサイドウォールとして形成された第１ＭＣサイドウォール１２４及び第２ＭＣサイドウォール１２５と、隣接するビット線１２０間、すなわち第２ＭＣサイドウォール１２５間に形成され、ＭＣソース・ドレイン領域１０５と電気的に接続された容量コンタクトプラグ１４１と、をさらに備える。ビット線１２０及び容量コンタクトプラグ１４１は、第１層間絶縁膜１１１及び第２層間絶縁膜１１２の層に形成されている。
　埋込ワード線１０９は、図面上、Ｙ方向に沿って延在している。２つの埋込ワード線１０９は、１つのＭＣ活性領域１０３を三つに分けるように、１つのＭＣ活性領域１０３と交差している。ビット線１２０は、図面上、Ｙ方向に垂直なＸ方向に沿って延在している。ビット線１２０は、ＭＣ活性領域１０３のうち、隣接する埋込ワード線１０９で挟まれた部分上を通るように延在している。
　ビット線１２０は、複数の要素の積層体であってもよい。図２に示す形態においては、例えば、ビット線１２０は、下から順に、ＭＣポリシリコン膜１２１、ＭＣ積層金属膜１２２及びＭＣカバー絶縁膜１２３を有する。ＭＣ積層金属膜１２２は、例えば、タングステン、窒化タングステン及びケイ化タングステンの積層体とすることができる。
　第１ＭＣサイドウォール１２４は、例えば、シリコン窒化膜又はシリコン酸窒化膜とすることができる。第１ＭＣサイドウォール１２４の膜厚は、例えば、５ｎｍとすることができる。第２ＭＣサイドウォール１２５は、例えば、シリコン窒化膜とすることができる。第２ＭＣサイドウォール１２５の膜厚は、例えば、５ｎｍとすることができる。
　半導体装置１００は、ストッパ膜１１３、第３層間絶縁膜１１４及び第４層間絶縁膜１１５の層に、キャパシタ１５０をさらに備える。キャパシタ１５０は、下部電極１５１と、容量絶縁膜１５２と、上部電極１５３と、を備える。図２に示すキャパシタ１５０は、シリンダ型であり、複数の有底筒状部を有する。キャパシタ１５０は、有底筒状部の底部において、容量コンタクトプラグ１４１を介して、ＭＣソース・ドレイン領域１０５と電気的に接続されている。キャパシタ１５０は、クラウン型、フィン型等その他の形態をとってもよい。
　半導体装置１００は、配線１６０と、キャパシタ１５０と配線１６０とを電気的に接続するＭＣコンタクトプラグ１５４と、をさらに備える。
　次に、周辺回路領域Ｂについて説明する。周辺回路領域Ｂにおいて、半導体装置１００は、半導体基板１０１に形成されたＬＤＤ（Lightly Doped Drain）領域１０６及びＰＣソース・ドレイン領域１０７と、半導体基板１０１上に形成されたＰＣゲート絶縁膜１３１と、ＰＣゲート絶縁膜１３１上に形成されたＰＣゲート電極１３０と、をさらに備える。ＰＣゲート電極１３０は、図面上、Ｘ方向に沿って延在している。すなわち、ＰＣゲート電極１３０は、メモリセル領域Ａのビット線１２０と同方向（平行）に延在している。ＰＣゲート電極１３０は、は、Ｘ方向に配列したＰＣ活性領域１０４の中央を通るように延在している。ＰＣゲート電極１３０は、複数の要素の積層体であってもよい。図２に示す形態においては、例えば、ＰＣゲート電極１３０は、下から順に、第１ＰＣポリシリコン膜１３２、第２ＰＣポリシリコン膜１３３、ＰＣ積層金属膜１３４及びＰＣカバー絶縁膜１３５を有する。ＰＣ積層金属膜１３４は、例えば、タングステン、窒化タングステン及びケイ化タングステンの積層体とすることができる。ＰＣゲート絶縁膜１３１は、複数の絶縁膜の積層体であってもよい。ＰＣゲート絶縁膜１３１は、高誘電率材料を含有するＨｉｇｈ－ｋ膜を有してもよい。Ｈｉｇｈ－ｋ膜は、窒化シリコン膜よりも比誘電率が高い膜であると好ましい。例えば、Ｈｉｇｈ－ｋ膜の比誘電率は７以上であると好ましい。Ｈｉｇｈ－ｋ膜の材料としては、例えば、ＨｆＯ２系、ＨｆＳｉＯ系、ＺｒＯ２系等の材料が挙げられる。Ｈｉｇｈ－ｋ膜は積層体であってもよく、例えば、Ｈｉｇｈ－ｋ膜の材料とＡｌ２Ｏ３、ＭｇＯ等を積層してもよい。ＰＣゲート電極１３０、ＰＣゲート絶縁膜１３１、ＬＤＤ領域１０６及びＰＣソース・ドレイン領域１０７は、トランジスタを形成する。
　半導体装置１００は、ＰＣゲート電極１３０及びＰＣゲート絶縁膜１３１の両側にサイドウォールとして形成された第１ＰＣサイドウォール１３６、第２ＰＣサイドウォール１３７及び第３ＰＣサイドウォール１３８をさらに備える。第１ＰＣサイドウォール１３６、第２ＰＣサイドウォール１３７及び第３ＰＣサイドウォール１３８は、ＰＣゲート電極１３０からこの順で形成されている。第１ＰＣサイドウォール１３６は、例えば、シリコン窒化膜又はシリコン酸窒化膜とすることができる。第１ＰＣサイドウォール１３６の膜厚は、例えば、５ｎｍとすることができる。第２ＰＣサイドウォール１３７は、例えば、酸化シリコン膜とすることができる。第２ＰＣサイドウォール１３７の膜厚は、例えば、３０ｎｍとすることができる。第３ＰＣサイドウォール１３８は、例えば、シリコン窒化膜とすることができる。第３ＰＣサイドウォール１３８の膜厚は、例えば、８ｎｍとすることができる。
　図２に示す形態においては、半導体装置１００は、ストッパ膜１１３に形成されたＰＣ配線１４３と、ＰＣ配線１４３とＰＣソース・ドレイン領域１０７とを電気的に接続する第１ＰＣコンタクトプラグ１４２と、をさらに備える。また、半導体装置１００は、配線１６０とＰＣソース・ドレイン領域１０７とを電気的に接続する第２ＰＣコンタクトプラグ１５５をさらに備える。
　次に、第１実施形態に係る半導体装置の製造方法について説明する。図３～図９に、第１実施形態に係る半導体装置の製造方法を説明するための概略工程図を示す。まず、半導体基板１０１に素子分離領域１０２を形成する。これにより、ＭＣ活性領域１０３及びＰＣ活性領域１０４を区画する。
　メモリセル領域Ａにおいて、半導体基板１０１に不純物を注入して、ＭＣソース・ドレイン領域１０５を形成する。次に、半導体基板１０１に溝（不図示）を形成する。次に、当該溝に、ＭＣゲート絶縁膜（不図示）及び埋込ワード線（不図示）を形成する。次に、半導体基板１０１上に第１層間絶縁膜１１１を形成する。次に、第１層間絶縁膜１１１を貫通し、ＭＣ活性領域１０３と電気的に接続されたビットコンタクトプラグ（不図示）を形成する。
　周辺回路領域Ｂにおいて、半導体基板１０１上に、ＰＣゲート絶縁膜１３１を形成する。次に、ＰＣゲート絶縁膜１３１上に、第１ＰＣポリシリコン膜１３２を形成する。第１層間絶縁膜１１１の上面と第１ＰＣポリシリコン膜１３２の上面とは同じ高さにする（同一面を形成する）。
　次に、メモリセル領域Ａのビット線１２０と周辺回路領域ＢのＰＣゲート電極１３０とを同一工程で形成する（図３）。例えば、メモリセル領域Ａ及び周辺回路領域Ｂに、ポリシリコン膜ライナ膜、積層金属膜ライナ膜及びカバー絶縁膜ライナ膜を順に積層し、これらをビット線１２０及びＰＣゲート電極１３０の形状に成形する。これにより、ポリシリコン膜ライナ膜は、ＭＣポリシリコン層１２１及び第２ＰＣポリシリコン層１３３になる。積層金属膜ライナ膜は、ＭＣ積層金属膜１２２及びＰＣ積層金属膜１３４になる。カバー絶縁膜ライナ膜は、ＭＣカバー絶縁膜１２３及びＰＣカバー絶縁膜１３５になる。
　次に、メモリセル領域Ａ及び周辺回路領域Ｂにおいて、ビット線１２０及びＰＣゲート電極１３０を覆うように、半導体基板１０１上に、第１ライナ膜１８１を形成する（図４）。第１ライナ膜１８１は、例えば、シリコン窒化又はシリコン酸窒化膜で形成することができる。第１ライナ膜１８１の膜厚は、例えば、膜厚５ｎｍとすることができる。
　次に、メモリセル領域Ａをレジスト（不図示）で保護する。次に、周辺回路領域Ｂにおいて、第１ライナ膜１８１をエッチバックして、ＰＣゲート電極１３０及びＰＣゲート絶縁膜１３１の側面にサイドウォールとして第１ＰＣサイドウォール１３６を形成する。次に、ＰＣゲート電極１３０及び第１ＰＣサイドウォール１３６をマスクとして、半導体基板１０１に不純物をポケット注入してＬＤＤ領域１０６を形成する（図５）。
　次に、メモリセル領域Ａ及び周辺回路領域Ｂにおいて、ビット線１２０及びＰＣゲート電極１３０を覆うように、半導体基板１０１上に、第２ライナ膜１８２を形成する（図６）。第２ライナ膜１８２は、隣接するビット線１２０間の隙間を埋めるように形成する。第２ライナ膜１８２の膜厚は、例えば、３０ｎｍとすることができる。第２ライナ膜１８２は、例えば、オルトケイ酸テトラエチル（ＴＥＯＳ；tetraethyl orthosilicate）から作製した酸化シリコンとすることができる。
　次に、メモリセル領域Ａをレジスト（不図示）で保護する。次に、周辺回路領域Ｂにおいて、第２ライナ膜１８２をエッチバックして、ＰＣゲート電極１３０及びＰＣゲート絶縁膜１３１のサイドウォールとして、第１ＰＣサイドウォール１３６の外側に第２ＰＣサイドウォール１３７を形成する。次に、ＰＣゲート電極１３０、第１ＰＣサイドウォール１３６及び第２ＰＣサイドウォール１３７をマスクとして、半導体基板１０１に不純物を注入してＰＣソース・ドレイン領域１０７を形成する（図７）。次に、熱処理により、ＰＣソース・ドレイン領域１０７を活性化させる。このとき、メモリセル領域Ａにおいて、ビット線１２０は、第１ライナ膜１８１及び第２ライナ膜１８２で覆われている。周辺回路領域Ｂにおいて、ＰＣゲート電極１３０及び第１ＰＣサイドウォール１３６は、第２ＰＣサイドウォール１３７で覆われている。したがって、熱処理によるビット線１２０及びＰＣゲート電極１３０の酸化を防止することができる。また、ポリシリコンに注入した不純物の外方拡散も抑制することができる。これにより、ビット線抵抗、界面抵抗及びビットコンタクトプラグの抵抗の低抵抗化を実現することができる。
　次に、周辺回路領域Ｂをレジスト（不図示）で保護する。次に、第２ライナ膜１８２を除去する。第２ライナ膜１８２は、例えば、フッ化水素酸等によるウェットエッチングによって除去することができる。次に、メモリセル領域Ａにおいて、第１ライナ膜１８１をエッチバックして、ビット線１２０のサイドウォールとして、第１ＭＣサイドウォール１２４を形成する（図８）。
　次に、メモリセル領域Ａ及び周辺回路領域Ｂにおいて、ビット線１２０及びＰＣゲート電極１３０を覆うように、半導体基板１０１上に、第３ライナ膜１８３を形成する（図９）。第３ライナ膜１８３は、例えば、シリコン窒化で形成することができる。第３ライナ膜１８３の膜厚は、例えば、膜厚８ｎｍとすることができる。
　次に、第３ライナ膜１８３をエッチバックして、ビット線１２０のサイドウォールとして、第１ＭＣサイドウォール１２４の外側に第２ＭＣサイドウォール１２５を形成する。また、ＰＣゲート電極１３０及びＰＣゲート絶縁膜１３１のサイドウォールとして、第２ＰＣサイドウォール１３７の外側に第３ＰＣサイドウォール１３８を形成する（図２参照）。これにより、メモリセル領域Ａのビット線１２０のサイドウォールは、第１ＭＣサイドウォール１２４及び第２ＭＣサイドウォール１２５となる。一方、周辺回路領域ＢのＰＣゲート電極１３０のサイドウォールは、第１ＰＣサイドウォール１３６、第２ＰＣサイドウォール１３７及び第３ＰＣサイドウォール１３８となる。すなわち、周辺回路領域Ｂのサイドウォールは、第２ＰＣサイドウォール１３７の分だけ、メモリセル領域Ａのサイドウォールよりも厚くすることができる。したがって、ＰＣゲート絶縁膜１３１にＨｉｇｈ－ｋ膜を使用する場合であっても、ゲート電極のＥＷＦを一定にし、しきい値電圧を安定化させることができる。
　次に、半導体基板１０１が露出するように、隣接する第２ＭＣサイドウォール１２５間に露出した第１層間絶縁膜１１１をエッチングする。次に、第２層間絶縁膜１１２、容量コンタクトプラグ１４１、第１ＰＣコンタクトプラグ１４２、ＰＣ配線１４３、ストッパ膜１１３、第３層間絶縁膜１１４、第４層間絶縁膜１１５、キャパシタ１５０、ＭＣコンタクトプラグ１５４、第２ＰＣコンタクトプラグ１５５、配線１６０、カバー絶縁膜１１６等を形成して、半導体装置１００を製造する。
　次に、第２実施形態に係る半導体装置の製造方法について説明する。図１０に、第２実施形態に係る半導体装置の製造方法を説明するための概略工程図を示す。第１実施形態係る製造方法によれば、メモリセル領域における第１ＭＣサイドウォールの膜厚と周辺回路領域における第１ＰＣサイドウォールの膜厚は同じであった。第２実施形態に係る製造方法により製造される半導体装置においては、メモリセル領域における第１ＭＣサイドウォールの膜厚は、周辺回路領域における第１ＰＣサイドウォールの膜厚よりも薄くなっている。第２実施形態に係る半導体装置の基本的構成は、図１及び図２に示す第１実施形態に係る半導体装置と同様である。
　図３及び図４に示す工程までは第１実施形態と同様である。次に、周辺回路領域Ｂをレジスト２０１で保護する。次に、第１ライナ膜１８１のうち、メモリセル領域Ａに露出した部分を薄化して、薄化第１ライナ膜１８１’を形成する（図１０）。
　以降の工程は、図５～図９に示す形態と同様である。すなわち、第２実施形態に係る製造方法、第１実施形態の製造工程に加えて、図１０に示す工程をさらに含むものである。図７に示す工程において、第２ライナ膜１８２で覆われているので、薄化第１サイドウォール１８１’の膜厚が薄くとも、熱処理によるビット線１２０の酸化を防止することができる。
　第２実施形態においても第１実施形態と同様の効果を得ることができる。これに加えて、第２実施形態によれば、メモリセル領域Ａの第１ＭＣサイドウォール１２４の厚さと周辺回路領域Ｂの第１ＰＣサイドウォール１３６の厚さを異ならせることができる。すなわち、メモリセル領域Ａにおいて、周辺回路領域Ｂの第１ＰＣサイドウォール１３６の膜厚に依存せずに、第１ＭＣサイドウォール１２４を必要最小限の膜厚まで薄くすることができる。これにより、容量コンタクトプラグ１４１の断面積を確保することができ、第１実施形態よりも容量コンタクトプラグ１４１の低抵抗化を実現することができる。
　次に、第３実施形態に係る半導体装置の製造方法について説明する。第２実施形態においては、図１０に示す工程を、図５に示す周辺回路領域Ｂにおける第１ライナ膜１８１のエッチバック工程前に行っていた。第３実施形態においては、図１０に示す薄化工程を、図５に示す工程以降に行う。すなわち、周辺回路領域Ｂにおける第１ライナ膜１８１をエッチバックした後に、メモリセル領域Ａにおける第１ライナ膜１８１を薄化する。例えば、メモリセル領域Ａにおける第１ライナ膜１８１の薄化工程を第２ライナ膜１８２の形成工程前に行ってもよいし、メモリセル領域Ａにおける第２ライナ膜１８２を除去した後、第１ライナ膜１８１をエッチバックする工程前に行ってもよい。
　第３実施形態においても第１実施形態及び第２実施形態と同様の効果を得ることができる。
　本発明の半導体装置の製造方法は、上記実施形態に基づいて説明されているが、上記実施形態に限定されることなく、本発明の範囲内において、かつ本発明の基本的技術思想に基づいて、種々の開示要素（各請求項の各要素、各実施形態ないし実施例の各要素、各図面の各要素等を含む）に対し種々の変形、変更及び改良を含むことができることはいうまでもない。また、本発明の請求の範囲の枠内において、種々の開示要素（各請求項の各要素、各実施形態ないし実施例の各要素、各図面の各要素等を含む）の多様な組み合わせ・置換ないし選択が可能である。
　本発明のさらなる課題、目的及び展開形態は、請求の範囲を含む本発明の全開示事項からも明らかにされる。
　本書に記載した数値範囲については、当該範囲内に含まれる任意の数値ないし小範囲が、別段の記載のない場合でも具体的に記載されているものと解釈されるべきである。
　１００　　　　　半導体装置
　１０１　　　　　半導体基板
　１０２　　　　　素子分離領域
　１０３　　　　　ＭＣ活性領域
　１０４　　　　　ＰＣ活性領域
　１０５　　　　　ＭＣソース・ドレイン領域
　１０６　　　　　ＬＤＤ領域
　１０７　　　　　ＰＣソース・ドレイン領域
　１０９　　　　　埋込ワード線
　１１１　　　　　第１層間絶縁膜
　１１２　　　　　第２層間絶縁膜
　１１３　　　　　ストッパ膜
　１１４　　　　　第３層間絶縁膜
　１１５　　　　　第４層間絶縁膜
　１１６　　　　　保護絶縁膜
　１２０　　　　　ビット線
　１２１　　　　　ＭＣポリシリコン膜
　１２２　　　　　ＭＣ積層金属膜
　１２３　　　　　ＭＣカバー絶縁膜
　１２４　　　　　第１ＭＣサイドウォール
　１２５　　　　　第２ＭＣサイドウォール
　１３０　　　　　ＰＣゲート電極
　１３１　　　　　ＰＣゲート絶縁膜
　１３２　　　　　第１ＰＣポリシリコン膜
　１３３　　　　　第２ＰＣポリシリコン膜
　１３４　　　　　ＰＣ積層金属膜
　１３５　　　　　ＰＣカバー絶縁膜
　１３６　　　　　第１ＰＣサイドウォール
　１３７　　　　　第２ＰＣサイドウォール
　１３８　　　　　第３ＰＣサイドウォール
　１４１　　　　　容量コンタクトプラグ
　１４２　　　　　第１ＰＣコンタクトプラグ
　１４３　　　　　ＰＣ配線
　１５０　　　　　キャパシタ
　１５１　　　　　下部電極
　１５２　　　　　容量絶縁膜
　１５３　　　　　上部電極
　１５４　　　　　ＭＣコンタクトプラグ
　１５５　　　　　第２ＰＣコンタクトプラグ
　１６０　　　　　配線
　１８１，１８１’　　　　　第１ライナ膜
　１８２　　　　　第２ライナ膜
　１８３　　　　　第３ライナ膜
　２０１　　　　　レジスト
　９０１　　　　　半導体基板
　９０２　　　　　素子分離領域
　９０３　　　　　ＭＣ活性領域
　９０４　　　　　ＰＣ活性領域
　９０５　　　　　ＭＣソース・ドレイン領域
　９０６　　　　　ＬＤＤ領域
　９０７　　　　　ＰＣソース・ドレイン領域
　９１１　　　　　第１層間絶縁膜
　９２０　　　　　ビット線
　９２１　　　　　ＭＣポリシリコン膜
　９２１ａ　　　　酸化部分
　９２２　　　　　ＭＣ積層金属膜
　９２２ａ　　　　酸化部分
　９２３　　　　　ＭＣカバー絶縁膜
　９２４　　　　　第１ＭＣサイドウォール
　９２５　　　　　第２ＭＣサイドウォール
　９３０　　　　　ＰＣゲート電極
　９３１　　　　　ＰＣゲート絶縁膜
　９３２　　　　　第１ＰＣポリシリコン膜
　９３３　　　　　第２ＰＣポリシリコン膜
　９３４　　　　　ＰＣ積層金属膜
　９３５　　　　　ＰＣカバー絶縁膜
　９３６　　　　　第１ＰＣサイドウォール
　９３７　　　　　第２ＰＣサイドウォール
　９８１　　　　　第１ライナ膜
　９８２　　　　　第２ライナ膜

Claims (15)

  1. 　半導体装置の第１領域において、配線を形成する工程と、
    　前記半導体装置の第２領域において、高誘電率絶縁材料を含む第１ゲート絶縁膜を形成する工程と、
    　前記第１ゲート絶縁膜上に第１ゲート電極を形成する工程と、
    　前記第１領域及び前記第２領域において、前記配線及び前記第１ゲート電極を覆うように第１ライナ膜を形成する工程と、
    　前記第２領域において、前記第１ライナ膜をエッチバックして第１ゲートサイドウォールを形成する工程と、
    　前記第１領域において前記第１ライナ膜を覆うように、及び前記第２領域において前記第１ゲート電極を覆うように、第２ライナ膜を形成する工程と、
    　前記第２領域において、前記第２ライナ膜をエッチバックして、前記第１ゲートサイドウォールに隣接する第２ゲートサイドウォールを形成する工程と、
    　前記第２領域において、半導体基板に第１不純物を注入して第１不純物拡散領域を形成する工程と、
    　熱処理により前記第１不純物拡散領域を活性化させる工程と、
    　前記第１領域において、前記熱処理後に前記第２ライナ膜を除去する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  2. 　前記配線及び前記第１ゲート電極の少なくとも一部は同一工程で形成することを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 　前記配線及び前記第１ゲート電極を形成する工程は、前記半導体基板上に、第１導体層を形成する工程と、前記導体層上に絶縁層を形成する工程と、前記第１ゲート絶縁膜、前記第１導体層及び前記絶縁層を所望の形状にパターニングする工程と、を含むことを特徴とする請求項２に記載の半導体装置の製造方法。
  4. 　前記第１ライナ膜を形成した後、前記第１領域の前記第１ライナ膜を薄化する工程をさらに含むことを特徴とする請求項１～３のいずれか一項に記載の半導体装置の製造方法。
  5. 　前記第１ゲートサイドウォールを形成した後、前記第１領域の前記第１ライナ膜を薄化する工程をさらに含むことを特徴とする請求項１～３のいずれか一項に記載の半導体装置の製造方法。
  6. 　前記第２ゲートサイドウォールを形成した後、前記第１領域の前記第１ライナ膜を薄化する工程をさらに含むことを特徴とする請求項１～３のいずれか一項に記載の半導体装置の製造方法。
  7. 　前記第１領域において、前記第１ライナ膜をエッチバックして、第１配線サイドウォールを形成する工程と、
    　前記第１領域及び前記第２領域において、前記配線及び前記第１ゲート電極を覆うように、前記半導体基板上に第３ライナ膜を形成する工程と、
    　前記第１領域において、前記第３ライナ膜をエッチバックして、前記第１配線サイドウォールに隣接する第２配線サイドウォールを形成する工程と、
    　前記第２領域において、前記第３ライナ膜をエッチバックして、前記第２ゲートサイドウォールに隣接する第３ゲートサイドウォールを形成する工程と、
    をさらに含むことを特徴とする請求項１～６のいずれか一項に記載の半導体装置の製造方法。
  8. 　前記第２配線サイドウォール間に、前記半導体基板と電気的に接続された第１コンタクトプラグを形成する工程をさらに含むことを特徴とする請求項７に記載の半導体装置の製造方法。
  9. 　前記配線及び前記第１ゲート電極を形成する工程は、前記第１導体層を形成する工程の前に、前記第２領域において、前記半導体基板上に、第２導体層を形成する工程をさらに含み、
    　前記第２領域において、前記第１導体層は前記第２導体層上に形成することを特徴とする請求項８に記載の半導体装置の製造方法。
  10. 　前記第１領域において、前記半導体基板上に第１層間絶縁膜を形成する工程と、
    　前記第１層間絶縁膜を貫通し、前記半導体基板と電気的に接続する第１コンタクトプラグを形成する工程をさらに含み、
    　前記配線は、前記第１コンタクトプラグと電気的に接続するように前記第１層間絶縁膜上に形成することを特徴とする請求項１～７及び９のいずれか一項に記載の半導体装置の製造方法。
  11. 　前記第２ライナ膜を除去した後に、前記半導体基板を露出するように前記第１層間絶縁膜をエッチングする工程をさらに含むことを特徴とする請求項１０に記載の半導体装置の製造方法。
  12. 　前記第１ライナ膜を形成した後、前記第２ライナ膜を形成する工程の前に、前記第２領域において、前記半導体基板に第２不純物を注入して第２不純物拡散領域を形成する工程をさらに含むことを特徴とする請求項１～１１のいずれか一項に記載の半導体装置の製造方法。
  13. 　前記第１ライナ膜はシリコン窒化膜又はシリコン酸窒化膜であることを特徴とする請求項１～１２のいずれか一項に記載の半導体装置の製造方法。
  14. 　前記第２ライナ膜はシリコン酸化膜であることを特徴とする請求項１～１３のいずれか一項に記載の半導体装置の製造方法。
  15. 　前記第１領域において、前記半導体基板に溝を形成する工程と、
    　前記第１領域において、前記半導体基板に第３不純物を注入して第３不純物拡散領域を形成する工程と、
    　前記溝に、第２ゲート絶縁膜を形成する工程と、
    　前記第２ゲート絶縁膜上に、第２ゲート電極を形成する工程と、
    をさらに含むことを特徴とする請求項１～１４のいずれか一項に記載の半導体装置の製造方法。
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