JP2008004738A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】 半導体装置の微細化に伴うトランジスタのショートチャネル対策として、トレンチゲートＴｒが開発されている。しかしながら、トレンチゲートＴｒはゲート電極と基板間の対向面積が増加するため、ゲート電極の寄生容量が大きくなるという問題がある。
【解決手段】 本発明のトレンチゲートＴｒは、溝の内部に第１のゲート電極と第２のゲート電極とを備えている。Ｔｒのチャネルとなる溝下部には、基板との間にゲート酸化膜を介した第１のゲート電極を備える。Ｔｒの不純物拡散層と対向する溝部上部には、ゲート酸化膜と溝サイドウォール膜とを介した第２のゲート電極を備える。溝部上部のゲート電極と基板間をゲート酸化膜と溝サイドウォールとの複合膜とすることでゲート電極の寄生容量を小さくできる。
【選択図】 図４

Description

本発明は、トレンチゲートトランジスタを備えた半導体装置及びその製造方法に関する。
半導体装置の進歩は目覚しく、ＤＲＡＭ（Dynamic Random Access memory）を例に挙げると、ほぼ１〜２年毎に２倍のペースで半導体素子の高集積化が為されている。この高集積化達成のためにＭＯＳ（Metal-Oxide-Semiconductor）トランジスタの寸法も縮小化されている。これらの寸法縮小によりＭＯＳトランジスタ（以下トランジスタをＴｒと記す）のショートチャネル効果が顕著となっている。大容量のＤＲＡＭでは、メモリセル寸法とともにトランスファーゲートＴｒのチャネル長も縮小される。そのためトランスファーゲートＴｒのパフォーマンスが低下し、ＤＲＡＭメモリセルのリテンションや書き込み特性の悪化が問題となっている。以下の説明においては、メモリセルのトランスファーゲートＴｒをメモリセルＴｒと記載する。
Ｔｒのショートチャネル対策の１つとして、チャネルを３次元構造としたトレンチゲートＴｒが開発されている。トレンチゲートＴｒとは半導体基板に溝を形成し、３次元の溝界面をチャネルとすることでチャネル長を長くしている。このトレンチゲートＴｒ（ＲＣＡＴ=Recess Channel Access Transistorとも呼ばれている)を用いたＤＲＡＭについて、図１〜３を参照して説明する。図１にはメモリセル平面図、図２には周辺回路Ｔｒの平面図、図３には図１のラインＡ−Ａ’におけるメモリセル断面図を示す。
図１に示すメモリセルは、１つの活性領域１に２ビットのメモリセルが配置され、１ビットのセル領域としては６Ｆ２である。活性領域１の中央部にビット線コンタクトを有し、その左右にメモリセルＴｒと基板コンタクト５に接続されたキャパシタから構成される。横（Ｘ）方向に配線されたビット線６、縦（Ｙ）方向に配線されたワード線（ゲート電極を含む）２を共通配線とし、多数のメモリセルが行列状に繰り返し配列される。ソース、ドレインとなる基板表面には選択エピタキシャル層３が形成され、ワード線２の側壁にはＬＤＤサイドウォール４が形成されている。
図２に示す周辺回路Ｔｒは、活性領域１内にゲート電極となるワード配線２と、ソース及びドレイン拡散層領域とをそれぞれ備えている。拡散層上には選択エピタキシャル層３が堆積されている。それぞれの拡散層は選択エピタキシャル層３上の基板コンタクト８により他の素子と接続される。ワード線２の側壁にはＬＤＤサイドウォール４が形成されている。図３に示すメモリセルは、トレンチ分離絶縁膜１０、溝１１、ゲート酸化膜１２、ゲート電極１３、第１の基板コンタクト内導電膜層１４、低濃度不純物拡散層 １５、高濃度不純物拡散層 １６、ゲート電極上絶縁膜マスク(ＳｉＮ、Ａｌ２Ｏ３膜) １７、第２の基板コンタクト内導電膜層１９、ゲート電極側壁酸化膜２０を備えている。
トレンチゲートＴｒは、Ｔｒのチャネル部分を溝形状とし、Ｔｒのソース、ドレイン間の実効的な距離を長くすることで、Ｔｒのショートチャネル効果を抑制することができる。しかしながら本構造においては、ゲート電極１３と基板間の対向面積が増加する。そのためワード線２の寄生容量が大きくなり、電位をオン状態にしたとき、その立ち上がり特性が悪化する問題がある。場合によっては、ワード線２の１本に繋がっているメモリセルの数を少なくする（つまりワード線１本の長さを短くする）必要があるため、チップサイズが大きくなるデメリットがある。
このようなトレンチゲートＴｒに関する先行文献として下記特許文献がある。特許文献１（特開２００４−９５７４５）では、トレンチゲート電極として第１導電層と第２導電層からなる下部ゲート電極を形成する。第１導電層を第２導電層表面より低くなるようにエッチングし、溝を形成する。その溝にサイドウォールを形成し、さらに上部ゲート電極を形成している。これらの構成とすることで上部ゲート電極のシリサイドとゲート絶縁膜の間隔を確保し、ゲート絶縁耐圧の劣化を抑制している。特許文献２（特開２００５−３５４０６９）では、基板に形成された溝部をチャネルとするＲＣＡＴが示されている。これらの先行文献においては、本願発明の課題、半導体装置の構造、その製造方法に関する記載はなく、技術的示唆もない。
特開２００４−９５７４５号公報 特開２００５−３５４０６９号公報
上記したように半導体装置の微細化にともない、Ｔｒのショートチャネル効果が顕著となっている。このショートチャネル効果を改善するためにトレンチゲートＴｒが開発されている。しかしながら、トレンチゲートＴｒはゲート電極と基板間の対向面積が増加するため、ゲート電極の寄生容量が大きくなるという問題がある。トレンチゲートＴｒを例えばＤＲＡＭのメモリセルＴｒに採用した場合には、ゲート電極を含むワード線の寄生容量が大きくなる。そのためワード線の電位をオン状態にしたとき、立ち上がり特性が悪化する問題がある。さらにワード線に繋がっているメモリセルの数を少なくする必要があるため、チップサイズが大きくなるデメリットもある。本発明の目的は、これらの問題に鑑み、ゲート電極の寄生容量が小さいトレンチゲートＴｒを備えた半導体装置と、その製造方法を提供することにある。
本願は上記した課題を解決するため、基本的には下記に記載される技術を採用するものである。またその技術趣旨を逸脱しない範囲で種々変更できる応用技術も、本願に含まれることは言うまでもない。
本発明の半導体装置は、半導体基板に形成された溝と、前記溝の下部にゲート絶縁膜を介して形成された第１のゲート電極と、前記第１のゲート電極より上側にある溝上部の内壁に設けられたサイドウォールと、前記サイドウォールと前記第１のゲート電極の上面の一部とに接するように形成された第２のゲート電極とを有するトレンチゲートトランジスタを備えたことを特徴とする。
本発明の半導体装置の前記第１のゲート電極は、トレンチゲートトランジスタのチャネルとなる溝の下部領域に形成されたことを特徴とする。
本発明の半導体装置の前記第１のゲート電極の上面の位置は、基板界面における不純物拡散層の底面よりも低く、前記不純物拡散層から拡張して形成される空乏層の遠端部よりも高い位置にあることを特徴とする。
本発明の半導体装置の前記サイドウォールは、前記第１のゲート電極の上面と基板表面との間の溝内壁に沿って形成されたことを特徴とする。
本発明の半導体装置の前記第１のゲート電極は、不純物をドーピングしたシリコン膜により形成されたことを特徴とする。
本発明の半導体装置の前記第２のゲート電極は、シリコン膜、シリサイド膜、メタル膜、窒化メタル膜のうちのいずれか１つを少なくとも含む導電膜により形成されたことを特徴とする。
本発明の半導体装置の前記サイドウォールは、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜のうちのいずれか１つを少なくとも含む絶縁膜により形成されたこと特徴とする。
本発明の半導体装置は、前記トレンチゲートトランジスタをメモリセルのトランスファゲートトランジスタとして使用したダイナミックランダムアクセスメモリであることを特徴とする。
本発明の半導体装置の製造方法は、半導体基板に溝を形成する工程と、前記溝の内部及び前記半導体基板上にゲート絶縁膜を形成する工程と、前記溝の下部に第１のゲート電極を形成する工程と、前記第１のゲート電極より上側の溝内壁にサイドウォールを形成する工程と、前記サイドウォールと前記第１のゲート電極の上面の一部に接するように第２のゲート電極を形成する工程とを備えたことを特徴とする。
本発明の半導体装置の製造方法の前記第１のゲート電極を形成する工程においては、電極となる導電膜を所定の厚さだけ溝内に残すようにエッチングすることを特徴とする。
本発明の半導体装置の製造方法における前記第１のゲート電極は、不純物をドーピングしたシリコン膜により形成されることを特徴とする。
本発明の半導体装置の製造方法における前記第２のゲート電極は、シリコン膜、シリサイド膜、メタル膜、窒化メタル膜のうちのいずれか１つを少なくとも含む導電膜により形成されることを特徴とする。
本発明の半導体装置の製造方法における前記サイドウォールは、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜のうちのいずれか１つを少なくとも含む絶縁膜により形成されることを特徴とする。
本発明の半導体装置は、第１のゲート電極と第２のゲート電極とを有するトレンチゲートＴｒを備えている。トレンチゲートＴｒの溝の下部にはゲート酸化膜と第１のゲート電極が形成されている。第１のゲート電極の上面の位置は、基板界面における不純物拡散層の底面よりも低く、前記不純物拡散層から拡張して形成される空乏層の遠端部よりも高い位置とする。さらに第1のゲート電極の上側にある溝の上部内壁に、第1のゲート電極上部表面の中央部分が露出するように溝サイドウォールを形成する。第1のゲート電極の上部表面の一部と接するように第２のゲート電極を設ける。溝上部のゲート電極と基板間をゲート酸化膜と溝サイドウォールとの複合膜とすることでゲート電極の寄生容量を小さくできる効果がある。さらに本発明のトレンチゲートＴｒをＤＲＡＭのメモリセルＴｒとすることで、ゲート電極の寄生容量、すなわちワード線の寄生容量を低減することによりメモリセルＴｒのオン特性の劣化を回避し、且つチップサイズの増加がない良好なデバイス特性をもったＤＲＡＭメモリセルを実現できる。
本発明の半導体装置とその製造方法について、図を参照して説明する。
実施例１の半導体装置とその製造方法について、図１、図２、図４〜２６を参照して説明する。図１にはメモリセル平面図、図２には周辺回路Ｔｒ平面図を示す。図４には、図1のＤＲＡＭメモリセルのラインＡ−Ａ’における断面図を示す。図５〜２６には工程順に、（ａ）図1のＤＲＡＭメモリセルのラインＡ−Ａ’の断面図、（ｂ）図２の周辺回路ＴｒのラインＢ−Ｂ’の断面図を示す。図１，図２の平面図は基本的構成を示すものであることから、本発明にも適用される構成である。
図４に示すトレンチゲートＴｒは、シリコン基板内に設けられた溝１１にゲート酸化膜１２を介して第1のゲート電極２１を形成する。第1のゲート電極２１はシリコン基板表面より低く落ち込むように形成されている。この第1のゲート電極２１の上面の位置は、基板界面における不純物拡散層の底面よりも低く、不純物拡散層から拡張して形成される空乏層の遠端部よりも高い位置とすることが好ましい。さらに溝サイドウォール２２は、溝１１の上部内壁と第1のゲート電極２１に接するようにかつ、第1のゲート電極２１の表面中央部分を露出させるように形成されている。溝サイドウォール２２並びに第1のゲート電極２１の上表面の一部に接するように第２のゲート電極２３が形成されている。その他の構成は図３と同様であり、同じ符号としその説明を省略する。
本発明のトレンチゲートＴｒは、第1のゲート電極２１と第２のゲート電極２３とを有することを特徴とする。溝の下部でチャネルとして動作する領域は、薄いゲート酸化膜を介した第１のゲート電極とする。溝上部においてソース不純物拡散層／ドレイン不純物拡散層と接する領域は、ゲート酸化膜１２と溝サイドウォール２２を介した第２のゲート電極とする。このようにチャネル以外の溝領域はゲート酸化膜１２と溝サイドウォール２２との多層絶縁膜とする。この構成により、ゲート電極の寄生容量を低減できる。その結果、特性の優れたＴｒが得ることができる。
以下に図５〜図２６の断面図を参照して、工程順に製造方法を説明する。それぞれの図において、左側（ａ）は図１のＤＲＡＭメモリセルのラインＡ−Ａ’における断面図、右側（ｂ）は図２の周辺回路ＴｒのラインＢ−Ｂ’における断面図を示す。本発明はメモリセルＴｒにトレンチゲートＴｒ、周辺回路部のＴｒには通常Ｔｒを用いた実施例である。
図５に示すようにシリコン基板にＳＴＩ（Shallow Trench Isolation）法によりトレンチ分離絶縁膜３０を形成し、各々の活性領域を絶縁分離する。シリコン基板全面に熱酸化法により７５０〜１１００℃程度の温度で熱酸化膜３１を形成する。さらにその上にＣＶＤ（Chemical Vapor Deposition）法でシリコン窒化膜（以下、ＳｉＮ膜と記す）３２を積層する。その後パターニングし、メモリセルの所望の領域に熱酸化膜３１とＳｉＮ膜３２の積層パターンを残す。この時、周辺回路部はパターニングしない。
熱酸化膜３１とＳｉＮ膜３２の積層パターンを覆うようにＣＶＤ法でＳｉＮ膜を堆積する。ＲＩＥによる異方性エッチングを行い、積層パターンの側壁にＳｉＮ膜サイドウォール３３を形成する（図６）。メモリセル内の熱酸化膜３１とＳｉＮ膜３２との積層膜と、ＳｉＮ膜サイドウォール３３で覆われていないシリコン基板部にＲＩＥにより異方性ドライエッチングすることでトレンチゲートＴｒのチャネル領域となる溝３４を形成する。その際、ＳＴＩの一部領域にも溝３５が形成される（図７）。
トレンチゲートＴｒの溝３４を形成するときのマスクに使ったＳｉＮ膜３２、ＳｉＮ膜サイドウォール３３を１００〜２００℃程度の燐酸溶液で除去する。その後露出した熱酸化膜３１をフッ酸（ＨＦ）溶液で除去する。酸及びアルカリ液での前処理を行った後、７５０〜１１００℃で膜厚１０ｎｍ以下の熱酸化を行い、ＨＦ溶液で除去する。再び酸及びアルカリ液での前処理を行った後、７５０〜１１００℃で熱酸化し、ゲート酸化膜３６を形成する。さらに連続して不純物をドーピングしたシリコン膜からなる第１のゲート導電膜３７を５００〜６００℃程度の温度でＣＶＤ法にて堆積する（図８）。
周辺回路部にレジストパターン３８を残し、メモリセル内をプラズマドライエッチする。このエッチングにより溝内底部のみにゲート導電膜３７の一部からなる第1のゲート電極３７’を形成する。第1のゲート電極３７’の上面の位置は、基板界面における不純物拡散層の底面よりも低く、不純物拡散層から拡張して形成される空乏層の遠端部よりも高い位置にすることが好ましい。すなわち第1のゲート電極３７’の高さを基板側の空乏層領域内とすることで、基板界面におけるＴｒのチャネルとして機能する基板領域を効率よくカバーできる。この高さが低くなるとＴｒはオフセット状態となり、高すぎると寄生容量を小さくする効果が少なくなる（図９）。
シリコン基板全面にシリコン酸化膜、ＳｉＮ膜、シリコン酸窒化膜（ＳｉＯＮ膜）、あるいはそれらの積層膜を溝サイドウォール膜３９としてＣＶＤ法で堆積する（図１０）。堆積された溝サイドウォール膜３９の全面を、ＲＩＥにより異方性ドライエッチングする。この異方性ドライエッチングにより、第1のゲート電極３７’が形成されていない溝の上部内壁に、溝サイドウォール膜３９からなる溝サイドウォール３９’を形成する。溝サイドウォール３９’は、第1のゲート電極３７’の上面から基板表面までの間の溝内壁に形成される。このとき第1のゲート電極３７’の上面中央部は露出状態とする（図１１）。
溝内部に形成した第1ゲート電極表面に接するように第２のゲート導電膜４０としてＣＶＤ法によりシリコン膜を堆積する。第２のゲート導電膜４０としてはシリコン膜の他に、シリサイド膜、Ｗ、Ｔｉ等のメタル膜、窒化メタル膜、あるいはそれらの積層膜が使用できる。その際周辺回路部は、第1のゲート電極とこれら導電膜が上下に完全に積層された構造となる。その後さらにＳｉＮ膜、酸化膜及びこれらの積層膜、あるいは酸化アルミニウム（ＡＬ２Ｏ３）等のメタル酸化膜の絶縁膜４１をＣＶＤ法かスパッタ法で堆積する（図１２）。
メモリセル部及び周辺回路部の所望の領域にレジストパターン４２、４４を形成する。ＲＩＥによる異方性ドライエッチングによりメモリセル部の絶縁膜ハードマスク４１’、第２のゲート電極４０’及び周辺回路部の絶縁膜ハードマスク４１”、第２のゲート電極４０”、第１のゲート電極３７”を形成する（図１３）。これらのゲート電極をマスクとして、１ｅ１２〜５ｅ１４ｃｍ―２程度の不純物をイオン注入する。その後９００〜１１００℃の温度でアニールを行い、不純物拡散層を活性化する。メモリセルＴｒ及び周辺回路部Ｔｒのソース、ドレインとなる低濃度不純物拡散層４３，４５を形成する（図１４）。
ゲートエッチング時の基板ダメージを除去するためにランプ装置や炉内にて７５０〜１１００℃程度の温度でゲート電極の側壁を酸化する。メタル膜やメタル窒化膜を第２のゲート電極として用いる場合には、メタル膜やメタル窒化膜が酸化されず、シリコン膜のみが酸化される選択酸化条件を用いる。メモリセルのＴｒ及び周辺回路部Ｔｒのゲート電極に側壁酸化膜５１，５５が形成される。続いてＳｉＮ膜、酸化膜及びこれらの積層膜、あるいはＡＬ２Ｏ３等のメタル酸化膜からなるＬＤＤサイドウォール５２、５６をゲート電極横に形成する。さらにその後このＬＤＤサイドウォール５２、５６とトレンチ分離絶縁膜３０に囲まれたシリコン基板表面に選択エピタキシャル層５３、５７を成膜する。この際、周辺回路部の不純物拡散層領域には再度１ｅ１５〜１ｅ１６ｃｍー２程度の高濃度の不純物を注入し、高濃度不純物拡散層５４を形成する（図１５）。
シリコン酸化膜及びボロン（Ｂ）、リン（Ｐ）をドーピングしたシリコン酸化膜（ＢＰＳＧ：Boron Phosphorous Silicate Glass）からなる層間絶縁膜５８をＣＶＤ法により堆積する。その後、熱処理を行うことによりＢＰＳＧ膜を流動させて平坦化し、さらにＣＭＰ（Chemical Mechanical Polishing）法による研磨処理を追加して表面を平坦化する（図１６）。メモリセル内の所望の領域にレジストパターン６０をマスクにＲＩＥによる異方性ドライエッチングをすることで、基板コンタクトホール５９を選択エピタキシャル層上に開口する（図１７）。
基板コンタクトホール５９内の選択エピタキシャル層表面に接触するように不純物をドーピングしたシリコンからなる導電膜６１をシリコン基板全面に堆積する（図１８）。ＲＩＥによる異方性ドライエッチング、ＣＭＰあるいはそれらの組み合わせプロセスによってエッチバックし、導電膜６１をメモリセル内の基板コンタクト内部にコンタクトプラグ６１’として残す。この時、絶縁膜ハードマスク４１’、４１”の表面が露出するまで、導電膜６１と同時に層間絶縁膜５８もエッチバックする（図１９）。
シリコン酸化膜からなる層間絶縁膜６３をシリコン基板全面にＣＶＤ法により堆積する。メモリセルＴｒで挟まれたコンタクトプラグ６１’にビット線コンタクトホール６４をＲＩＥによる異方性ドライエッチングで開口する。同時に周辺回路部のソース、ドレイン領域の選択エピタキシャル層上にもコンタクトホール６５を開口する。メモリセルＴｒのソースドレインには、不純物をドーピングしたコンタクトプラグ６１’からの不純物拡散により高濃度不純物拡散層６６が形成される（図２０）。
ＤＲＡＭメモリセルのビットラインとなるＷ、Ｔｉ、ＴｉＮ、ＡＬ等からなるメタル配線６９、７１をメモリセル内及び周辺回路部内に各々形成する。その際、メタル配線とメモリセル部基板コンタクトプラグの界面及びメタル配線と周辺回路部選択エピタキシャル層界面には各々ＣｏＳｉ、ＴｉＳｉ、ＷＳｉ等のメタルシリサイド膜６７、６８が形成される場合もある。さらにシリコン基板全面を覆うようにＳｉＮ膜やシリコン酸化膜及びそれらの積層膜からなる層間絶縁膜７０をＣＶＤ法で堆積し、ＣＭＰで平坦化する（図２１）。
レジストパターン７３をマスクとして、メモリセル部のコンタクトプラグの他方に接するようにコンタクトホール７４をＲＩＥによる異方性ドライエッチングで開口する（図２２）。コンタクトホール７４内部に不純物をドーピングしたシリコン膜、あるいはＴｉ、ＴｉＮ、Ｗ等のメタル膜、メタル窒化膜及びこれらの複合膜からなる導電プラグ７５を形成する。その後、この導電プラグ７５と同じような材質からなり、且つ、導電プラグ７５の中心に対して、位置がずれるように導電プラグ引出しパッド７６を形成する。さらにこの導電プラグ引出しパッド７６を覆うようにＳｉＮ膜７７及びシリコン酸化膜７８からなる層間絶縁膜をＣＶＤ法により堆積する（図２３）。
キャパシタを形成するためのコンタクトホール７９をメモリセルの層間絶縁膜に開口する。コンタクトホール７９は、コンタクトホール７９の中心と導電膜パッド７６の中心がほぼ一致する位置に形成する（図２４）。コンタクトホール７９の内壁面を覆うように、かつ導電膜パッド７６と接するようにキャパシタの下部電極８０を形成する。下部電極８０の材質として、シリコン膜やＷ、Ｔｉ、Ｐｔ、Ｒｕ等のメタル膜、さらにこれらメタルの窒化膜、あるいはこれらの積層膜をＣＶＤ法にて堆積する。その後、ＲＩＥによる異方性ドライエッチングやＣＭＰにてコンタクト内部にキャパシタ下部電極８０を形成する（図２５）。キャパシタ下部電極８０上にＴａ２Ｏ５、Ａｌ２Ｏ３、ＨｆＯ、ＺｒＯやこれらの積層及び混合膜からなるキャパシタ絶縁膜８１を堆積する。さらにＷ、Ｔｉ、Ｐｔ、Ｒｕ等のメタル膜、これらメタルの窒化膜、あるいはこれらの積層膜からなるキャパシタ上部電極８２を形成する（図２６）。
本実施例のトレンチゲートＴｒは、溝の内部に第１のゲート電極と第２のゲート電極を備える。溝の内部基板にゲート酸化膜を形成し、溝の下部に第１のゲート電極を形成する。第1のゲート電極が存在しない溝部上部内壁には、第1のゲート電極上部表面の中央部分が露出するように溝サイドウォールを形成する。溝サイドウォールに接し、第1のゲート電極の上部表面に接続するように第２のゲート電極を形成する。Ｔｒのチャネル部分を３次元の溝形状とすることで、Ｔｒのソース、ドレイン間の実効的な距離を長くし、ショートチャネル効果を抑制することができる。チャネルとして機能する溝下部はゲート酸化膜を介した第１のゲート電極により所定のＴｒを形成する。一方チャネルとして機能しない溝上部には溝サイドウォールを形成し、ゲート酸化膜と溝サイドウォールを介した第２のゲート電極とする。ゲート酸化膜と溝サイドウォールの多層膜とすることでゲート電極の寄生容量を小さくすることができる。本発明のトレンチゲートＴｒをメモリセルＴｒとして用いることにより、ワード線の寄生容量の増大を抑制し、オン特性の悪化やそれに伴うチップサイズの増加がない良好なデバイス特性をもったＤＲＡＭセルを実現できる。
実施例２として、キャパシタの下部電極を筒状にした実施例を示す。実施例２の断面図を図２７に示す。図２５に示す断面図までは実施例１と同様である。図２５に示すようにキャパシタ下部電極８０を形成した後、層間絶縁膜７８を除去し、筒状のキャパシタ下部電極８３を形成する。キャパシタ下部電極８３上に、Ｔａ２Ｏ５、Ａｌ２Ｏ３、ＨｆＯ、ＺｒＯやこれらの積層及び混合膜からなるキャパシタ絶縁膜８４を堆積する。さらにＷ、Ｔｉ、Ｐｔ、Ｒｕ等のメタル膜、これらメタルの窒化膜、あるいはこれらの積層膜からなるキャパシタ上部電極８５を形成する。実施例２は、キャパシタ下部電極８３の両壁面を利用することができることから、大きなキャパシタンスが得られる。
本実施例のメモリセルＴｒは、トレンチゲートＴｒ構造とする。実施例１と同様にワード線の寄生容量の増大を抑制し、オン特性の悪化やそれに伴うチップサイズの増加がない良好なデバイス特性をもったＤＲＡＭセルを実現できる。
実施例３として図２８を参照して説明する。図２８には、メモリセル内の基板コンタクトプラグ８６を形成した断面図を示す。実施例３はメモリセル内の基板コンタクトを直接シリコン基板表面に接するシリコン膜のコンタクトプラグ８６により形成する。実施例１における選択エピタキシャル層とコンタクトプラグからなる取り出し電極の代わりに、不純物をドーピングしたシリコン膜からなるコンタクトプラグ８６を取り出し電極とする。選択エピタキシャル層を成膜しないで層間絶縁膜を堆積し、メモリセル内に基板コンタクトを開口し、コンタクトプラグ８６を形成する。またメモリセルＴｒのソースドレイン不純物拡散層には、シリコン膜からの不純物拡散により高濃度不純物拡散層を形成する。
本実施例のメモリセルＴｒは、トレンチゲートＴｒ構造とする。実施例１と同様にワード線の寄生容量の増大を抑制し、メモリセルＴｒのオン特性の悪化やそれに伴うチップサイズの増加がない良好なデバイス特性をもったＤＲＡＭセルを実現できる。
実施例４として図２９を参照して説明する。図２９には、メモリセル内の基板コンタクトプラグを形成した断面図を示す。実施例４はコンタクトプラグをメタルプラグ９０により形成する実施例である。メモリセル内の基板コンタクト開口後、Ｗ、Ｔｉ、ＴｉＮやそれらの積層膜からなるメタルプラグ９０を形成する。またメタルプラグ９０と基板表面の間にＣｏＳｉ、ＷＳｉ、ＴｉＳｉなどのメタルシリサイド膜９１を有している。メタルをプラグ材料とすることからシリコン基板とのコンタクト抵抗は小さくできる。ソースドレイン不純物拡散層とのコンタクト抵抗を小さくできることから、本実施例ではメモリセルＴｒの高濃度不純物拡散層は形成しない。
本実施例のメモリセルＴｒは、トレンチゲートＴｒ構造とする。他の実施例と同様にワード線の寄生容量の増大を抑制し、メモリセルＴｒのオン特性の悪化やそれに伴うチップサイズの増加がない良好なデバイス特性をもったＤＲＡＭセルを実現できる。
本発明の半導体装置は、溝の内部に第１のゲート電極と第２のゲート電極とを有するトレンチゲートＴｒを備えている。Ｔｒのチャネルとなる溝下部には、基板との間にゲート酸化膜を介した第１のゲート電極を備える。この第１のゲート電極の上面の位置は、基板界面における不純物拡散層の底面よりも低く、不純物拡散層から拡張して形成される空乏層の遠端部よりも高い位置とする。Ｔｒの不純物拡散層と対向する溝部上部には、ゲート酸化膜と溝サイドウォール膜とを介した第２のゲート電極を備える。溝部上部のゲート電極と基板間をゲート酸化膜と溝サイドウォールとの複合膜とすることでゲート電極の寄生容量を小さくできる効果が得られる。さらに本発明のトレンチゲートＴｒをＤＲＡＭのメモリセルＴｒとして用いることで、ワード線の寄生容量の増大を抑制し、オン特性の悪化やそれに伴うチップサイズの増加がない良好なデバイス特性をもったＤＲＡＭメモリセルを実現できる。
以上本願発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その趣旨を逸脱しない範囲で種々変更して実施することが可能であり、本願に含まれることはいうまでもない。
ＤＲＡＭメモリセルの平面図である。 周辺回路トランジスタの平面図である。 従来例におけるＤＲＡＭメモリセルの断面図である。 本発明におけるＤＲＡＭメモリセルの断面図である。 実施例１の製造方法に係るＤＲＡＭメモリセル（ａ）、周辺トランジスタ（ｂ）を工程順に説明する断面図である。 実施例１の製造方法に係るＤＲＡＭメモリセル（ａ）、周辺トランジスタ（ｂ）を工程順に説明する断面図である。 実施例１の製造方法に係るＤＲＡＭメモリセル（ａ）、周辺トランジスタ（ｂ）を工程順に説明する断面図である。 実施例１の製造方法に係るＤＲＡＭメモリセル（ａ）、周辺トランジスタ（ｂ）を工程順に説明する断面図である。 実施例１の製造方法に係るＤＲＡＭメモリセル（ａ）、周辺トランジスタ（ｂ）を工程順に説明する断面図である。 実施例１の製造方法に係るＤＲＡＭメモリセル（ａ）、周辺トランジスタ（ｂ）を工程順に説明する断面図である。 実施例１の製造方法に係るＤＲＡＭメモリセル（ａ）、周辺トランジスタ（ｂ）を工程順に説明する断面図である。 実施例１の製造方法に係るＤＲＡＭメモリセル（ａ）、周辺トランジスタ（ｂ）を工程順に説明する断面図である。 実施例１の製造方法に係るＤＲＡＭメモリセル（ａ）、周辺トランジスタ（ｂ）を工程順に説明する断面図である。 実施例１の製造方法に係るＤＲＡＭメモリセル（ａ）、周辺トランジスタ（ｂ）を工程順に説明する断面図である。 実施例１の製造方法に係るＤＲＡＭメモリセル（ａ）、周辺トランジスタ（ｂ）を工程順に説明する断面図である。 実施例１の製造方法に係るＤＲＡＭメモリセル（ａ）、周辺トランジスタ（ｂ）を工程順に説明する断面図である。 実施例１の製造方法に係るＤＲＡＭメモリセル（ａ）、周辺トランジスタ（ｂ）を工程順に説明する断面図である。 実施例１の製造方法に係るＤＲＡＭメモリセル（ａ）、周辺トランジスタ（ｂ）を工程順に説明する断面図である。 実施例１の製造方法に係るＤＲＡＭメモリセル（ａ）、周辺トランジスタ（ｂ）を工程順に説明する断面図である。 実施例１の製造方法に係るＤＲＡＭメモリセル（ａ）、周辺トランジスタ（ｂ）を工程順に説明する断面図である。 実施例１の製造方法に係るＤＲＡＭメモリセル（ａ）、周辺トランジスタ（ｂ）を工程順に説明する断面図である。 実施例１の製造方法に係るＤＲＡＭメモリセル（ａ）、周辺トランジスタ（ｂ）を工程順に説明する断面図である。 実施例１の製造方法に係るＤＲＡＭメモリセル（ａ）、周辺トランジスタ（ｂ）を工程順に説明する断面図である。 実施例１の製造方法に係るＤＲＡＭメモリセル（ａ）、周辺トランジスタ（ｂ）を工程順に説明する断面図である。 実施例１の製造方法に係るＤＲＡＭメモリセル（ａ）、周辺トランジスタ（ｂ）を工程順に説明する断面図である。 実施例１の製造方法に係るＤＲＡＭメモリセル（ａ）、周辺トランジスタ（ｂ）を工程順に説明する断面図である。 実施例２の製造方法に係るＤＲＡＭメモリセル（ａ）、周辺トランジスタ（ｂ）を説明する断面図である。 実施例３の製造方法に係るＤＲＡＭメモリセルの断面図である。 実施例４の製造方法に係るＤＲＡＭメモリセルの断面図である。
符号の説明
１ 活性領域
２ ワード線（ゲート電極を含む）
３ 選択エピタキシャル層
４ ＬＤＤサイドウォール
５、８ 基板コンタクト
６ ビット線
１０ トレンチ分離絶縁膜
１１ 溝
１２ ゲート酸化膜
１３ ゲート電極
１４ 第１の基板コンタクト内導電膜層
１５ 低濃度不純物拡散層
１６ 高濃度不純物拡散層
１７ ゲート電極上絶縁膜マスク
１８ ＬＤＤサイドウォール
１９ 第２の基板コンタクト内導電膜層
２０ ゲート電極側壁酸化膜
２１ 第１のゲート電極
２２ 溝サイドウォール
２３ 第２のゲート電極
３０ トレンチ分離絶縁膜
３１ 熱酸化膜
３２ シリコン窒化膜（ＳｉＮ膜）
３３ ＳｉＮ膜サイドウォール
３４、３５ 溝
３６ ゲート酸化膜
３７ 第１のゲート導電膜
３７’ 第1のゲート電極(メモリセル部)
３７” 第１のゲート電極(周辺回路部)
３８、４２、４４ レジスト
３９ 溝サイドウォール膜
３９’ 溝サイドウォール
４０ 第２のゲート導電膜
４０’ 第２のゲート電極(メモリセル部)
４０” 第２のゲート電極(周辺回路部)
４１ 絶縁膜
４１’ 絶縁膜ハードマスク(メモリセル部)
４１” 絶縁膜ハードマスク(周辺回路部)
４３、４５ 低濃度不純物拡散層
５１、５５ ゲート電極側壁の酸化膜
５２、５６ ＬＤＤサイドウォール
５３、５７ 選択エピタキシャル層
５４ 高濃度不純物拡散層
５８、５８’、５８” 層間絶縁膜
５９ 基板コンタクトホール
６０ レジストパターン
６１ コンタクトプラグ導電膜
６１’ コンタクトプラグ
６３ 層間絶縁膜
６４ ビット線コンタクトホール
６５ コンタクトホール
６６ 高濃度不純物拡散層
６７、６８ シリサイド膜
６９、７１ メタル配線
７０ 層間絶縁膜
７３ レジストパターン
７４ コンタクトホール
７５ 導電プラグ
７６ 導電プラグ引出しパッド
７７ ＳｉＮ膜
７８ シリコン酸化膜
７９ コンタクトホール
８０ キャパシタの下部電極
８１、８４ キャパシタ絶縁膜
８２、８５ キャパシタ上部電極
８３ 筒状のキャパシタ下部電極
８６ コンタクトプラグ
９０ メタルプラグ
９１ メタルシリサイド膜

Claims (13)

  1. 半導体基板に形成された溝と、前記溝の下部にゲート絶縁膜を介して形成された第１のゲート電極と、前記第１のゲート電極より上側にある溝上部の内壁に設けられたサイドウォールと、前記サイドウォールと前記第１のゲート電極の上面の一部とに接するように形成された第２のゲート電極とを有するトレンチゲートトランジスタを備えたことを特徴とする半導体装置。
  2. 前記第１のゲート電極は、トレンチゲートトランジスタのチャネルとなる溝の下部領域に形成されたことを特徴とする請求項１に記載の半導体装置。
  3. 前記第１のゲート電極の上面の位置は、基板界面における不純物拡散層の底面よりも低く、前記不純物拡散層から拡張して形成される空乏層の遠端部よりも高い位置にあることを特徴とする請求項２に記載の半導体装置。
  4. 前記サイドウォールは、前記第１のゲート電極の上面と基板表面との間の溝内壁に沿って形成されたことを特徴とする請求項１に記載の半導体装置。
  5. 前記第１のゲート電極は、不純物をドーピングしたシリコン膜により形成されたことを特徴とする請求項１に記載の半導体装置。
  6. 前記第２のゲート電極は、シリコン膜、シリサイド膜、メタル膜、窒化メタル膜のうちのいずれか１つを少なくとも含む導電膜により形成されたことを特徴とする請求項１に記載の半導体装置。
  7. 前記サイドウォールは、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜のうちのいずれか１つを少なくとも含む絶縁膜により形成されたことを特徴とする請求項１に記載の半導体装置。
  8. 前記半導体装置は、前記トレンチゲートトランジスタをメモリセルのトランスファゲートトランジスタとして使用したダイナミックランダムアクセスメモリであることを特徴とする請求項１乃至７のいずれか１項に記載の半導体装置。
  9. 半導体基板に溝を形成する工程と、前記溝の内部及び前記半導体基板上にゲート絶縁膜を形成する工程と、前記溝の下部に第１のゲート電極を形成する工程と、前記第１のゲート電極より上側の溝内壁にサイドウォールを形成する工程と、前記サイドウォールと前記第１のゲート電極の上面の一部に接するように第２のゲート電極を形成する工程とを備えたことを特徴とする半導体装置の製造方法。
  10. 前記第１のゲート電極を形成する工程においては、電極となる導電膜を所定の厚さだけ溝内に残すようにエッチングすることを特徴とする請求項９に記載の半導体装置の製造方法。
  11. 前記第１のゲート電極は、不純物をドーピングしたシリコン膜により形成されることを特徴とする請求項１０に記載の半導体装置の製造方法。
  12. 前記第２のゲート電極は、シリコン膜、シリサイド膜、メタル膜、窒化メタル膜のうちのいずれか１つを少なくとも含む導電膜により形成されることを特徴とする請求項９に記載の半導体装置の製造方法。
  13. 前記サイドウォールは、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜のうちのいずれか１つを少なくとも含む絶縁膜により形成されることを特徴とする請求項９に記載の半導体装置の製造方法。
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