JP2010226022A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP2010226022A JP2010226022A JP2009074202A JP2009074202A JP2010226022A JP 2010226022 A JP2010226022 A JP 2010226022A JP 2009074202 A JP2009074202 A JP 2009074202A JP 2009074202 A JP2009074202 A JP 2009074202A JP 2010226022 A JP2010226022 A JP 2010226022A
- Authority
- JP
- Japan
- Prior art keywords
- film
- etching
- layer
- mask
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Abandoned
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 52
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 36
- 238000005530 etching Methods 0.000 claims abstract description 182
- 238000000034 method Methods 0.000 claims abstract description 103
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 93
- 239000003990 capacitor Substances 0.000 claims description 30
- 229910052751 metal Inorganic materials 0.000 claims description 29
- 239000002184 metal Substances 0.000 claims description 29
- 239000000463 material Substances 0.000 claims description 13
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 5
- 229920005591 polysilicon Polymers 0.000 claims description 5
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 4
- 229910052721 tungsten Inorganic materials 0.000 claims description 4
- 239000010937 tungsten Substances 0.000 claims description 4
- 239000007795 chemical reaction product Substances 0.000 abstract description 6
- 230000003044 adaptive effect Effects 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 99
- 229920000642 polymer Polymers 0.000 description 68
- 239000000047 product Substances 0.000 description 37
- 238000010586 diagram Methods 0.000 description 34
- 239000011229 interlayer Substances 0.000 description 18
- 238000004140 cleaning Methods 0.000 description 13
- 238000001312 dry etching Methods 0.000 description 11
- 230000002265 prevention Effects 0.000 description 11
- 230000015572 biosynthetic process Effects 0.000 description 9
- 238000004380 ashing Methods 0.000 description 8
- 229910052581 Si3N4 Inorganic materials 0.000 description 7
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 7
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 6
- VSCWAEJMTAWNJL-UHFFFAOYSA-K aluminium trichloride Chemical compound Cl[Al](Cl)Cl VSCWAEJMTAWNJL-UHFFFAOYSA-K 0.000 description 6
- 238000000354 decomposition reaction Methods 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- 230000002093 peripheral effect Effects 0.000 description 4
- 239000002356 single layer Substances 0.000 description 4
- 238000001039 wet etching Methods 0.000 description 4
- VEXZGXHMUGYJMC-UHFFFAOYSA-M Chloride anion Chemical compound [Cl-] VEXZGXHMUGYJMC-UHFFFAOYSA-M 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 3
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 230000001681 protective effect Effects 0.000 description 3
- ABTOQLMXBSRXSM-UHFFFAOYSA-N silicon tetrafluoride Chemical compound F[Si](F)(F)F ABTOQLMXBSRXSM-UHFFFAOYSA-N 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- XJDNKRIXUMDJCW-UHFFFAOYSA-J titanium tetrachloride Chemical compound Cl[Ti](Cl)(Cl)Cl XJDNKRIXUMDJCW-UHFFFAOYSA-J 0.000 description 3
- 229910001928 zirconium oxide Inorganic materials 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 229910052731 fluorine Inorganic materials 0.000 description 2
- 239000011737 fluorine Substances 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- NXHILIPIEUBEPD-UHFFFAOYSA-H tungsten hexafluoride Chemical compound F[W](F)(F)(F)(F)F NXHILIPIEUBEPD-UHFFFAOYSA-H 0.000 description 2
- GEIAQOFPUVMAGM-UHFFFAOYSA-N Oxozirconium Chemical compound [Zr]=O GEIAQOFPUVMAGM-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 239000002585 base Substances 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000009616 inductively coupled plasma Methods 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000002002 slurry Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- DUNKXUFBGCUVQW-UHFFFAOYSA-J zirconium tetrachloride Chemical compound Cl[Zr](Cl)(Cl)Cl DUNKXUFBGCUVQW-UHFFFAOYSA-J 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
- H01L21/31122—Etching inorganic layers by chemical means by dry-etching of layers not containing Si, e.g. PZT, Al2O3
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
- H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Chemical & Material Sciences (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Semiconductor Memories (AREA)
- Drying Of Semiconductors (AREA)
Abstract
【課題】エッチング時に、除去しにくい反応生成物を生じさせうる膜を含む積層構造の被加工膜にも対応できるエッチング技術を提供する。
【解決手段】ハードマスク膜と前記ハードマスク膜上に積層されたフォトレジスト膜とを含むマスク層を被加工膜上に選択的に形成し、フォトレジスト膜を含むマスク層をマスクとして前記被加工膜に対し第１のエッチングを行い、前記マスク層に前記フォトレジスト膜が実質的に存在しない状態で前記ハードマスク膜をマスクとして前記被加工膜に対し第２のエッチングをさらに行うことを特徴とする半導体装置の製造方法を採用する。
【選択図】なし
【解決手段】ハードマスク膜と前記ハードマスク膜上に積層されたフォトレジスト膜とを含むマスク層を被加工膜上に選択的に形成し、フォトレジスト膜を含むマスク層をマスクとして前記被加工膜に対し第１のエッチングを行い、前記マスク層に前記フォトレジスト膜が実質的に存在しない状態で前記ハードマスク膜をマスクとして前記被加工膜に対し第２のエッチングをさらに行うことを特徴とする半導体装置の製造方法を採用する。
【選択図】なし
Description
本発明は、半導体装置の製造方法に関し、特にレジストマスクとハードマスクの2層マスクを用いるドライエッチング方法に関する。
フォトレジスト層からなるマスクを利用して被加工膜を加工する際に、加工精度を向上させるためには、フォトレジスト層の厚みを薄くして解像度を高める必要がある。しかし、フォトレジスト層の厚みを薄くすると、フォトレジスト層と被加工膜の選択比の関係で、被加工膜の加工の途中でフォトレジスト層の厚みが減少してしまい、被加工膜の十分な加工が困難となる。
上記のように、フォトレジストの厚みを薄くせざるを得ない場合には、被加工膜と薄いフォトレジスト層との間にハードマスク層を形成し、そのハードマスク層を用いたエッチング方法が知られている。下記特許文献１では、ハードマスクのパターニングを行ったレジストマスクを残したまま、レジストマスクとハードマスクとの2層マスクで被加工膜のエッチングを行う方法と、ハードマスクの加工後にレジストマスクを除去してから、ハードマスクのみで被加工膜のエッチングを行う方法が開示されている。
ここで、前者のハードマスクとレジストマスクの２層構造のマスクによるエッチングは、ハードマスクの表面を覆っているレジストマスクが、エッチング時にハードマスクの膜減りを低減させるため、ハードマスクのみの単層マスクの場合に比べて、ハードマスクの膜厚を薄くできる利点がある。また、ハードマスク上のレジストマスクは、被加工膜に対するエッチングの際に同時にエッチングされるが、このときのレジストマスクの分解によってポリマーが生成し、このポリマーが被加工膜の被エッチング面である側壁に付着する。この側壁に付着したポリマーは、被加工膜の側壁エッチング（サイドエッチング）に対する保護膜として利用できるので、被加工膜に対する所謂サイドエッチを抑制できる利点もある。
ところで、近年の半導体装置のプロセスにおいては、被加工膜が、単層または同類の材料からなる積層膜のみならず、互いの素材が異なる複数の積層膜となることが多々ある。前述したポリマーは、被加工膜へのエッチングが完了した後に除去する必要があるが、被加工膜の材質によっては、エッチング反応によって生成する反応生成物がポリマーに取り込まれてしまう場合がある。反応生成物を取り込んだポリマーは、反応生成物の種類にもよるが、その後に洗浄処理を施しても被加工膜の被エッチング面から除去困難となる場合があった。このため、除去しにくい反応生成物を生じさせうる膜を一部に含む積層構造の被加工膜にも対応できるエッチング技術が必要とされているが、上記特許文献１に記載の技術では対処できないという問題がある。
本発明の半導体装置の製造方法は、ハードマスク膜と前記ハードマスク膜上に積層されたフォトレジスト膜とを含むマスク層を被加工膜上に選択的に形成し、前記フォトレジスト膜を含むマスク層をマスクとして前記被加工膜に対し第１のエッチングを行い、前記マスク層に前記フォトレジスト膜が実質的に存在しない状態で前記ハードマスク膜をマスクとして前記被加工膜に対し第２のエッチングをさらに行うことを特徴とする。
本発明の半導体装置の製造方法では、被加工膜に対するエッチングを少なくとも２回に分け、第１のエッチングはハードマスク膜上にフォトレジスト膜が残存した状態で行い、その後の第２のエッチングはフォトレジスト膜がハードマスク膜上に実質的に残っていない状態で行う。
したがって、被加工膜に、フォトレジスト膜の分解で生じたポリマーの除去を困難にするようなエッチング生成物をエッチングの際に生成し得る膜を含んでいたとしても、このような膜に対するエッチングを第２のエッチングにおいて行うことにより、ポリマー残留に基づく問題点が解決される。
また被加工膜全体が、ポリマー除去が容易なエッチング生成物を発生し得る材質であっても、第１のエッチングはフォトレジスト膜が残存している状態で行われるので、被加工膜の被エッチング面に付着するポリマーが、被加工膜のサイドエッチに対する保護膜として機能する。これにより、第２エッチングによるサイドエッチを最小限に押えることが可能になるから、フォトレジスト膜を残したままでの全体エッチングと比べてさほど変わらない効果を奏する。
なお、第２のエッチングは、第１のエッチングを施した後に残存するフォトレジスト膜を除去して行っても良いし、第１のエッチングが完了した時点でフォトレジスト膜も実質的に除去されるような膜厚にフォトレジスト膜を調整しても良い。
したがって、被加工膜に、フォトレジスト膜の分解で生じたポリマーの除去を困難にするようなエッチング生成物をエッチングの際に生成し得る膜を含んでいたとしても、このような膜に対するエッチングを第２のエッチングにおいて行うことにより、ポリマー残留に基づく問題点が解決される。
また被加工膜全体が、ポリマー除去が容易なエッチング生成物を発生し得る材質であっても、第１のエッチングはフォトレジスト膜が残存している状態で行われるので、被加工膜の被エッチング面に付着するポリマーが、被加工膜のサイドエッチに対する保護膜として機能する。これにより、第２エッチングによるサイドエッチを最小限に押えることが可能になるから、フォトレジスト膜を残したままでの全体エッチングと比べてさほど変わらない効果を奏する。
なお、第２のエッチングは、第１のエッチングを施した後に残存するフォトレジスト膜を除去して行っても良いし、第１のエッチングが完了した時点でフォトレジスト膜も実質的に除去されるような膜厚にフォトレジスト膜を調整しても良い。
以下、本発明の実施形態について、図面を参照しつつ説明する。本実施形態の半導体装置の製造方法は、ハードマスク膜とフォトレジスト膜とを含むマスク層を用いて被加工膜を選択的にエッチングする際に、フォトレジスト膜の存在下で第１のエッチングを行い、次いで、フォトレジスト膜が実質的に存在しない状態で第２のエッチングを行うものである。尚、フォトレジスト膜が実質的に存在しないとは、フォトレジスト膜が現に存在しない他、フォトレジスト膜が第２のエッチングに影響しない程度に残存することを許容する意味である。
第１のエッチングは、フォトレジスト膜の存在下で行うため、この第１のエッチングによる被加工膜の被エッチング面には、フォトレジスト膜の分解に伴って生成するポリマーが付着する。このように第１のエッチングは、被加工膜のサイドエッチをポリマーによって抑制しつつエッチングが進行する。また、被加工膜のエッチング反応によってエッチング生成物が生じるが、第１のエッチングではこのエッチング生成物の生成とポリマーの生成とが同時に進行する。被加工膜に由来する反応生成物の種類によってはそのエッチング生成物とポリマーとが複合化し、その結果、ポリマーが洗浄処理工程で除去されにくくなる事態が想定される。よって、第１のエッチングによってエッチングされる被加工膜の材質は、ポリマーと複合化しにくいエッチング生成物を生じる材質が好ましい。例えば、エッチング生成物が被エッチング面に残留しにくい材質がよい。
次に、第２のエッチングは、フォトレジスト膜が実質的に存在しない状態で行うため、この第２のエッチングによる被加工膜の被エッチング面には、フォトレジスト膜の分解に伴って生成するポリマーが付着しない。従って、第２のエッチングによって加工される被加工膜には、サイドエッチを抑制する保護膜が生じない。その一方で、第２のエッチングによっても被加工膜に由来するエッチング生成物が生じるが、上記のようにポリマーの生成は起きないので、第２のエッチングではこのエッチング生成物とポリマーの生成が同時に進行しない。このため、エッチング生成物によってポリマーが除去されにくくなるおそれがない。従って、第２のエッチングによってエッチングされる被加工膜の材質は、エッチング生成物が洗浄処理工程において悪影響を及ぼさないような材質を選択することが好ましい。例えば、エッチング生成物が被エッチング面に残留しやすい材質であっても、洗浄処理工程において容易に除去可能であればよい。
フォトレジスト膜存在下の第１のエッチング工程で加工可能な被加工膜（第１の膜）は、例えば、Ａｌ２Ｏ３、ＳｉＯ２、Ｗ、ポリシリコン等を例示できる。これらはいずれも、エッチング生成物が被エッチング面に残留しにくいものである。但し、本実施形態ではＡｌ２Ｏ３をハードマスク膜として用いるため、Ａｌ２Ｏ３は被加工膜には含まれない。
また、フォトレジスト膜が実質的に存在しない状態の第２のエッチング工程で加工可能な被加工膜（第２の膜）は、ＴｉＮを例示できる。ＴｉＮは、第１の膜に比べて、エッチング生成物が被エッチング面に残留しやすいものである。
更に、ＡｌＯ／ＺｒＯ積層膜またはＳｉＮは、そのエッチング生成物が被エッチング面に残留しにくいため、第１のエッチング工程でもエッチング可能であるが、本実施形態ではこれらＡｌＯ／ＺｒＯ積層膜及びＳｉＮを第２の膜として、第２のエッチング工程においてエッチングしている。
被加工膜は、これら第１の膜と第２の膜とを含む多層構造からなる膜であることが好ましい。また、被加工膜においては、第１の膜が第２の膜よりもマスク層側にあることが好ましい。
また、フォトレジスト膜が実質的に存在しない状態の第２のエッチング工程で加工可能な被加工膜（第２の膜）は、ＴｉＮを例示できる。ＴｉＮは、第１の膜に比べて、エッチング生成物が被エッチング面に残留しやすいものである。
更に、ＡｌＯ／ＺｒＯ積層膜またはＳｉＮは、そのエッチング生成物が被エッチング面に残留しにくいため、第１のエッチング工程でもエッチング可能であるが、本実施形態ではこれらＡｌＯ／ＺｒＯ積層膜及びＳｉＮを第２の膜として、第２のエッチング工程においてエッチングしている。
被加工膜は、これら第１の膜と第２の膜とを含む多層構造からなる膜であることが好ましい。また、被加工膜においては、第１の膜が第２の膜よりもマスク層側にあることが好ましい。
以下、本実施形態の半導体装置の製造方法を、DRAM（Dynamic Random Access Memory）の容量プレート形成プロセスに適用した例について説明する。
この容量プレート形成プロセスは、キャパシタの形成工程、マスク層の形成工程、第１のエッチング工程、フォトレジスト膜の除去工程、第２のエッチング工程及び洗浄処理工程から概略構成されている。以下、各工程について順次説明する。
この容量プレート形成プロセスは、キャパシタの形成工程、マスク層の形成工程、第１のエッチング工程、フォトレジスト膜の除去工程、第２のエッチング工程及び洗浄処理工程から概略構成されている。以下、各工程について順次説明する。
［キャパシタの形成工程］
先ず、図１に示すように、シリコン基板等の半導体基板１上に、半導体装置として必要なトランジスタや配線等を形成し、これらトランジスタや配線等を層間絶縁膜２によって被覆する。次いで、フォトリソグラフィーとドライエッチングによって、層間絶縁膜２にコンタクトホール３を設け、このコンタクトホール３にＷ（タングステン）からなるコンタクトプラグ４を形成し、例えばコンタクトプラグ４とトランジスタのドレイン領域とを接続する。
先ず、図１に示すように、シリコン基板等の半導体基板１上に、半導体装置として必要なトランジスタや配線等を形成し、これらトランジスタや配線等を層間絶縁膜２によって被覆する。次いで、フォトリソグラフィーとドライエッチングによって、層間絶縁膜２にコンタクトホール３を設け、このコンタクトホール３にＷ（タングステン）からなるコンタクトプラグ４を形成し、例えばコンタクトプラグ４とトランジスタのドレイン領域とを接続する。
次いで、コンタクトプラグ４及び層間絶縁膜２を覆うようにＳｉＮからなるシリンダストッパ膜５、酸化シリコンからなる層間膜６及びＳｉＮからなる支持構造層７を順次積層する。シリンダストッパ膜５は層間膜６をエッチングする際のエッチングストッパとなる膜であり、層間膜６はキャパシタの下部電極の下地となるシリンダ開口部を設けるための膜であり、支持構造層７は下部電極を支持する支持体となる。本実施形態の半導体装置をＤＲＡＭ素子のキャパシタとして用いる場合には、層間膜６の膜厚を２μｍ程度とするのが望ましく、支持構造層７の膜厚を１００ｎｍ程度とするのが望ましい。また、層間膜６と支持構造層７は相互に異なる材質からなることが好ましく、特に層間膜６をウエットエッチングする際のエッチャントに対する支持構造層７のエッチング速度が、層間膜６のエッチング速度よりも低いものがよい。従って上述のように、例えば層間膜６を酸化シリコン膜で構成し、支持構造層７を窒化シリコン膜で構成するとよい。
次いで、フォトリソグラフィーとドライエッチングによって、支持構造層７と層間膜６とシリンダストッパ膜５をシリンダ状に開口してシリンダ開口部８を形成してから、シリンダ開口部８の内面及び支持構造層７の全面にキャパシタの下部電極となる膜厚７ｎｍのＴｉＮからなる下部電極膜９を形成する。シリンダ開口部８の底部にはコンタクトプラグ４の端面が露出し、下部電極膜９は開口部８の底部においてコンタクトプラグ４に接続される。
なお、シリンダ開口部８を形成するために支持構造層７をエッチングする際には、例えば、フッ素を含有するドライエッチング法を用いることができる。また、層間膜６をエッチングする際には、例えば、フッ素を含有するエッチングガスを用いたドライエッチング法を用いることができる。
次に、図２に示すように、シリンダ開口部８を埋めるように酸化シリコンからなる埋込膜１０を形成する。次いで、ＣＭＰ処理によって支持構造層７上の下部電極膜９を除去する。埋込膜１０は、ＣＭＰ処理の段階で、ＣＭＰ処理の際に用いるスラリがシリンダ開口部８の内部に流入することを防止するために設けられる。支持構造層７上の下部電極膜９が除去されることで、シリンダ開口部８内に残存した下部電極膜がそれぞれ、キャパシタの下部電極１９（第１電極）となる。
次に、図３に示すように、支持構造層７の一部をフォトリソグラフィーとドライエッチングにより開口して支持構造層開口部７ａを設ける。支持構造層開口部７ａは、支持構造層７を複数に分断するように設ける。支持構造層開口部７ａを設けることで、内部にシリンダ開口部８及び下部電極１９が設けられている層間膜６が露出した状態になる。
次に、図４に示すように、ウエットエッチング用のエッチング液を支持構造層開口部７ａから流入させることで、埋込膜１０及び層間膜６をウエットエッチングにより除去する。
ウエットエッチングは、例えば、常温下、濃度５０％程度の濃フッ化水素酸による薬液処理によってシリコン酸化膜からなる埋込膜１０及び層間膜６を除去する。また、ウエットエッチングにおいてシリンダストッパ膜５がエッチングストッパとして機能する。
これにより、層間絶縁膜２上に有底中空筒状の下部電極１９が林立し、かつ下部電極１９同士が支持構造層７によって相互に連結支持された構造が形成される。下部電極１９は、その外周面上端部が支持構造層７に接合されることで支持構造層７に支持される。尚、図４の下部電極１９の左側の領域はプレート端のダミーになるので、支持構造層開口部７ａが開口されず、従ってその下の層間膜６もエッチングされずに残存する。
ウエットエッチングは、例えば、常温下、濃度５０％程度の濃フッ化水素酸による薬液処理によってシリコン酸化膜からなる埋込膜１０及び層間膜６を除去する。また、ウエットエッチングにおいてシリンダストッパ膜５がエッチングストッパとして機能する。
これにより、層間絶縁膜２上に有底中空筒状の下部電極１９が林立し、かつ下部電極１９同士が支持構造層７によって相互に連結支持された構造が形成される。下部電極１９は、その外周面上端部が支持構造層７に接合されることで支持構造層７に支持される。尚、図４の下部電極１９の左側の領域はプレート端のダミーになるので、支持構造層開口部７ａが開口されず、従ってその下の層間膜６もエッチングされずに残存する。
次に、図５に示すように、下部電極１９の表面に、誘電体膜２０を成膜する。誘電体膜２０は、例えばＡＬＤ法（Atomic Layer Deposition（原子層堆積法））により形成する。誘電体膜２０は、有底筒状の下部電極１９の内周面と外周面の両面に積層される。また、誘電体膜２０は、下部電極１９の表面のみならず、支持構造層７の上面７ｂを含む全面にも形成される。更に、誘電体膜２０は、シリンダストッパ膜５の上面にも形成される。誘電体膜２０は、例えば酸化アルミニウム（ＡｌＯ）と酸化ジルコニウム（ＺｒＯ）との積層膜で構成すればよい。誘電体膜２０の厚みは、例えば７ｎｍとすればよい。
次に、図６に示すように、誘電体膜２０の表面に、上部電極２１（第２電極、第２の膜）を成膜する。上部電極２１は、ＣＶＤ法で形成する。また、上部電極２１は、支持構造層７の上にも形成される。上部電極２１は、例えばカバレージ性に優れた窒化チタン（ＴｉＮ）の単層膜で構成すればよい。上部電極２１の厚みは、例えば１０ｎｍとすればよい。
以上により、下部電極１９（第１電極）、誘電体膜２０及び上部電極２１（第２電極）からなるセルキャパシタ２２が形成される。
以上により、下部電極１９（第１電極）、誘電体膜２０及び上部電極２１（第２電極）からなるセルキャパシタ２２が形成される。
次に、図７に示すように、容量プレート層の下地層となる埋込下地層３１（半導体層、第１の膜）を、上部電極２１の全面に形成する。埋込下地層３１は、支持構造層７上の上部電極２１が完全に埋まるように、支持構造層７における厚みｄが１５０ｎｍ程度になるまで形成する。埋込下地層３１は、容量プレート層の一部となるので、例えばポリシリコンからなる半導体層で構成すればよい。また、埋込下地層３１は、例えばＣＶＤ法で形成すればよい。
次に、図８に示すように、埋込下地層３１上に容量プレート層の一部となる金属層３２（第１の膜）を形成する。金属層３２は、例えばスパッタ法で形成する。金属層３２は、例えばＷ（タングステン）の単層膜で構成すればよい。また、金属層３２の厚みは、例えば１００ｎｍとすればよい。このようにして、埋込下地層３１（半導体層）及び金属層３２からなる容量プレート層３３が形成される。
以上の工程により、セルキャパシタ２２の下部電極１９がコンタクトプラグ４を介して図示しないセルトランジスタに接続され、上部電極２１が容量プレート層３３に接続された構造が得られる。また、有底筒状の下部電極１９の内周面のみならず、外周面にも誘電体膜２０及び上部電極２１が積層されたクラウン形状のセルキャパシタ２２が得られる。
更に、以上の工程により、セルトランジスタ及びセルキャパシタ２２を主体とするメモリセルが半導体基板１上に形成される。
更に、以上の工程により、セルトランジスタ及びセルキャパシタ２２を主体とするメモリセルが半導体基板１上に形成される。
［マスク層の形成工程］
次に、ハードマスク膜４２及びフォトレジスト膜４３を順次積層してマスク層４４を金属層３２上に選択的に形成する。
先ず、図９に示すように、金属層３２上に、ハードマスク膜の剥がれ防止膜４１を積層する。剥がれ防止膜４１は、例えば厚み５０ｎｍの酸化シリコン膜で構成する。次に、剥がれ防止膜４１上にハードマスク膜４２を積層する。ハードマスク膜４２は、例えば厚み３５ｎｍの酸化アルミニウム（Ａｌ２Ｏ３）で構成する。
次に、ハードマスク膜４２及びフォトレジスト膜４３を順次積層してマスク層４４を金属層３２上に選択的に形成する。
先ず、図９に示すように、金属層３２上に、ハードマスク膜の剥がれ防止膜４１を積層する。剥がれ防止膜４１は、例えば厚み５０ｎｍの酸化シリコン膜で構成する。次に、剥がれ防止膜４１上にハードマスク膜４２を積層する。ハードマスク膜４２は、例えば厚み３５ｎｍの酸化アルミニウム（Ａｌ２Ｏ３）で構成する。
次に、図１０に示すように、ハードマスク膜４２上に、フォトレジスト膜４３を塗布する。更に、フォトレジスト膜４３の一部を露光し次いで現像することで、フォトレジスト膜４３をパターニングして開口部４３ａを設ける。
ここで、フォトレジスト膜４３の厚みは、エッチング対象となる各膜の厚みと、エッチング対象となる各膜のエッチング選択比とをそれぞれ乗じた値の合計値と同じか、その合計値より大きくすればよい。各膜のエッチング選択比とは、各膜とフォトレジスト膜４３とのエッチング選択比である。
本実施形態では、ハードマスク膜４２（厚み３５ｎｍ）、剥がれ防止膜４１（厚み５０ｎｍ）、金属層３２（厚み１００ｎｍ）及び支持構造層７上の埋込下地層３１（厚み１５０ｎｍ）をエッチング対象とする。これらの各膜と、フォトレジスト膜とのエッチング選択比を１とすると、フォトレジスト膜４３の必要最低限の厚みは、３５ｎｍ＋５０ｎｍ＋１００ｎｍ＋１５０ｎｍ＝３３５ｎｍになる。本実施形態では、更に余裕をみて１５ｎｍ上積みして、フォトレジスト膜４３の厚みを３５０ｎｍとする。
以下のエッチング工程では、誘導結合プラズマ(ICP：Inductively Cupled Plasma)による反応性イオンエッチング(RIE：Reactive Ion Etching)を実施する。第１エッチング工程における共通条件は、（１）ソースパワー：1000W、（２）高周波パワー：50〜200W、（３）圧力：5〜20ｍTorr、（４）ステージ温度：20〜40℃とする。
次に図１１に示すように、フォトレジスト膜４３をマスクにして、開口部４３ａから露出したハードマスク膜４２をドライエッチングする。ハードマスク膜４２がＡｌ2Ｏ3からなるので、エッチングガスには、ＢCｌ3（流量：120sccm）とCｌ2（80sccm）の混合ガスを用いる。ハードマスク膜４２の厚みは３５ｎｍであり、Ａｌ２Ｏ３とフォトレジスト膜４３とのエッチング選択比が１であるので、エッチング後のフォトレジスト膜４３の厚みは３１５ｎｍ（＝３５０ｎｍ−３５ｎｍ）となる。また、ドライエッチング特性上、フォトレジスト膜４３の開口部４３ａの肩部にテーパーが生じる。
ドライエッチングされたフォトレジスト膜４３がポリマーＰとして、開口部４３ａの側壁面に付着する。開口部４３ａはエッチングによってハードマスク膜４２まで延ばされているので、ポリマーＰはハードマスク膜４２の端面４２ａにも付着する。このポリマーＰによって、ハードマスク膜４２の端面４２ａがサイドエッチから保護される。
また、ハードマスク膜４２のエッチング生成物であるアルミニウムの塩化物は昇華しやすいので、ハードマスク膜４２のエッチングによって形成された端面４２ａには残留しにくい。このため、アルミニウムの塩化物がポリマーＰ内に取り込まれるおそれがない。このようなポリマーを洗浄処理工程でアッシング等の手段で除去すれば、アルミニウムの塩化物に由来するアルミニウムの酸化物が残留することがなく、ポリマーＰを洗浄処理工程できれいに除去することが可能になる。
以上のようにして、フォトレジスト膜４３をマスクにしてハードマスク膜４２をパターニングすることで、金属層３２上にフォトレジスト膜４３及びハードマスク膜４２が積層されてなるマスク層４４が形成される。
以上のようにして、フォトレジスト膜４３をマスクにしてハードマスク膜４２をパターニングすることで、金属層３２上にフォトレジスト膜４３及びハードマスク膜４２が積層されてなるマスク層４４が形成される。
［第１のエッチング工程］
第１のエッチング工程では、剥がれ防止膜４１、金属層３２及び支持構造層７上の埋込下地層３１を順次エッチングする。
図１２に示すように、フォトレジスト膜４３の存在下で、ハードマスク膜４２をマスクにして、剥がれ防止膜４１、金属層３２及び支持構造層７上の埋込下地層３１（半導体層）を順次ドライエッチングする。
先ず、剥がれ防止膜４１がＳｉＯ2、金属層３２がＷ、埋込下地層３１がポリシリコンからそれぞれ構成されるので、エッチングガスには、ＳＦ６（90sccm）とCｌ2(100sccm)との混合ガスまたはＣＦ４（90sccm）とＣｌ2(100sccm)との混合ガスを用いる。剥がれ防止膜４１の厚みが５０ｎｍであり、金属層３２の厚みが１００ｎｍであり、支持構造層７上の埋込下地層３１の厚みが１５０ｎｍであり、各膜とフォトレジスト膜４３とのエッチング選択比が１であるので、エッチング後のフォトレジスト膜の厚みは１５ｎｍ（＝３１５ｎｍ−５０ｎｍ−１００ｎｍ−１５０ｎｍ）となる。
第１のエッチング工程では、剥がれ防止膜４１、金属層３２及び支持構造層７上の埋込下地層３１を順次エッチングする。
図１２に示すように、フォトレジスト膜４３の存在下で、ハードマスク膜４２をマスクにして、剥がれ防止膜４１、金属層３２及び支持構造層７上の埋込下地層３１（半導体層）を順次ドライエッチングする。
先ず、剥がれ防止膜４１がＳｉＯ2、金属層３２がＷ、埋込下地層３１がポリシリコンからそれぞれ構成されるので、エッチングガスには、ＳＦ６（90sccm）とCｌ2(100sccm)との混合ガスまたはＣＦ４（90sccm）とＣｌ2(100sccm)との混合ガスを用いる。剥がれ防止膜４１の厚みが５０ｎｍであり、金属層３２の厚みが１００ｎｍであり、支持構造層７上の埋込下地層３１の厚みが１５０ｎｍであり、各膜とフォトレジスト膜４３とのエッチング選択比が１であるので、エッチング後のフォトレジスト膜の厚みは１５ｎｍ（＝３１５ｎｍ−５０ｎｍ−１００ｎｍ−１５０ｎｍ）となる。
また、ドライエッチングの際にフォトレジスト膜４３の全面が更にエッチバックされることで、エッチングされたフォトレジスト膜４３がポリマーＰとなって、剥がれ防止膜４１、金属層３２及び支持構造層７上の埋込下地層３１の各端面４１ａ、３２ａ、３１ａに付着する。各端面４１ａ、３２ａ、３１ａに付着したポリマーＰによって、剥がれ防止膜４１、金属層３２及び埋込下地層３１がサイドエッチから保護される。
また、剥がれ防止膜４１及び埋込下地層３１のエッチング生成物であるシリコンフッ化物と、金属層３２のエッチング生成物であるタングステンフッ化物はそれぞれ昇華しやすいので、各端面４１ａ、４２ａ、３１ａには残留しにくい。このため、シリコンフッ化物またはタングステンフッ化物がポリマーＰ内に取り込まれるおそれがなく、このようなポリマーを洗浄処理工程でアッシング等の手段で除去すれば、きれいに除去することが可能になる。
［フォトレジスト膜の除去工程］
次に、図１３に示すように、ハードマスク膜４２上のフォトレジスト膜４３をドライエッチングにて除去する。エッチングガスは、Ｏ２(40sccm)とCｌ２(60sccm)の混合ガスまたはＯ２(40sccm)とAr(60sccm)の混合ガスを用いる。この時のドライエッチングでは、フォトレジスト膜のエッチングよる新たにポリマーが生成されず、開口部４２ａ内の既存のポリマーＰも残留する。
次に、図１３に示すように、ハードマスク膜４２上のフォトレジスト膜４３をドライエッチングにて除去する。エッチングガスは、Ｏ２(40sccm)とCｌ２(60sccm)の混合ガスまたはＯ２(40sccm)とAr(60sccm)の混合ガスを用いる。この時のドライエッチングでは、フォトレジスト膜のエッチングよる新たにポリマーが生成されず、開口部４２ａ内の既存のポリマーＰも残留する。
また、本実施形態では、フォトレジスト膜４３の厚みを調整する際に、エッチング対象となる各膜とエッチング選択比との関係で求めた必要最低限の厚み（３３５ｎｍ）に更に１５ｎｍを積み増すことで、フォトレジスト膜４３の厚みを必要最低限の厚みより厚くしたが、フォトレジスト膜４３の厚みを必要最低限の厚みとしてもよい。この場合は、第１エッチング工程の終了時にフォトレジスト膜４３が実質的に除去されるので、改めてフォトレジスト膜の除去工程を設ける必要が無く、工程を省略できる。
［第２のエッチング工程］
次に、図１４に示すように、フォトレジスト膜４３が実質的に存在しない状態で、ハードマスク膜４２をマスクにして、支持構造層７上の上部電極２１（第２電極）をドライエッチングする。上部電極２１がＴｉＮから構成されるので、エッチングガスには、Cｌ２(140sccm)とＡｒ(60sccm)との混合ガスを用いる。ハードマスク膜４２と上部電極２１とのエッチング選択比が２０であるので、エッチング後のハードマスク膜４２の厚みは４９．５ｎｍ（＝５０−１０ｎｍ／２０）となる。
次に、図１４に示すように、フォトレジスト膜４３が実質的に存在しない状態で、ハードマスク膜４２をマスクにして、支持構造層７上の上部電極２１（第２電極）をドライエッチングする。上部電極２１がＴｉＮから構成されるので、エッチングガスには、Cｌ２(140sccm)とＡｒ(60sccm)との混合ガスを用いる。ハードマスク膜４２と上部電極２１とのエッチング選択比が２０であるので、エッチング後のハードマスク膜４２の厚みは４９．５ｎｍ（＝５０−１０ｎｍ／２０）となる。
このときのエッチングは、フォトレジスト膜４３が存在しないので、新たなポリマーが生成されず、また、第１エッチング工程の際に生成したポリマーＰはそのまま残留する。従って、金属層３２及び埋込下地層３１はサイドエッチされることなく保護される。
また、上部電極２１のエッチング生成物であるチタンの塩化物は、第１のエッチング工程でエッチングした第１の膜のエッチング生成物に比べて昇華しにくい。このため、上部電極２１の端面２１ａに残留しやすい。しかし、第２エッチングでは、フォトレジスト膜のエッチングによるポリマーの生成が起きないので、チタンの塩化物がポリマーＰ内に取り込まれるおそれがない。従って、ポリマーＰは洗浄処理工程においてアッシング等の手段できれいに除去することが可能になる。
第２エッチング工程においてフォトレジスト膜４２が存在していると、エッチング生成物であるチタンの塩化物が新たに生成したポリマーＰに取り込まれてしまい、ポリマーの除去が困難になる。
次に、図１５に示すように、フォトレジスト膜４３が実質的に存在しない状態で、ハードマスク膜４２をマスクにして、支持構造層７上の誘電体膜２０をドライエッチングする。誘電体膜２０が酸化アルミニウムと酸化ジルコニウムの積層膜で構成されるので、エッチングガスには、BCｌ３(120sccm)とCｌ２(80sccm)とＡｒ(60sccm)との混合ガスを用いる。ハードマスク膜４２と誘電体膜２０とのエッチング選択比が０．２であるので、エッチング後のハードマスク膜４２の厚みは１４．５ｎｍ（＝４９．５−７ｎｍ／０．２）となる。
このときのエッチングは、フォトレジスト膜４３が実質的に存在しないしないので、新たなポリマーが生成されず、また、第１エッチング工程の際に生成したポリマーＰはそのまま残留する。従って、金属層３２及び埋込下地層３１はサイドエッチされることなく保護される。
また、誘電体膜２０のエッチング生成物であるアルミニウムの塩化物とジルコニウムの塩化物は、先のチタンの塩化物に比べると昇華しやすい。このため、誘電体膜２０の端面２０ａにエッチング生成物が残留しにくい。しかも、第２エッチングでは、フォトレジスト膜のエッチングによるポリマーの生成が起きないので、これらのエッチング生成物がポリマーＰ内に取り込まれるおそれがない。従って、ポリマーＰは後工程においてアッシング等の手段できれいに除去することが可能になる。
次に、図１６に示すように、フォトレジスト膜４３の不存在下で、ハードマスク膜４２をマスクにして、支持構造層７をドライエッチングする。支持構造層７が窒化シリコン（ＳｉＮ）で構成されるので、エッチングガスには、SF6(100sccm)とAr(100sccm)との混合ガスを用いる。ハードマスク膜４２と支持構造層７とのエッチング選択比が２０とすると、エッチング後のハードマスク膜４２の厚みは９．５ｎｍ（＝１４．５−１００ｎｍ／２０）となる。
このときのエッチングは、フォトレジスト膜４３が存在しないので、新たなポリマーが生成されず、また、第１エッチング工程の際に生成したポリマーＰはそのまま残留する。従って、金属層３２及び埋込下地層３１はサイドエッチされることなく保護される。
また、支持構造層７のエッチング生成物であるシリコンのフッ化物は、先のチタンの塩化物に比べると昇華しやすい。このため、支持構造層７の端面７ｃにエッチング生成物が残留しにくい。しかも、第２エッチングでは、フォトレジスト膜のエッチングによるポリマーの生成が起きないので、これらのエッチング生成物がポリマーＰ内に取り込まれるおそれがない。従って、ポリマーＰは後工程においてアッシング等の手段できれいに除去することが可能になる。
［洗浄処理工程］
次に、図１７に示すように、各層の端面に付着したポリマーＰを除去する。ポリマーＰの除去は例えばアッシング処理で行えばよい。アッシングの前後でのハードマスク膜４２の残膜厚の減少はない。
ここで、ポリマーＰ内にエッチング生成物が混入していると、ポリマーＰの除去が困難となり、残渣となる。この残渣は、後続の工程でウエット洗浄しても除去できず、腐食の原因となる。しかし、本実施形態では、揮発性の高いエッチング生成物が生じ得る膜のエッチングをフォトレジスト膜４３の存在下で行い、揮発性の低いエッチング生成物が生じ得る膜のエッチングをフォトレジスト膜４３が実質的に存在しない状態で行うことで、ポリマーＰ内にエッチング生成物が混入するおそれがなく、ポリマーＰの除去が容易になり、残渣も残らない。
次に、図１７に示すように、各層の端面に付着したポリマーＰを除去する。ポリマーＰの除去は例えばアッシング処理で行えばよい。アッシングの前後でのハードマスク膜４２の残膜厚の減少はない。
ここで、ポリマーＰ内にエッチング生成物が混入していると、ポリマーＰの除去が困難となり、残渣となる。この残渣は、後続の工程でウエット洗浄しても除去できず、腐食の原因となる。しかし、本実施形態では、揮発性の高いエッチング生成物が生じ得る膜のエッチングをフォトレジスト膜４３の存在下で行い、揮発性の低いエッチング生成物が生じ得る膜のエッチングをフォトレジスト膜４３が実質的に存在しない状態で行うことで、ポリマーＰ内にエッチング生成物が混入するおそれがなく、ポリマーＰの除去が容易になり、残渣も残らない。
この後、更に製造を続けて行うことで、セルトランジスタおよびセルキャパシタを有するメモリセルを複数備える半導体装置が製造される。
以上説明したように、本実施形態の半導体装置の製造方法によれば、第１のエッチングを、フォトレジスト膜４３の存在下で行うので、この第１のエッチングの主たる被加工膜である金属層３２及び埋込下地層３１の各端面３２ａ、３１ａには、フォトレジスト膜４３の分解に伴って生成するポリマーＰが付着し、金属層３２及び埋込下地層３１のサイドエッチをポリマーによって抑制しつつエッチングを進めることができる。
また、金属層３２及び埋込下地層３１のエッチング反応によってエッチング生成物が生じ、このエッチング生成物の生成とポリマーＰの生成とが同時に進行するが、これらエッチング生成物は被エッチング面に残留しにくいので、ポリマーＰに取り込まれることがなく、ポリマーＰの除去工程においてポリマーＰを容易に除去できる。
また、金属層３２及び埋込下地層３１のエッチング反応によってエッチング生成物が生じ、このエッチング生成物の生成とポリマーＰの生成とが同時に進行するが、これらエッチング生成物は被エッチング面に残留しにくいので、ポリマーＰに取り込まれることがなく、ポリマーＰの除去工程においてポリマーＰを容易に除去できる。
また、第２のエッチングを、フォトレジスト膜４３が実質的に存在しない状態で行うので、第２のエッチングの主たる被加工膜である上部電極２１の端面２１ａには、フォトレジスト膜の分解に伴って生成するポリマーＰが付着しない。従って、第２のエッチングでは、エッチング生成物が揮発しにくい材質の膜を好適にエッチングできる。即ち、第２エッチングで主としてエッチングする上部電極２１は、比較的揮発性の低いエッチング生成物を生成するが、第２のエッチングではポリマーＰが生成しないので、ポリマーＰに揮発性が低いエッチング生成物が取り込まれず、これにより、洗浄処理工程のポリマーＰのアッシング除去においてポリマーＰの除去が困難にならない。
また、第１エッチングの後に、フォトレジスト膜４３を除去するか、または実質的に除去されるように形成するので、第２エッチング工程においてフォトレジスト膜の分解に伴うポリマーＰが生じるおそれがない。
７…支持構造層、１９…下部電極（第１電極）、２０…誘電体膜、２１…上部電極（第２電極、第２の膜）、２１ａ…上部電極の被エッチング面（第２電極の被エッチング面）、２２…セルキャパシタ、３１…埋込下地層（半導体層、第１の膜）、３１ａ…埋込下地層の被エッチング面、３２…金属層（第１の膜）、３２a…金属層の被エッチング面、４２…ハードマスク膜、４３…フォトレジスト膜、４４…マスク層。
Claims (11)
- ハードマスク膜と前記ハードマスク膜上に積層されたフォトレジスト膜とを含むマスク層を被加工膜上に選択的に形成し、前記マスク層をマスクとして前記被加工膜に対し第１のエッチングを行い、前記マスク層に前記フォトレジスト膜が実質的に存在しない状態で前記ハードマスク膜をマスクとして前記被加工膜に対し第２のエッチングをさらに行うことを特徴とする半導体装置の製造方法。
- 前記第１のエッチングが完了した時点で前記マスク層内に残存する前記フォトレジスト膜を除去し、その後、前記第２のエッチングを行うことを特徴とする請求項１に記載の半導体装置の製造方法。
- 前記第１のエッチングが完了した時点で前記マスク層内の前記フォトレジスト層が実質的に除去されるように前記フォトレジスト膜が形成されていることを特徴とする請求項１に記載の半導体装置の製造方法。
- 前記被加工膜は、複数の膜が積層された多層構造膜であることを特徴とする請求項１乃至３の何れか一項に記載の半導体装置の製造方法。
- 前記多層構造の被加工膜は、前記フォトレジスト膜のエッチングに伴うエッチング生成物がエッチング面に残留しやすい第１の膜と、この第１の膜上に形成され前記エッチング生成物がエッチング面に残留しにくい第２の膜とを有する請求項４に記載の半導体装置の製造方法。
- 前記第１の膜は、タングステンおよびポリシリコンの少なくとも一方またはそれらの積層を含み、前記第２の膜は、窒化チタンを含む請求項５に記載の半導体装置の製造方法。
- セルトランジスタおよびセルキャパシタを有するメモリセルを複数備える半導体装置の製造方法であって、
第１電極、誘電体膜及び第２電極が積層されてなるセルキャパシタと、前記セルキャパシタを埋める半導体層と、前記半導体層上に積層され前記半導体層と共に容量プレート層を構成する金属層とを順次形成した後、
ハードマスク膜及びフォトレジスト膜が順次積層されてなるマスク層を前記金属層上に選択的に形成する工程と、
前記マスク層をマスクにして前記金属層及び前記半導体層をエッチングする第１エッチング工程と、
前記フォトレジスト膜が実質的に存在しない状態で、前記ハードマスク膜をマスクにして前記第２電極をエッチングする第２エッチング工程と、を具備してなることを特徴とする半導体装置の製造方法。 - 前記第１エッチング工程が完了した時点で前記マスク層内に残存する前記フォトレジスト膜を除去し、その後、前記第２エッチング工程を行うことを特徴とする請求項７に記載の半導体装置の製造方法。
- 前記第１エッチング工程が完了した時点で前記マスク層内の前記フォトレジスト膜が実質的に除去されるように前記フォトレジスト膜が形成されていることを特徴とする請求項７に記載の半導体装置の製造方法。
- 前記第２電極は、エッチングされたことにより生成するエッチング生成物が被エッチング面に残留しやすい材質で構成し、
前記金属層及び前記半導体層は、エッチングされたことにより生成するエッチング生成物が前記第２電極に比べてそれぞれの被エッチング面に残留しにくい材質で構成することを特徴とする請求項７乃至請求項９の何れか一項に記載の半導体装置の製造方法。 - 前記第２電極を窒化チタンで構成し、前記金属層をタングステンで構成し、前記半導体層をポリシリコンで構成することを特徴とする請求項７乃至請求項１０の何れか一項に記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009074202A JP2010226022A (ja) | 2009-03-25 | 2009-03-25 | 半導体装置の製造方法 |
| US12/659,890 US20100248456A1 (en) | 2009-03-25 | 2010-03-24 | Method of manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009074202A JP2010226022A (ja) | 2009-03-25 | 2009-03-25 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2010226022A true JP2010226022A (ja) | 2010-10-07 |
Family
ID=42784791
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2009074202A Abandoned JP2010226022A (ja) | 2009-03-25 | 2009-03-25 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20100248456A1 (ja) |
| JP (1) | JP2010226022A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8546232B2 (en) | 2011-07-04 | 2013-10-01 | Elpida Memory, Inc. | Method of manufacturing a semiconductor device having a laminated structure comprising a boron-doped silicon germanium film and a metal film |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6194323B1 (en) * | 1998-12-16 | 2001-02-27 | Lucent Technologies Inc. | Deep sub-micron metal etch with in-situ hard mask etch |
| JP2005142369A (ja) * | 2003-11-06 | 2005-06-02 | Renesas Technology Corp | 半導体装置の製造方法 |
| JP2006135261A (ja) * | 2004-11-09 | 2006-05-25 | Elpida Memory Inc | キャパシタの製造方法 |
| US7662718B2 (en) * | 2006-03-09 | 2010-02-16 | Micron Technology, Inc. | Trim process for critical dimension control for integrated circuits |
| JP2008004738A (ja) * | 2006-06-22 | 2008-01-10 | Elpida Memory Inc | 半導体装置及びその製造方法 |
-
2009
- 2009-03-25 JP JP2009074202A patent/JP2010226022A/ja not_active Abandoned
-
2010
- 2010-03-24 US US12/659,890 patent/US20100248456A1/en not_active Abandoned
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8546232B2 (en) | 2011-07-04 | 2013-10-01 | Elpida Memory, Inc. | Method of manufacturing a semiconductor device having a laminated structure comprising a boron-doped silicon germanium film and a metal film |
| US8883601B2 (en) | 2011-07-04 | 2014-11-11 | Ps4 Luxco S.A.R.L. | Method of manufacturing a semiconductor device having a laminated structure comprising a boron-doped silicon germanium film and a metal film |
Also Published As
| Publication number | Publication date |
|---|---|
| US20100248456A1 (en) | 2010-09-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8987133B2 (en) | Titanium oxynitride hard mask for lithographic patterning | |
| US6268287B1 (en) | Polymerless metal hard mask etching | |
| US6383942B1 (en) | Dry etching method | |
| JPH08321544A (ja) | 配線形成法 | |
| TWI784183B (zh) | 用於貫孔輪廓控制及相關應用的原子層沉積(ald)襯墊 | |
| TWI404140B (zh) | 乾蝕刻方法 | |
| KR100332517B1 (ko) | 에칭 방법 및 에칭 마스크 | |
| JP2011044540A (ja) | 半導体装置の製造方法及び半導体装置 | |
| KR100386127B1 (ko) | 질화티탄함유다층막을 건식식각하기 위한 방법 | |
| JP2004119905A (ja) | ポリシリコンエッチング方法 | |
| JP2010226022A (ja) | 半導体装置の製造方法 | |
| KR100680504B1 (ko) | 반도체 소자의 캐패시터의 제조방법 | |
| JP2008270509A (ja) | 半導体装置の製造方法 | |
| JP2006148052A (ja) | 半導体素子の格納電極形成方法 | |
| JP4662943B2 (ja) | コンタクトの形成中、コンタクトホール幅の増大を防ぐ方法 | |
| JP4543976B2 (ja) | 接続孔形成法 | |
| JP5596403B2 (ja) | 半導体装置の製造方法 | |
| US7585774B2 (en) | Method for fabricating metal line of semiconductor device | |
| JP2011044599A (ja) | 集積回路装置の製造方法 | |
| JP2008198713A (ja) | 半導体装置の製造方法 | |
| JP2000232107A (ja) | 半導体装置のパターン形成方法 | |
| JP2004031637A (ja) | 配線構造の形成方法 | |
| JP2002026020A (ja) | 半導体装置の製造方法 | |
| TW202349465A (zh) | 用於金屬蝕刻的預蝕刻處理 | |
| JPH11176805A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20120110 |
|
| A762 | Written abandonment of application |
Free format text: JAPANESE INTERMEDIATE CODE: A762 Effective date: 20121019 |