JP2008198713A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】電極面積を確保できるシリンダ孔を形成する３μｍ厚のシリンダ絶縁膜を、デフォーカス・エラーを抑制して形成する。
【解決手段】シリンダ絶縁膜を、総厚の２／３の膜厚の第１の絶縁膜２と、第１の絶縁膜２上に第１の絶縁膜２よりウェットエッチング速度の遅い、総厚の１／３の膜厚の第２の絶縁膜３を形成した２層構造とし、第２及び第１の絶縁膜をに貫通孔６をドライエッチングにて形成し、ウェットエッチングにて第１の絶縁膜を優先的に拡張する。この時、第１の絶縁膜２は、一酸化二窒素とモノシランを原料ガスとしてプラズマ化学気相成長法で形成する酸化シリコン膜からなり、第２の絶縁膜３を形成する前において、第１の絶縁膜２の表面凹凸の高低差を１５０ｎｍ以下とする。
【選択図】図１

Description

本発明は半導体装置の製造方法に関し、特に、ＤＲＡＭ等のメモリ素子のシリンダ型キャパシタ構造を、２層の層間膜に貫通するシリンダ孔を形成し、溶液エッチングにより拡張して形成する半導体装置に関する。

ＤＲＡＭ製造におけるキャパシタ構造の一つとして、層間膜に円筒型開孔を形成し、該開孔の内部に下部電極、容量絶縁膜を形成するシリンダ構造がある。

図４は、シリンダ型キャパシタ構造を有するＤＲＡＭメモリセル部の概略断面図である。図４に示す構造は、次のようにして形成される。半導体基板１０１の所定の領域に素子分離領域１０２及び不純物拡散層からなるドレイン１０３及びソース１０４が形成されている。半導体基板１０１上にはゲート絶縁膜１０５ａ、その上にゲート電極１０５ｂ及びカバー絶縁膜１０５ｃからなるワード線１０５、ワード線１０５側壁にサイドウォール絶縁膜１０５ｄが形成されている。ワード線１０５を形成した後、全面に第１の層間絶縁膜１０６を形成し、ドレイン１０３及びソース１０４に接続するコンタクトプラグ１０７及び１０８が形成される。次に、第２の層間絶縁膜１０９を全面に形成し、ドレイン１０３に接続されたコンタクトプラグ１０７と接続するようにコンタクトホールを形成し、導電材料を埋め込んでビット線コンタクトプラグ１１０が形成され、その上にビット線１１１が形成される。その後、第３の層間絶縁膜１１２を全面に形成し、ソース１０４に接続されたコンタクトプラグ１０８と接続するようにコンタクトホールを形成し、導電材料を埋め込んで容量コンタクトプラグ１１３が形成される。全面にシリンダ絶縁膜１１４を形成し、容量コンタクトプラグ１１３を露出するように深孔を形成し、下部電極１１５、容量絶縁膜１１６、上部電極１１７を深孔内に順次形成してシリンダ型キャパシタ構造が形成される。さらに、上部電極１１７上には第４の層間絶縁膜１１８、上部配線１１９などが形成される。

半導体装置の高集積化に伴い、キャパシタ孔径を縮小し、より深い孔をシリンダ絶縁膜に形成する必要がある。このように深孔を形成するエッチング深さが増すほど、深孔の下部孔径が狭くなってしまい（テーパ形状）、十分な電極面積が確保できなくなる。これは、従来、シリンダ絶縁膜としてＴＥＯＳ（Tetra Ethylene Ortho Silicate）を原料とするプラズマＣＶＤ法で形成する単層酸化シリコン膜が、スループットの優位性の観点から使用されてきたが、世代と共に微細化が進むと、シリンダ孔のアスペクト比が大きくなり、酸化シリコン膜のドライエッチング特性に起因して、シリンダ孔の開口表面から１／４〜１／５の深さの部分が最も広がるボーイングと呼ばれる現象に起因している。ドライエッチングの後、ウェットエッチング等の等方性エッチングにより孔径拡大を図ることも考えられるが、単層構造では上部も同様にエッチングされてしまうため、下部の孔径を十分拡張することは困難である。

そこで、シリンダ層間膜を２層以上の多層構造とすることで電極面積を確保する方法が知られている（例えば、特許文献１、特許文献２）。すなわち、下層膜に上層膜よりもエッチレートの高い膜を用いることで、テーパ形状で細くなる深孔下部を広げて電極面積を確保している。特許文献１では、上層膜をエッチング後、エッチングガスを切り替えて下層膜のエッチングを行うことで、段差のないストレージノードホールが形成できるとしている。一方、特許文献２では、上層膜及び下層膜を貫通する予備のストレージノードホールを形成し、ウェットエッチなどの等方性エッチングにより、下層膜の孔径を拡大している。２層構造の膜種としてはＴＥＯＳ−ＳｉＯ_２、ＳｉＨ_４−ＳｉＯ_２、ＢＰＳＧ、ＰＳＧ等の組み合わせが用いられている。

さらに、ＬＳＩ素子の微細化に伴いキャパシタ口径が縮小すれば容量確保のためには上記方法だけでなく、層間膜の厚膜化を行う方法が容易に想像されるが、厚膜化に伴うドライエッチング加工の困難性及び、電極材料成膜時のパーティクル発生、膜厚均一性悪化、膜ストレス増大などの成膜上の課題も発生する。
特開２００２−４３４３７号公報 米国特許第６，５４８，８５４号明細書

このような状況下において、本発明者は、ＤＲＡＭ製造において、シリンダ型キャパシタ構造を形成する層間膜を積層構造とし、上層としてＴＥＯＳを原料とする酸化膜（以下、ＴＥＯＳ−ＳｉＯ_２と略す。）を１．０μｍ、下層としてモノシラン（ＳｉＨ_４）を原料とする酸化膜（以下、ＳｉＨ_４−ＳｉＯ_２と略す。）を２．０μｍの合計３μｍ厚と厚膜化し、特許文献２に記載される方法を適用したところ、シリンダ開孔のリソグラフィー工程にてデフォーカス・エラーが発生する問題が発生した。これは、層間膜のモホロジーが悪く、リソグラフィー工程時にローカルフラットネスが悪いことによるデフォーカス・エラーを引き起こしているものと予想された。調査の結果、モホロジーを悪化させている原因は上層膜のＴＥＯＳ−ＳｉＯ_２膜ではなく、下層膜のＳｉＨ_４−ＳｉＯ_２−２．０μｍ成膜時に起因していることが分かった。また、ＳｉＨ_４−ＳｉＯ_２膜は０．５μｍ成膜時にはモホロジーの悪化が認められないが、１．０μｍから２．０μｍと厚膜にするに従いモホロジーが悪化していることが分かった。

ここで、「デフォーカス・エラー」とは、リソグラフィー時、露光装置にウエーハをセットした段階で、表面に異物や凹凸があると、検出光が乱反射し、正常な光強度分布が得られず、どこが表面は認識できないため、予め露光装置に設定されているフォーカス範囲を超えてしまい、このウエーハは露光不可となる現象である。

下層のＳｉＨ_４−ＳｉＯ_２膜の膜厚を薄くすると、孔径の拡大が十分とならず、所望の容量を得るための電極面積が確保できない。上層の下部まで拡大するようにエッチングすると、下層がさらにエッチングされるため、段差が大きくなりすぎ、その後に形成する下部電極、誘電体もその段差を踏襲しながら形成されるため、誘電体への電界集中が大きくなり信頼性が低下する問題がある。

そこで、本発明は、エッチング特性の異なる絶縁膜材料の積層構造に対して、下層のＳｉＨ_４−ＳｉＯ_２膜を厚膜化しても、表面モホロジーを改善してデフォーカス・エラーを抑制し、テーパ状に細くなるシリンダ孔下部を十分に拡張して十分な容量を確保し得るシリンダ型キャパシタ構造を有する半導体装置を提供することを目的とする。

上記課題を解決するべく鋭意検討した結果、本発明に到達したものである。すなわち、本発明は、以下の構成よりなる。

（１）
半導体基板上にメモリセルトランジスタ及びその拡散領域に接続されたシリンダ型キャパシタを備えた半導体装置の製造方法であって、
半導体基板上に、厚さ１７００〜２２００ｎｍの第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に厚さ９００〜１１００ｎｍの第２の絶縁膜を積層形成する工程と、
前記第１の絶縁膜及び第２の絶縁膜を貫通してシリンダ孔を形成する工程と、
溶液エッチングにより、前記シリンダ孔の径を拡大させる工程と、
前記、径が拡大されたシリンダ孔の内面に下部電極を形成する工程と、
全面に容量絶縁膜を形成する工程と、
前記容量絶縁膜上に上部電極を形成する工程を少なくとも有し、
前記第１の絶縁膜は、一酸化二窒素とモノシランを原料ガスとしてプラズマ化学気相成長法で形成する酸化シリコン膜からなり、前記第２の絶縁膜を形成する前において、前記第１の絶縁膜の表面凹凸の高低差が１５０ｎｍ以下であることを特徴とする半導体装置の製造方法。

（２）
上記（１）において、前記第１の絶縁膜は、一酸化二窒素とモノシランの流量比（一酸化二窒素の流量／モノシランの流量）が２０〜３５、成膜圧力が４６６〜５５９Ｐａ、成膜温度３８０〜４２０℃の条件範囲で形成することで、前記第２の絶縁膜を形成する前において、第１の絶縁膜の表面凹凸の高低差を１５０ｎｍ以下とすることを特徴とする半導体装置の製造方法。

（３）
上記（１）において、前記第１の絶縁膜を形成した後、第２の絶縁膜を形成する前に化学機械研磨法により前記第１の絶縁膜の表面を平坦化することで、第１の絶縁膜の表面凹凸の高低差を１５０ｎｍ以下とすることを特徴とする半導体装置の製造方法。

（４）
上記（１）または（２）において、前記シリンダ孔を拡大する溶液エッチングは、前記第１の絶縁膜が前記第２の絶縁膜より３．５〜４．５倍エッチング速度が速い条件で実施することを特徴とする半導体装置の製造方法。

本発明では、本発明では下層のＳｉＨ_４−ＳｉＯ_２膜の成膜条件を限定することで、積層したシリンダ絶縁膜表面のモホロジーを改質することができる。また、下層のＳｉＨ_４−ＳｉＯ_２膜をＣＭＰにて平坦化してから上層膜を形成する方法でも同様の効果が得られる。ただし、ＣＭＰ工程が中間に実施されるため、それに伴う歩留まりの低下は否めないことから、成膜条件を限定する前者の方法が有利である。

以下、本発明について詳細に説明する。

上記特許文献２では、下層としてＢＰＳＧ膜を使用し、上層にＴＥＯＳ−ＳｉＯ_２膜を使用した例が示されている。しかしながら、通常ＢＰＳＧ膜は、ＴＥＯＳ−ＳｉＯ_２膜とのエッチング速度差が大きく、本発明のように厚膜化してウェットエッチによる孔径拡大を図ると、上層と下層との境界における段差が大きくなりすぎるという問題がある。特許文献２では、ＢＰＳＧ膜中の不純物（ボロンとリン）の含有量を調整することで、エッチング速度の調整が可能であることも記載されているが、ＴＥＯＳ−ＳｉＯ_２膜との間で極力段差を形成しないようにすると、ほとんど不純物を含まない膜とする必要がある。そのような観点から、本発明では、一酸化二窒素（Ｎ_２Ｏ）とモノシラン（ＳｉＨ_４）を原料ガスとしてプラズマ化学気相成長法で形成する酸化シリコン膜（ＳｉＨ_４−ＳｉＯ_２膜）を下層膜として選択した。Ｎ_２ＯとＳｉＨ_４は、ＢＰＳＧ膜のソースガスとして、一般に使用されている。

ＳｉＨ_４−ＳｉＯ_２膜の成膜は並行平板型のプラズマＣＶＤ装置を用いて実施することができる（図３参照）。図３に示すプラズマＣＶＤ装置は、チャンバー３１内に、上部電極３２と基板（ウエーハ）３４が載置される下部電極３３が設けられている。上部電極３２はシャワー状の穴が開いたプレートで、ここから原料ガスが成膜空間に導入され、上部電極３２に高周波電源ＲＦがマッチング機構３７を介して接続されることで高周波電界（例えば、１３．５６ＭＨｚ）が印加される。そして、下部電極３３は温度調整用のヒーター機構を有するセラミックヒーターで６００℃までの成膜が可能である。また、チャンバー３１の排気ポートからドライポンプ３５への接続の間には圧力調整機構としてスロットルバルブ３６を有することでチャンバー３１内の圧力を一定に保つ。通常、ＳｉＨ_４−ＳｉＯ_２膜の成膜は、まず４００℃にヒーター温度が保持された状態でウエーハを導入した後、ＳｉＨ_４＝５５０ｓｃｃｍ、Ｎ_２Ｏ＝１２０００ｓｃｃｍの条件で原料ガスを充填する。各ガスを充填した状態でチャンバー３１内の圧力を３６０Ｐａ（２．７Ｔｏｒｒ）に維持して上部電極３２から５００Ｗの高周波ＲＦを印加することにより成膜する。

そこで、成膜条件を種々変更して、モホロジーの改善効果を検討した。本発明では、成膜条件として、主原料であるモノシラン（ＳｉＨ_４）の流量、高周波パワー、成膜圧力の３点について検討した。成膜条件変更による膜表面のモホロジー改質結果を表１に示す。各種成膜条件の変更を試した結果、成膜圧力を従来の３６０Ｐａ（２．７Ｔｏｒｒ）から５３３Ｐａ（４．０Ｔｏｒｒ）に上げることでデフォーカス・エラーが全く発生しなかった。最終的な成膜条件はＳｉＨ_４＝５５０ｓｃｃｍ、Ｎ_２Ｏ＝１２０００ｓｃｃｍ、成膜圧力＝５３３Ｐａ、成膜温度＝４００℃、ＨＦＲＦ＝５００Ｗとした。

デフォーカス・エラーが全く発生しない条件で成膜できたものについて、同条件で成膜したダミーウエーハを異物測定器（KLA-Tencor Corporation製、商品名「Surfscan（サーフスキャン）SP1」）にかけ、ＳｉＨ_４−ＳｉＯ_２膜の表面の凹凸をモニターしたところ、感度０．１５μｍ（１５０ｎｍ、ほぼ現在の最高感度）で異物や凹凸が検知されないことが確認された。そこで、異物測定器の感度０．１５μｍにてパーティクル等の異物や凹凸が確認できないものを効果大（○）とした。以下、感度０．１８μｍにて未検知を効果中（△）、感度０．２μｍにて未検知を効果小（▲）、感度０．２μｍで検知されたものを効果なし（×）とした。因みに、効果なし（×）と判定された従来の標準的な条件では、デフォーカス・エラーが１００％の割合で発生し、フォトリソグラフィに不適であった。

以上の結果から、本発明では、ＳｉＨ_４−ＳｉＯ_２膜の表面凹凸の高低差が１５０ｎｍ以下であることにより、表面モホロジーの改善効果が得られることが確認された。

本発明では、合計３μｍのシリンダ層間膜を形成し、その約２／３を下層膜、約１／３を上層膜とすることで、有効な電極面積を確保することが可能となる。そのような観点から、製造時の許容誤差範囲を勘案して、下層膜を厚さ１７００〜２２００ｎｍ、上層膜を厚さ９００〜１１００ｎｍとした。

また、下層のＳｉＨ_４−ＳｉＯ_２膜の成膜条件として、上記例では、一酸化二窒素とモノシランの流量比（一酸化二窒素の流量／モノシランの流量）を２１．８としているが、本発明では、流量比２０〜３５の範囲で実施することができる。

本発明では、上記表１に示すように、成膜圧力の影響が最も大きく、標準的な成膜圧力３６０Ｐａ（２．７Ｔｏｒｒ）の約３０％増である４６６（３．５Ｔｏｒｒ）以上とすることが好ましい。圧力が高くなりすぎると、高周波パワーを増大させる必要が生じるが、上記の通り、高周波パワーを高めすぎると生成プラズマが不安定となる。このため、本発明では、安定してプラズマが生成する圧力範囲であれば、特に限定されないが、実用的には５５９Ｐａ（４．２Ｔｏｒｒ）を上限とすればよい。

成膜温度は、４００℃を基準とし、上下２０℃を許容範囲とする。すなわち、３８０〜４２０℃の範囲とする。

また、本発明では、上記成膜条件を厳密に規定する代わりに、下層のＳｉＨ_４−ＳｉＯ_２膜を標準的な方法で成膜後に、その表面を化学機械研磨（ＣＭＰ：Chemical Mechanical Polishing）法などにより平坦化した後、上層の絶縁膜を形成する方法でも、表面モホロジーを改善することができる。その場合、下層のＳｉＨ_４−ＳｉＯ_２膜の成膜方法は制限されない。

上層の第２の絶縁膜としては、下層の第１の絶縁膜であるＳｉＨ_４−ＳｉＯ_２膜と適切なエッチング速度差を達成できる膜であれば、特に制限されないが、一般に多用されているＴＥＯＳを原料とする酸化膜（ＴＥＯＳ−ＳｉＯ_２膜）であることが好ましい。

第１の絶縁膜及び第２の絶縁膜は、ＣＶＤ法、特にプラズマＣＶＤ法などの公知の方法で成膜されるが、さらに成膜後に膜の緻密化を図るため、加熱処理が施されていても良い。加熱処理は、例えばＲＴＡにより７００℃程度に短時間加熱して行う。

シリンダ孔の形成は、まず、第２及び第１の絶縁膜を貫通する開孔をドライエッチング法にて形成する。ドライエッチング条件については特に制限はなく、３μｍ程度の厚膜を効率よくエッチングできる方法であればよい。また、ドライエッチングの際に、シリンダ絶縁膜の下に形成される構成物、特に容量プラグなどが埋め込まれた絶縁膜との境界でエッチングを制御性良く停止するため、シリコン窒化膜などのエッチングストッパを形成しておくことが好ましい。本発明では、このようなエッチングストッパ膜はシリンダ絶縁膜に含まれないものとする。

本発明において形成しようとする深孔のサイズは、孔径２００ｎｍ程度の極めて微細なものであるため、現在汎用のＫｒＦエキシマレーザ光(２４８ｎｍ)以下の波長の光に感光性を有するフォトレジストを使用する。しかしながら、このようなフォトレジストは厚膜化できず、３μｍのシリンダ絶縁膜に貫通孔を形成することは困難である。そこで、本発明では、シリンダ絶縁膜上にシリンダ絶縁膜と高いエッチング選択比が得られるハードマスク層を形成して深孔を形成することが有利である。ハードマスク層としては、ポリシリコン膜、シリコン窒化膜、アモルファスカーボン膜などが挙げられる。特に、深孔形成後にハードマスクが容易に除去できることから、アモルファスカーボン膜が好ましい。

実際の製造では、まず、フォトレジストをマスクとしてハードマスク層に所望の孔を形成し、次に、ハードマスク層をマスクとしてシリンダ絶縁膜にドライエッチングを行い、シリンダ絶縁膜に貫通孔を形成する。

このように形成される貫通孔は、前記したようにテーパ形状に形成されるため、そのままでは十分な電極面積を確保することはできない。続いて、溶液エッチングにて孔径の拡大を図る。第１の絶縁膜と第２の絶縁膜とは溶液エッチングに対するエッチング速度が異なるため、下層の第１絶縁膜をより多くエッチングして、孔径拡大を図ることができるが、エッチング速度差が大きすぎると第１の絶縁膜と第２の絶縁膜との境界部分の段差が大きくなりすぎる。本発明では、前記第１の絶縁膜が前記第２の絶縁膜より３．５〜４．５倍エッチング速度が速い条件でエッチングすると、下層の第１の絶縁膜のテーパに細くなった下部も十分に拡張でき、第１と第２の絶縁膜の境界部分の段差も差ほど大きくならず好ましい。

エッチング液としては、第１の絶縁膜と第２の絶縁膜とを上記エッチング速度比でエッチングできるものであれば特に制限されるものではないが、例えば、過酸化水素を含有するエッチング液（例としては、アンモニウムイオン含有のＡＰＭ（ＮＨ_４ＯＨ／Ｈ_２Ｏ_２／Ｈ_２Ｏ＝１：４：２０）や硫酸含有のＳＰＭ（Ｈ_２ＳＯ_４／Ｈ_２Ｏ_２＝５：１））やフッ酸系のエッチング液（例として、稀釈フッ酸ＤＨＦ（ＨＦ／Ｈ_２Ｏ））等が挙げられる。

このようにして孔径拡大されたシリンダ孔の内面には、従来公知の方法で下部電極が形成される。下部電極材料としては、ＨＳＧ（Hemi Spherical Grain）を表面に形成してさらに電極面積を拡張できることから、もっぱらポリシリコン膜が用いられる。

続いて、全面に容量絶縁膜を形成する。容量絶縁膜としては、ＨＳＧポリシリコン表面へのカバレッジ性が良好で、適度な誘電率を有することから酸化タンタル（Ｔａ_２Ｏ_５）膜が好ましく使用される。また、酸化アルミニウム（Ａｌ_２Ｏ_３）も高い誘電率（Ｋ＝１０）を有することから有望視されている。Ａｌ_２Ｏ_３はＴａ_２Ｏ_５に比べて低温プロセス（４５０℃以下）が可能なため、ＤＲＡＭ混載ＬＳＩへの適用性に優れている。最後に容量絶縁膜上に上部電極を形成する。通常は金属電極をＣＶＤ法により形成する。代表的な材料は、バリアメタルにも用いられるＴｉＣｌ_４を用いたＣＶＤのＴｉＮ膜である。このＴｉＮ膜は、電気抵抗はやや高いものの、ＣＶＤにより複雑な３次元構造にステップカバレッジを良好に成膜できる特徴がある。

以上のようにしてＭＩＳ（Metal Insulator Semiconductor）構造のキャパシタが得られる。

以下、実施例を参照して本発明を説明するが、本発明はこれらの実施例のみに限定されるものではない。

実施例１
２層構造の層間膜を用いたシリンダ型キャパシタ（上層＝ＴＥＯＳ−ＳｉＯ_２（１．０μｍ） ／ 下層＝ＳｉＨ_４−ＳｉＯ_２（２．０μｍ））をモホロジー改善したＳｉＨ_４−ＳｉＯ_２を用いて形成した実施例を示す。図１は、本実施例における工程断面図を示す。
（ａ） 図４に示したような、容量コンタクトプラグ１１３までが形成された半導体基板上（図示せず）に、ドライエッチング時のエッチングストッパ膜１となるＳｉＮ膜をＬＰ−ＣＶＤ法などにより５０ｎｍ程度に形成し、この上にプラズマＣＶＤ法によりＳｉＨ_４−ＳｉＯ_２膜２を２．０μｍ厚に形成した。ＳｉＨ_４−ＳｉＯ_２膜の成膜は図３に示す並行平板型のプラズマＣＶＤ装置によりＳｉＨ_４＝５５０ｓｃｃｍ、Ｎ_２Ｏ＝１２０００ｓｃｃｍを原料ガスとして、５３３Ｐａ（４．０Ｔｏｒｒ）減圧下、４００℃の成膜温度にてＨＦＲＦ＝５００Ｗの印加で成膜した（図１（ａ））。
（ｂ） プラズマＣＶＤ法によりＴＥＯＳ−ＳｉＯ_２膜３を１．０μｍ厚に形成した。ＴＥＯＳ−ＳｉＯ_２膜３の成膜は、同様に図３に示す並行平板型のプラズマＣＶＤ装置により、ＴＥＯＳ、Ｏ_２を原料ガスとして３０６．６Ｐａ（２．３Ｔｏｒｒ）減圧下、４００℃の成膜温度にて成膜した（図１（ｂ））。
（ｃ）プラズマＣＶＤ法によりアモルファスカーボン膜（４）をハードマスクとして８００ｎｍ厚に形成した（図１（ｃ））。
（ｄ）既知の手法によりフォトレジスト（５）を塗布し、所望の開孔パターン加工を行った（図１（ｄ））。
（ｅ）まず、ドライエッチングにてアモルファスカーボン膜４をエッチング加工する。アモルファスカーボン膜４のエッチングは、Ａｒ，Ｏ_２，ＣＦ_４ガスを用いて実施した。
（ｆ）このように開孔の形成されたアモルファスカーボン膜４をマスクとしてシリンダ層間膜をエッチング加工して、ＴＥＯＳ−ＳｉＯ_２膜３、ＳｉＨ_４−ＳｉＯ_２膜２を貫通して、下部の容量コンタクトプラグを露出する貫通孔６を形成した。エッチングは、Ａｒ，Ｏ_２，ＣＨＦ_３，Ｃ_４Ｆ_６，ＣＦ_４ガスを用いて実施した。
（ｇ）シリンダ開孔後、ＤＨＦ（ＨＦ／Ｈ_２Ｏ＝１／１００）を用いて１４０秒間ウェットエッチング処理を行うことにより、貫通孔６を拡張したシリンダ孔６’を形成した。この時、ＴＥＯＳ−ＳｉＯ_２膜３は９．５ｎｍ、ＳｉＨ_４−ＳｉＯ_２膜２は３５．３ｎｍエッチングされた（エッチング速度比＝３．７）。形成されたシリンダ孔６’は、ＴＥＯＳ−ＳｉＯ_２膜３の上部径が１７４ｎｍ，ＳｉＨ_４−ＳｉＯ_２膜２の上部径が１８４ｎｍ，ＳｉＨ_４−ＳｉＯ_２膜２の下部径が１６１ｎｍであった。

その後、開孔６’内にポリシリコンを２５ｎｍ厚に形成して下部電極とし、その上に容量絶縁膜としてＡｌ_２Ｏ_３／ＨｆＯ_２、上部電極としてＴｉ／ＴｉＮを順次形成してキャパシタを製造した。

実施例２
他の実施例として２層構造シリンダ型キャパシタ（上層＝ＴＥＯＳ−ＳｉＯ_２（１．０μｍ）／下層＝ＳｉＨ_４−ＳｉＯ_２（２．０μｍ））をＳｉＨ_４−ＳｉＯ_２膜の成膜後、ＣＭＰによる平坦化処理を行い、膜表面をなだらかにして対策を行った実施例を示す。図２は、本実施例の製造方法を説明する工程断面図である。
（ａ）ドライエッチング時のエッチングストッパ膜１上にプラズマＣＶＤ法によりＳｉＨ_４−ＳｉＯ_２膜２を２．０μｍ厚に形成した。ＳｉＨ_４−ＳｉＯ_２膜２の成膜は並行平板型のプラズマＣＶＤ装置によりＳｉＨ_４＝５５０ｓｃｃｍ、Ｎ_２Ｏ＝１２０００ｓｃｃｍを原料ガスとして３６０Ｐａ（２．７Ｔｏｒｒ）減圧下、４００℃の成膜温度にてＨＦＲＦ＝５００Ｗの印加で成膜した（図２（ａ））。
（ｂ）既知の酸化膜ＣＭＰ法にてＳｉＨ_４−ＳｉＯ_２膜２の平坦化を行った（図２（ｂ））。
（ｃ）平坦化したＳｉＨ_４−ＳｉＯ_２膜２上に実施例１と同様にＴＥＯＳ−ＳｉＯ_２膜３を１．０μｍ厚に形成した。

以後、実施例１と同様にシリンダ絶縁膜のエッチング、溶液エッチングを実施し、シリンダ孔６’を形成し、キャパシタを作成した。

ＳｉＨ_４−ＳｉＯ_２膜２の成膜後にＣＭＰ研磨の平坦化を追加したフローでは、リソグラフィー工程にてデフォーカス・エラーは発生しなかった。また、ＣＭＰ工程追加フローで作成したデバイスは電気特性にも問題は見られず、有用であると判断できた。

この発明の実施例の構成及び製造工程順を示す工程断面図である。 この発明のその他の実施例の構成及び製造工程順を示す工程断面図である。 第１の絶縁膜を形成するための成膜装置の構成図である。 従来のシリンダ型キャパシタ構造を有するＤＲＡＭメモリセル部の概略断面図である。

符号の説明

１ エッチングストッパ膜（ＳｉＮ膜）
２ 第１の絶縁膜（ＳｉＨ_４−ＳｉＯ_２膜）
３ 第２の絶縁膜（ＴＥＯＳ−ＳｉＯ_２膜）
４ ハードマスク層（アモルファスカーボン膜）
５ フォトレジスト
６ 貫通孔
６’ シリンダ孔
３１ チャンバー
３２ 上部電極
３３ 下部電極
３４ 基板（ウエーハ）
３５ ドライポンプ
３６ スロットルバルブ
３７ マッチング機構
ＲＦ 高周波電源
１０１ 半導体基板
１０２ 素子分離領域
１０３ ドレイン
１０４ ソース
１０５ ワード線
１０５ａ ゲート絶縁膜
１０５ｂ ゲート電極
１０５ｃ カバー絶縁膜
１０５ｄ サイドウォール絶縁膜
１０６ 第１の層間絶縁膜
１０７，１０８コンタクトプラグ
１０９ 第２の層間絶縁膜
１１０ ビット線コンタクトプラグ
１１１ ビット線
１１２ 第３の層間絶縁膜
１１３ 容量コンタクトプラグ
１１４ シリンダ絶縁膜
１１５ 下部電極
１１６ 容量絶縁膜
１１７ 上部電極
１１８ 第４の層間絶縁膜
１１９ 上部配線

Claims (4)

1. 半導体基板上にメモリセルトランジスタ及びその拡散領域に接続されたシリンダ型キャパシタを備えた半導体装置の製造方法であって、
   半導体基板上に、厚さ１７００〜２２００ｎｍの第１の絶縁膜を形成する工程と、
   前記第１の絶縁膜上に厚さ９００〜１１００ｎｍの第２の絶縁膜を積層形成する工程と、
   前記第１の絶縁膜及び第２の絶縁膜を貫通してシリンダ孔を形成する工程と、
   溶液エッチングにより、前記シリンダ孔の径を拡大させる工程と、
   前記、径が拡大されたシリンダ孔の内面に下部電極を形成する工程と、
   全面に容量絶縁膜を形成する工程と、
   前記容量絶縁膜上に上部電極を形成する工程を少なくとも有し、
   前記第１の絶縁膜は、一酸化二窒素とモノシランを原料ガスとしてプラズマ化学気相成長法で形成する酸化シリコン膜からなり、前記第２の絶縁膜を形成する前において、前記第１の絶縁膜の表面凹凸の高低差が１５０ｎｍ以下であることを特徴とする半導体装置の製造方法。
2. 請求項１において、前記第１の絶縁膜は、一酸化二窒素とモノシランの流量比（一酸化二窒素の流量／モノシランの流量）が２０〜３５、成膜圧力が４６６〜５５９Ｐａ、成膜温度３８０〜４２０℃の条件範囲で形成することで、前記第２の絶縁膜を形成する前において、第１の絶縁膜の表面凹凸の高低差を１５０ｎｍ以下とすることを特徴とする半導体装置の製造方法。
3. 請求項１において、前記第１の絶縁膜を形成した後、第２の絶縁膜を形成する前に化学機械研磨法により前記第１の絶縁膜の表面を平坦化することで、第１の絶縁膜の表面凹凸の高低差を１５０ｎｍ以下とすることを特徴とする半導体装置の製造方法。
4. 請求項１または２において、前記シリンダ孔を拡大する溶液エッチングは、前記第１の絶縁膜が前記第２の絶縁膜より３．５〜４．５倍エッチング速度が速い条件で実施することを特徴とする半導体装置の製造方法。

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