WO2014148561A1 - 半導体装置の製造方法 - Google Patents

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forming
film
semiconductor device
manufacturing
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賢太郎 兵頭
重男 石川
範之 阿佐見
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ピーエスフォー ルクスコ エスエイアールエル
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Definitions

  • the present invention relates to a method for manufacturing a semiconductor device.
  • the interval between adjacent cylinder capacitors has become very narrow. Further, from the viewpoint of increasing the capacitance of the cylinder type capacitor, the thickness of the interlayer insulating film in which the cylinder type capacitor is formed tends to be thick.
  • a cylinder type capacitor is formed through the following steps. First, a cylinder hole is formed in the interlayer insulating film by a photolithography technique and a dry etching technique. Next, a lower electrode is formed on the inner surface of the cylinder hole (in other words, the surface of the interlayer insulating film from which the bottom surface and side surfaces of the cylinder hole are exposed). Subsequently, the interlayer insulating film located between the lower electrodes is removed. Thereafter, a capacitor insulating film covering the surface of the lower electrode and an upper electrode covering the surface of the capacitor insulating film are sequentially formed.
  • Patent Document 1 Japanese Patent Application Laid-Open No. 2002-43437
  • Patent Document 2 Japanese Patent Application Laid-Open No. 2008-198713
  • Patent Document 3 Japanese Patent Application Laid-Open No. 2008-159988
  • an insulating film having a higher etching rate than the second insulating film constituting the upper layer of the interlayer insulating film is used as the first insulating film constituting the lower layer of the interlayer insulating film.
  • the interlayer insulating film can be formed, for example, by laminating a P—SiO 2 film ( second insulating film) on a BPSG film (first insulating film).
  • JP 2002-43437 A JP 2008-198713 A JP 2008-159988 A
  • 21 to 24 are sectional views for explaining the problems found by the present inventors.
  • 21 to 24 are cross-sectional views for explaining a problem in the process of forming the cylinder hole and a problem in forming the lower electrode on the inner surface of the cylinder hole in which the step is formed.
  • FIG. 21 shows a step of forming a stopper film on the circuit element layer, a step of sequentially stacking a BPSG film and a plasma oxide film on the stopper film to form an interlayer insulating film, and a cylinder hole penetrating the interlayer insulating film. It is sectional drawing for demonstrating the process to form.
  • FIG. 22 is a cross-sectional view for explaining the process of forming the lower electrode on the inner surface of the cylinder hole.
  • FIG. 23 is a cross-sectional view for explaining the step of removing the interlayer insulating film.
  • FIG. 24 is a cross-sectional view schematically showing a state in which the lower electrode is collapsed by heat treatment after the interlayer insulating film is removed.
  • a capacitor contact pad that contacts the upper surface of the contact plug 203 on a circuit element layer 202 (including a transistor and a contact plug 203) formed on the semiconductor substrate 201 by a known method.
  • 205 and a stopper film 206 covering the capacitor contact pad 205 are sequentially formed.
  • a BPSG film 208 and a plasma oxide film 209 are sequentially formed on the stopper film 206 by a well-known method, so that an interlayer insulating film 210 composed of the stacked BPSG film 208 and the plasma oxide film 209 is formed.
  • the BPSG film 208 is an insulating film whose wet etching rate is faster than that of the plasma oxide film 209.
  • a support film 211 is formed on the plasma oxide film 209 by a known method.
  • the support film 211 functions as an etching mask when the cylinder hole 213 is formed in the interlayer insulating film 210 and has a function of connecting a plurality of lower electrodes 221 (see FIG. 22).
  • the interlayer insulating film 210 is dry-etched through the support film 211 to form a plurality of through holes 212 that penetrate the interlayer insulating film 210 and expose the upper surface of the capacitor contact pad 205.
  • the through hole 212 is a hole that becomes a part of the cylinder hole 213.
  • the through hole 212 is processed into a shape in which the opening diameter becomes smaller from the upper end to the lower end of the through hole 212.
  • a plurality of cylinder holes 213 are formed by etching the BPSG film 208 in which the plurality of through holes 212 are mainly exposed by wet etching.
  • the diameter of the first portion 214 of the cylinder hole 213 formed in the BPSG film 208 is larger than the diameter of the second portion 215 of the cylinder hole 213 formed in the plasma oxide film 209, and thus the BPSG film 208.
  • a step 217 is formed in the cylinder hole 213 located at the boundary between the plasma oxide film 209 and the plasma oxide film 209.
  • a conductive film (not shown) covering the inner surfaces of the plurality of cylinder holes 213 having the step 217 is formed by a well-known method, so that the lower electrode 221 made of the conductive film is formed. A plurality of are formed.
  • the thickness of the conductive film (in other words, the thickness of the lower electrode 221) at the step 217. A thin part will be formed.
  • the interlayer insulating film 210 disposed around the plurality of lower electrodes 221 is removed by wet etching. As a result, the outer peripheral surfaces of the plurality of lower electrodes 221 and the upper surface of the stopper film 206 positioned between the lower electrodes 221 are exposed.
  • the plurality of lower electrodes 221 are supported only by the connection portion with the support film 211 and the connection portion with the upper surface of the capacitor contact pad 205.
  • the structure shown in FIG. 23 is subjected to heat treatment (specifically, for example, a process of forming a capacitor insulating film or an upper electrode (not shown)), and thermal stress is applied to the lower electrode 221. Is applied, the lower electrode 221 is twisted (in other words, collapsed) from the thin portion of the lower electrode 221 (the lower electrode 221 formed in the step 217 shown in FIG. 22), and adjacent to the lower electrode 221. When the lower electrode 221 contacts, a short circuit occurs between the lower electrodes 221.
  • heat treatment specifically, for example, a process of forming a capacitor insulating film or an upper electrode (not shown)
  • the lower electrode 221 When the thickness of the lower electrode 221 formed at the step 217 is very thin (in other words, when the strength of the lower electrode 221 formed at the step 217 is very weak), the lower electrode 221 is disposed around the lower electrode 221. When the interlayer insulating film 210 is removed, the lower electrode 221 may collapse and a short circuit may occur between adjacent lower electrodes 221.
  • the short circuit between the lower electrodes 221 is not limited to the combination of the BPSG film and the P—SiO 2 film, and the first insulating film (lower insulating film) constituting the interlayer insulating film 210 is This occurs when the etching rate is faster than that of the second insulating film (upper insulating film).
  • a method for manufacturing a semiconductor device includes a step of forming an interlayer insulating film on a semiconductor substrate, a step of forming a cylinder hole in the interlayer insulating film, and a step of forming a capacitor in the cylinder hole.
  • the step of forming the interlayer insulating film includes a step of forming a first insulating film on the semiconductor substrate, and a second etching rate lower than that of the first insulating film on the first insulating film.
  • a first insulating film, a second insulating film having a slower etching rate than the first insulating film, a second insulating film, and an etching rate are formed on the semiconductor substrate.
  • a third insulating film having substantially the same shrinkage rate as that of the second insulating film and a fourth insulating film having an etching rate slower than that of the third insulating film are sequentially stacked to form an interlayer insulating film Form.
  • a step is formed on the inner surface of the cylinder hole located at the boundary between the first to fourth insulating films. Can be prevented from being formed.
  • the conductive film serving as a base material of the lower electrode constituting the capacitor is formed in the cylinder hole, the conductive film is formed on the inner surface of the cylinder hole located at the boundary between the first to fourth insulating films with good coverage. Since a film can be formed, a lower electrode having a substantially uniform thickness can be formed in the depth direction of the cylinder.
  • the shape of the cylinder hole can be made straighter than before. Therefore, since the opening diameter of the bottom part of a cylinder hole can be expanded more than before, and the surface area of a capacitor can be enlarged, Cs can be increased.
  • FIG. 5 is a diagram (part 1) illustrating a manufacturing process of the semiconductor device according to the first embodiment of the invention, and is a plan view of the semiconductor substrate on which the semiconductor device according to the first embodiment is formed;
  • FIG. 3B is a diagram (part 1) illustrating the manufacturing process of the semiconductor device according to the first embodiment of the invention, and is a cross-sectional view in the AA line direction of the structure illustrated in FIG. 1A;
  • FIG. 3B is a diagram (part 1) illustrating the manufacturing process of the semiconductor device according to the first embodiment of the invention, and is a cross-sectional view of the structure illustrated in FIG. 1A in the direction of the BB line;
  • FIG. 1 is a diagram (part 1) illustrating a manufacturing process of the semiconductor device according to the first embodiment of the invention, and is a plan view of the semiconductor substrate on which the semiconductor device according to the first embodiment is formed;
  • FIG. 3B is a diagram (part 1) illustrating the manufacturing process of the semiconductor device according to the first embodiment of the invention, and is
  • FIG. 7 is a second diagram illustrating the manufacturing process of the semiconductor device according to the first embodiment of the invention, and is a plan view of the semiconductor device that is being manufactured;
  • FIG. 4B is a diagram (part 2) illustrating the manufacturing process of the semiconductor device according to the first embodiment of the invention, and is a cross-sectional view in the direction of the AA line of the structure illustrated in FIG. 2A;
  • FIG. 3B is a diagram (part 2) illustrating the manufacturing process of the semiconductor device according to the first embodiment of the invention, and a sectional view in the direction of the line BB of the structure illustrated in FIG. 2A;
  • FIG. 6 is a view (No.
  • FIG. 3D is a diagram (part 3) illustrating the manufacturing process of the semiconductor device according to the first embodiment of the invention, and is a cross-sectional view in the AA line direction of the structure illustrated in FIG. 3A;
  • FIG. 3D is a diagram (part 3) illustrating the manufacturing process of the semiconductor device according to the first embodiment of the invention, and is a cross-sectional view of the structure shown in FIG. 3A in the BB line direction;
  • FIG. 8 is a view (No.
  • FIG. 4D is a diagram (part 4) illustrating the manufacturing process of the semiconductor device according to the first embodiment of the invention, and is a cross-sectional view in the direction of the AA line of the structure illustrated in FIG. 4A;
  • FIG. 4D is a view showing the manufacturing process of the semiconductor device according to the first embodiment of the present invention (No. 4), which is a cross-sectional view of the structure shown in FIG. 4A in the BB line direction;
  • FIG. 5 is a view (No.
  • FIG. 6B is a view (No. 5) showing a manufacturing step of the semiconductor device according to the first embodiment of the invention, which is a cross-sectional view taken along the line AA of the structure shown in FIG. 5A;
  • FIG. 6B is a view (No. 5) showing a manufacturing step of the semiconductor device according to the first embodiment of the invention, which is a cross-sectional view of the structure shown in FIG. 5A in the BB line direction;
  • FIG. 6 is a view (No.
  • FIG. 6D is a view (No. 6) illustrating the manufacturing process of the semiconductor device according to the first embodiment of the invention, which is a cross-sectional view of the structure shown in FIG. 6A in the direction of the AA line;
  • FIG. 6D is a view (No. 6) illustrating the manufacturing process of the semiconductor device according to the first embodiment of the invention, which is a cross-sectional view of the structure shown in FIG. 6A in the BB line direction;
  • FIG. 7 is a view (No.
  • FIG. 8B is a view (No. 7) showing a manufacturing step of the semiconductor device according to the first embodiment of the invention, which is a cross-sectional view taken along the line AA of the structure shown in FIG. 7A;
  • FIG. 8B is a view (No. 7) showing a manufacturing step of the semiconductor device according to the first embodiment of the invention, which is a cross-sectional view taken along the line BB of the structure shown in FIG. 7A;
  • FIG. 8 is a view (No.
  • FIG. 8D is a view (No. 8) illustrating the manufacturing process of the semiconductor device according to the first embodiment of the invention, which is a cross-sectional view along the AA line of the structure illustrated in FIG. 8A;
  • FIG. 8D is a view (No. 8) illustrating the manufacturing process of the semiconductor device according to the first embodiment of the invention, which is a cross-sectional view in the direction of the line BB of the structure illustrated in FIG. 8A;
  • FIG. 9A is a diagram (No.
  • FIG. 9D is a diagram (No. 9) illustrating the manufacturing process of the semiconductor device according to the first embodiment of the invention, which is a cross-sectional view along the AA line of the structure illustrated in FIG. 9A;
  • FIG. 9D is a diagram (No. 9) illustrating the manufacturing process of the semiconductor device according to the first embodiment of the invention, which is a cross-sectional view in the direction of the line BB of the structure illustrated in FIG. 9A;
  • FIG. 10 is a view (No.
  • FIG. 10D is a view showing the manufacturing process of the semiconductor device according to the first embodiment (No. 10), which is a cross-sectional view taken along the line AA of the structure shown in FIG. 10A
  • FIG. 10B is a view (No. 10) showing a manufacturing step of the semiconductor device according to the first embodiment of the invention, and is a cross-sectional view in the direction of the line BB of the structure shown in FIG. 10A
  • FIG. 11 is a view (No.
  • FIG. 11 showing a manufacturing step of the semiconductor device according to the first embodiment of the invention, and is a plan view of the semiconductor device in the middle of manufacturing
  • FIG. 11B is a view (No. 11) illustrating the manufacturing process of the semiconductor device according to the first embodiment of the invention, and is a cross-sectional view along the AA line of the structure shown in FIG. 11A
  • FIG. 11D is a view (No. 11) illustrating the manufacturing process of the semiconductor device according to the first embodiment of the invention, and a cross-sectional view in the direction of the line BB of the structure shown in FIG. 11A
  • FIG. 11B is a view (No. 11) illustrating the manufacturing process of the semiconductor device according to the first embodiment of the invention, and is a cross-sectional view along the AA line of the structure shown in FIG. 11A
  • FIG. 11D is a view (No. 11) illustrating the manufacturing process of the semiconductor device according to the first embodiment of the invention, and a cross-sectional view in the direction of the line
  • FIG. 7 is a diagram (part 1) illustrating a manufacturing process of a semiconductor device according to a second embodiment of the present invention, and is a plan view of the semiconductor device being manufactured;
  • FIG. 13D is a diagram (part 1) illustrating a manufacturing process of the semiconductor device according to the second embodiment of the present invention, which is a cross-sectional view taken along the line AA of the structure illustrated in FIG. 12A;
  • FIG. 12B is a diagram (part 1) illustrating a manufacturing process of the semiconductor device according to the second embodiment of the present invention, which is a cross-sectional view of the structure illustrated in FIG. 12A in the BB line direction;
  • FIG. 13D is a diagram (part 1) illustrating a manufacturing process of the semiconductor device according to the second embodiment of the present invention, which is a cross-sectional view taken along the line AA of the structure illustrated in FIG. 12A
  • FIG. 12B is a diagram (part 1) illustrating a manufacturing process of the semiconductor device according to the second embodiment of the present invention, which is
  • FIG. 7 is a second diagram illustrating the manufacturing process of the semiconductor device according to the second embodiment of the present invention, and is a plan view of the semiconductor device that is being manufactured;
  • FIG. 13B is a diagram (part 2) illustrating a manufacturing process of the semiconductor device according to the second embodiment of the present invention, and a sectional view in the direction of the AA line of the structure illustrated in FIG. 13A;
  • FIG. 13B is a diagram (part 2) illustrating the manufacturing process of the semiconductor device according to the second embodiment of the present invention, and a sectional view in the direction of the line BB of the structure illustrated in FIG. 13A;
  • FIG. 10 is a view (No.
  • FIG. 14C is a view (No. 3) illustrating the manufacturing process of the semiconductor device according to the second embodiment of the invention, and is a cross-sectional view along the AA line of the structure shown in FIG. 14A
  • FIG. 14D is a view showing the manufacturing process of the semiconductor device according to the second embodiment of the present invention (No. 3), which is a cross-sectional view of the structure shown in FIG. 14A in the BB line direction
  • FIG. (1) which shows the manufacturing process of the semiconductor device which concerns on the 3rd Embodiment of this invention, and is a top view of the semiconductor device in the middle of manufacture.
  • FIG. 16A is a view (No. 1) illustrating a manufacturing step of the semiconductor device according to the third embodiment of the invention, and is a cross-sectional view taken along the line AA of the structure shown in FIG. 15A;
  • FIG. 15D is a view (No. 1) illustrating a manufacturing step of the semiconductor device according to the third embodiment of the invention, and is a cross-sectional view of the structure shown in FIG. 15A in the BB line direction;
  • FIG. (2) which shows the manufacturing process of the semiconductor device which concerns on the 3rd Embodiment of this invention, and is a top view of the semiconductor device in the middle of manufacture.
  • FIG. 17A is a view (No. 1) illustrating a manufacturing step of the semiconductor device according to the third embodiment of the invention, and is a cross-sectional view taken along the line AA of the structure shown in FIG. 15A
  • FIG. 15D is a view (No. 1) illustrating a manufacturing step of the semiconductor device according to the third embodiment of the invention, and is a cross
  • FIG. 16B is a view (No. 2) illustrating the manufacturing process of the semiconductor device according to the third embodiment of the invention, and is a cross-sectional view in the direction of the line BB of the structure shown in FIG. 16A;
  • FIG. (3) which shows the manufacturing process of the semiconductor device which concerns on the 3rd Embodiment of this invention, and is a top view of the semiconductor device in the middle of manufacture.
  • FIG. 17D is a view (No.
  • FIG. 17D is a diagram (No. 3) for illustrating a manufacturing step of the semiconductor device according to the third embodiment of the present invention, which is a cross-sectional view of the structure shown in FIG. 17A in the direction of the BB line; It is FIG. (1) which shows the manufacturing process of the semiconductor device which concerns on the 4th Embodiment of this invention, and is a top view of the semiconductor device in the middle of manufacture.
  • FIG. 19A is a view (No.
  • FIG. 20D is a view (No.
  • FIG. 20D is a view (No. 2) illustrating the manufacturing process of the semiconductor device according to the fourth embodiment of the invention, and a cross-sectional view in the direction of the line BB of the structure shown in FIG. 19A; It is FIG. (3) which shows the manufacturing process of the semiconductor device which concerns on the 4th Embodiment of this invention, and is a top view of the semiconductor device in the middle of manufacture.
  • FIG. 20D is a diagram (No.
  • FIG. 20D is a view showing the manufacturing process of the semiconductor device according to the fourth embodiment of the present invention (No. 3), which is a cross-sectional view taken along the line BB of the structure shown in FIG. 20A;
  • FIG. 5 is a cross-sectional view (part 1) for explaining the problem in the process of forming the cylinder hole found by the present inventor and the problem in forming the lower electrode on the inner surface of the cylinder hole in which the step is formed;
  • a step of forming a stopper film on the layer, a step of sequentially stacking a BPSG film and a plasma oxide film on the stopper film to form an interlayer insulating film, and a step of forming a cylinder hole penetrating the interlayer insulating film will be described.
  • FIG. 1A is a plan view of a semiconductor substrate 11 on which the semiconductor device 10 according to the first embodiment is manufactured.
  • 2A, 3A, 4A, 5A, 6A, 7A, 8A, 9A, and 10A are plan views of the semiconductor device 10 according to the first embodiment being manufactured.
  • FIG. 11A is a plan view of the completed semiconductor device 10 according to the first embodiment.
  • the X direction indicates the extending direction of the bit line 49.
  • the Y direction indicates the extending direction of the buried gate electrode 27 and the dummy gate electrode 28.
  • the Y direction intersects with the X direction.
  • FIG. 1B is a cross-sectional view taken along the line AA of the semiconductor substrate 11 shown in FIG. 1A. 2B, FIG. 3B, FIG. 4B, FIG. 5B, FIG. 7B, FIG. 8B, FIG. 9B, and FIG. 10B are cross sections in the AA line direction of the semiconductor device 10 of the first embodiment during manufacture.
  • FIG. FIG. 11B is a sectional view of the completed semiconductor device 10 according to the first embodiment, taken along the line AA.
  • FIG. 1C is a cross-sectional view of the semiconductor substrate 11 shown in FIG. 1A in the BB line direction.
  • 2C, 3C, 4C, 5C, 6C, 7C, 8C, 9C, and 10C are cross sections taken along the line BB of the semiconductor device 10 according to the first embodiment being manufactured.
  • FIG. FIG. 11C is a sectional view of the completed semiconductor device 10 according to the first embodiment, taken along the line BB.
  • FIGS. 11A, 11B, and 11C A method of manufacturing the semiconductor device 10 (see FIGS. 11A, 11B, and 11C) according to the first embodiment will be described with reference to FIGS.
  • a semiconductor substrate 11 for example, p-type single crystal silicon having a memory cell region C and a peripheral circuit region (not shown) surrounding the memory cell region C is used.
  • the semiconductor substrate 11 has a flat main surface 11a.
  • the semiconductor device 10 according to the first embodiment includes a memory cell unit 10-1 (shown in FIGS. 11A, 11B, and 11C) formed in the memory cell region C and a peripheral circuit region (not shown). And a peripheral circuit portion (not shown) to be formed.
  • a method for manufacturing the semiconductor device 10 according to the first embodiment a method for manufacturing the memory cell unit 10-1 will be mainly described in detail. A description of the manufacturing method of the peripheral circuit portion (not shown) is omitted.
  • the element isolation region 12 is formed on the semiconductor substrate 11 at a position of the memory cell region C by a known method.
  • the element isolation region 12 is partitioned into a plurality of strip-like active regions 14 extending in a direction inclined by a predetermined angle with respect to the X direction.
  • the element isolation region 12 is formed through the following process, for example. First, the element isolation grooves 17 are formed in the semiconductor substrate 11 by photolithography technology and dry etching technology. Next, the element isolation trench 17 is filled with the element isolation insulating film 18.
  • the element isolation insulating film 18 is an insulating film such as a silicon nitride film (SiN film) or a silicon oxide film (SiO 2 film).
  • the element isolation insulating film 18 is a single layer insulating film or a laminated insulating film.
  • the element isolation region 12 is formed such that the upper surface 12a thereof is flush with the main surface 11a of the semiconductor substrate 11 (in other words, the upper surface 14a of the band-shaped active region 14).
  • the first and second grooves 21 and 22 are collectively formed in the semiconductor substrate 11 at the position of the memory cell region C.
  • the first and second grooves 21 and 22 extend in the Y direction.
  • the element isolation region 12 is formed in the semiconductor substrate 11 at the position of the memory cell region C.
  • channels 21 and 22 are formed so that the element isolation region 12 and the strip
  • the second groove 22 is formed so as to sandwich the two first grooves 21.
  • the band-shaped active region 14 shown in FIG. 2A is divided into a plurality of active regions 24.
  • a buried gate insulating film 26 covering the inner surfaces of the first and second grooves 21 and 22 is formed by a well-known method.
  • the buried gate insulating film 26 is formed by oxidizing the semiconductor substrate 11 constituting the inner surfaces of the first and second grooves 21 and 22 by, for example, a thermal oxidation method.
  • a silicon oxide film SiO 2 film is formed as the buried gate insulating film 26.
  • the buried gate electrode 27 and the dummy gate electrode 28 are collectively formed by a known method.
  • the buried gate electrode 27 is disposed so as to bury the lower portion of the first groove 21 with the buried gate insulating film 26 interposed therebetween.
  • the dummy gate electrode 28 is disposed so as to bury the lower portion of the second trench 22 via the buried gate insulating film 26.
  • a titanium nitride film (TiN film) serving as a base material of the embedded gate electrode 27 and the dummy gate electrode 28 and a tungsten film (W And film) are sequentially formed. Thereafter, the titanium nitride film (TiN film) and the tungsten film (W film) are left only under the first and second grooves 21 and 22 by etch back. By such a method, the embedded gate electrode 27 and the dummy gate electrode 28 are formed.
  • the buried insulating film 31 is formed by a known method.
  • the buried insulating film 31 fills the upper portions of the first and second grooves 21 and 22, and the upper surface 31 a thereof is flush with the main surface 11 a of the semiconductor substrate 11.
  • the upper surface 27 a of the embedded gate electrode 27 and the upper surface 28 a of the dummy gate electrode 28 are covered with the embedded insulating film 31.
  • a silicon nitride film SiN film
  • SiN film silicon nitride film
  • the first and second impurity diffusion regions 33 and 34 are collectively formed by a photolithography technique and an ion implantation technique.
  • the first and second impurity diffusion regions 33 and 34 are disposed in the active region 24 of the memory cell region C.
  • the semiconductor substrate 11 is a p-type single crystal silicon substrate
  • the main surface 11a of the semiconductor substrate 11 is doped with n-type impurities
  • First and second impurity diffusion regions 33 and 34 are formed.
  • two cell transistors 37 selection transistors each having the first impurity diffusion region 33, the second impurity diffusion region 34, the buried gate insulating film 26, and the buried gate electrode 27 are included in one active region 24. Formed.
  • the first impurity diffusion region 33 is formed in the active region 24 located between the first grooves 21.
  • the second impurity diffusion region 34 is formed in the active region 24 located between the first groove 21 and the second groove 22.
  • the upper surfaces 33 a and 34 a of the first and second impurity diffusion regions 33 and 34 are flush with the main surface 11 a of the semiconductor substrate 11.
  • the cell transistor 37 As an example of the cell transistor 37, a case where a transistor having a buried gate electrode 27 (buried transistor) is formed is described as an example. However, a planar transistor may be formed instead of the buried transistor.
  • a bit contact interlayer insulating film 39 that covers the upper surface of the structure shown in FIGS. 3A, 3B, and 3C is formed by a known method.
  • the bit contact interlayer insulating film 39 is formed by, for example, forming a silicon oxide film (SiO 2 film).
  • the bit contact interlayer insulating film 39 is an insulating film in which a bit contact opening 39A is formed.
  • bit contact opening 39A is formed in the bit contact interlayer insulating film 39 by a photolithography technique and a dry etching technique.
  • the resist film is removed after the bit-con opening 39A is formed.
  • the bit contact opening 39A exposes the upper surface 33a of the first impurity diffusion region 33.
  • the conductive film 42 is formed so as to have a thickness for embedding the bit contact opening 39A.
  • the conductive film 42 covers the upper surface 39 a of the bit contact interlayer insulating film 39.
  • the conductive film 42 serves as a base material for the bit contact 47, the bit line 49, and the gate electrode 53 of the peripheral circuit transistor 55.
  • the conductive film 42 is, for example, a stacked film in which a polysilicon film and a tungsten film are sequentially stacked.
  • a silicon nitride film 44 covering the upper surface of the conductive film 42 is formed.
  • the silicon nitride film 44 is patterned by a photolithography technique and a dry etching technique.
  • a cap insulating film 45 made of the silicon nitride film 44 is formed in the memory cell region C.
  • the conductive film 42 is patterned by anisotropic dry etching using the cap insulating film 45 as a mask until the bit contact interlayer insulating film 39 is exposed. Thereby, the bit contact 47 and the bit line 49 are formed.
  • the bit contact 47 is formed such that the bit contact opening 39A is embedded and the lower end is in contact with the upper surface 33a of the first impurity diffusion region 33.
  • the bit line 49 is formed so as to extend in the X direction and to be integrated with the upper end of the bit contact 47.
  • sidewalls 57 that cover the side surfaces of the bit lines 49 and the side surfaces of the cap insulating film 45 are formed by a known technique.
  • the sidewall 57 is made of a silicon nitride film (SiN film).
  • a capacitor contact interlayer insulating film 59 is formed by a known method.
  • the capacitor contact interlayer insulating film 59 covers the upper surface 12 a of the element isolation region 12 disposed in the peripheral circuit region D, the upper surface 39 a of the bit contact interlayer insulating film 39, the cap insulating film 45, and the sidewalls 57.
  • the capacitor contact interlayer insulating film 59 has a flat upper surface 59 a disposed above the cap insulating film 45.
  • the capacitor contact interlayer insulating film 59 is formed through the following steps, for example. First, a silicon oxide film (SiO 2 film) serving as a base material of the capacitor contact interlayer insulating film 59 is formed by CVD. Thereafter, the upper surface 59a of the silicon oxide film (SiO 2 film) is planarized by CMP.
  • a silicon oxide film (SiO 2 film) serving as a base material of the capacitor contact interlayer insulating film 59 is formed by CVD. Thereafter, the upper surface 59a of the silicon oxide film (SiO 2 film) is planarized by CMP.
  • the capacitor contact hole 62 is formed by photolithography technique and dry etching technique.
  • the capacitor contact hole 62 penetrates the bit contact interlayer insulating film 39 and the capacitor contact interlayer insulating film 59 located on the second impurity active region 34.
  • the capacitor contact hole 62 is formed so as to expose the upper surface 34a of the second impurity active region 34.
  • a capacitor contact plug 65 for embedding the capacitor contact hole 62 is formed by a known method.
  • the capacitor contact plug 65 is formed such that the upper surface 65a thereof is flush with the upper surface 59a of the capacitor contact interlayer insulating film 59.
  • a capacitor contact pad 68 is formed on the upper surface 59a of the capacitor contact interlayer insulating film 59 by a known method.
  • the capacitor contact pad 68 is connected to the upper surface 65 a of the capacitor contact plug 65.
  • the capacitor contact pad 68 is electrically connected to the second impurity diffusion region 34 via the capacitor contact plug 65.
  • the capacitor contact pad 68 may be formed using a double damascene method.
  • a stopper film 72 is formed on the upper surface 59a of the capacitor contact interlayer insulating film 59 by a known method. The stopper film 72 covers the capacitor contact pad 68.
  • the stopper film 72 is formed by forming a silicon nitride film (SiN film).
  • a first interlayer insulating film 74 is formed on the stopper film 72 (step of forming an interlayer insulating film).
  • a cylinder hole 97 (see FIGS. 6B and 6C) is formed in the first interlayer insulating film 74.
  • the first interlayer insulating film 74 is formed on the stopper film 72 with a first insulating film 76, a first ramping film 77, and a second insulating film 78 (corresponding to the first insulating film according to claim 16). Insulating film), a third insulating film 79 (an insulating film corresponding to the second insulating film according to claim 16), a second ramping film 82, a fourth insulating film 83, and a third insulating film
  • the ramping film 84 and the fifth insulating film 85 are sequentially stacked.
  • the first interlayer insulating film 74 is formed using the method described below. First, a first insulating film 76 that covers the upper surface 72a of the stopper film 72 is formed. Specifically, for example, the first insulating film 76 is formed by forming a BPSG film under a condition in which B (boron) and P (phosphorus) have a high concentration by a CVD method.
  • B boron
  • P phosphorus
  • TEB triethoxyboron
  • the conditions that the flow rate of min, TEPO (triethoxyphosphine oxide) is 0.225 g / min, the flow rate of TEOS is 2200 sccc, the pressure in the deposition chamber is 200 Pa, and the deposition temperature is 480 ° C. can be used.
  • the thickness M 1 of the first insulating film 76 can be set to 400 nm, for example.
  • a cylinder hole 97 (see FIGS. 6B and 6C) is formed in the first insulating film 76 and diluted as a wet etching solution.
  • the wet etching rate of the first insulating film 76 when the inside of the cylinder hole 97 is wet etched (isotropic etching) using a DHF solution that is hydrofluoric acid is about 1.68 nm / min.
  • the shrinkage rate when the first insulating film 76 is heated at a temperature of 630 ° C. for 30 minutes is 3.5. %.
  • the concentration range of B (boron) and P (phosphorus) is, for example, 9.2 to 11.0 mol% (conc) of B (boron).
  • P (phosphorus) can be 4.4 to 5.2 mol% (conc).
  • B (boron) is preferably 10.0 mol% (conc) and P (phosphorus) is 4.8 mol% (conc).
  • the first ramping film 77 (for example, the BPSG film) is formed between the step of forming the first BPSG film (first ramping step).
  • the first ramping film 77 is formed by changing the gas flow rate from the gas flow rate when forming the first insulating film 76 to the gas flow rate when forming the second insulating film 78.
  • conditions for forming the first insulating film 76 include a condition that the flow rate of TEB (triethoxyboron) is 0.465 g / min and the flow rate of TEPO (triethoxyphosphine oxide) is 0.225 g / min. Use.
  • conditions for forming the second insulating film 78 conditions are used in which the flow rate of TEB (triethoxyboron) is 0.238 g / min and the flow rate of TEPO (triethoxyphosphine oxide) is 0.087 g / min.
  • the flow rate of TEB (triethoxyboron) is decreased at a rate of 0.047 g / min and the flow rate of TEPO (triethoxyphosphine oxide) is set to 0.029 g / min.
  • the film formation condition is made closer to the film formation condition of the second insulating film 78 by decreasing the speed. As a result, a first ramping film 77 made of a BPSG film is formed.
  • the first ramping film 77 made of the BPSG film is formed by changing the gas flow rate for forming the first insulating film 76 to the gas flow rate for forming the second insulating film 78 during the step of forming the 78. To do. Accordingly, the first ramping film 77 exposing the cylinder hole 97 when the cylinder hole 97 (see FIGS. 6B and 6C) is formed in the first interlayer insulating film 74 by anisotropic etching and isotropic etching. And the first and second insulating films 76 and 78 can be processed into a smooth surface.
  • a lower portion having a substantially uniform thickness is formed on the inner surface of the cylinder hole 97 (see FIGS. 6B and 6C) located at the boundary between the first ramping film 77 and the first and second insulating films 76 and 78. It is possible to form the electrode 105 (in other words, the conductive film 99 serving as a base material of the lower electrode 105 shown in FIGS. 7B and 7C).
  • the step of removing the first interlayer insulating film 74 and the heat treatment step after removing the first interlayer insulating film 74 (specifically Specifically, in the step of forming the capacitive insulating film 107 shown in FIG. 9 and the step of forming the upper electrode 109 (FIGS. 9B and 9C), the first ramping film 77 and the first and second insulating films are formed.
  • the lower electrode 105 can be prevented from collapsing with the lower electrode 105 formed at the boundary with 76 and 78 as a base point. Therefore, the occurrence of a short circuit between adjacent lower electrodes 105 can be suppressed.
  • the ramping film in the first embodiment refers to an insulating film formed during the ramping process.
  • a second insulating film 78 having an etching rate slower than that of the first insulating film 76 is formed on the first ramping film 77.
  • the second insulating film 78 is formed, for example, by depositing a BPSG film having a lower concentration of B and P than the BPSG film to be the first insulating film 76.
  • B (boron) is 4.3 mol% (conc)
  • P (phosphorus) is 3.0 mol% (conc)
  • the flow rate of TEB (triethoxyboron) is 0.238 g / Min
  • TEPO (triethoxyphosphine oxide) flow rate is 0.087 g / min
  • TEOS flow rate is 2200 scccm
  • the pressure in the deposition chamber is 200 Pa
  • the deposition temperature is 480 ° C.
  • a low-concentration BPSG film to be the second insulating film 78 is formed using the above film forming conditions, for example, the thickness M 1 of the first insulating film 76 and the thickness M of the first ramping film 77 are used. 2, total thickness of M 3 of the second insulating film 78 is formed so as to 700 nm.
  • a cylinder hole 97 (see FIGS. 6B and 6C) is formed in the second insulating film 78, and DHF is used as a wet etching solution.
  • the wet etching rate of the second insulating film 78 when the inside of the cylinder hole 97 is wet etched (isotropic etching) using a liquid is about 0.86 nm / min.
  • the shrinkage rate when the second insulating film 78 is heated at a temperature of 630 ° C. for 30 minutes is 3.5. %.
  • the concentration range of B (boron) and P (phosphorus) is, for example, 3.9 to 4.6 mol% (conc) of B (boron).
  • P (phosphorus) can be 2.9 to 3.7 mol% (conc).
  • a low-concentration BPSG film having a slower wet etching rate than the first insulating film 76 is formed as the second insulating film 78.
  • a plasma oxide film is used as the third insulating film 79 formed immediately above the second insulating film 78, wet etching used when forming the cylinder hole 97 (see FIGS. 6B and 6C)
  • the second insulating film 78 is difficult to be etched. Therefore, it is possible to suppress the formation of a step in the cylinder hole 97 located between the second insulating film 78 and the third insulating film 79.
  • the third insulating film 78 has the same etching rate (specifically, wet etching rate) as the second insulating film 78, and has a smaller shrinkage rate than the second insulating film 78.
  • An insulating film 79 is formed.
  • the third insulating film 79 is formed, for example, by forming a plasma oxide film by a P-CVD method.
  • the film forming conditions in this case for example, a condition that the flow rate of SiH 4 gas is 400 cc / min and the RF power is 200 W can be used.
  • a plasma oxide film formed under the above conditions is used as the third insulating film 79
  • a cylinder hole 97 (see FIGS. 6B and 6C) is formed in the third insulating film 79, and a DHF liquid is used as a wet etching liquid.
  • the wet etching rate of the third insulating film 79 when the inside of the cylinder hole 97 is wet etched is about 0.86 nm / min.
  • the third insulating film 79 is heated at a temperature of 630 ° C. for 30 minutes.
  • the shrinkage rate is 2.9%.
  • the thickness M 4 of the third insulating film 79 is, for example, can be set to 200 nm.
  • the third insulating film 79 having a wet etching rate substantially the same as that of the second insulating film 78 and having a smaller shrinkage rate than the second insulating film 78 is formed on the second insulating film 78. .
  • the opening diameter of the cylinder hole 97 formed in the second insulating film 78 by the isotropic etching (for example, wet etching) used when forming the cylinder hole 97 see FIGS. 6B and 6C. It is possible to suppress the difference from the opening diameter of the cylinder hole 97 formed in the third insulating film 79 from expanding.
  • the lower electrode is formed using the lower electrode 105 formed in the cylinder hole 97 located at the boundary between the second and third insulating films 78 and 79 as a base point. It is possible to suppress 105 from collapsing. Thereby, the occurrence of a short circuit between adjacent lower electrodes 105 can be suppressed.
  • a second ramping film 82 is formed between the step of forming the third insulating film 79 and the step of forming the fourth insulating film 83 (second ramping step).
  • the second ramping film 82 changes the gas flow rate so that the gas flow rate for forming the fourth insulating film is changed from the gas flow rate for forming the third insulating film 79, and the third insulating film 79 is formed. It is formed by changing the RF power so that the RF power condition when forming the fourth insulating film 83 is changed from the RF power condition when doing so.
  • conditions for forming the third insulating film 79 are such that the flow rate of SiH 4 gas is 400 cc / min and the RF power is 200 W.
  • a film forming condition for the fourth insulating film 83 a condition that the flow rate of SiH 4 gas is 200 cc / min and the RF power is 570 W is used.
  • the flow rate of the SiH 4 gas is decreased at a rate of 300 cc / min and the RF power is increased at a rate of 130 W / sec.
  • the film forming conditions are approached.
  • a second ramping film 82 made of a plasma oxide film is formed.
  • the thickness M 5 of the second ramping film 82 may be, for example, a 30 ⁇ 40 nm.
  • the gas flow rate and RF power conditions for forming the third insulating film 79 are determined between the step of forming the third insulating film 79 and the step of forming the fourth insulating film 83.
  • the second ramping film 82 made of a plasma oxide film is formed by changing the gas flow rate and the RF power so that the gas flow rate and the RF power are satisfied when the fourth insulating film 83 is formed.
  • the second ramping film 82 exposing the cylinder hole 97 is obtained.
  • the boundary between the third and fourth insulating films 83 and 83 can be processed into a smooth surface.
  • the conductive film 99 (FIG. 7B and FIG. 7) serving as a base material of the lower electrode 105 is formed on the inner surface of the cylinder hole 97 located at the boundary between the second ramping film 82 and the third and fourth insulating films 83 and 83. 7C) can be formed with a substantially uniform thickness.
  • the step of removing the first interlayer insulating film 74 and the heat treatment step after removing the first interlayer insulating film 74 (specifically Specifically, in the capacitor insulating film 107 and the upper electrode 109 (see FIGS. 9B and 9C) shown in FIG. 9, the second ramping film 82 and the third and fourth insulating films 83 are used. , 83, the lower electrode 105 can be prevented from collapsing with the lower electrode 105 formed at the boundary with the base point. Therefore, the occurrence of a short circuit between adjacent lower electrodes 105 can be suppressed.
  • the gas flow rate when forming the fourth insulating film 83 is changed from the gas flow rate when forming the third insulating film 79 to the gas flow rate.
  • the second ramping film 82 may be formed by changing only the gas flow rate, or the second ramping film 82 may be formed by changing only the RF power.
  • a fourth insulating film 83 having an etching rate (specifically, a wet etching rate) slower than that of the third insulating film 79 is formed on the second ramping film 82.
  • the fourth insulating film 83 is formed to have a shrinkage rate smaller than that of the second insulating film 78.
  • a fourth insulating film 83 is formed by forming a plasma oxide film by a P-CVD method.
  • film formation conditions for example, a condition that the flow rate of SiH 4 gas is 200 cc / min and the RF power is 570 W can be used.
  • a cylinder hole 97 (see FIGS. 6B and 6C) is formed in the fourth insulating film 83, and a DHF liquid is used as a wet etching liquid.
  • the wet etching rate of the fourth insulating film 83 when the inside of the cylinder hole 97 is wet-etched (isotropic etching) is about 0.188 nm / min.
  • the fourth insulating film 83 When a plasma oxide film (low wet etching rate insulating film) formed under the above conditions is used as the fourth insulating film 83, the fourth insulating film 83 is heated at a temperature of 630 ° C. for 30 minutes. The shrinkage rate is 0.5%.
  • the thickness M 6 of the fourth insulating film 83 for example, be 200 nm.
  • the fourth insulating film 83 having an etching rate (specifically, a wet etching rate) slower than that of the third insulating film 79 is formed on the second ramping film 82.
  • the through hole 95 (a part of the cylinder hole 97) is formed in the fourth insulating film 83 by anisotropic etching (for example, anisotropic dry etching) used when forming the cylinder hole 97 (see FIGS. 6B and 6C). Is formed).
  • anisotropic etching for example, anisotropic dry etching
  • the opening diameter of the cylinder hole 97 formed in the third insulating film 79 and located at the upper end of the third insulating film 79, the fourth insulating film 83, and the fourth insulating film 83 are formed.
  • the difference between the opening diameter of the cylinder hole 97 located at the lower end of the cylinder can be reduced.
  • the shape of the cylinder hole 97 can be brought close to a straight shape.
  • the fourth insulating film 83 is formed so that the contraction rate of the fourth insulating film 83 is smaller than that of the second insulating film 78, so that the etching of the fourth insulating film 83 with respect to the DHF liquid is performed. The rate is slow. Therefore, the shape of the cylinder hole 97 can be made closer to a straight shape.
  • a third ramping film 84 is formed between the step of forming the fourth insulating film 83 and the step of forming the fifth insulating film 85 (third ramping step).
  • the third ramping film 84 changes the gas flow rate so that the gas flow rate at the time of forming the fifth insulating film 85 is changed from the gas flow rate at the time of forming the fourth insulating film 83, and It is formed by changing the RF power so that the RF power condition when forming the fifth insulating film 85 is changed from the RF power condition when forming the insulating film 83.
  • the conditions for forming the fourth insulating film 83 are a condition where the flow rate of SiH 4 gas is 300 cc / min and the RF power is 130 W.
  • the film forming conditions for the fifth insulating film 85 a condition that the flow rate of SiH 4 gas is 300 cc / min and the RF power is 400 W is used.
  • the third ramping step the flow rate of the SiH 4 gas is increased at a rate of 300 cc / min ⁇ sec, and the RF power is decreased at a rate of 130 W / sec.
  • a third ramping film 84 made of a plasma oxide film is formed while approaching the film forming conditions 85.
  • the thickness M 7 of the third ramping film 84 may be, for example, a 30 ⁇ 40 nm.
  • the third ramping film 84 is formed by changing the gas flow rate and the RF power between the step of forming the fourth insulating film 83 and the step of forming the fifth insulating film 85.
  • the gas flow rate and RF power for forming the fifth insulating film 85 are changed from the gas flow rate and RF power for use in forming the fourth insulating film 83.
  • the gas flow rate and the RF power change.
  • the conductive film 99 (FIG. 7B and FIG. 7) serving as the base material of the lower electrode 105 is formed on the inner surface of the cylinder hole 97 located at the boundary between the third ramping film 84 and the fourth and fifth insulating films 83 and 85. 7C) can be formed with a substantially uniform thickness.
  • the lower electrode 105 formed at the boundary between the third ramping film 84 and the fourth and fifth insulating films 83 and 85 is used as a base point.
  • the lower electrode 105 will not collapse. Therefore, occurrence of a short circuit between the plurality of lower electrodes 105 can be suppressed.
  • the gas flow rate is set so that the gas flow rate when forming the fifth insulating film 85 is changed from the gas flow rate when forming the fourth insulating film 83.
  • the RF power is changed so that the RF power condition for forming the fifth insulating film 85 is changed from the RF power condition for forming the fourth insulating film 83 to the third power film.
  • the case of forming the ramping film 84 is described as an example. However, in the third ramping step, only the gas flow rate may be changed to form the third ramping film 84, or only the RF power may be changed to form the third ramping film 84.
  • a fifth insulating film 85 having an etching rate faster than that of the fourth insulating film 83 and slower than that of the third insulating film 79 is formed on the third ramping film 84.
  • the fifth insulating film 85 is formed to have a shrinkage rate smaller than that of the second insulating film 78.
  • a fifth insulating film 85 is formed by forming a plasma oxide film by a P-CVD method.
  • the film forming conditions in this case for example, conditions where the flow rate of SiH 4 gas is 300 cc / min and the RF power is 400 W can be used.
  • a cylinder hole 97 (see FIGS. 6B and 6C) is formed in the fifth insulating film 85, and a DHF liquid is used as a wet etching liquid.
  • the wet etching rate of the fifth insulating film 85 when the inside of the cylinder hole 97 is wet etched (isotropic etching) is about 0.375 nm / min.
  • the fifth insulating film 85 is heated at a temperature of 630 ° C. for 30 minutes.
  • the shrinkage rate is 0.7%.
  • the thickness M 8 of the fifth insulating film 83 for example, the third thickness M 4 of the insulating film 79, the thickness M 5 of the second ramping film 82, the thickness M 6 of the fourth insulating film 83
  • the total thickness of the thickness M 7 of the third ramping film 84 and the thickness M 8 of the fifth insulating film 83 can be set as appropriate to be 800 nm.
  • the fifth insulating film 85 having an etching rate faster than that of the fourth insulating film 83 and slower than that of the third insulating film 79 is formed on the third ramping film 84.
  • the cylinder hole 97 (see FIGS. 6B and 6C) is formed in the first interlayer insulating film 74 by anisotropic etching and isotropic etching, the cylinder hole 97 in the thickness direction of the first interlayer insulating film 74 is formed. It becomes possible to reduce the difference in the opening diameters. Thereby, the shape of the cylinder hole 97 can be brought close to a straight shape.
  • the fifth insulating film 85 so that the contraction rate of the fifth insulating film 85 is smaller than that of the second insulating film 78, the DHF of the contraction rate of the fifth insulating film 85 is obtained.
  • the etching rate with respect to the liquid becomes slow. Therefore, the shape of the cylinder hole 97 can be made closer to a straight shape.
  • a silicon nitride film 87 covering the upper surface of the fifth insulating film 85 is formed by a known method.
  • the silicon nitride film 87 is patterned by a photolithography technique and a dry etching technique to form a support film 88 having the silicon nitride film 87 as a base material and having an opening 92.
  • a plurality of openings 92 are formed in the memory cell region C at a predetermined interval.
  • the shape of the opening 92 can be circular, for example.
  • the support film 88 has a function of connecting a plurality of lower electrodes 105 formed in FIG. 7 to be described later, and also includes a through hole 95 that is a part of the cylinder hole 97 (cylinder hole 97 (see FIGS. 6B and 6C)). It functions as an etching mask when forming.
  • the first interlayer insulating film 74 is etched by anisotropic etching (for example, anisotropic dry etching) using the support film 88 as a mask, thereby being disposed below the opening 92 and the cylinder hole 97.
  • anisotropic etching for example, anisotropic dry etching
  • the plurality of through holes 95 are formed so as to penetrate the first interlayer insulating film 74 and expose the upper surface of the capacitor contact pad 68.
  • the opening diameter at the upper end of the through hole 95 can be set to 72 nm, for example.
  • the plurality of through holes 95 have a shape in which the opening diameter is substantially constant in the fifth insulating film 85, is slightly bowed in the fourth insulating film 83, and the opening diameter increases from the third insulating film 79 toward the stopper film 72.
  • the shape becomes narrower.
  • isotropic etching (specifically, wet etching using DHF as an etchant) is performed to perform a plurality of processes shown in FIGS. 5A, 5B, and 5C.
  • the first interlayer insulating film 74 exposed in the through hole 95 is etched. Thereby, a plurality of cylinder holes 97 are formed.
  • the cylinder hole 97 is formed in the upper part (the third to fifth insulating films 79, 83, 85) of the first interlayer insulating film 74.
  • the upper part (third to fifth insulating films 79, 83, 85) of the first interlayer insulating film 74 is formed of a plasma oxide film.
  • a lower part (first and second insulating films 76 and 78) of the first interlayer insulating film 74 is formed of a BPSG film having a wet etching rate faster than that of the plasma oxide film.
  • the opening diameter of the through hole 95 is narrower than the opening diameter of the through hole 95 formed in the upper portion of the first interlayer insulating film 74.
  • the fourth insulating film 83 is formed of a plasma oxide film having a slower wet etching rate than the first to third insulating films 76, 78, 79 and the fifth insulating film 85.
  • a through hole 95 having a bow shape is formed by anisotropic dry etching.
  • a through hole 95 having an opening diameter narrower than the opening diameter of the through hole 95 formed in the second insulating film is formed in the first insulating film 76.
  • the first insulating film 76 is formed of a BPSG film whose wet etching rate is faster than the wet etching rate of the second insulating film 78.
  • a cylinder hole 97 is formed by wet etching the first interlayer insulating film 74 where the through hole 95 is exposed. Thereby, the difference in the opening diameter in the depth direction of the cylinder hole 97 can be reduced.
  • a conductive film 99 serving as a base material of the lower electrode 105 is formed so as to cover the inner surfaces of the plurality of cylinder holes 97 by a known method.
  • the conductive film 99 is formed with a thickness that does not bury the plurality of cylinder holes 97 (for example, a thickness that is 1/2 or less of the inner diameter of the cylinder holes 97).
  • the titanium nitride film (TiN film) that is the conductive film 99 is formed by an SFD (Sequential Flow Deposition) method. Use to form.
  • the SFD method is a film formation method in which two or more kinds of process gases are supplied in combination for each film formation step, and it is possible to efficiently form a highly accurate thin film.
  • TiN film When a titanium nitride film (TiN film) is formed as the conductive film 99, for example, a step of supplying titanium tetrachloride (TiCl 4 ) and ammonia (NH 3 ) as process gases into the chamber at the same time, A titanium nitride film (TiN film) is formed by alternately repeating the step of supplying into the chamber.
  • TiCl 4 titanium tetrachloride
  • NH 3 ammonia
  • a cover film 101 made of a silicon oxide film (SiO 2 film) is formed by filling the plurality of cylinder holes 97 through the conductive film 99 by the CVD method.
  • the conductive film 99 and the cover film 101 disposed on the support film 88 are removed by photolithography technique and dry etching technique, and a part of the support film 88 is etched, whereby the first interlayer insulating film 74 is obtained.
  • a plurality of openings 103 (openings for introducing an etching solution for removing the first interlayer insulating film 74) are formed to expose the upper surface of the first interlayer insulating film 74.
  • a lower electrode 105 (a lower electrode having a crown shape) made of the conductive film 99 is formed in the plurality of cylinder holes 97. At this stage, the plurality of lower electrodes 105 are filled with the cover film 101.
  • the first interlayer insulating film 74 and the cover film 101 disposed in the memory cell region C are selectively removed by wet etching to form a plurality of lower portions.
  • the outer peripheral surface of the electrode 105 is exposed.
  • the plurality of lower electrodes 105 are connected and supported by the support film 88 disposed on the upper ends of the plurality of lower electrodes 105.
  • the plurality of lower electrodes 105 are formed on the inner surface of the cylinder hole 97 in which the formation of steps is suppressed, the plurality of lower electrodes 105 are formed with the depth of the first interlayer insulating film 74. In the direction, the thickness is substantially uniform.
  • the lower electrode 105 is prevented from collapsing at the stage where the first interlayer insulating film 74 disposed around the plurality of lower electrodes 105 and the cover film 101 filling the plurality of lower electrodes 105 are removed. It becomes possible.
  • etching for example, hydrogen fluoride (HF) can be used.
  • HF hydrogen fluoride
  • a stopper film 72 made of a silicon nitride film (SiN film) is disposed under the first interlayer insulating film 74 formed in the memory cell region C shown in FIGS. 7B and 7C.
  • a structure for example, the capacitor contact interlayer insulating film 59 or the cell transistor 37 located below the stopper film 72 disposed in the memory cell region C comes into contact with the etching solution. Therefore, it is possible to suppress damage to the structure located below the stopper film 72 by the etching solution.
  • the upper and lower surfaces of the support film 88, the upper surface 72a of the stopper film 72, and the surfaces of the plurality of lower electrodes 105 are formed by a known method.
  • a capacitor insulating film 107 is formed to cover the inner surface and outer peripheral surface of the lower electrode 105. At this time, the capacitor insulating film 107 is formed with a thickness that does not fill the lower electrode 105.
  • an aluminum oxide film (Al 2 O 3 film) and a zirconium oxide (ZrO film) are alternately stacked to form a stacked oxide.
  • a capacitive insulating film 107 made of an aluminum film (Al 2 O 3 film) and zirconium oxide (ZrO film) is formed.
  • the upper electrode 109 that covers the surface of the capacitor insulating film 107 is formed by a known method. At this time, the upper electrode 109 is formed with a thickness that does not fill the lower electrode 105.
  • the upper electrode 109 is formed by forming a titanium nitride film (TiN film) using, for example, the SFD method.
  • the upper electrode 109 can be formed using a method similar to that of the conductive film 99 which is the base material of the lower electrode 105 described above.
  • the capacitor 111 having the lower electrode 105, the capacitor insulating film 107, and the upper electrode 109 is formed on the capacitor contact pad 68.
  • the inside of the plurality of lower electrodes 105 is filled through the capacitive insulating film 107 and the upper electrode 109, and the gap formed between the capacitors 111 is filled.
  • the filling film 113 is formed on the surface of the upper electrode 109 by a known method.
  • the filling film 113 is formed with a thickness such that the upper surface thereof is disposed above the upper electrode 109 formed on the support film 88 and becomes a flat surface.
  • a silicon germanium film containing boron (B) (a base material of the filling film 113) is formed by LP-CVD. Thereafter, the silicon germanium film containing boron (B) formed outside the capacitor 111 formation region, the capacitor insulating film 107, and the upper electrode 109 are removed by a photolithography technique and an anisotropic dry etching technique. Thus, the filling film 113 is formed.
  • the upper surface 72a of the stopper film 72 is exposed in a peripheral circuit region (not shown).
  • an adhesive layer 114 covering the surface of the filling film 113 is formed by a known method. Specifically, the adhesion layer 114 is formed by depositing a polysilicon film doped with boron (B) on the surface of the filling film 113 by LP-CVD.
  • B boron
  • the adhesive layer 114 is also formed in the peripheral circuit region D.
  • a plate electrode 115 that covers the surface of the adhesive layer 114 is formed by a known method. Specifically, for example, the plate electrode 115 is formed by forming a tungsten film (W film) on the surface of the adhesive layer 14.
  • the plate electrode 115 is also formed in the peripheral circuit region D.
  • the upper surface 72a of the stopper film 72 is exposed by removing the adhesive layer 114 and the plate electrode 115 formed in the peripheral circuit region (not shown) by a photolithography technique and a dry etching technique.
  • a second interlayer insulating film 117 covering the upper surface of the plate electrode 115 and the upper surface of the support film 88 is formed by a known method.
  • the second interlayer insulating film 117 is formed by forming a silicon oxide film (SiO 2 film) by, for example, a CVD method.
  • the upper surface of the second interlayer insulating film 117 is made flat by polishing the silicon oxide film (SiO 2 film) by a CMP (Chemical Mechanical Polishing) method.
  • a contact hole 119 that is disposed in the memory cell region C and exposes the upper surface of the plate electrode 115 is formed by a photolithography technique and a dry etching technique.
  • the contact hole 119 is formed so as to penetrate the second interlayer insulating film 117 disposed in the memory cell region C.
  • a contact plug 123 having a flat upper surface and a contact hole 119 is formed by a well-known method.
  • a tungsten film (W film) that fills the contact hole 119 and serves as a base material of the contact plug 123 is formed by sputtering. Thereafter, an unnecessary tungsten film (W film) formed on the second interlayer insulating film 117 is removed.
  • the contact plug 123 is formed by such a method.
  • a wiring 126 disposed in the memory cell region C and connected to the upper end of the contact plug 123 and a mask film 128 covering the upper surface of the wiring 126 are formed by a known method.
  • the wiring 126 and the mask film 128 are formed by the following method, for example. First, an aluminum film (Al film) serving as a base material of the wiring 126 is formed by sputtering, and then a silicon nitride film (SiN film) serving as a base material of the mask film 128 is formed.
  • Al film aluminum film
  • SiN film silicon nitride film
  • the mask film 128 is formed by patterning the silicon nitride film (SiN film) by photolithography technique and dry etching technique.
  • the wiring 126 is formed by patterning the aluminum film by anisotropic dry etching using the mask film 128 as an etching mask.
  • a third interlayer insulating film 131 that covers the wiring 126 is formed on the second interlayer insulating film 117.
  • a third interlayer insulating film 131 is formed by forming a silicon oxide film (SiO 2 film) by CVD.
  • the upper surface of the third interlayer insulating film 131 is made flat by polishing the third interlayer insulating film 131 by CMP. Thereby, the semiconductor device 10 of the first embodiment is manufactured.
  • a via penetrating the third interlayer insulating film 131, a third wiring (not shown) connected to the via, an insulating layer (not shown) covering the third wiring, etc. May be further formed.
  • the first insulating film 76, the first ramping film 77, and the second insulating film having a wet etching rate slower than that of the first insulating film 76.
  • the fourth insulating film 83, the third ramping film 84, and the fourth insulating film 83, which have a wet etching rate slower than that of the insulating film 79, are faster than the third insulating film 79 and have a wet etching rate higher than that of the third insulating film 79.
  • a first interlayer insulating film 74 is formed by sequentially stacking a fifth insulating film 85 having a low etching rate. Next, a through hole 94 to be a part of the cylinder hole 97 is formed in the first interlayer insulating film 74 by anisotropic etching. Next, the first interlayer insulating film 74 where the cylinder hole 97 is exposed is etched by wet etching which is isotropic etching, thereby forming the cylinder hole 97 in which the lower electrode 105 is formed.
  • the lower electrode 105 can be prevented from collapsing. .
  • FIGS. 14A, 14B, and 14C are plan views of a semiconductor device 135 according to the second embodiment during manufacture.
  • FIG. 14A is a plan view of the completed semiconductor device 135 according to the second embodiment.
  • FIG. 12B and 13B are cross-sectional views of the semiconductor device 135 according to the second embodiment in the middle of manufacture, taken along the line AA.
  • FIG. 14B is a sectional view of the completed semiconductor device 135 according to the second embodiment, taken along the line AA.
  • FIG. 12C and 13C are cross-sectional views of the semiconductor device 135 according to the second embodiment during manufacture in the BB line direction.
  • FIG. 14C is a sectional view of the completed semiconductor device 135 according to the second embodiment, taken along line BB.
  • the semiconductor device 135 of the second embodiment is formed in the memory cell unit 135-1 shown in FIGS. 14A, 14B, and 14C formed in the memory cell region C, and in the peripheral circuit region (not shown). Peripheral circuit portion (not shown).
  • a method of manufacturing the semiconductor device 135 according to the second embodiment a method of manufacturing the memory cell unit 135-1 will be mainly described, and description of a method of manufacturing a peripheral circuit unit (not shown) will be omitted.
  • FIGS. 12 to 14 a method of manufacturing semiconductor device 135 (see FIGS. 14A, 14B, and 14C) according to the second embodiment (specifically, memory cell unit 135- 1) will be described.
  • FIGS. 4A, 4B, and 4C is formed by performing the same process as the process shown in FIGS. 1 to 4 described in the first embodiment.
  • the first to fifth insulating films 76, 78, 79, 83, and 85 described in the step shown in FIG. 5 of the first embodiment are formed.
  • the first insulating film 76, the second insulating film 78, the third insulating film 79, the fourth insulating film 83, and the fifth insulating film are formed on the upper surface 72a of the stopper film 72 using the method. 85 are sequentially stacked.
  • a first interlayer insulating film 137 made of the first to fifth insulating films 76, 78, 79, 83, 85 is formed.
  • the support film 88 having the opening 92 is formed on the upper surface of the fifth insulating film 85 by using the method for forming the support film 88 described in the step shown in FIG. 5 of the first embodiment.
  • the first interlayer insulating film 137 is etched by anisotropic etching (for example, anisotropic dry etching) using the support film 88 as a mask, thereby forming a plurality of through holes 139.
  • the plurality of through holes 139 are disposed below the opening 92 and are part of the cylinder hole 142 (see FIGS. 13B and 13C).
  • the plurality of through holes 139 are formed so as to penetrate the first interlayer insulating film 137 and expose the upper surface 68 a of the capacitor contact pad 68.
  • the opening diameter of the upper end of the through hole 139 can be set to 72 nm, for example.
  • the plurality of through holes 139 have a shape in which the opening diameter is substantially constant in the fifth insulating film 85, is slightly bowed in the fourth insulating film 83, and the opening diameter increases from the third insulating film 79 toward the stopper film 72. Is processed into a narrow shape.
  • exposure to the plurality of through holes 139 shown in FIGS. 12A, 12B, and 12C is performed by isotropic etching (for example, wet etching using DHF).
  • isotropic etching for example, wet etching using DHF.
  • the formed first interlayer insulating film 137 is etched.
  • the upper part (third to fifth insulating films 79, 83, 85) of the first interlayer insulating film 137 in which the cylinder hole 142 is formed is formed of a plasma oxide film.
  • the opening diameter of the through hole 139 is narrower than that of the through hole 139 formed above the first interlayer insulating film 137.
  • a lower portion (first and second insulating films 76 and 78) of the first interlayer insulating film 137 is formed of a BPSG film having a wet etching rate faster than that of the plasma oxide film.
  • the fourth insulating film 83 is formed of a plasma oxide film having a slower wet etching rate than the first to third insulating films 76, 78, 79 and the fifth insulating film 85.
  • a through-hole 139 having a bow shape is formed by anisotropic dry etching.
  • a through hole 139 having an opening diameter narrower than the opening diameter of the through hole 139 formed in the second insulating film is formed in the first insulating film 76.
  • the first insulating film 76 is formed of a BPSG film whose wet etching rate is faster than the wet etching rate of the second insulating film 78.
  • the difference in opening diameter in the depth direction of the cylinder hole 142 formed by wet etching the first interlayer insulating film 137 in which the through hole 139 is exposed can be reduced. It can suppress that a level
  • Capacitor 111 having electrode 105, capacitive insulating film 107, and upper electrode 109, filling film 113, adhesive layer 114, plate electrode 115, second interlayer insulating film 117, contact hole 119, and contact plug 123 Then, a wiring 126, a mask film 128, and a third interlayer insulating film 131 are formed.
  • the semiconductor device 135 according to the second embodiment is manufactured.
  • a via (not shown) penetrating the third interlayer insulating film 131, a third wiring (not shown) connected to the via, an insulating layer (not shown) covering the third wiring, etc. May be further formed.
  • plasma oxidation is performed on the upper part (third to fifth insulating films 79, 83, 85) of the first interlayer insulating film 137 in which the cylinder hole 142 is formed.
  • Form with a film The opening diameter of the through-hole 139 is lower than the opening diameter of the through-hole 139 formed above the first interlayer insulating film 137 (the first and second insulating films 76, 78) is formed of a BPSG film having a wet etching rate faster than that of the plasma oxide film.
  • a through hole 139 having a bow shape is formed in the fourth insulating film 83 by anisotropic dry etching.
  • the fourth insulating film 83 is formed of a plasma oxide film having a slower wet etching rate than the first to third insulating films 76, 78, 79 and the fifth insulating film 85.
  • a through hole 139 having an opening diameter narrower than the opening diameter of the through hole 139 formed in the second insulating film is formed in the first insulating film 76.
  • the first insulating film 76 is formed of a BPSG film whose wet etching rate is faster than the wet etching rate of the second insulating film 78.
  • the cylinder hole 142 is formed by wet-etching the first interlayer insulating film 137 exposing the through hole 139, the difference in opening diameter in the depth direction of the cylinder hole 142 can be reduced.
  • the lower electrode 105 constituting the capacitor 111 is formed in the cylinder hole 142, the lower electrode 105 is formed on the inner surface of the cylinder hole 142. It can be formed with a substantially uniform thickness.
  • a step of removing the first interlayer insulating film 137 located around the plurality of lower electrodes 105 and a heat treatment step (specifically, performed after removing the first interlayer insulating film 137)
  • the lower electrode 105 can be prevented from twisting or collapsing in the heat treatment when forming the capacitor insulating film 107 and the upper electrode 109). Can be suppressed.
  • the shape of the cylinder hole 142 can be made straighter than the conventional one. As a result, it is possible to increase the surface area of the capacitor 111 by enlarging the opening diameter of the bottom of the cylinder hole 142 as compared with the conventional case, so that Cs can be increased.
  • FIGS. 17A, 17B, and 17C are plan views of a semiconductor device 150 according to the third embodiment during manufacture.
  • FIG. 17A is a plan view of the completed semiconductor device 150 according to the third embodiment.
  • FIGS. 15B and 16B are cross-sectional views of the semiconductor device 150 according to the third embodiment in the middle of manufacture, taken along line AA.
  • FIG. 17B is a cross-sectional view of the completed semiconductor device 150 according to the third embodiment, taken along line AA.
  • FIGS. 15C and 16C are cross-sectional views of the semiconductor device 150 according to the third embodiment in the middle of manufacture, taken along the line BB.
  • FIG. 17C is a cross-sectional view of the completed semiconductor device 150 according to the third embodiment, taken along line BB.
  • a semiconductor device 150 according to the third embodiment is formed in the memory cell unit 150-1 shown in FIGS. 17A, 17B, and 17C formed in the memory cell region C, and in a peripheral circuit region (not shown). Peripheral circuit portion (not shown).
  • a method of manufacturing the semiconductor device 150 according to the third embodiment a method of manufacturing the memory cell unit 150-1 will be mainly described, and a description of a method of manufacturing a peripheral circuit unit (not shown) will be omitted.
  • FIGS. 15 to 17 a method of manufacturing semiconductor device 150 (see FIGS. 17A, 17B, and 17C) according to the third embodiment (specifically, memory cell unit 150- 1) will be described.
  • FIGS. 4A, 4B, and 4C is formed by performing the process shown in FIGS. 1 to 4 described in the first embodiment.
  • the first to fourth insulating films 76, 78, 79, 83 described in the step shown in FIG. 5 of the first embodiment are used.
  • the first insulating film 76, the first ramping film 77, and the second insulating film 78 are formed on the upper surface 72 a of the stopper film 72.
  • a third insulating film 79, a second ramping film 82, and a fourth insulating film 83 are sequentially stacked to form the first to fourth insulating films 76, 78, 79, 83, A first interlayer insulating film 151 composed of the ramping film 77 and the second ramping film 82 is formed.
  • the support film 88 having the opening 92 is formed on the upper surface of the fourth insulating film 83 by using the method for forming the support film 88 described in the process shown in FIG. 5 of the first embodiment.
  • the first interlayer insulating film 151 is etched by anisotropic etching (for example, anisotropic dry etching) using the support film 88 as a mask.
  • anisotropic etching for example, anisotropic dry etching
  • through holes 153 are formed which are arranged below the opening 92 and become part of the cylinder hole 155 (see FIGS. 16B and 16C).
  • the plurality of through holes 153 are formed so as to penetrate the first interlayer insulating film 151 and expose the upper surface 68 a of the capacitor contact pad 68.
  • the plurality of through holes 153 are slightly bowed in the fourth insulating film 83, and are processed into a shape in which the opening diameter becomes narrower from the third insulating film 79 toward the stopper film 72.
  • a plurality of through holes shown in FIGS. 15A, 15B, and 15C are formed by isotropic etching (for example, wet etching using DHF as an etchant).
  • the first interlayer insulating film 151 exposed at 153 is etched.
  • the upper part (third and fourth insulating films 79 and 83) of the first interlayer insulating film 151 in which the cylinder hole 155 is formed is formed of a plasma oxide film, and the through hole 153 is opened.
  • the lower portion of the first interlayer insulating film 151 (the first and second insulating films 76 and 78) whose diameter is narrower than the through hole 153 formed in the upper portion of the first interlayer insulating film 151 is made smaller than the plasma oxide film. It is formed of a BPSG film having a high wet etching rate.
  • the fourth insulating film 83 in which the through-hole 153 having a bow shape formed by anisotropic dry etching is formed has a plasma oxidation rate slower than that of the first to third insulating films 76, 78, and 79. It is formed of a film.
  • the first insulating film 76 in which the through hole 153 having an opening diameter smaller than the opening diameter of the through hole 153 formed in the second insulating film has a wet etching rate of the second insulating film.
  • the BPSG film is faster than the wet etching rate of 78.
  • the difference in opening diameter in the depth direction of the cylinder hole 155 formed by wet etching the first interlayer insulating film 151 exposing the through hole 153 can be reduced. It can suppress that a level
  • the step of forming the first ramping film 77 between the first insulating film 77 and the second insulating film 78 and the second step between the third insulating film 79 and the fourth insulating film 83 are performed.
  • the step of forming the ramping film 82 can make the inner surface of the cylinder hole 155 a smooth surface.
  • Capacitor 111 having electrode 105, capacitive insulating film 107, and upper electrode 109, filling film 113, adhesive layer 114, plate electrode 115, second interlayer insulating film 117, contact hole 119, and contact plug 123 Then, a wiring 126, a mask film 128, and a third interlayer insulating film 131 are formed.
  • the semiconductor device 150 of the third embodiment is manufactured.
  • a via (not shown) penetrating the third interlayer insulating film 131, a third wiring (not shown) connected to the via, an insulating layer (not shown) covering the third wiring, etc. May be further formed.
  • the upper part (third and fourth insulating films 79) of the first interlayer insulating film 151 in which the cylinder hole 155 (see FIGS. 16B and 16C) is formed. 83) is formed of a plasma oxide film.
  • the opening diameter of the through hole 153 (see FIGS. 15B and 15C) is formed above the first interlayer insulating film 151 below the first interlayer insulating film 151 (first and second insulating films 76 and 78).
  • the opening diameter of the through-hole 153 is narrower.
  • the lower part (first and second insulating films 76 and 78) of the first interlayer insulating film 151 is formed of a BPSG film having a wet etching rate faster than that of the plasma oxide film.
  • a through-hole 153 having a bow shape is formed by anisotropic dry etching.
  • the fourth insulating film 83 is formed of a plasma oxide film having a slower wet etching rate than the first to third insulating films 76, 78, and 79.
  • a through hole 153 having an opening diameter narrower than the opening diameter of the through hole 153 formed in the second insulating film is formed.
  • the first insulating film 76 is formed of a BPSG film whose wet etching rate is faster than the wet etching rate of the second insulating film 78.
  • the cylinder hole 155 (see FIGS. 16B and 16C) formed by wet etching the first interlayer insulating film 151 from which the through hole 153 (see FIGS. 15B and 15C) is exposed is opened in the depth direction. Since the difference in the diameters can be reduced, the formation of a step on the inner surface of the cylinder hole 155 can be suppressed.
  • the step of forming the first ramping film 77 between the first insulating film 77 and the second insulating film 78 and the second step between the third insulating film 79 and the fourth insulating film 83 are performed.
  • the step of forming the ramping film 82 can make the inner surface of the cylinder hole 155 a smooth surface.
  • the lower electrode 105 having a substantially uniform thickness can be formed on the inner surface of the cylinder hole 155.
  • the lower electrode 105 can be prevented from twisting or collapsing in the heat treatment when forming the capacitor insulating film 107 and the upper electrode 109). Can be suppressed.
  • the shape of the cylinder hole 155 can be made a straight shape as compared with the conventional case. As a result, it is possible to increase the surface area of the capacitor 111 by increasing the opening diameter of the bottom of the cylinder hole 155 as compared with the conventional case, so that Cs can be increased.
  • FIGS. 20A, 20B, and 20C are plan views of a semiconductor device 160 according to the fourth embodiment during manufacture.
  • FIG. 20A is a plan view of the completed semiconductor device 160 according to the fourth embodiment.
  • FIGS. 18B and 19B are cross-sectional views of the semiconductor device 160 according to the fourth embodiment during manufacture in the AA line direction.
  • FIG. 20B is a sectional view of the completed semiconductor device 160 according to the fourth embodiment in the direction of the AA line.
  • FIGS. 18C and 19C are cross-sectional views of the semiconductor device 160 according to the fourth embodiment in the middle of manufacture, taken along the line BB.
  • FIG. 20C is a sectional view of the completed semiconductor device 160 according to the fourth embodiment, taken along line BB.
  • FIG. 18 to FIG. 20 the same components as those shown in FIG. 1 to FIG. 11 described in the first embodiment are denoted by the same reference numerals.
  • the semiconductor device 160 of the fourth embodiment is formed in the memory cell region 160-1 shown in FIGS. 20A, 20B, and 20C formed in the memory cell region C, and in the peripheral circuit region (not shown). Peripheral circuit portion (not shown).
  • a method of manufacturing the semiconductor device 160 according to the fourth embodiment a method of manufacturing the memory cell unit 160-1 will be mainly described, and description of a method of manufacturing a peripheral circuit unit (not shown) will be omitted.
  • FIGS. 20A, 20B, and 20C A method for manufacturing the semiconductor device 160 (see FIGS. 20A, 20B, and 20C) according to the fourth embodiment will be mainly described with reference to FIGS.
  • FIGS. 4A, 4B, and 4C is formed by performing the process shown in FIGS. 1 to 4 described in the first embodiment.
  • the method of forming the first to fourth insulating films 76, 78, 79, 83 described in the step shown in FIG. 5 of the first embodiment is used.
  • the first insulating film 76, the second insulating film 78, the third insulating film 79, and the fourth insulating film 83 are sequentially stacked on the upper surface 72a of the stopper film 72.
  • a first interlayer insulating film 161 made of the first to fourth insulating films 76, 78, 79, 83 is formed.
  • the support film 88 having the opening 92 is formed on the upper surface of the fourth insulating film 83 by using the method for forming the support film 88 described in the step shown in FIG. 5 of the first embodiment.
  • the first interlayer insulating film 161 is etched by anisotropic etching (for example, anisotropic dry etching) using the support film 88 as a mask, thereby being disposed below the opening 92 and the cylinder hole 165.
  • anisotropic etching for example, anisotropic dry etching
  • the plurality of through holes 163 are formed so as to penetrate the first interlayer insulating film 161 and expose the upper surface 68a of the capacitor contact pad 68.
  • the plurality of through holes 163 are slightly bowed in the fourth insulating film 83, and are processed into a shape in which the opening diameter becomes narrower from the third insulating film 79 toward the stopper film 72.
  • a plurality of through holes shown in FIGS. 18A, 18B, and 18C are formed by isotropic etching (for example, wet etching using DHF as an etchant).
  • the first interlayer insulating film 161 exposed at 163 is etched.
  • a cylinder hole 165 (see FIGS. 19B and 19C) is formed in the upper part of the first interlayer insulating film 161 (the third and fourth insulating films 79 and 83).
  • An upper portion (third and fourth insulating films 79 and 83) of the first interlayer insulating film 161 is formed of a plasma oxide film.
  • the opening diameter of the through hole 163 (see FIGS. 18B and 18C) is formed on the upper portion of the first interlayer insulating film 161.
  • the opening diameter of the through-hole 163 is narrower.
  • a lower part (first and second insulating films 76 and 78) of the first interlayer insulating film 161 is formed of a BPSG film having a wet etching rate faster than that of the plasma oxide film.
  • a through hole 163 having a bow shape is formed by anisotropic dry etching.
  • the fourth insulating film 83 is formed of a plasma oxide film having a slower wet etching rate than the first to third insulating films 76, 78, and 79.
  • the first insulating film 76 a through hole 163 having an opening diameter narrower than the opening diameter of the through hole 163 formed in the second insulating film is formed.
  • the first insulating film 76 is formed of a BPSG film whose wet etching rate is faster than the wet etching rate of the second insulating film 78.
  • the difference in opening diameter in the depth direction of the cylinder hole 165 formed by wet etching the first interlayer insulating film 161 from which the through hole 163 is exposed can be reduced. It can suppress that a level
  • FIGS. 20A, 20B, and 20C processing similar to that shown in FIGS. 7 to 11 described in the first embodiment is performed.
  • the capacitor 111 having the lower electrode 105, the capacitor insulating film 107, and the upper electrode 109 disposed in the cylinder hole 165 (see FIGS. 19B and 19C), the filling film 113, the adhesive layer 114, and the plate electrode 115.
  • a second interlayer insulating film 117, a contact hole 119, a contact plug 123, a wiring 126, a mask film 128, and a third interlayer insulating film 131 are formed.
  • the semiconductor device 160 of the fourth embodiment is manufactured.
  • a via (not shown) penetrating the third interlayer insulating film 131, a third wiring (not shown) connected to the via, an insulating layer (not shown) covering the third wiring, etc. May be further formed.
  • 83) is formed of a plasma oxide film.
  • the opening diameter of the through-hole 163 (see FIG. 18B and FIG. 18C) is lower than the first interlayer insulating film 161 (the first interlayer insulating film 161 becomes narrower than the opening diameter of the through-hole 163 formed above the first interlayer insulating film 161).
  • the second insulating films 76 and 78) are formed of a BPSG film having a wet etching rate faster than that of the plasma oxide film.
  • a through hole 163 having a bow shape is formed by anisotropic dry etching.
  • the fourth insulating film 83 is formed of a plasma oxide film having a slower wet etching rate than the first to third insulating films 76, 78, and 79.
  • the through hole 163 having an opening diameter narrower than the opening diameter of the through hole 163 formed in the second insulating film 78 is formed.
  • the first insulating film 76 is formed of a BPSG film whose wet etching rate is faster than the wet etching rate of the second insulating film 78.
  • the cylinder hole 165 (see FIGS. 19B and 19C) formed by wet etching the first interlayer insulating film 161 from which the through-hole 163 (see FIGS. 18B and 18C) is exposed is opened in the depth direction. It becomes possible to reduce the difference in aperture. Thereby, it is possible to suppress the formation of a step on the inner surface of the cylinder hole 165.
  • a step of removing the first interlayer insulating film 161 located around the plurality of lower electrodes 105 and a heat treatment step (specifically, performed after removing the first interlayer insulating film 161)
  • the lower electrode 105 can be prevented from twisting or collapsing in the heat treatment step when the capacitor insulating film 107 and the upper electrode 109 are formed. Can be suppressed.
  • the shape of the cylinder hole 165 can be made to be a straight shape as compared with the conventional case. As a result, it is possible to increase the surface area of the capacitor 111 by increasing the opening diameter of the bottom of the cylinder hole 165 as compared with the conventional case, so that Cs can be increased.
  • the present invention is applicable to a semiconductor device manufacturing method.
  • second impurity active region 37 ... cell transistor, 39 ... bit contact interlayer insulating film, 39A ... bit contact opening, 42,99,111 ... conductive film, 44 ... silicon nitride film 45 ... cap insulating film, 47 ... bit contact, 49 ... bit line, 57 ... side wall, 59 ... capacitor contact interlayer insulating film, 62 ... capacitor contact hole, 65 ... capacitor contact plug, 68 ... capacitor contact pad, 72 ... Stopper film, 74, 137, 151, 161 ... first interlayer insulating film, 76 ... first insulating film, 77 ... first ramping film 78 ... second insulating film, 79 ...
  • Second interlayer insulating film 119 ... Contact hole, 123 ... Contact plug, 126 ... Wiring, 128 ... Mask film, 131 ... First third interlayer insulating film, C ... memory cell region, M 1, M 2, M 3, M 4, M 5, M 6, M 7, M 8 ... thickness.

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Abstract

　隣接する下部電極間におけるショートの発生を抑制可能な半導体装置の製造方法が提供される。製造方法は、第１の層間絶縁膜（１６１）を形成する工程と、第１の層間絶縁膜（１６１）にシリンダ孔（１６５）を形成する工程と、シリンダ孔（１６５）に下部電極を含むキャパシタを形成する工程と、を含む。第１の層間絶縁膜（１６１）を形成する工程は、第１の絶縁膜（７６）、第１の絶縁膜（７６）よりもウエットエッチングレートの遅い第２の絶縁膜（７８）、第２の絶縁膜（７８）とウエットエッチングレートが略同一で、かつ第２の絶縁膜（７８）よりも収縮率の小さい第３の絶縁膜（７９）と、第３の絶縁膜（７９）よりもエッチングレートの遅い第４の絶縁膜（８３）とを順次積層させる工程を含む。

Description

半導体装置の製造方法
　本発明は、半導体装置の製造方法に関する。
　近年の半導体装置の微細化の進展により、隣接配置されたシリンダ型キャパシタの間隔は非常に狭くなってきている。また、シリンダ型キャパシタの容量を大きくする観点から、シリンダ型キャパシタが形成される層間絶縁膜の厚さは厚くなる傾向にある。
　一般的に、シリンダ型キャパシタは、以下の工程を経て形成される。まず、フォトリソグラフィ技術及びドライエッチング技術により層間絶縁膜にシリンダ孔を形成する。次いで、シリンダ孔の内面（言い換えれば、シリンダ孔の底面及び側面が露出する層間絶縁膜の面）に下部電極を形成する。続いて、下部電極間に位置する層間絶縁膜を除去する。その後、下部電極の表面を覆う容量絶縁膜と、容量絶縁膜の表面を覆う上部電極と、を順次形成する。
　特開２００２－４３４３７号公報（特許文献１）、特開２００８－１９８７１３号公報（特許文献２）および特開２００８－１５９９８８号公報（特許文献３）は、エッチングレートの異なる２層の絶縁膜を積層させることで、シリンダ孔が形成される層間絶縁膜を形成することを開示する。
　具体的には、上記の文献は、層間絶縁膜の下層を構成する第１の絶縁膜として、層間絶縁膜の上層を構成する第２の絶縁膜よりもエッチングレートが速い絶縁膜を使用することを開示する。
　上記層間絶縁膜は、例えば、ＢＰＳＧ膜（第１の絶縁膜）上にＰ－ＳｉＯ２膜（第２の絶縁膜）を積層させることで形成できる。
特開２００２－４３４３７号公報 特開２００８－１９８７１３号公報 特開２００８－１５９９８８号公報
　図２１～図２４は、本発明者が見出した課題を説明するための断面図である。図２１～図２４は、シリンダ孔を形成する工程における課題、及び、段差が形成されたシリンダ孔の内面に下部電極を形成する場合の課題を説明するための断面図である。
　図２１は、回路素子層上にストッパ膜を形成する工程、ストッパ膜上にＢＰＳＧ膜とプラズマ酸化膜とを順次積層させて層間絶縁膜を形成する工程、及び層間絶縁膜を貫通するシリンダ孔を形成する工程を説明するための断面図である。
　図２２は、シリンダ孔の内面に下部電極を形成する工程を説明するための断面図である。図２３は、層間絶縁膜を除去する工程を説明するための断面図である。図２４は、層間絶縁膜を除去後、熱処理により下部電極が倒壊した状態を模式的に示す断面図である。
　本発明者は、鋭意検討を行った結果、シリンダ孔を形成する工程及び下部電極を形成する工程において、新たな課題を見出した。
　図２１～図２４を参照して、回路素子層２０２上に、シリンダ孔２１３、及びクラウン型（王冠形状）とされた複数の下部電極２２１を形成する方法を説明するとともに、本発明者が見出した課題を説明する。
　始めに、図２１に示す工程では、周知の手法により、半導体基板２０１に形成された回路素子層２０２（トランジスタやコンタクトプラグ２０３等を含む）上に、コンタクトプラグ２０３の上面と接触する容量コンタクトパッド２０５と、容量コンタクトパッド２０５を覆うストッパ膜２０６と、を順次形成する。
　次いで、周知の手法により、ストッパ膜２０６上に、ＢＰＳＧ膜２０８と、プラズマ酸化膜２０９と、を順次成膜することで、積層されたＢＰＳＧ膜２０８及びプラズマ酸化膜２０９よりなる層間絶縁膜２１０を形成する。ＢＰＳＧ膜２０８は、ウエットエッチングレートがプラズマ酸化膜２０９よりも速い絶縁膜である。
　次いで、周知の手法により、プラズマ酸化膜２０９上に、サポート膜２１１を形成する。サポート膜２１１は、層間絶縁膜２１０にシリンダ孔２１３を形成する際のエッチングマスクとして機能すると共に、複数の下部電極２２１（図２２参照）を連結する機能を有する。
　次いで、サポート膜２１１を介して、層間絶縁膜２１０をドライエッチングすることで、層間絶縁膜２１０を貫通し、容量コンタクトパッド２０５の上面を露出する貫通孔２１２を複数形成する。貫通孔２１２は、シリンダ孔２１３の一部となる孔である。
　貫通孔２１２は、貫通孔２１２の上端から下端に向かうにつれて開口径が小さくなる形状に加工される。
　次いで、Ｃｓ（メモリセル容量）を向上（増加）させる観点から、ウエットエッチングにより、主に複数の貫通孔２１２が露出するＢＰＳＧ膜２０８をエッチングすることで、複数のシリンダ孔２１３が形成される。
　このとき、ＢＰＳＧ膜２０８に形成されたシリンダ孔２１３の第１の部分２１４の径が、プラズマ酸化膜２０９に形成されたシリンダ孔２１３の第２の部分２１５の径よりも拡がるため、ＢＰＳＧ膜２０８とプラズマ酸化膜２０９との境界に位置するシリンダ孔２１３に、段差２１７が形成されてしまう。
　次いで、図２２に示す工程では、周知の手法により、段差２１７を有した複数のシリンダ孔２１３の内面を覆う導電膜（図示せず）を成膜することで、該導電膜よりなる下部電極２２１を複数形成する。
　このとき、段差２１７に対応するシリンダ孔２１３の内面に、カバレッジ良く導電膜を形成することが困難なため、段差２１７において、該導電膜の厚さ（言い換えれば、下部電極２２１の厚さ）の薄い部分が形成されてしまう。
　次いで、図２３に示す工程では、ウエットエッチングにより、複数の下部電極２２１の周囲に配置された層間絶縁膜２１０を除去する。これにより、複数の下部電極２２１の外周面、及び下部電極２２１間に位置するストッパ膜２０６の上面が露出される。
　この段階において、複数の下部電極２２１は、サポート膜２１１との接続部分、及び容量コンタクトパッド２０５の上面との接続部分のみで支持されている。
　その後、図２４に示す工程において、図２３に示す構造体を熱処理（具体的には、例えば、図示していない容量絶縁膜や上部電極を成膜する処理）して、下部電極２２１に熱ストレスが印加されると、下部電極２２１の厚さの薄い部分（図２２に示す段差２１７に形成された下部電極２２１）を基点に下部電極２２１がヨレて（言い換えれば、倒壊して）、隣接する下部電極２２１が接触することで、下部電極２２１間でショートが発生してしまう。
　なお、段差２１７に形成される下部電極２２１の厚さが非常に薄い場合（言い換えれば、段差２１７に形成される下部電極２２１の強度が非常に弱い場合）には、下部電極２２１の周囲に配置された層間絶縁膜２１０を除去した際、下部電極２２１が倒壊して、隣接する下部電極２２１間でショートが発生する恐れがあった。
　また、上記下部電極２２１間のショートは、ＢＰＳＧ膜とＰ－ＳｉＯ２膜との組み合わせに限定される問題ではなく、層間絶縁膜２１０を構成する第１の絶縁膜（下層の絶縁膜）が、第２の絶縁膜（上層の絶縁膜）よりもエッチングレートが速い場合に発生する。
　本発明の一観点によれば、半導体装置の製造方法が提供される。半導体装置の製造方法は、半導体基板上に層間絶縁膜を形成する工程と、前記層間絶縁膜にシリンダ孔を形成する工程、及び前記シリンダ孔にキャパシタを形成する工程とを含む。前記層間絶縁膜を形成する工程は、前記半導体基板上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に、該第１の絶縁膜よりもエッチングレートの遅い第２の絶縁膜を形成する工程と、前記第２の絶縁膜上に、該第２の絶縁膜とエッチングレートが略同一で、かつ前記第２の絶縁膜よりも収縮率の小さい第３の絶縁膜を形成する工程と、前記第３の絶縁膜上に、該第３の絶縁膜よりもエッチングレートの遅い第４の絶縁膜を形成する工程と、を含む。
　本発明の半導体装置の製造方法によれば、半導体基板上に、第１の絶縁膜と、第１の絶縁膜よりもエッチングレートの遅い第２の絶縁膜と、第２の絶縁膜とエッチングレートが略同一で、かつ第２の絶縁膜よりも収縮率の小さい第３の絶縁膜と、第３の絶縁膜よりもエッチングレートの遅い第４の絶縁膜と、を順次積層させて層間絶縁膜を形成する。例えば、異方性エッチングと、等方性エッチングと、を順次行うことで、層間絶縁膜にシリンダ孔を形成した際、第１ないし第４の絶縁膜の境界に位置するシリンダ孔の内面に段差が形成されることを抑制可能となる。
　これにより、シリンダ孔にキャパシタを構成する下部電極の母材となる導電膜を成膜した際、第１ないし第４の絶縁膜の境界に位置するシリンダ孔の内面に、良好なカバレッジで該導電膜を形成することが可能となるので、シリンダの深さ方向において、略均一な厚さとされた下部電極を形成することができる。
　よって、複数の下部電極を形成後、複数の下部電極の周囲に位置する層間絶縁膜を除去する工程、及び層間絶縁膜除去後に行う熱処理工程において、下部電極が倒壊することを抑制可能となるので、隣接する下部電極間におけるショートの発生を抑制できる。
　また、シリンダ孔の内面に段差が形成されることを抑制可能となることにより、シリンダ孔の形状を従来よりもストレート形状にすることができる。これにより、従来よりもシリンダ孔の底部の開口径を広げて，キャパシタの表面積を大きくすることが可能となるため、Ｃｓを増加させることができる。
本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その１）であり、第１の実施の形態に係る半導体装置が形成される半導体基板の平面図である。 本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その１）であり、図１Ａに示す構造体のＡ－Ａ線方向の断面図である。 本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その１）であり、図１Ａに示す構造体のＢ－Ｂ線方向の断面図である。 本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その２）であり、製造途中の半導体装置の平面図である。 本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その２）であり、図２Ａに示す構造体のＡ－Ａ線方向の断面図である。 本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その２）であり、図２Ａに示す構造体のＢ－Ｂ線方向の断面図である。 本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その３）であり、製造途中の半導体装置の平面図である。 本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その３）であり、図３Ａに示す構造体のＡ－Ａ線方向の断面図である。 本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その３）であり、図３Ａに示す構造体のＢ－Ｂ線方向の断面図である。 本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その４）であり、製造途中の半導体装置の平面図である。 本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その４）であり、図４Ａに示す構造体のＡ－Ａ線方向の断面図である。 本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その４）であり、図４Ａに示す構造体のＢ－Ｂ線方向の断面図である。 本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その５）であり、製造途中の半導体装置の平面図である。 本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その５）であり、図５Ａに示す構造体のＡ－Ａ線方向の断面図である。 本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その５）であり、図５Ａに示す構造体のＢ－Ｂ線方向の断面図である。 本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その６）であり、製造途中の半導体装置の平面図である。 本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その６）であり、図６Ａに示す構造体のＡ－Ａ線方向の断面図である。 本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その６）であり、図６Ａに示す構造体のＢ－Ｂ線方向の断面図である。 本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その７）であり、製造途中の半導体装置の平面図である。 本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その７）であり、図７Ａに示す構造体のＡ－Ａ線方向の断面図である。 本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その７）であり、図７Ａに示す構造体のＢ－Ｂ線方向の断面図である。 本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その８）であり、製造途中の半導体装置の平面図である。 本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その８）であり、図８Ａに示す構造体のＡ－Ａ線方向の断面図である。 本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その８）であり、図８Ａに示す構造体のＢ－Ｂ線方向の断面図である。 本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その９）であり、製造途中の半導体装置の平面図である。 本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その９）であり、図９Ａに示す構造体のＡ－Ａ線方向の断面図である。 本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その９）であり、図９Ａに示す構造体のＢ－Ｂ線方向の断面図である。 本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その１０）であり、製造途中の半導体装置の平面図である。 本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その１０）であり、図１０Ａに示す構造体のＡ－Ａ線方向の断面図である。 本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その１０）であり、図１０Ａに示す構造体のＢ－Ｂ線方向の断面図である。 本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その１１）であり、製造途中の半導体装置の平面図である。 本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その１１）であり、図１１Ａに示す構造体のＡ－Ａ線方向の断面図である。 本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その１１）であり、図１１Ａに示す構造体のＢ－Ｂ線方向の断面図である。 本発明の第２の実施の形態に係る半導体装置の製造工程を示す図（その１）であり、製造途中の半導体装置の平面図である。 本発明の第２の実施の形態に係る半導体装置の製造工程を示す図（その１）であり、図１２Ａに示す構造体のＡ－Ａ線方向の断面図である。 本発明の第２の実施の形態に係る半導体装置の製造工程を示す図（その１）であり、図１２Ａに示す構造体のＢ－Ｂ線方向の断面図である。 本発明の第２の実施の形態に係る半導体装置の製造工程を示す図（その２）であり、製造途中の半導体装置の平面図である。 本発明の第２の実施の形態に係る半導体装置の製造工程を示す図（その２）であり、図１３Ａに示す構造体のＡ－Ａ線方向の断面図である。 本発明の第２の実施の形態に係る半導体装置の製造工程を示す図（その２）であり、図１３Ａに示す構造体のＢ－Ｂ線方向の断面図である。 本発明の第２の実施の形態に係る半導体装置の製造工程を示す図（その３）であり、製造途中の半導体装置の平面図である。 本発明の第２の実施の形態に係る半導体装置の製造工程を示す図（その３）であり、図１４Ａに示す構造体のＡ－Ａ線方向の断面図である。 本発明の第２の実施の形態に係る半導体装置の製造工程を示す図（その３）であり、図１４Ａに示す構造体のＢ－Ｂ線方向の断面図である。 本発明の第３の実施の形態に係る半導体装置の製造工程を示す図（その１）であり、製造途中の半導体装置の平面図である。 本発明の第３の実施の形態に係る半導体装置の製造工程を示す図（その１）であり、図１５Ａに示す構造体のＡ－Ａ線方向の断面図である。 本発明の第３の実施の形態に係る半導体装置の製造工程を示す図（その１）であり、図１５Ａに示す構造体のＢ－Ｂ線方向の断面図である。 本発明の第３の実施の形態に係る半導体装置の製造工程を示す図（その２）であり、製造途中の半導体装置の平面図である。 本発明の第３の実施の形態に係る半導体装置の製造工程を示す図（その２）であり、図１６Ａに示す構造体のＡ－Ａ線方向の断面図である。 本発明の第３の実施の形態に係る半導体装置の製造工程を示す図（その２）であり、図１６Ａに示す構造体のＢ－Ｂ線方向の断面図である。 本発明の第３の実施の形態に係る半導体装置の製造工程を示す図（その３）であり、製造途中の半導体装置の平面図である。 本発明の第３の実施の形態に係る半導体装置の製造工程を示す図（その３）であり、図１７Ａに示す構造体のＡ－Ａ線方向の断面図である。 本発明の第３の実施の形態に係る半導体装置の製造工程を示す図（その３）であり、図１７Ａに示す構造体のＢ－Ｂ線方向の断面図である。 本発明の第４の実施の形態に係る半導体装置の製造工程を示す図（その１）であり、製造途中の半導体装置の平面図である。 本発明の第４の実施の形態に係る半導体装置の製造工程を示す図（その１）であり、図１８Ａに示す構造体のＡ－Ａ線方向の断面図である。 本発明の第４の実施の形態に係る半導体装置の製造工程を示す図（その１）であり、図１８Ａに示す構造体のＢ－Ｂ線方向の断面図である。 本発明の第４の実施の形態に係る半導体装置の製造工程を示す図（その２）であり、製造途中の半導体装置の平面図である。 本発明の第４の実施の形態に係る半導体装置の製造工程を示す図（その２）であり、図１９Ａに示す構造体のＡ－Ａ線方向の断面図である。 本発明の第４の実施の形態に係る半導体装置の製造工程を示す図（その２）であり、図１９Ａに示す構造体のＢ－Ｂ線方向の断面図である。 本発明の第４の実施の形態に係る半導体装置の製造工程を示す図（その３）であり、製造途中の半導体装置の平面図である。 本発明の第４の実施の形態に係る半導体装置の製造工程を示す図（その３）であり、図２０Ａに示す構造体のＡ－Ａ線方向の断面図である。 本発明の第４の実施の形態に係る半導体装置の製造工程を示す図（その３）であり、図２０Ａに示す構造体のＢ－Ｂ線方向の断面図である。 本発明者が見出したシリンダ孔を形成する工程における課題、及び段差が形成されたシリンダ孔の内面に下部電極を形成する場合の課題を説明するための断面図（その１）であり、回路素子層上にストッパ膜を形成する工程、ストッパ膜上にＢＰＳＧ膜とプラズマ酸化膜とを順次積層させて層間絶縁膜を形成する工程、及び層間絶縁膜を貫通するシリンダ孔を形成する工程を説明するための断面図である。 本発明者が見出したシリンダ孔を形成する工程における課題、及び段差が形成されたシリンダ孔の内面に下部電極を形成する場合の課題を説明するための断面図（その２）であり、シリンダ孔の内面に下部電極を形成する工程を説明するための断面図である。 本発明者が見出したシリンダ孔を形成する工程における課題、及び段差が形成されたシリンダ孔の内面に下部電極を形成する場合の課題を説明するための断面図（その３）であり、層間絶縁膜を除去する工程を説明するための断面図である。 本発明者が見出したシリンダ孔を形成する工程における課題、及び段差が形成されたシリンダ孔の内面に下部電極を形成する場合の課題を説明するための断面図（その４）であり、層間絶縁膜を除去後、熱処理により下部電極が倒壊した状態を模式的に示す断面図である。
　以下、図面を参照して本発明を適用した実施の形態について詳細に説明する。なお、以下の説明で用いる図面は、本発明の実施形態の構成を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実際の半導体装置の寸法関係とは異なる場合がある。
　（第１の実施の形態）
　図１～図１１は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す図である。図１Ａは、第１の実施の形態の半導体装置１０が製造される半導体基板１１の平面図である。図２Ａ、図３Ａ、図４Ａ、図５Ａ、図６Ａ、図７Ａ、図８Ａ、図９Ａ、及び図１０Ａは、製造途中の第１の実施の形態の半導体装置１０の平面図である。図１１Ａは、完成された第１の実施の形態の半導体装置１０の平面図である。
　図１Ａ、図２Ａ、図３Ａ、図４Ａ、図５Ａ、図６Ａ、図７Ａ、図８Ａ、図９Ａ、図１０Ａ、及び図１１Ａにおいて、Ｘ方向は、ビット線４９の延在方向を示しており、Ｙ方向は、埋め込み型ゲート電極２７及びダミーゲート電極２８の延在方向を示している。Ｙ方向は、Ｘ方向と交差する。
　図１Ｂは、図１Ａに示す半導体基板１１のＡ－Ａ線方向の断面図である。図２Ｂ、図３Ｂ、図４Ｂ、図５Ｂ、図６Ｂ、図７Ｂ、図８Ｂ、図９Ｂ、及び図１０Ｂは、製造途中の第１の実施の形態の半導体装置１０のＡ－Ａ線方向の断面図である。図１１Ｂは、完成された第１の実施の形態の半導体装置１０のＡ－Ａ線方向の断面図である。
　図１Ｃは、図１Ａに示す半導体基板１１のＢ－Ｂ線方向の断面図である。図２Ｃ、図３Ｃ、図４Ｃ、図５Ｃ、図６Ｃ、図７Ｃ、図８Ｃ、図９Ｃ、及び図１０Ｃは、製造途中の第１の実施の形態の半導体装置１０のＢ－Ｂ線方向の断面図である。図１１Ｃは、完成された第１の実施の形態の半導体装置１０のＢ－Ｂ線方向の断面図である。
　なお、図５Ｂ、図５Ｃ、図６Ｂ、図６Ｃ，図７Ｂ、図７Ｃ、図８Ｂ、図８Ｃ、図９Ｂ、図９Ｃ，図１０Ｂ、図１０Ｃ、図１１Ｂ、及び図１１Ｃに示す構造体において、説明の便宜上、第１ないし第３のランピング膜７７，８２，８４の境界線を図示した。しかし、実際の第１の層間絶縁膜７４には、このような明確な境界線は存在しない。
　図１～図１１を参照して、第１の実施の形態に係る半導体装置１０（図１１Ａ、図１１Ｂ、及び図１１Ｃ参照）の製造方法について説明する。
　始めに、図１Ａ、図１Ｂ、及び図１Ｃに示す工程では、メモリセル領域Ｃ、及びメモリセル領域Ｃを囲む周辺回路領域（図示せず）を有する半導体基板１１（例えば、ｐ型単結晶シリコン基板）を準備する。半導体基板１１は、平坦な主面１１ａを有する。
　第１の実施の形態の半導体装置１０は、メモリセル領域Ｃに形成されるメモリセル部１０－１（図１１Ａ，図１１Ｂ、及び図１１Ｃに示す）と、周辺回路領域（図示せず）に形成される周辺回路部（図示せず）と、を有する。以下、第１の実施の形態に係る半導体装置１０の製造方法として、主にメモリセル部１０－１の製造方法について詳細に説明する。周辺回路部（図示せず）の製造方法の説明は省略する。
　次いで、図２Ａ、図２Ｂ、及び図２Ｃに示す工程では、素子分離領域１２を、メモリセル領域Ｃの位置において、半導体基板１１に、周知の手法によって形成する。素子分離領域１２は、Ｘ方向に対して所定の角度傾斜した方向に延在する複数の帯状活性領域１４に区画される。
　素子分離領域１２は、例えば、次の工程を経て形成される。まず、フォトリソグラフィ技術及びドライエッチング技術により、半導体基板１１に素子分離用溝１７を形成する。次いで、素子分離用絶縁膜１８によって素子分離用溝１７を埋め込む。素子分離用絶縁膜１８は、シリコン窒化膜（ＳｉＮ膜）あるいはシリコン酸化膜（ＳｉＯ２膜）等の絶縁膜である。素子分離用絶縁膜１８は単層の絶縁膜、あるいは積層させた絶縁膜である。
　素子分離領域１２は、その上面１２ａが、半導体基板１１の主面１１ａ（言い換えれば、帯状活性領域１４の上面１４ａ）に対して面一となるように形成する。
　次いで、図３Ａ、図３Ｂ、及び図３Ｃに示す工程では、第１及び第２の溝２１，２２を、メモリセル領域Ｃの位置において、半導体基板１１に一括形成する。第１及び第２の溝２１，２２は、Ｙ方向に延在する。上述のように、メモリセル領域Ｃの位置において、半導体基板１１には素子分離領域１２が形成される。
　第１及び第２の溝２１，２２は、図２Ａに示す素子分離領域１２及び帯状活性領域１４を分断するように形成する。また、第２の溝２２は、２つの第１の溝２１を挟み込むように形成する。
　上記第２の溝２２を形成することで、図２Ａに示す帯状の活性領域１４は、複数の活性領域２４に分割される。
　次いで、周知の手法により、第１及び第２の溝２１，２２の内面を覆う埋め込み型ゲート絶縁膜２６を形成する。
　具体的には、埋め込み型ゲート絶縁膜２６は、例えば、熱酸化法により、第１及び第２の溝２１，２２の内面を構成する半導体基板１１を酸化させることで形成する。この場合、埋め込み型ゲート絶縁膜２６として、シリコン酸化膜（ＳｉＯ２膜）が形成される。
　次いで、周知の手法により、埋め込み型ゲート電極２７と、ダミーゲート電極２８と、を一括形成する。埋め込み型ゲート電極２７は、埋め込み型ゲート絶縁膜２６を介して、第１の溝２１の下部を埋め込むように配置される。ダミーゲート電極２８は、埋め込み型ゲート絶縁膜２６を介して、第２の溝２２の下部を埋め込むように配置される。
　具体的には、例えば、第１及び第２の溝２１，２２を埋め込むように、埋め込み型ゲート電極２７及びダミーゲート電極２８の母材となる窒化チタン膜（ＴｉＮ膜）と、タングステン膜（Ｗ膜）と、を順次成膜する。その後、エッチバックにより、第１及び第２の溝２１，２２の下部のみに窒化チタン膜（ＴｉＮ膜）及びタングステン膜（Ｗ膜）を残存させる。このような手法により、埋め込み型ゲート電極２７及びダミーゲート電極２８を形成する。
　次いで、周知の手法により、埋め込み絶縁膜３１を形成する。埋め込み絶縁膜３１は、第１及び第２の溝２１，２２の上部を埋め込み、かつ、その上面３１ａが半導体基板１１の主面１１ａに対して面一とされる。
　これにより、埋め込み型ゲート電極２７の上面２７ａ及びダミーゲート電極２８の上面２８ａは、埋め込み絶縁膜３１で覆われる。埋め込み絶縁膜３１の母材としては、例えば、シリコン窒化膜（ＳｉＮ膜）を用いることができる。
　次いで、フォトリソグラフィ技術及びイオン注入技術により、第１及び第２の不純物拡散領域３３，３４を一括形成する。第１及び第２の不純物拡散領域３３，３４は、メモリセル領域Ｃの活性領域２４に配置される。
　例えば、半導体基板１１がｐ型単結晶シリコン基板の場合、上記イオン注入では、半導体基板１１の主面１１ａ（具体的には、活性領域２４の上面）にｎ型不純物をドープすることで、第１及び第２の不純物拡散領域３３，３４を形成する。
　これにより、１つの活性領域２４に、第１の不純物拡散領域３３、第２の不純物拡散領域３４、埋め込み型ゲート絶縁膜２６、及び埋め込み型ゲート電極２７を有するセルトランジスタ３７（選択トランジスタ）が２つ形成される。
　第１の不純物拡散領域３３は、第１の溝２１間に位置する活性領域２４に形成する。第２の不純物拡散領域３４は、第１の溝２１と第２の溝２２との間に位置する活性領域２４に形成する。
　また、第１及び第２の不純物拡散領域３３，３４の上面３３ａ，３４ａは、半導体基板１１の主面１１ａに対して面一とされている。
　なお、第１の実施の形態では、セルトランジスタ３７の一例として、埋め込み型ゲート電極２７を有するトランジスタ（埋め込み型トランジスタ）を形成する場合を例に挙げて説明した。しかし、埋め込み型トランジスタに替えて、プレーナ型トランジスタを形成してもよい。
　次いで、図４Ａ、図４Ｂ、及び図４Ｃに示す工程では、周知の手法により、図３Ａ、図３Ｂ、及び図３Ｃに示す構造体の上面を覆うビットコンタクト用層間絶縁膜３９を形成する。
　具体的には、ビットコンタクト用層間絶縁膜３９は、例えば、シリコン酸化膜（ＳｉＯ２膜）を成膜することで形成する。ビットコンタクト用層間絶縁膜３９は、ビットコンタクト開口部３９Ａが形成される絶縁膜である。
　次いで、フォトリソグラフィ技術及びドライエッチング技術により、ビットコンタクト用層間絶縁膜３９に、ビットコンタクト開口部３９Ａを形成する。レジスト膜は、ビットコン開口部３９Ａを形成後に除去する。ビットコンタクト開口部３９Ａは、第１の不純物拡散領域３３の上面３３ａを露出させる。
　次いで、ビットコンタクト開口部３９Ａを埋め込む厚さとなるように、導電膜４２を形成する。導電膜４２は、ビットコンタクト用層間絶縁膜３９の上面３９ａを覆う。導電膜４２は、ビットコンタクト４７、ビット線４９、及び周辺回路用トランジスタ５５のゲート電極５３の母材となる。導電膜４２は、例えば、ポリシリコン膜と、タングステン膜と、が順次積層された積層膜である。
　次いで、導電膜４２の上面を覆うシリコン窒化膜４４を形成する。次いで、フォトリソグラフィ技術及びドライエッチング技術により、シリコン窒化膜４４をパターニングする。これにより、メモリセル領域Ｃに、シリコン窒化膜４４よりなるキャップ絶縁膜４５を形成する。
　次いで、キャップ絶縁膜４５をマスクとする異方性ドライエッチングにより、ビットコンタクト用層間絶縁膜３９が露出するまで、導電膜４２をパターニングする。これにより、ビットコンタクト４７及びビット線４９を形成する。
　ビットコンタクト４７は、ビットコンタクト開口部３９Ａを埋め込み、かつ下端が第１の不純物拡散領域３３の上面３３ａと接触するように形成する。
　ビット線４９は、Ｘ方向に延在し、かつビットコンタクト４７の上端と一体となるように形成する。
　次いで、周知の手法により、ビット線４９の側面、及びキャップ絶縁膜４５の側面を覆うサイドウォール５７を形成する。サイドウォール５７は、シリコン窒化膜（ＳｉＮ膜）よりなる。
　次いで、周知の手法により、容量コンタクト用層間絶縁膜５９を形成する。容量コンタクト用層間絶縁膜５９は、周辺回路領域Ｄに配置された素子分離領域１２の上面１２ａ、ビットコンタクト用層間絶縁膜３９の上面３９ａ、キャップ絶縁膜４５、及びサイドウォール５７を覆う。容量コンタクト用層間絶縁膜５９は、キャップ絶縁膜４５よりも上方に配置された平坦な上面５９ａを有する。
　具体的には、容量コンタクト用層間絶縁膜５９は、例えば、以下の工程を経て形成される。まず、ＣＶＤ法により、容量コンタクト用層間絶縁膜５９の母材となるシリコン酸化膜（ＳｉＯ２膜）を成膜する。その後、ＣＭＰ法により、シリコン酸化膜（ＳｉＯ２膜）の上面５９ａを平坦化する。
　次いで、フォトリソグラフィ技術及びドライエッチング技術により、容量コンタクト孔６２を形成する。容量コンタクト孔６２は、第２の不純物活性領域３４上に位置するビットコンタクト用層間絶縁膜３９、及び容量コンタクト用層間絶縁膜５９を貫通する。
　容量コンタクト孔６２は、第２の不純物活性領域３４の上面３４ａを露出させるように形成する。
　次いで、周知の手法により、容量コンタクト孔６２を埋め込む容量コンタクトプラグ６５を形成する。
　このとき、容量コンタクトプラグ６５は、その上面６５ａが容量コンタクト用層間絶縁膜５９の上面５９ａに対して面一となるように形成する。
　次いで、周知の手法により、容量コンタクト用層間絶縁膜５９の上面５９ａに、容量コンタクトパッド６８を形成する。容量コンタクトパッド６８は、容量コンタクトプラグ６５の上面６５ａに接続される。
　これにより、容量コンタクトパッド６８は、容量コンタクトプラグ６５を介して、第２の不純物拡散領域３４と電気的に接続される。
　なお、ダブルダマシン法を用いて、容量コンタクトパッド６８を形成してもよい。
　次いで、図５Ａ、図５Ｂ、及び図５Ｃに示す工程では、周知の手法により、容量コンタクト用層間絶縁膜５９の上面５９ａに、ストッパ膜７２を形成する。ストッパ膜７２は、容量コンタクトパッド６８を覆う。
　具体的には、例えば、シリコン窒化膜（ＳｉＮ膜）を成膜することで、ストッパ膜７２を形成する。
　次いで、第１の層間絶縁膜７４を、ストッパ膜７２上に形成する（層間絶縁膜を形成する工程）。第１の層間絶縁膜７４には、シリンダ孔９７（図６Ｂ及び図６Ｃ参照）が形成される。
　第１の層間絶縁膜７４は、ストッパ膜７２上に、第１の絶縁膜７６と、第１のランピング膜７７と、第２の絶縁膜７８（請求項１６記載の第１の絶縁膜に相当する絶縁膜）と、第３の絶縁膜７９（請求項１６記載の第２の絶縁膜に相当する絶縁膜）と、第２のランピング膜８２と、第４の絶縁膜８３と、第３のランピング膜８４と、第５の絶縁膜８５と、を順次積層させることで形成する。
　具体的には、第１の層間絶縁膜７４は、以下に説明する方法を用いて形成する。
　始めに、ストッパ膜７２の上面７２ａを覆う第１の絶縁膜７６を形成する。具体的には、例えば、ＣＶＤ法により、Ｂ（ボロン）及びＰ（リン）が高濃度となる条件でＢＰＳＧ膜を成膜することで、第１の絶縁膜７６を形成する。
　このときの成膜条件としては、例えば、Ｂ（ボロン）が１０．０ｍｏｌ％（ｃｏｎｃ）、Ｐ（リン）が４．８ｍｏｌ％（ｃｏｎｃ）、ＴＥＢ（トリエトキシボロン）の流量が０．４６５ｇ／ｍｉｎ、ＴＥＰＯ（トリエトキシフォスフィンオキサイド）の流量が０．２２５ｇ／ｍｉｎ、ＴＥＯＳが流量２２００ｓｃｃｃｍ、成膜チャンバ内の圧力が２００Ｐａ、成膜温度が４８０℃という条件を用いることができる。
　上記成膜条件を用いて、第１の絶縁膜７６となる高濃度ＢＰＳＧ膜を成膜する場合、第１の絶縁膜７６の厚さＭ１は、例えば、４００ｎｍとすることができる。
　第１の絶縁膜７６として、上記条件で成膜された高濃度ＢＰＳＧ膜を用いる場合、第１の絶縁膜７６にシリンダ孔９７（図６Ｂ及び図６Ｃ参照）を形成し、ウエットエッチング液として希釈フッ酸であるＤＨＦ液を用いて、シリンダ孔９７内をウエットエッチング（等方性エッチング）した際の第１の絶縁膜７６のウエットエッチングレートは、１．６８ｎｍ／ｍｉｎ程度となる。
　また、第１の絶縁膜７６として、上記条件で成膜された高濃度ＢＰＳＧ膜を用いる場合、第１の絶縁膜７６を６３０℃の温度で３０分加熱した際の収縮率は、３．５％となる。
　なお、第１の絶縁膜７６として高濃度のＢＰＳＧ膜を形成する場合、Ｂ（ボロン）及びＰ（リン）の濃度範囲は、例えば、Ｂ（ボロン）が９．２～１１．０ｍｏｌ％（ｃｏｎｃ）、Ｐ（リン）が４．４～５．２ｍｏｌ％（ｃｏｎｃ）とすることができる。
　特に、Ｂ（ボロン）が１０．０ｍｏｌ％（ｃｏｎｃ）、Ｐ（リン）が４．８ｍｏｌ％（ｃｏｎｃ）の条件が好ましい．
　次いで、第１の絶縁膜７６（例えば、高濃度ＢＰＳＧ膜）を形成する工程と第２の絶縁膜７８（例えば、第１の絶縁膜７６となるＢＰＳＧ膜よりもＢ及びＰの濃度が低濃度のＢＰＳＧ膜）を形成する工程との間に、第１のランピング膜７７（例えば、ＢＰＳＧ膜）を形成する（第１のランピング工程）。第１のランピング膜７７は、第１の絶縁膜７６を形成するときのガス流量から第２の絶縁膜７８を形成するときのガス流量へと、ガス流量を変化させて形成される。
　具体的には、第１の絶縁膜７６の成膜条件としてＴＥＢ（トリエトキシボロン）の流量が０．４６５ｇ／ｍｉｎ、ＴＥＰＯ（トリエトキシフォスフィンオキサイド）の流量が０．２２５ｇ／ｍｉｎの条件を用いる。第２の絶縁膜７８の成膜条件としてＴＥＢ（トリエトキシボロン）の流量が０．２３８ｇ／ｍｉｎ、ＴＥＰＯ（トリエトキシフォスフィンオキサイド）の流量が０．０８７ｇ／ｍｉｎの条件を用いる。この場合、第１のランピング工程では、ＴＥＢ（トリエトキシボロン）の流量を毎秒０．０４７ｇ／ｍｉｎの速度で減少させると共に、ＴＥＰＯ（トリエトキシフォスフィンオキサイド）の流量を毎秒０．０２９ｇ／ｍｉｎの速度で減少させて、成膜条件を第２の絶縁膜７８の成膜条件へと近づける。これによりＢＰＳＧ膜よりなる第１のランピング膜７７を形成する。
　このように、ＢＰＳＧ膜よりなる第１の絶縁膜７６を形成する工程と、第１の絶縁膜７６となるＢＰＳＧ膜よりもＢ及びＰの濃度が低濃度のＢＰＳＧ膜よりなる第２の絶縁膜７８を形成する工程との間に、第１の絶縁膜７６を形成するガス流量から第２の絶縁膜７８を形成するガス流量に変化させて、ＢＰＳＧ膜よりなる第１のランピング膜７７を形成する。これにより、異方性エッチング及び等方性エッチングにより第１の層間絶縁膜７４にシリンダ孔９７（図６Ｂ及び図６Ｃ参照）を形成した際に、シリンダ孔９７が露出する第１のランピング膜７７と第１及び第２の絶縁膜７６，７８との境界を、滑らかな面に加工することが可能となる。
　これにより、第１のランピング膜７７と第１及び第２の絶縁膜７６，７８との境界に位置するシリンダ孔９７（図６Ｂ及び図６Ｃ参照）の内面に、略均一の厚さとされた下部電極１０５（言い換えれば、図７Ｂ及び図７Ｃに示す下部電極１０５の母材となる導電膜９９）を形成することが可能となる。
　したがって、シリンダ孔９７内に下部電極１０５（図７Ｂ及び図７Ｃ参照）を形成後、第１の層間絶縁膜７４を除去する工程、及び第１の層間絶縁膜７４を除去後の熱処理工程（具体的には、図９に示す容量絶縁膜１０７を形成する工程や上部電極１０９（図９Ｂ及び図９Ｃ）を形成する工程等）において、第１のランピング膜７７と第１及び第２の絶縁膜７６，７８との境界に形成された下部電極１０５を基点として、下部電極１０５が倒壊することを抑制可能となる。したがって、隣接する下部電極１０５間におけるショートの発生を抑制できる。
　なお、第１の実施の形態におけるランピング膜とは、ランピング処理時に形成される絶縁膜のことをいう。
　次いで、第１のランピング膜７７上に、第１の絶縁膜７６よりもエッチングレートの遅い第２の絶縁膜７８を形成する。
　具体的には、第２の絶縁膜７８は、例えば、第１の絶縁膜７６となるＢＰＳＧ膜よりもＢ及びＰの濃度の低いＢＰＳＧ膜を成膜することで形成する。
　この場合の成膜条件としては、例えば、Ｂ（ボロン）が４．３ｍｏｌ％（ｃｏｎｃ）、Ｐ（リン）が３．０ｍｏｌ％（ｃｏｎｃ）、ＴＥＢ（トリエトキシボロン）の流量が０．２３８ｇ／ｍｉｎ、ＴＥＰＯ（トリエトキシフォスフィンオキサイド）の流量が０．０８７ｇ／ｍｉｎ、ＴＥＯＳの流量が２２００ｓｃｃｃｍ、成膜チャンバ内の圧力が２００Ｐａ、成膜温度が４８０℃という条件を用いることができる。
　上記成膜条件を用いて、第２の絶縁膜７８となる低濃度ＢＰＳＧ膜を成膜する場合、例えば、第１の絶縁膜７６の厚さＭ１、第１のランピング膜７７の厚さＭ２、第２の絶縁膜７８の厚さＭ３の厚さの合計が７００ｎｍとなるように形成する。
　第２の絶縁膜７８として、上記条件で成膜された低濃度ＢＰＳＧ膜を用いる場合、第２の絶縁膜７８にシリンダ孔９７（図６Ｂ及び図６Ｃ参照）を形成し、ウエットエッチング液としてＤＨＦ液を用いて、シリンダ孔９７内をウエットエッチング（等方性エッチング）した際の第２の絶縁膜７８のウエットエッチングレートは、０．８６ｎｍ／ｍｉｎ程度となる。
　また、第２の絶縁膜７８として、上記条件で成膜された高濃度ＢＰＳＧ膜を用いる場合、第２の絶縁膜７８を６３０℃の温度で３０分加熱した際の収縮率は、３．５％となる。
　なお、第２の絶縁膜７８として低濃度のＢＰＳＧ膜を形成する場合、Ｂ（ボロン）及びＰ（リン）の濃度範囲は、例えば、Ｂ（ボロン）が３．９～４．６ｍｏｌ％（ｃｏｎｃ）、Ｐ（リン）が２．９～３．７ｍｏｌ％（ｃｏｎｃ）とすることができる。
　このように、第２の絶縁膜７８として、第１の絶縁膜７６よりもウエットエッチングレートの遅い、低濃度のＢＰＳＧ膜を形成する。第２の絶縁膜７８の直上に形成される第３の絶縁膜７９として、プラズマ酸化膜を用いた場合、シリンダ孔９７（図６Ｂ及び図６Ｃ参照）を形成する際に使用するウエットエッチングにより、第２の絶縁膜７８がエッチングされにくくなる。したがって、第２の絶縁膜７８と第３の絶縁膜７９との間に位置するシリンダ孔９７に段差が形成されることを抑制可能となる。
　次いで、第２の絶縁膜７８上に、第２の絶縁膜７８とエッチングレート（具体的には、ウエットエッチングレート）が略同一で、かつ第２の絶縁膜７８よりも収縮率の小さい第３の絶縁膜７９を形成する。
　具体的には、第３の絶縁膜７９は、例えば、Ｐ－ＣＶＤ法によりプラズマ酸化膜を成膜することで形成する。
　この場合の成膜条件としては、例えば、ＳｉＨ４ガスの流量が４００ｃｃ／ｍｉｎ、ＲＦパワーが２００Ｗという条件を用いることができる。
　第３の絶縁膜７９として、上記条件で成膜されたプラズマ酸化膜を用いる場合、第３の絶縁膜７９にシリンダ孔９７（図６Ｂ及び図６Ｃ参照）を形成し、ウエットエッチング液としてＤＨＦ液を用いて、シリンダ孔９７内をウエットエッチングした際の第３の絶縁膜７９のウエットエッチングレートは、０．８６ｎｍ／ｍｉｎ程度となる。
　また、第３の絶縁膜７９として、上記条件で成膜されたプラズマ酸化膜（高ウエットエッチングレート絶縁膜）を用いる場合、第３の絶縁膜７９を６３０℃の温度で３０分加熱した際の収縮率は、２．９％となる。第３の絶縁膜７９の厚さＭ４は、例えば、２００ｎｍとすることができる。
　このように、第２の絶縁膜７８上に、第２の絶縁膜７８とウエットエッチングレートが略同一で、かつ第２の絶縁膜７８よりも収縮率の小さい第３の絶縁膜７９を形成する。これにより、シリンダ孔９７（図６Ｂ及び図６Ｃ参照）を形成する際に使用する等方性エッチング（例えば、ウエットエッチング）により、第２の絶縁膜７８に形成されたシリンダ孔９７の開口径と、第３の絶縁膜７９に形成されたシリンダ孔９７の開口径との差が拡がることを抑制可能となる。
　これにより、第２及び第３の絶縁膜７８，７９との境界に、ほとんど段差が形成されないため、シリンダ孔９７（図６Ｂ及び図６Ｃ参照）の深さ方向において、下部電極１０５（図７Ｂ及び図７Ｃ）の厚さを略均一な厚さにすることが可能となる。
　したがって、シリンダ孔９７内に下部電極１０５を形成後、第１の層間絶縁膜７４を除去する工程、及び第１の層間絶縁膜７４を除去後の熱処理工程（具体的には、図９に示す容量絶縁膜１０７及び上部電極１０９を形成する際に行う熱処理）において、第２及び第３の絶縁膜７８，７９の境界に位置するシリンダ孔９７に形成された下部電極１０５を基点として、下部電極１０５が倒壊することを抑制可能となる。これにより、隣接する下部電極１０５間のショートの発生を抑制できる。
　次いで、第３の絶縁膜７９を形成する工程と第４の絶縁膜８３を形成する工程との間に、第２のランピング膜８２を形成する（第２のランピング工程）。第２のランピング膜８２は、第３の絶縁膜７９を形成するガス流量から第４の絶縁膜を形成するガス流量になるように、ガス流量を変化させると共に、第３の絶縁膜７９を形成する際のＲＦパワーの条件から第４の絶縁膜８３を形成する際のＲＦパワーの条件となるように、ＲＦパワーを変化させることで、形成される。
　具体的には、第３の絶縁膜７９の成膜条件としてＳｉＨ４ガスの流量が４００ｃｃ／ｍｉｎ、ＲＦパワーが２００Ｗの条件を用いる。第４の絶縁膜８３の成膜条件としてＳｉＨ４ガスの流量が２００ｃｃ／ｍｉｎ、ＲＦパワーが５７０Ｗの条件を用いる。この場合、第２のランピング工程では、ＳｉＨ４ガスの流量を毎秒３００ｃｃ／ｍｉｎの割合で減少させ、かつＲＦパワーを１３０Ｗ／ｓｅｃの速度で上昇させて、成膜条件を第４の絶縁膜８３の成膜条件に近づける。これによりプラズマ酸化膜よりなる第２のランピング膜８２を形成する。第２のランピング膜８２の厚さＭ５は、例えば、３０～４０ｎｍとすることができる。
　このように、第３の絶縁膜７９を形成する工程と、第４の絶縁膜８３を形成する工程との間に、第３の絶縁膜７９を形成する際のガス流量及びＲＦパワーの条件から第４の絶縁膜８３を形成する際のガス流量及びＲＦパワーの条件となるように、ガス流量及びＲＦパワーを変化させて、プラズマ酸化膜よりなる第２のランピング膜８２を形成する。これにより、異方性エッチング及び等方性エッチングにより第１の層間絶縁膜７４にシリンダ孔９７（図６Ｂ及び図６Ｃ参照）を形成した際、シリンダ孔９７が露出する第２のランピング膜８２と第３及び第４の絶縁膜８３，８３との境界を滑らかな面に加工することが可能となる。
　これにより、第２のランピング膜８２と第３及び第４の絶縁膜８３，８３との境界に位置するシリンダ孔９７の内面に、下部電極１０５の母材となる導電膜９９（図７Ｂ及び図７Ｃ参照）を略均一な厚さで形成することが可能となる。
　したがって、シリンダ孔９７内に下部電極１０５（図７Ｂ及び図７Ｃ参照）を形成後、第１の層間絶縁膜７４を除去する工程、及び第１の層間絶縁膜７４を除去後の熱処理工程（具体的には、図９に示す容量絶縁膜１０７及び上部電極１０９（図９Ｂ及び図９Ｃ参照）を形成する際の熱処理等）において、第２のランピング膜８２と第３及び第４の絶縁膜８３，８３との境界に形成された下部電極１０５を基点として、下部電極１０５が倒壊することを抑制可能となる。したがって、隣接する下部電極１０５間におけるショートの発生を抑制できる。
　なお、第１の実施の形態では、第２のランピング工程として、第３の絶縁膜７９を形成する際のガス流量から第４の絶縁膜８３を形成する際のガス流量となるように、ガス流量を変化させると共に、第３の絶縁膜７９を形成する際のＲＦパワーの条件から第４の絶縁膜８３を形成する際のＲＦパワーの条件となるように、ＲＦパワーを変化させた場合を例に挙げて説明した。しかし第２のランピング工程では、ガス流量のみを変化させて第２のランピング膜８２を形成してもよいし、ＲＦパワーのみを変化させて第２のランピング膜８２を形成してもよい。
　次いで、第２のランピング膜８２上に、第３の絶縁膜７９よりもエッチングレート（具体的には、ウエットエッチングレート）の遅い第４の絶縁膜８３を形成する。このとき、第４の絶縁膜８３は、第２の絶縁膜７８よりも収縮率が小さくなるように形成する。
　具体的には、例えば、Ｐ－ＣＶＤ法によりプラズマ酸化膜を成膜することで、第４の絶縁膜８３を形成する。
　この場合の成膜条件としては、例えば、ＳｉＨ４ガスの流量が２００ｃｃ／ｍｉｎ、ＲＦパワーが５７０Ｗという条件を用いることができる。
　第４の絶縁膜８３として、上記条件で成膜されたプラズマ酸化膜を用いる場合、第４の絶縁膜８３にシリンダ孔９７（図６Ｂ及び図６Ｃ参照）を形成し、ウエットエッチング液としてＤＨＦ液を用いて、シリンダ孔９７内をウエットエッチング（等方性エッチング）した際の第４の絶縁膜８３のウエットエッチングレートは、０．１８８ｎｍ／ｍｉｎ程度となる。
　また、第４の絶縁膜８３として、上記条件で成膜されたプラズマ酸化膜（低ウエットエッチングレート絶縁膜）を用いる場合、第４の絶縁膜８３を６３０℃の温度で３０分加熱した際の収縮率は、０．５％となる。第４の絶縁膜８３の厚さＭ６は、例えば、２００ｎｍとすることができる。
　このように、第２のランピング膜８２上に、第３の絶縁膜７９よりもエッチングレート（具体的には、ウエットエッチングレート）が遅い第４の絶縁膜８３を形成する。シリンダ孔９７（図６Ｂ及び図６Ｃ参照）を形成する際に使用する異方性エッチング（例えば、異方性ドライエッチング）により、第４の絶縁膜８３に貫通孔９５（シリンダ孔９７の一部を構成）のボーイング部が形成される。該異方性エッチング後に行う、シリンダ孔９７を形成するための等方性エッチング（具体的には、ウエットエッチング）により、該ボーイング部の開口径が拡がることを抑制可能となる。
　これにより、第３の絶縁膜７９に形成され、かつ第３の絶縁膜７９の上端に位置するシリンダ孔９７の開口径と、第４の絶縁膜８３に形成され、かつ第４の絶縁膜８３の下端に位置するシリンダ孔９７の開口径と、の差を小さくすることができる。
　つまり、シリンダ孔９７の形状をストレート形状に近づけることができる。
　また、第４の絶縁膜８３の収縮率が第２の絶縁膜７８よりも収縮率が小さくなるように第４の絶縁膜８３を形成することで、第４の絶縁膜８３のＤＨＦ液に対するエッチングレートが遅くなる。したがってシリンダ孔９７の形状をよりストレート形状に近づけることができる。
　これにより、従来よりもシリンダ孔９７の底部の開口径を広げて，キャパシタ１１１（後述する図９参照）の表面積を大きくすることが可能となるため、Ｃｓを増加させることができる。
　次いで、第４の絶縁膜８３を形成する工程と第５の絶縁膜８５を形成する工程との間に、第３のランピング膜８４を形成する（第３のランピング工程）。第３のランピング膜８４は、第４の絶縁膜８３を形成する際のガス流量から第５の絶縁膜８５を形成する際のガス流量となるように、ガス流量を変化させると共に、第４の絶縁膜８３を形成する際のＲＦパワーの条件から第５の絶縁膜８５を形成する際のＲＦパワーの条件となるように、ＲＦパワーを変化させることで形成される。
　具体的には、第４の絶縁膜８３の成膜条件としてＳｉＨ４ガスの流量が３００ｃｃ／ｍｉｎ、ＲＦパワーが１３０Ｗの条件を用いる。第５の絶縁膜８５の成膜条件としてＳｉＨ４ガスの流量が３００ｃｃ／ｍｉｎ、ＲＦパワーが４００Ｗの条件を用いる。この場合、第３のランピング工程では、ＳｉＨ４ガスの流量を３００ｃｃ／ｍｉｎ・ｓｅｃの速度で上昇させ、かつＲＦパワーを１３０Ｗ／ｓｅｃの速度で低下させて、成膜条件を第５の絶縁膜８５の成膜条件に近づけながらプラズマ酸化膜よりなる第３のランピング膜８４を形成する。第３のランピング膜８４の厚さＭ７は、例えば、３０～４０ｎｍとすることができる。
　このように、第４の絶縁膜８３を形成する工程と第５の絶縁膜８５を形成する工程との間に、ガス流量及びＲＦパワーを変化させて、第３のランピング膜８４を形成する。第３のランピング膜８４の形成において、第４の絶縁膜８３を形成する際に使用する際のガス流量及びＲＦパワーから第５の絶縁膜８５を形成する際のガス流量及びＲＦパワーとなるように、ガス流量及びＲＦパワーが変化する。これにより、異方性エッチング及び等方性エッチングにより第１の層間絶縁膜７４にシリンダ孔９７（図６Ｂ及び図６Ｃ参照）を形成した際、シリンダ孔９７が露出する第３のランピング膜８４と第４及び第５の絶縁膜８３，８５との境界を滑らかな面に加工することが可能となる。
　これにより、第３のランピング膜８４と第４及び第５の絶縁膜８３，８５との境界に位置するシリンダ孔９７の内面に、下部電極１０５の母材となる導電膜９９（図７Ｂ及び図７Ｃ参照）を略均一な厚さで形成することが可能となる。
　したがって、シリンダ孔９７内に下部電極１０５を形成後、第１の層間絶縁膜７４を除去する工程、及び第１の層間絶縁膜７４を除去後の熱処理工程（具体的には、図９に示す容量絶縁膜１０７及び上部電極１０９を形成する際に行う熱処理等）において、第３のランピング膜８４と第４及び第５の絶縁膜８３，８５との境界に形成された下部電極１０５を基点として、下部電極１０５が倒壊することがなくなる。したがって複数の下部電極１０５間におけるショートの発生を抑制できる。
　なお、第１の実施の形態の第３のランピング工程では、第４の絶縁膜８３を形成する際のガス流量から第５の絶縁膜８５を形成する際のガス流量となるように、ガス流量を変化させると共に、第４の絶縁膜８３を形成する際のＲＦパワーの条件から第５の絶縁膜８５を形成する際のＲＦパワーの条件となるように、ＲＦパワーを変化させて、第３のランピング膜８４を形成する場合を例に挙げて説明した。しかし、第３のランピング工程では、ガス流量のみを変化させて第３のランピング膜８４を形成してもよいし、ＲＦパワーのみを変化させて第３のランピング膜８４を形成してもよい。
　次いで、第３のランピング膜８４上に、第４の絶縁膜８３よりもエッチングレートが速く、かつ第３の絶縁膜７９よりもエッチングレートの遅い第５の絶縁膜８５を形成する。このとき、第５の絶縁膜８５は、第２の絶縁膜７８よりも収縮率が小さくなるように形成する。
　具体的には、例えば、Ｐ－ＣＶＤ法によりプラズマ酸化膜を成膜することで、第５の絶縁膜８５を形成する。
　この場合の成膜条件としては、例えば、ＳｉＨ４ガスの流量が３００ｃｃ／ｍｉｎ、ＲＦパワーが４００Ｗの条件を用いることができる。
　第５の絶縁膜８５として、上記条件で成膜されたプラズマ酸化膜を用いる場合、第５の絶縁膜８５にシリンダ孔９７（図６Ｂ及び図６Ｃ参照）を形成し、ウエットエッチング液としてＤＨＦ液を用いて、シリンダ孔９７内をウエットエッチング（等方性エッチング）した際の第５の絶縁膜８５のウエットエッチングレートは、０．３７５ｎｍ／ｍｉｎ程度となる。
　また、第５の絶縁膜８５として、上記条件で成膜されたプラズマ酸化膜（中ウエットエッチングレート絶縁膜）を用いる場合、第５の絶縁膜８３を６３０℃の温度で３０分加熱した際の収縮率は、０．７％となる。
　第５の絶縁膜８３の厚さＭ８は、例えば、第３の絶縁膜７９の厚さＭ４、第２のランピング膜８２の厚さＭ５、第４の絶縁膜８３の厚さＭ６、第３のランピング膜８４の厚さＭ７、及び第５の絶縁膜８３の厚さＭ８の合計の厚さが８００ｎｍとなるように適宜設定することができる。
　このように、第３のランピング膜８４上に、第４の絶縁膜８３よりもエッチングレートが速く、かつ第３の絶縁膜７９よりもエッチングレートの遅い第５の絶縁膜８５を形成することで、異方性エッチング及び等方性エッチングにより第１の層間絶縁膜７４にシリンダ孔９７（図６Ｂ及び図６Ｃ参照）を形成した際、第１の層間絶縁膜７４の厚さ方向におけるシリンダ孔９７の開口径の差を小さくすることが可能となる。これにより、シリンダ孔９７の形状をストレート形状に近づけることができる。
　また、第５の絶縁膜８５の収縮率が第２の絶縁膜７８よりも収縮率が小さくなるように第５の絶縁膜８５を形成することで、第５の絶縁膜８５の収縮率のＤＨＦ液に対するエッチングレートが遅くなる。したがって、シリンダ孔９７の形状をよりストレート形状に近づけることができる。
　これにより、従来よりもシリンダ孔９７の底部の開口径を広げて，キャパシタ１１１（後述する図９参照）の表面積を大きくすることが可能となるため、Ｃｓを増加させることができる。
　次いで、周知の手法により、第５の絶縁膜８５の上面を覆うシリコン窒化膜８７を成膜する。次いで、フォトリソグラフィ技術及びドライエッチング技術により、シリコン窒化膜８７をパターニングすることで、シリコン窒化膜８７を母材とし、かつ開口部９２を有するサポート膜８８を形成する。
　このとき、複数の開口部９２を、メモリセル領域Ｃに所定の間隔で形成する。開口部９２の形状は、例えば、円形とすることができる。
　サポート膜８８は、後述する図７で形成される複数の下部電極１０５を連結する機能を有すると共に、シリンダ孔９７（シリンダ孔９７（図６Ｂ及び図６Ｃ参照）の一部となる貫通孔９５も含む）を形成する際のエッチングマスクとして機能する。
　次いで、サポート膜８８をマスクとする異方性エッチング（例えば、異方性ドライエッチング）により、第１の層間絶縁膜７４をエッチングすることで、開口部９２の下方に配置され、かつシリンダ孔９７の一部となる複数の貫通孔９５を形成する。
　このとき、複数の貫通孔９５は、第１の層間絶縁膜７４を貫通し、かつ容量コンタクトパッド６８の上面を露出するように形成する。
　第１の層間絶縁膜７４の厚さが１５００ｎｍの場合、貫通孔９５の上端の開口径は、例えば、７２ｎｍとすることができる。
　複数の貫通孔９５は、第５の絶縁膜８５において開口径が略一定な形状となり、第４の絶縁膜８３においてややボーイング形状となり、第３の絶縁膜７９からストッパ膜７２に向かうにつれて開口径が狭くなる形状となる。
　次いで、図６Ａ、図６Ｂ、及び図６Ｃに示す工程では、等方性エッチング（具体的には、エッチング液としてＤＨＦを用いたウエットエッチング）により、図５Ａ、図５Ｂ、及び図５Ｃに示す複数の貫通孔９５に露出された第１の層間絶縁膜７４をエッチングする。これにより、複数のシリンダ孔９７が形成される。
　第１の実施の形態では、第１の層間絶縁膜７４の上部（第３ないし第５の絶縁膜７９，８３，８５）にシリンダ孔９７が形成される。第１の層間絶縁膜７４の上部（第３ないし第５の絶縁膜７９，８３，８５）をプラズマ酸化膜で形成する。第１の層間絶縁膜７４の下部（第１及び第２の絶縁膜７６，７８）を、プラズマ酸化膜よりもウエットエッチングレートの速いＢＰＳＧ膜で形成する。第１の層間絶縁膜７４の下部において、貫通孔９５の開口径が第１の層間絶縁膜７４の上部に形成された貫通孔９５の開口径よりも狭くなる。
　第４の絶縁膜８３は、第１ないし第３の絶縁膜７６，７８，７９及び第５の絶縁膜８５よりもウエットエッチングレートの遅いプラズマ酸化膜で形成されている。第４の絶縁膜８３には、異方性ドライエッチングによりボーイング形状とされた貫通孔９５が形成される。
　さらに、第２の絶縁膜に形成された貫通孔９５の開口径よりも狭い開口径とされた貫通孔９５が第１の絶縁膜７６に形成される。第１の絶縁膜７６は、そのウエットエッチングレートが第２の絶縁膜７８のウエットエッチングレートよりも速いＢＰＳＧ膜で形成されている。
　貫通孔９５が露出する第１の層間絶縁膜７４をウエットエッチングしてシリンダ孔９７を形成する。これにより、シリンダ孔９７の深さ方向における開口径の差を小さくすることが可能となる。
　これにより、シリンダ孔９７の内面に段差が形成されることを抑制可能となる。キャパシタ１１１（後述する図９参照）を構成する下部電極１０５（後述する図８参照）をシリンダ孔９７に形成した際に、下部電極１０５を略均一の厚さでシリンダ孔９７の内面に形成することができる。
　次いで、図７Ａ、図７Ｂ、及び図７Ｃに示す工程では、周知の手法により、複数のシリンダ孔９７の内面を覆うように、下部電極１０５の母材となる導電膜９９を成膜する。
　このとき、複数のシリンダ孔９７が埋め込まれない厚さ（例えば、シリンダ孔９７の内径の１／２以下の厚さ）で、導電膜９９を成膜する。
　具体的には、下部電極１０５の母材となる導電膜９９として窒化チタン膜（ＴｉＮ膜）を用いる場合、導電膜９９である窒化チタン膜（ＴｉＮ膜）は、ＳＦＤ（Ｓｅｑｕｅｎｔｉａｌ　Ｆｌｏｗ　Ｄｅｐｏｓｉｔｉｏｎ）法を用いて形成する。
　ＳＦＤ法は、成膜ステップ毎に２種類以上のプロセスガスを組み合わせて供給する成膜方法であり、高精度の薄膜を効率良く形成することが可能である。
　導電膜９９として窒化チタン膜（ＴｉＮ膜）を成膜する場合、例えば、プロセスガスとなる四塩化チタン（ＴｉＣｌ４）とアンモニア（ＮＨ３）とを同時にチャンバ内に供給するステップと、アンモニアだけをチャンバ内に供給するステップと、を交互に繰り返すことで窒化チタン膜（ＴｉＮ膜）を形成する。
　次いで、ＣＶＤ法により、導電膜９９を介して、複数のシリンダ孔９７を埋め込み、かつシリコン酸化膜（ＳｉＯ２膜）よりなるカバー膜１０１を形成する。
　次いで、フォトリソグラフィ技術及びドライエッチング技術により、サポート膜８８上に配置された導電膜９９及びカバー膜１０１を除去すると共に、サポート膜８８の一部をエッチングすることで、第１の層間絶縁膜７４の上面を露出する複数の開口部１０３（第１の層間絶縁膜７４を除去する際のエッチング液を導入するための開口部）を形成する。
　これにより、複数のシリンダ孔９７に配置され、導電膜９９よりなる下部電極１０５（王冠形状とされた下部電極）が形成される。この段階では、複数の下部電極１０５内は、カバー膜１０１により埋め込まれている。
　次いで、図８Ａ、図８Ｂ、及び図８Ｃに示す工程では、ウエットエッチングにより、メモリセル領域Ｃに配置された第１の層間絶縁膜７４及びカバー膜１０１を選択的に除去して、複数の下部電極１０５の外周面を露出させる。
　これにより、複数の下部電極１０５は、複数の下部電極１０５の上端に配置されたサポート膜８８により連結支持される。
　先に説明したように、複数の下部電極１０５は、段差の形成が抑制されたシリンダ孔９７の内面に形成されているので、複数の下部電極１０５は、第１の層間絶縁膜７４の深さ方向において、略均一な厚さとされている。
　このため、複数の下部電極１０５の周囲に配置された第１の層間絶縁膜７４、及び複数の下部電極１０５内を埋め込むカバー膜１０１が除去された段階において、下部電極１０５が倒壊することを抑制可能となる。
　したがって、複数の下部電極１０５の周囲に配置された第１の層間絶縁膜７４、及び複数の下部電極１０５内を埋め込むカバー膜１０１が除去された段階において、隣接する下部電極１０５が接触してショートすることを抑制できる。
　上記ウエットエッチングに使用するエッチング液としては、例えば、フッ化水素（ＨＦ）を用いることができる。
　また、図７Ｂ及び図７Ｃに示すメモリセル領域Ｃに形成された第１の層間絶縁膜７４の下層には、シリコン窒化膜（ＳｉＮ膜）よりなるストッパ膜７２が配置されている。
　このため、上記ウエットエッチング時に、メモリセル領域Ｃに配置されたストッパ膜７２の下方に位置する構造体（例えば、容量コンタクト用層間絶縁膜５９あるいはセルトランジスタ３７等）とエッチング液とが接触することがなくなるため、該エッチング液により、ストッパ膜７２の下方に位置する構造体が損傷することを抑制できる。
　次いで、図９Ａ、図９Ｂ、及び図９Ｃに示す工程では、周知の手法により、サポート膜８８の上下面と、ストッパ膜７２の上面７２ａと、複数の下部電極１０５の表面（言い換えれば、複数の下部電極１０５の内面及び外周面）と、を覆う容量絶縁膜１０７を形成する。このとき、容量絶縁膜１０７は、下部電極１０５内を埋め込まない厚さで形成する。
　具体的には、例えば、ＡＬＤ（Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法を用いて、酸化アルミニウム膜(Ａｌ２Ｏ３膜)と、酸化ジルコニウム（ＺｒＯ膜）と、を交互に積層させることで、積層された酸化アルミニウム膜(Ａｌ２Ｏ３膜)及び酸化ジルコニウム（ＺｒＯ膜）よりなる容量絶縁膜１０７を形成する。
　次いで、周知の手法により、容量絶縁膜１０７の表面を覆う上部電極１０９を形成する。このとき、上部電極１０９は、下部電極１０５内を埋め込まない厚さで形成する。
　具体的には、例えば、ＳＦＤ法を用いて、窒化チタン膜（ＴｉＮ膜）を成膜することで、上部電極１０９を形成する。この場合、上部電極１０９は、先に説明した下部電極１０５の母材となる導電膜９９と同様な手法を用いて形成することができる。
　これにより、容量コンタクトパッド６８上に、下部電極１０５、容量絶縁膜１０７、及び上部電極１０９を有するキャパシタ１１１が形成される。
　次いで、図１０Ａ、図１０Ｂ、及び図１０Ｃに示す工程では、容量絶縁膜１０７及び上部電極１０９を介して、複数の下部電極１０５内を充填すると共に、キャパシタ１１１間に形成された隙間を充填するように、周知の手法により、上部電極１０９の表面に充填膜１１３を形成する。
　このとき、充填膜１１３は、その上面がサポート膜８８に形成された上部電極１０９よりも上方に配置され、かつ平坦な面となる厚さで形成する。
　具体的には、例えば、ＬＰ－ＣＶＤ法により、ボロン（Ｂ）を含んだシリコンゲルマニウム膜（充填膜１１３の母材）を成膜する。その後、フォトリソグラフィ技術及び異方性ドライエッチング技術により、キャパシタ１１１の形成領域よりも外側に形成されたボロン（Ｂ）を含んだシリコンゲルマニウム膜、容量絶縁膜１０７、及び上部電極１０９を除去することで、充填膜１１３を形成する。
　このとき、図示していない周辺回路領域では、ストッパ膜７２の上面７２ａを露出させる。
　次いで、周知の手法により、充填膜１１３の表面を覆う接着層１１４を形成する。具体的には、ＬＰ－ＣＶＤ法により、充填膜１１３の表面にボロン（Ｂ）がドープされたポリシリコン膜を成膜することで、接着層１１４を形成する。
　この段階では、図示していないが、周辺回路領域Ｄにも接着層１１４が形成される。
　次いで、周知の手法により、接着層１１４の表面を覆うプレート電極１１５を形成する。具体的には、例えば、接着層１４の表面にタングステン膜（Ｗ膜）を成膜することで、プレート電極１１５を形成する。
　この段階では、図示していないが、周辺回路領域Ｄにもプレート電極１１５が形成される。
　次いで、フォトリソグラフィ技術及びドライエッチング技術により、周辺回路領域（図示せず）に形成された接着層１１４及びプレート電極１１５を除去することで、ストッパ膜７２の上面７２ａを露出させる。
　次いで、周知の手法により、プレート電極１１５の上面、及びサポート膜８８の上面を覆う第２の層間絶縁膜１１７を成膜する。
　具体的には、第２の層間絶縁膜１１７は、例えば、ＣＶＤ法により、シリコン酸化膜（ＳｉＯ２膜）を成膜することで形成する。
　次いで、ＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）法により、該シリコン酸化膜（ＳｉＯ２膜）を研磨することで、第２の層間絶縁膜１１７の上面を平坦な面にする。
　次いで、図１１Ａ、図１１Ｂ、及び図１１Ｃに示す工程では、フォトリソグラフィ技術及びドライエッチング技術により、メモリセル領域Ｃに配置され、かつプレート電極１１５の上面を露出するコンタクト孔１１９を形成する。
　コンタクト孔１１９は、メモリセル領域Ｃに配置された第２の層間絶縁膜１１７を貫通するように形成する。
　次いで、周知の手法により、コンタクト孔１１９を埋め込み、かつ上面が平坦な面とされたコンタクトプラグ１２３を形成する。
　具体的には、例えば、スパッタ法により、コンタクト孔１１９を埋め込み、かつコンタクトプラグ１２３の母材となるタングステン膜（Ｗ膜）を成膜する。その後、第２の層間絶縁膜１１７上に形成された不要なタングステン膜（Ｗ膜）を除去する。このような手法によりコンタクトプラグ１２３を形成する。
　次いで、周知の手法により、メモリセル領域Ｃに配置され、かつコンタクトプラグ１２３の上端と接続された配線１２６と、配線１２６の上面を覆うマスク膜１２８と、を形成する。
　具体的には、配線１２６及びマスク膜１２８は、例えば、以下の方法により形成する。
　始めに、スパッタ法により、配線１２６の母材となるアルミニウム膜（Ａｌ膜）を成膜し、次いで、マスク膜１２８の母材となるシリコン窒化膜（ＳｉＮ膜）を成膜する。
　次いで、フォトリソグラフィ技術及びドライエッチング技術により、シリコン窒化膜（ＳｉＮ膜）をパターニングすることで、マスク膜１２８を形成する。
　次いで、マスク膜１２８をエッチングマスクとする異方性ドライエッチングにより、アルミニウム膜をパターニングすることで、配線１２６を形成する。
　次いで、第２の層間絶縁膜１１７上に、配線１２６を覆う第３の層間絶縁膜１３１を成膜する。
　具体的には、例えば、ＣＶＤ法により、シリコン酸化膜（ＳｉＯ２膜）を成膜することで第３の層間絶縁膜１３１を形成する。
　次いで、ＣＭＰ法により、第３の層間絶縁膜１３１を研磨することで、第３の層間絶縁膜１３１の上面を平坦な面にする。これにより、第１の実施の形態の半導体装置１０が製造される。
　なお、第３の層間絶縁膜１３１を貫通するビア（図示せず）、該ビアと接続された第３の配線（図示せず）、該第３の配線を覆う絶縁層（図示せず）等をさらに形成してもよい。
　第１の実施の形態の半導体装置の製造方法によれば、第１の絶縁膜７６と、第１のランピング膜７７と、第１の絶縁膜７６よりもウエットエッチングレートの遅い第２の絶縁膜７８と、第２の絶縁膜７８とウエットエッチングレートが略同一で、かつ第２の絶縁膜７８よりも収縮率の小さい第３の絶縁膜７９と、第２のランピング膜８２と、第３の絶縁膜７９よりもウエットエッチングレートの遅い第４の絶縁膜８３と、第３のランピング膜８４と、第４の絶縁膜８３よりもウエットエッチングレートが速く、かつ第３の絶縁膜７９よりもウエットエッチングレートの遅い第５の絶縁膜８５と、を順次積層させることで第１の層間絶縁膜７４を形成する。次いで、異方性エッチングにより第１の層間絶縁膜７４にシリンダ孔９７の一部となる貫通孔９４を形成する。次いで、等方性エッチングであるウエットエッチングにより、シリンダ孔９７が露出する第１の層間絶縁膜７４をエッチングすることで、下部電極１０５が形成されるシリンダ孔９７を形成する。
　これにより、ウエットエッチング後に、シリンダ孔９７の内面を滑らかな面にすることが可能となるため、シリンダ孔９７に下部電極１０５を形成した際、シリンダ孔９７の深さ方向において、下部電極１０５の厚さを略均一にすることが可能となる。
　よって、複数の下部電極１０５を形成後、複数の下部電極１０５の周囲に位置する第１の層間絶縁膜７４、及びカバー膜１０１を除去した際、下部電極１０５が倒壊することを抑制可能となる。
　また、第１の層間絶縁膜７４を除去後に行う熱処理工程（具体的には、容量絶縁膜１０７や上部電極１０９を形成する際の熱処理等）において、下部電極１０５が倒壊することを抑制可能となるため、隣接する下部電極１０５間におけるショートの発生を抑制できる。
　（第２の実施の形態）
　図１２～図１４は、本発明の第２の実施の形態に係る半導体装置の製造工程を示す図である。図１２Ａ及び図１３Ａは、製造途中の第２の実施の形態の半導体装置１３５（図１４Ａ、図１４Ｂ、及び図１４Ｃ参照）の平面図である。図１４Ａは、完成された第２の実施の形態の半導体装置１３５の平面図である。
　図１２Ｂ及び図１３Ｂは、製造途中の第２の実施の形態の半導体装置１３５のＡ－Ａ線方向の断面図である。図１４Ｂは、完成された第２の実施の形態の半導体装置１３５のＡ－Ａ線方向の断面図である。
　図１２Ｃ及び図１３Ｃは、製造途中の第２の実施の形態の半導体装置１３５のＢ－Ｂ線方向の断面図である。図１４Ｃは、完成された第２の実施の形態の半導体装置１３５のＢ－Ｂ線方向の断面図である。
　なお、図１２～１４において、第１の実施の形態で説明した図１～図１１に示す構造体と同一構成部分には、同一符号を付す。
　第２の実施の形態の半導体装置１３５は、メモリセル領域Ｃに形成される図１４Ａ，図１４Ｂ、及び図１４Ｃに示すメモリセル部１３５－１と、周辺回路領域（図示せず）に形成される周辺回路部（図示せず）と、を有する。以下、第２の実施の形態に係る半導体装置１３５の製造方法として、主にメモリセル部１３５－１の製造方法について説明し、周辺回路部（図示せず）の製造方法の説明は省略する。
　主に、図１２～図１４を参照して、第２の実施の形態に係る半導体装置１３５（図１４Ａ、図１４Ｂ、及び図１４Ｃ参照）の製造方法（具体的には、メモリセル部１３５－１の製造方法）について説明する。
　始めに、第１の実施の形態で説明した図１～図４に示す工程と同様な処理を行うことで、図４Ａ、図４Ｂ、及び図４Ｃに示す構造体を形成する。
　次いで、図１２Ａ、図１２Ｂ、及び図１２Ｃに示す工程では、第１の実施の形態の図５に示す工程で説明した第１ないし第５の絶縁膜７６，７８，７９，８３，８５の形成方法を用いて、ストッパ膜７２の上面７２ａに、第１の絶縁膜７６と、第２の絶縁膜７８と、第３の絶縁膜７９と、第４の絶縁膜８３と、第５の絶縁膜８５と、を順次積層形成する。これにより、第１ないし第５の絶縁膜７６，７８，７９，８３，８５よりなる第１の層間絶縁膜１３７を形成する。
　次いで、第１の実施の形態の図５に示す工程で説明したサポート膜８８の形成方法を用いて、第５の絶縁膜８５の上面に、開口部９２を有するサポート膜８８を形成する。
　次いで、サポート膜８８をマスクとする異方性エッチング（例えば、異方性ドライエッチング）により、第１の層間絶縁膜１３７をエッチングすることで、複数の貫通孔１３９を形成する。複数の貫通孔１３９は、開口部９２の下方に配置され、かつシリンダ孔１４２（図１３Ｂ及び図１３Ｃ参照）の一部となる。
　このとき、複数の貫通孔１３９は、第１の層間絶縁膜１３７を貫通し、かつ容量コンタクトパッド６８の上面６８ａを露出するように形成する。
　第１の層間絶縁膜１３７の厚さが１３００ｎｍの場合、貫通孔１３９の上端の開口径は、例えば、７２ｎｍとすることができる。
　複数の貫通孔１３９は、第５の絶縁膜８５において開口径が略一定な形状となり、第４の絶縁膜８３においてややボーイング形状となり、第３の絶縁膜７９からストッパ膜７２に向かうにつれて開口径が狭くなる形状に加工される。
　次いで、図１３Ａ、図１３Ｂ、及び図１３Ｃに示す工程では、等方性エッチング（例えば、ＤＨＦを用いたウエットエッチング）により、図１２Ａ、図１２Ｂ、及び図１２Ｃに示す複数の貫通孔１３９に露出された第１の層間絶縁膜１３７をエッチングする。
　これにより、第１の層間絶縁膜１３７の厚さ方向における開口径の差の小さい複数のシリンダ孔１４２が形成される。
　第２の実施の形態では、シリンダ孔１４２が形成される第１の層間絶縁膜１３７の上部（第３ないし第５の絶縁膜７９，８３，８５）をプラズマ酸化膜で形成する。第１の層間絶縁膜１３７の下部（第１及び第２の絶縁膜７６，７８）において、貫通孔１３９の開口径が第１の層間絶縁膜１３７の上部に形成された貫通孔１３９よりも狭くなる。第１の層間絶縁膜１３７の下部（第１及び第２の絶縁膜７６，７８）を、プラズマ酸化膜よりもウエットエッチングレートの速いＢＰＳＧ膜で形成する。
　また、第４の絶縁膜８３は、第１ないし第３の絶縁膜７６，７８，７９及び第５の絶縁膜８５よりもウエットエッチングレートの遅いプラズマ酸化膜で形成されている。第４の絶縁膜８３において、異方性ドライエッチングによりボーイング形状とされた貫通孔１３９が形成される。
　さらに、第２の絶縁膜に形成された貫通孔１３９の開口径よりも狭い開口径とされた貫通孔１３９が、第１の絶縁膜７６に形成される。第１の絶縁膜７６は、そのウエットエッチングレートが第２の絶縁膜７８のウエットエッチングレートよりも速いＢＰＳＧ膜で形成されている。
　このため、貫通孔１３９が露出する第１の層間絶縁膜１３７をウエットエッチングすることで形成されるシリンダ孔１４２の深さ方向における開口径の差を小さくすることが可能となるので、シリンダ孔１４２の内面に段差が形成されることを抑制できる。
　次いで、図１４Ａ、図１４Ｂ、及び図１４Ｃに示す工程では、第１の実施の形態で説明した図７～図１１に示す工程と同様な処理を行うことで、シリンダ孔１４２に配置された下部電極１０５、容量絶縁膜１０７、及び上部電極１０９を有するキャパシタ１１１と、充填膜１１３と、接着層１１４と、プレート電極１１５と、第２の層間絶縁膜１１７と、コンタクト孔１１９と、コンタクトプラグ１２３と、配線１２６と、マスク膜１２８と、第３の層間絶縁膜１３１と、を形成する。
　これにより、第２の実施の形態の半導体装置１３５が製造される。
　なお、第３の層間絶縁膜１３１を貫通するビア（図示せず）、該ビアと接続された第３の配線（図示せず）、該第３の配線を覆う絶縁層（図示せず）等をさらに形成してもよい。
　第２の実施の形態の半導体装置の製造方法によれば、シリンダ孔１４２が形成される第１の層間絶縁膜１３７の上部（第３ないし第５の絶縁膜７９，８３，８５）をプラズマ酸化膜で形成する。貫通孔１３９の開口径が第１の層間絶縁膜１３７の上部に形成された貫通孔１３９の開口径よりも狭くなる第１の層間絶縁膜１３７の下部（第１及び第２の絶縁膜７６，７８）を、プラズマ酸化膜よりもウエットエッチングレートの速いＢＰＳＧ膜で形成する。
　また、第４の絶縁膜８３には、異方性ドライエッチングによりボーイング形状とされた貫通孔１３９が形成される。第４の絶縁膜８３は、第１ないし第３の絶縁膜７６，７８，７９及び第５の絶縁膜８５よりもウエットエッチングレートの遅いプラズマ酸化膜で形成されている。
　さらに、第１の絶縁膜７６には、第２の絶縁膜に形成された貫通孔１３９の開口径よりも狭い開口径とされた貫通孔１３９が形成される。第１の絶縁膜７６は、そのウエットエッチングレートが第２の絶縁膜７８のウエットエッチングレートよりも速いＢＰＳＧ膜で形成されている。
　このため、貫通孔１３９が露出する第１の層間絶縁膜１３７をウエットエッチングしてシリンダ孔１４２を形成した際、シリンダ孔１４２の深さ方向における開口径の差を小さくすることが可能となる。
　これにより、シリンダ孔１４２の内面に段差が形成されることを抑制可能となるので、シリンダ孔１４２にキャパシタ１１１を構成する下部電極１０５を形成した際、シリンダ孔１４２の内面に、下部電極１０５を略均一な厚さで形成することが可能となる。
　したがって、複数の下部電極１０５を形成後、複数の下部電極１０５の周囲に位置する第１の層間絶縁膜１３７を除去する工程、及び第１の層間絶縁膜１３７を除去後に行う熱処理工程（具体的には、容量絶縁膜１０７及び上部電極１０９を形成する際の熱処理等）において、下部電極１０５がヨレたり倒壊したりすることを抑制可能となるため、隣接する下部電極１０５間におけるショートの発生を抑制できる。
　また、シリンダ孔１４２の内面に段差が形成されることを抑制可能となるので、シリンダ孔１４２の形状を従来よりもストレート形状にすることができる。これにより、従来よりもシリンダ孔１４２の底部の開口径を広げて，キャパシタ１１１の表面積を大きくすることが可能となるため、Ｃｓを増加させることができる。
　（第３の実施の形態）
　図１５～図１７は、本発明の第３の実施の形態に係る半導体装置の製造工程を示す図である。図１５Ａ及び図１６Ａは、製造途中の第３の実施の形態の半導体装置１５０（図１７Ａ、図１７Ｂ、及び図１７Ｃ参照）の平面図である。図１７Ａは、完成された第３の実施の形態の半導体装置１５０の平面図である。
　図１５Ｂ及び図１６Ｂは、製造途中の第３の実施の形態の半導体装置１５０のＡ－Ａ線方向の断面図である。図１７Ｂは、完成された第３の実施の形態の半導体装置１５０のＡ－Ａ線方向の断面図である。
　図１５Ｃ及び図１６Ｃは、製造途中の第３の実施の形態の半導体装置１５０のＢ－Ｂ線方向の断面図である。図１７Ｃは、完成された第３の実施の形態の半導体装置１５０のＢ－Ｂ線方向の断面図である。
　なお、図１５～１７において、第１の実施の形態で説明した図１～図１１に示す構造体と同一構成部分には、同一符号を付す。
　第３の実施の形態の半導体装置１５０は、メモリセル領域Ｃに形成される図１７Ａ，図１７Ｂ、及び図１７Ｃに示すメモリセル部１５０－１と、周辺回路領域（図示せず）に形成される周辺回路部（図示せず）と、を有する。以下、第３の実施の形態に係る半導体装置１５０の製造方法として、主にメモリセル部１５０－１の製造方法について説明し、周辺回路部（図示せず）の製造方法の説明は省略する。
　主に、図１５～図１７を参照して、第３の実施の形態に係る半導体装置１５０（図１７Ａ、図１７Ｂ、及び図１７Ｃ参照）の製造方法（具体的には、メモリセル部１５０－１の製造方法）について説明する。
　始めに、第１の実施の形態で説明した図１～図４に示す工程の処理を行うことで、図４Ａ、図４Ｂ、及び図４Ｃに占めす構造体を形成する。
　次いで、図１５Ａ、図１５Ｂ、及び図１５Ｃに示す工程では、第１の実施の形態の図５に示す工程で説明した第１ないし第４の絶縁膜７６，７８，７９，８３、第１のランピング膜７７、及び第２のランピング膜８２の形成方法を用いて、ストッパ膜７２の上面７２ａに、第１の絶縁膜７６と、第１のランピング膜７７と、第２の絶縁膜７８と、第３の絶縁膜７９と、第２のランピング膜８２と、第４の絶縁膜８３と、を順次積層形成することで、第１ないし第４の絶縁膜７６，７８，７９，８３、第１のランピング膜７７、及び第２のランピング膜８２よりなる第１の層間絶縁膜１５１を形成する。
　次いで、第１の実施の形態の図５に示す工程で説明したサポート膜８８の形成方法を用いて、第４の絶縁膜８３の上面に、開口部９２を有するサポート膜８８を形成する。
　次いで、サポート膜８８をマスクとする異方性エッチング（例えば、異方性ドライエッチング）により、第１の層間絶縁膜１５１をエッチングする。これにより、開口部９２の下方に配置され、かつシリンダ孔１５５（図１６Ｂ及び図１６Ｃ参照）の一部となる複数の貫通孔１５３を形成する。
　このとき、複数の貫通孔１５３は、第１の層間絶縁膜１５１を貫通し、かつ容量コンタクトパッド６８の上面６８ａを露出するように形成する。
　複数の貫通孔１５３は、第４の絶縁膜８３において、ややボーイング形状となり、第３の絶縁膜７９からストッパ膜７２に向かうにつれて開口径が狭くなる形状に加工される。
　次いで、図１６Ａ、図１６Ｂ、及び図１６Ｃに示す工程では、等方性エッチング（例えば、エッチング液としてＤＨＦを用いたウエットエッチング）により、図１５Ａ、図１５Ｂ、及び図１５Ｃに示す複数の貫通孔１５３に露出された第１の層間絶縁膜１５１をエッチングする。
　これにより、第１の層間絶縁膜１５１の厚さ方向における開口径の差の小さい複数のシリンダ孔１５５が形成される。
　第３の実施の形態では、シリンダ孔１５５が形成される第１の層間絶縁膜１５１の上部（第３及び第４の絶縁膜７９，８３）をプラズマ酸化膜で形成し、貫通孔１５３の開口径が第１の層間絶縁膜１５１の上部に形成された貫通孔１５３よりも狭くなる第１の層間絶縁膜１５１の下部（第１及び第２の絶縁膜７６，７８）をプラズマ酸化膜よりもウエットエッチングレートの速いＢＰＳＧ膜で形成している。
　また、異方性ドライエッチングによりボーイング形状とされた貫通孔１５３が形成される第４の絶縁膜８３は、第１ないし第３の絶縁膜７６，７８，７９よりもウエットエッチングレートの遅いプラズマ酸化膜で形成されている。
　また、第２の絶縁膜に形成された貫通孔１５３の開口径よりも狭い開口径とされた貫通孔１５３が形成される第１の絶縁膜７６は、そのウエットエッチングレートが第２の絶縁膜７８のウエットエッチングレートよりも速いＢＰＳＧ膜で形成されている。
　このため、貫通孔１５３が露出する第１の層間絶縁膜１５１をウエットエッチングすることで形成されるシリンダ孔１５５の深さ方向における開口径の差を小さくすることが可能となるので、シリンダ孔１５５の内面に段差が形成されることを抑制できる。
　また、第１の絶縁膜７７と第２の絶縁膜７８との間に第１のランピング膜７７を形成する工程と、第３の絶縁膜７９と第４の絶縁膜８３との間に第２のランピング膜８２を形成する工程と、を有することで、シリンダ孔１５５の内面を滑らかな面にすることが可能となる。
　次いで、図１７Ａ、図１７Ｂ、及図１７Ｃに示す工程では、第１の実施の形態で説明した図７～図１１に示す工程と同様な処理を行うことで、シリンダ孔１５５に配置された下部電極１０５、容量絶縁膜１０７、及び上部電極１０９を有するキャパシタ１１１と、充填膜１１３と、接着層１１４と、プレート電極１１５と、第２の層間絶縁膜１１７と、コンタクト孔１１９と、コンタクトプラグ１２３と、配線１２６と、マスク膜１２８と、第３の層間絶縁膜１３１と、を形成する。
　これにより、第３の実施の形態の半導体装置１５０が製造される。
　なお、第３の層間絶縁膜１３１を貫通するビア（図示せず）、該ビアと接続された第３の配線（図示せず）、該第３の配線を覆う絶縁層（図示せず）等をさらに形成してもよい。
　第３の実施の形態の半導体装置の製造方法によれば、シリンダ孔１５５（図１６Ｂ及び図１６Ｃ参照）が形成される第１の層間絶縁膜１５１の上部（第３及び第４の絶縁膜７９，８３）をプラズマ酸化膜で形成する。第１の層間絶縁膜１５１の下部（第１及び第２の絶縁膜７６，７８）において、貫通孔１５３（図１５Ｂ及び図１５Ｃ参照）の開口径が第１の層間絶縁膜１５１の上部に形成された貫通孔１５３の開口径よりも狭くなる。第１の層間絶縁膜１５１の下部（第１及び第２の絶縁膜７６，７８）をプラズマ酸化膜よりもウエットエッチングレートの速いＢＰＳＧ膜で形成している。
　また、第４の絶縁膜８３において、異方性ドライエッチングによりボーイング形状とされた貫通孔１５３が形成される。第４の絶縁膜８３は、第１ないし第３の絶縁膜７６，７８，７９よりもウエットエッチングレートの遅いプラズマ酸化膜で形成されている。
　また、第１の絶縁膜７６において、第２の絶縁膜に形成された貫通孔１５３の開口径よりも狭い開口径とされた貫通孔１５３が形成される。第１の絶縁膜７６は、そのウエットエッチングレートが第２の絶縁膜７８のウエットエッチングレートよりも速いＢＰＳＧ膜で形成されている。
　このため、貫通孔１５３（図１５Ｂ及び図１５Ｃ参照）が露出する第１の層間絶縁膜１５１をウエットエッチングすることで形成されるシリンダ孔１５５（図１６Ｂ及び図１６Ｃ参照）の深さ方向における開口径の差を小さくすることが可能となるので、シリンダ孔１５５の内面に段差が形成されることを抑制できる。
　また、第１の絶縁膜７７と第２の絶縁膜７８との間に第１のランピング膜７７を形成する工程と、第３の絶縁膜７９と第４の絶縁膜８３との間に第２のランピング膜８２を形成する工程と、を有することで、シリンダ孔１５５の内面を滑らかな面にすることが可能となる。これにより、シリンダ孔１５５の内面に、略均一な厚さとされた下部電極１０５を形成することが可能となる。
　したがって、複数の下部電極１０５を形成後、複数の下部電極１０５の周囲に位置する第１の層間絶縁膜１５１を除去する工程、及び第１の層間絶縁膜１５１を除去後に行う熱処理工程（具体的には、容量絶縁膜１０７及び上部電極１０９を形成する際の熱処理等）において、下部電極１０５がヨレたり倒壊したりすることを抑制可能となるため、隣接する下部電極１０５間におけるショートの発生を抑制できる。
　また、シリンダ孔１５５の内面に段差が形成されることを抑制可能となることにより、シリンダ孔１５５の形状を従来よりもストレート形状にすることができる。これにより、従来よりもシリンダ孔１５５の底部の開口径を広げて，キャパシタ１１１の表面積を大きくすることが可能となるため、Ｃｓを増加させることができる。
　（第４の実施の形態）
　図１８～図２０は、本発明の第４の実施の形態に係る半導体装置の製造工程を示す図である。図１８Ａ及び図１９Ａは、製造途中の第４の実施の形態の半導体装置１６０（図２０Ａ、図２０Ｂ、及び図２０Ｃ参照）の平面図である。図２０Ａは、完成された第４の実施の形態の半導体装置１６０の平面図である。
　図１８Ｂ及び図１９Ｂは、製造途中の第４の実施の形態の半導体装置１６０のＡ－Ａ線方向の断面図である。図２０Ｂは、完成された第４の実施の形態の半導体装置１６０のＡ－Ａ線方向の断面図である。
　図１８Ｃ及び図１９Ｃは、製造途中の第４の実施の形態の半導体装置１６０のＢ－Ｂ線方向の断面図である。図２０Ｃは、完成された第４の実施の形態の半導体装置１６０のＢ－Ｂ線方向の断面図である。
　なお、図１８～図２０において、第１の実施の形態で説明した図１～図１１に示す構造体と同一構成部分には、同一符号を付す。
　第４の実施の形態の半導体装置１６０は、メモリセル領域Ｃに形成される図２０Ａ，図２０Ｂ、及び図２０Ｃに示すメモリセル部１６０－１と、周辺回路領域（図示せず）に形成される周辺回路部（図示せず）と、を有する。以下、第４の実施の形態に係る半導体装置１６０の製造方法として、主にメモリセル部１６０－１の製造方法について説明し、周辺回路部（図示せず）の製造方法の説明は省略する。
　主に、図１８～図２０を参照して、第４の実施の形態に係る半導体装置１６０（図２０Ａ、図２０Ｂ、及び図２０Ｃ参照）の製造方法について説明する。
　始めに、第１の実施の形態で説明した図１～図４に示す工程の処理を行うことで、図４Ａ、図４Ｂ、及び図４Ｃに占めす構造体を形成する。
　次いで、図１８Ａ、図１８Ｂ、及び図１８Ｃに示す工程では、第１の実施の形態の図５に示す工程で説明した第１ないし第４の絶縁膜７６，７８，７９，８３の形成方法を用いて、ストッパ膜７２の上面７２ａに、第１の絶縁膜７６と、第２の絶縁膜７８と、第３の絶縁膜７９と、第４の絶縁膜８３と、を順次積層形成する。これにより、第１ないし第４の絶縁膜７６，７８，７９，８３よりなる第１の層間絶縁膜１６１を形成する。
　次いで、第１の実施の形態の図５に示す工程で説明したサポート膜８８の形成方法を用いて、第４の絶縁膜８３の上面に、開口部９２を有するサポート膜８８を形成する。
　次いで、サポート膜８８をマスクとする異方性エッチング（例えば、異方性ドライエッチング）により、第１の層間絶縁膜１６１をエッチングすることで、開口部９２の下方に配置され、かつシリンダ孔１６５の一部となる複数の貫通孔１６３を形成する。
　このとき、複数の貫通孔１６３は、第１の層間絶縁膜１６１を貫通し、かつ容量コンタクトパッド６８の上面６８ａを露出するように形成する。
　複数の貫通孔１６３は、第４の絶縁膜８３においてややボーイング形状となり、第３の絶縁膜７９からストッパ膜７２に向かうにつれて開口径が狭くなる形状に加工される。
　次いで、図１９Ａ、図１９Ｂ、及び図１９Ｃに示す工程では、等方性エッチング（例えば、エッチング液としてＤＨＦを用いたウエットエッチング）により、図１８Ａ、図１８Ｂ、及び図１８Ｃに示す複数の貫通孔１６３に露出された第１の層間絶縁膜１６１をエッチングする。
　これにより、第１の層間絶縁膜１６１の厚さ方向における開口径の差の小さい複数のシリンダ孔１６５が形成される。
　第４の実施の形態では、第１の層間絶縁膜１６１の上部（第３及び第４の絶縁膜７９，８３）において、シリンダ孔１６５（図１９Ｂ及び図１９Ｃ参照）が形成される。第１の層間絶縁膜１６１の上部（第３及び第４の絶縁膜７９，８３）をプラズマ酸化膜で形成する。第１の層間絶縁膜１６１の下部（第１及び第２の絶縁膜７６，７８）において、貫通孔１６３（図１８Ｂ及び図１８Ｃ参照）の開口径が第１の層間絶縁膜１６１の上部に形成された貫通孔１６３の開口径よりも狭くなる。第１の層間絶縁膜１６１の下部（第１及び第２の絶縁膜７６，７８）をプラズマ酸化膜よりもウエットエッチングレートの速いＢＰＳＧ膜で形成している。
　また、第４の絶縁膜８３において、異方性ドライエッチングによりボーイング形状とされた貫通孔１６３が形成される。第４の絶縁膜８３は、第１ないし第３の絶縁膜７６，７８，７９よりもウエットエッチングレートの遅いプラズマ酸化膜で形成されている。
　また、第１の絶縁膜７６において、第２の絶縁膜に形成された貫通孔１６３の開口径よりも狭い開口径とされた貫通孔１６３が形成される。第１の絶縁膜７６は、そのウエットエッチングレートが第２の絶縁膜７８のウエットエッチングレートよりも速いＢＰＳＧ膜で形成されている。
　このため、貫通孔１６３が露出する第１の層間絶縁膜１６１をウエットエッチングすることで形成されるシリンダ孔１６５の深さ方向における開口径の差を小さくすることが可能となるので、シリンダ孔１６５の内面に段差が形成されることを抑制できる。
　次いで、図２０Ａ、図２０Ｂ、及図２０Ｃに示す工程では、第１の実施の形態で説明した図７～図１１に示す工程と同様な処理を行う。これにより、シリンダ孔１６５（図１９Ｂ及び図１９Ｃ参照）に配置された下部電極１０５、容量絶縁膜１０７、及び上部電極１０９を有するキャパシタ１１１と、充填膜１１３と、接着層１１４と、プレート電極１１５と、第２の層間絶縁膜１１７と、コンタクト孔１１９と、コンタクトプラグ１２３と、配線１２６と、マスク膜１２８と、第３の層間絶縁膜１３１と、を形成する。
　これにより、第４の実施の形態の半導体装置１６０が製造される。
　なお、第３の層間絶縁膜１３１を貫通するビア（図示せず）、該ビアと接続された第３の配線（図示せず）、該第３の配線を覆う絶縁層（図示せず）等をさらに形成してもよい。
　第４の実施の形態の半導体装置の製造方法によれば、シリンダ孔１６５（図１９Ｂ及び図１９Ｃ参照）が形成される第１の層間絶縁膜１６１の上部（第３及び第４の絶縁膜７９，８３）をプラズマ酸化膜で形成する。貫通孔１６３（図１８Ｂ及び図１８Ｃ参照）の開口径が第１の層間絶縁膜１６１の上部に形成された貫通孔１６３の開口径よりも狭くなる第１の層間絶縁膜１６１の下部（第１及び第２の絶縁膜７６，７８）を、プラズマ酸化膜よりもウエットエッチングレートの速いＢＰＳＧ膜で形成している。
　また、第４の絶縁膜８３において、異方性ドライエッチングによりボーイング形状とされた貫通孔１６３が形成される。第４の絶縁膜８３は、第１ないし第３の絶縁膜７６，７８，７９よりもウエットエッチングレートの遅いプラズマ酸化膜で形成されている。
　また、第１の絶縁膜７６において、第２の絶縁膜７８に形成された貫通孔１６３の開口径よりも狭い開口径とされた貫通孔１６３が形成される。第１の絶縁膜７６は、そのウエットエッチングレートが第２の絶縁膜７８のウエットエッチングレートよりも速いＢＰＳＧ膜で形成されている。
　このため、貫通孔１６３（図１８Ｂ及び図１８Ｃ参照）が露出する第１の層間絶縁膜１６１をウエットエッチングすることで形成されるシリンダ孔１６５（図１９Ｂ及び図１９Ｃ参照）の深さ方向における開口径の差を小さくすることが可能となる。これにより、シリンダ孔１６５の内面に段差が形成されることを抑制可能となる。
　したがって、複数の下部電極１０５を形成後、複数の下部電極１０５の周囲に位置する第１の層間絶縁膜１６１を除去する工程、及び第１の層間絶縁膜１６１を除去後に行う熱処理工程（具体的には、容量絶縁膜１０７及び上部電極１０９を形成する際の熱処理工程等）において、下部電極１０５がヨレたり倒壊したりすることを抑制可能となるため、隣接する下部電極１０５間におけるショートの発生を抑制できる。
　また、シリンダ孔１６５の内面に段差が形成されることを抑制可能となることにより、シリンダ孔１６５の形状を従来よりもストレート形状にすることができる。これにより、従来よりもシリンダ孔１６５の底部の開口径を広げて，キャパシタ１１１の表面積を大きくすることが可能となるため、Ｃｓを増加させることができる。
　以上、本発明の好ましい実施の形態について詳述したが、本発明はかかる特定の実施の形態に限定されるものではなく、請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
　本発明は、半導体装置の製造方法に適用可能である。
　１０，１３５，１５０，１６０…半導体装置、１０－１，１３５－１，１５０－１，１６０－１…メモリセル部、１１…半導体基板、１１ａ…主面、１２…素子分離領域、１２ａ、１４ａ、２７ａ，２８ａ，３１ａ，３３ａ，３４ａ，３９ａ，５９ａ，６５ａ，６８ａ，７２ａ…上面、１４…帯状活性領域、１７…素子分離用溝、１８…素子分離用絶縁膜、２１…第１の溝、２２…第２の溝、２４…活性領域、２６…埋め込み型ゲート絶縁膜、２７…埋め込み型ゲート電極、２８…ダミーゲート電極、３１…埋め込み絶縁膜、３３…第１の不純物活性領域、３４…第２の不純物活性領域、３７…セルトランジスタ、３９…ビットコンタクト用層間絶縁膜、３９Ａ…ビットコンタクト開口部、４２,９９,１１１…導電膜、４４…シリコン窒化膜、４５…キャップ絶縁膜、４７…ビットコンタクト、４９…ビット線、５７…サイドウォール、５９…容量コンタクト用層間絶縁膜、６２…容量コンタクト孔、６５…容量コンタクトプラグ、６８…容量コンタクトパッド、７２…ストッパ膜、７４，１３７，１５１，１６１…第１の層間絶縁膜、７６…第１の絶縁膜、７７…第１のランピング膜７８…第２の絶縁膜、７９…第３の絶縁膜、８２…第２のランピング膜、８３…第４の絶縁膜、８４…第３のランピング膜、８５…第５の絶縁膜、８７…シリコン窒化膜、８８…サポート膜、９２…開口部、９５，１３９，１５３，１６３…貫通孔、９７，１４２，１５５，１６５…シリンダ孔、１０１…カバー膜、１０３…開口部、１０５…下部電極、１０７…容量絶縁膜、１０９…上部電極、１１１…キャパシタ、１１３…充填膜、１１４…接着層、１１５…プレート電極、１１７…第２の層間絶縁膜、１１９…コンタクト孔、１２３…コンタクトプラグ、１２６…配線、１２８…マスク膜、１３１…第３の層間絶縁膜、Ｃ…メモリセル領域、Ｍ１，Ｍ２，Ｍ３，Ｍ４，Ｍ５，Ｍ６，Ｍ７，Ｍ８…厚さ。

Claims (19)

  1. 　半導体装置の製造方法であって、
    　半導体基板上に層間絶縁膜を形成する工程と、
    　前記層間絶縁膜にシリンダ孔を形成する工程と、
    　前記シリンダ孔にキャパシタを形成する工程とを備え、
    　前記層間絶縁膜を形成する工程は、
    　　前記半導体基板上に第１の絶縁膜を形成する工程と、
    　　前記第１の絶縁膜上に、該第１の絶縁膜よりもエッチングレートの遅い第２の絶縁膜を形成する工程と、
    　　前記第２の絶縁膜上に、該第２の絶縁膜とエッチングレートが略同一で、かつ前記第２の絶縁膜よりも収縮率の小さい第３の絶縁膜を形成する工程と、
    　　前記第３の絶縁膜上に、該第３の絶縁膜よりもエッチングレートの遅い第４の絶縁膜を形成する工程と、
    　を含む、半導体装置の製造方法。
  2. 　前記シリンダ孔を形成する工程は、
    　　異方性エッチングにより、前記層間絶縁膜を貫通し、かつ前記シリンダ孔の一部となる貫通孔を形成する工程と、
    　　等方性エッチングにより、前記貫通孔に露出された前記層間絶縁膜をエッチングする工程と、
    　を含む、請求項１に記載の半導体装置の製造方法。
  3. 　前記異方性エッチングとして、異方性ドライエッチングを用い、
    　前記等方性エッチングとして、ウエットエッチングを用いる、請求項２に記載の半導体装置の製造方法。
  4. 　前記層間絶縁膜を形成する工程は、
    　　前記第４の絶縁膜上に、前記第４の絶縁膜よりもエッチングレートが速く、かつ前記第３の絶縁膜よりもエッチングレートの遅い第５の絶縁膜を形成する工程を含む、請求項１ないし３のうち、いずれか１項に記載の半導体装置の製造方法。
  5. 　前記第１の絶縁膜を形成する工程では、ＢＰＳＧ膜を成膜することで、前記第１の絶縁膜を形成し、
    　前記第２の絶縁膜を形成する工程では、前記第１の絶縁膜となる前記ＢＰＳＧ膜よりもＢ及びＰの濃度の低いＢＰＳＧ膜を成膜することで、前記第２の絶縁膜を形成する、請求項１ないし４のうち、いずれか１項に記載の半導体装置の製造方法。
  6. 　前記第３の絶縁膜を形成する工程では、プラズマ酸化膜を成膜することで前記第３の絶縁膜を形成し、
    　前記第４の絶縁膜を形成する工程では、プラズマ酸化膜を成膜することで前記第４の絶縁膜を形成する、請求項１ないし５のうち、いずれか１項に記載の半導体装置の製造方法。
  7. 　前記第５の絶縁膜を形成する工程では、プラズマ酸化膜を成膜することで前記第５の絶縁膜を形成する、請求項４に記載の半導体装置の製造方法。
  8. 　前記第４の絶縁膜を形成する工程では、前記第２の絶縁膜よりも収縮率が小さくなるように、前記第４の絶縁膜を形成する、請求項１ないし７のうち、いずれか１項に記載の半導体装置の製造方法。
  9. 　前記第５の絶縁膜を形成する工程では、前記第２の絶縁膜よりも収縮率が小さくなるように、前記第５の絶縁膜を形成する、請求項４ないし８のうち、いずれか１項に記載の半導体装置の製造方法。
  10. 　前記第１の絶縁膜を形成する工程と前記第２の絶縁膜を形成する工程との間に、第１のランピング工程をさらに含み、
    　前記第１のランピング工程では、前記第１の絶縁膜を形成するガス流量から前記第２の絶縁膜を形成するガス流量となるように、ガス流量を変化させる、請求項１ないし９のうち、いずれか１項に記載の半導体装置の製造方法。
  11. 　前記第３の絶縁膜を形成する工程と前記第４の絶縁膜を形成する工程との間に、第２のランピング工程をさらに含み、
    　第２のランピング工程では、前記第３の絶縁膜を形成するガス流量から前記第４の絶縁膜を形成するガス流量となるように、ガス流量を変化させる、請求項１ないし１０のうち、いずれか１項に記載の半導体装置の製造方法。
  12. 　前記第２のランピング工程では、前記第３の絶縁膜を形成するＲＦパワーの条件から前記第４の絶縁膜を形成するＲＦパワーの条件となるように、ＲＦパワーを変化させること、請求項１１に記載の半導体装置の製造方法。
  13. 　前記第４の絶縁膜を形成する工程と前記第５の絶縁膜を形成する工程との間に、第３のランピング工程をさらに含み、
    　前記第３のランピング工程では、前記第４の絶縁膜を形成するガス流量から前記第５の絶縁膜を形成するガス流量となるように、ガス流量を変化させる、請求項４ないし１２のうち、いずれか１項に記載の半導体装置の製造方法。
  14. 　前記第３のランピング工程では、前記第４の絶縁膜を形成するＲＦパワーの条件から前記第５の絶縁膜を形成するＲＦパワーの条件となるように、ＲＦパワーを変化させる、請求項１３に記載の半導体装置の製造方法。
  15. 　前記ウエットエッチングを行う際のエッチング液として、ＤＨＦを用いる、請求項３ないし１４のうち、いずれか１項に記載の半導体装置の製造方法。
  16. 　半導体装置の製造方法であって、
    　半導体基板上に層間絶縁膜を形成する工程と、
    　前記層間絶縁膜にシリンダ孔を形成する工程とを備え、
    　前記層間絶縁膜を形成する工程は、
    　　前記半導体基板上に第１の絶縁膜を形成する工程と、
    　　前記第１の絶縁膜上に、該第１の絶縁膜と略同一のウエットエッチングレートを有し、かつ前記第１の絶縁膜の収縮率よりも小さい収縮率を有する第２の絶縁膜を形成する工程と、
    　を含み、
    　前記シリンダ孔を形成する工程は、
    　　前記第１及び第２の絶縁膜を含む前記層間絶縁膜を異方性ドライエッチングする工程と、
    　　該異方性ドライエッチングにより露出された前記層間絶縁膜をウエットエッチングする工程と、を含む、半導体装置の製造方法。
  17. 　前記第１の絶縁膜を形成する工程では、ＢＰＳＧ膜を成膜することで前記第１の絶縁膜を形成し、
    　前記第２の絶縁膜を形成する工程では、プラズマ酸化膜を成膜することで前記第２の絶縁膜を形成する、請求項１６に記載の半導体装置の製造方法。
  18. 　前記シリンダ孔にキャパシタを形成する工程をさらに備える、請求項１６または請求項１７に記載の半導体装置の製造方法。
  19. 　前記キャパシタを形成する工程は、
    　　前記シリンダ孔の内面を覆う下部電極を形成する工程と、
    　　前記下部電極を形成後、ウエットエッチングにより、前記層間絶縁膜を除去する工程と、
    　　前記下部電極の表面を覆う容量絶縁膜を形成する工程と、
    　　前記容量絶縁膜の表面を覆う上部電極を形成する工程と、
    　を含む、請求項１８に記載の半導体装置の製造方法。
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