JP2001057413A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 キャパシタの大容量化および低電力化を達成
した半導体装置および製造方法を提供する。 【解決手段】 不純物を含むＢＰＴＥＯＳ膜である層間
酸化膜５ｄの上に、不純物濃度を含まないＴＥＯＳ膜で
ある層間酸化膜５ｅが形成されている。この層間酸化膜
５ｄ，５ｅそれぞれには、略同じ大きさの逆円錐台状の
開口が形成され、全体として２つの逆円錐台が上下に連
続するような形状のコンタクトホール５１を形作ってい
る。このコンタクトホール５１の内壁面に沿うように、
キャパシタを構成するストレージ電極８ａ，８ｂ、誘電
体膜１およびセルプレート電極９が順次形成されてい
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体装置およ
びその製造方法に関し、特に、ＭＯＳＦＥＴ（Metal Ox
ide Semiconductor Field Effect Transistor）また
はＤＲＡＭ（Random Access Memory）等におけるキャ
パシタおよびコンタクトプラグを有する半導体装置なら
びにその製造方法に関するものである。

【０００２】

【従来の技術】近年、半導体製造技術、特に、微細加工
技術の進歩に伴い、ＭＯＳ型トランジスタにおけるＤＲ
ＡＭの高集積化および大容量化が進められてきている。
この高集積化により1ビット当りの半導体素子の占有面
積は減少してきている。そのため、情報（電荷）を蓄積
するキャパシタの面積が減少することによって、蓄積さ
れる電荷が小さくなるため、わずかの電気的影響によ
り、誤ってキャパシタに電荷が注入される現象、また
は、誤ってキャパシタから電荷が放出される現象、すな
わち、誤った情報が呼び出される問題、および、α線等
によりメモリ内容が破壊されるソフトエラー等の問題が
発生している。また、半導体装置の微細化により、トラ
ンジスタと配線、あるいは、配線と配線とを結ぶコンタ
クトプラグなどは、接触面積が減少するため、接触部分
に生じるコンタクト抵抗が増大する。それにより、微細
化された半導体素子においては、必要以上の電圧が要求
されるため、消費電力が増加する。

【０００３】上記の問題の１つである、半導体装置の微
細化に伴うキャパシタ容量の減少に対しては、ストレー
ジ電極に多結晶シリコン膜等を用いたキャパシタにおい
て、占有面積を増大させる様々な方法が提案されてい
る。提案されている方法の１つに、ストレージ電極を円
筒形状に形成して、半導体基板の主表面に対して垂直な
方向に接触面積を増加させる方法がある。

【０００４】以下、図２２〜図２８を用いて、円筒型キ
ャパシタを含む従来のＤＲＡＭの構造および製造方法を
説明する。まず、Ｐ型のシリコン基板１０２の上に分離
酸化膜１０５ａを形成し、素子形成領域を分離形成す
る。次に、分離酸化膜１０５ａにより分離形成された素
子形成領域に、ゲート酸化膜１０４ｃと、高融点金属シ
リサイド膜１０４ａおよび多結晶シリコン膜１０４ｂの
２層構造からなるゲート電極１０４（ワード線）とを形
成する。その後、ゲート電極１０４をマスクとして、不
純物注入により、ｎ^-拡散層であるソース／ドレイン領
域１０３を形成する。それにより、ＭＯＳＦＥＴ、すな
わち、ＭＯＳ電界効果トランジスタを形成する。その
後、ゲート電極１０４および分離酸化膜１０５ａを覆う
ように、半導体基板１０２の上に、層間酸化膜１０５ｂ
を堆積する。その後、ソース／ドレイン領域１０３に接
続するコンタクトホール１０６ａを形成する。次に、コ
ンタクトホール１０６ａにコンタクトプラグを埋め込
み、所定の形状にエッチングを行なう。それにより、図
２２に示すように、ＭＯＳ電界効果トランジスタに接続
するビット線１０６を形成する。次に、層間酸化膜１０
５ｂの上に層間酸化膜１０５ｃを堆積し、図２３に示す
ように、ソース／ドレイン領域１０３とキャパシタのス
トレージ電極とを電気的に接続するプラグを形成するた
めのコンタクトホール１０７ａを形成する。次に、コン
タクトホール１０７ａ内に導電性物質を埋め込みコンタ
クトプラグ１０７を形成する。その後、層間酸化膜１０
５ｃおよびコンタクトプラグ１０７の上に層間酸化膜１
０５ｊを堆積する。この層間酸化膜１０５ｊの上に、所
定のマスクを形成した後、図２４に示すように、エッチ
ングによりキャパシタが形成されるコンタクトホール１
５０を形成する。次に、コンタクトホール１５０内にス
トレージ電極１０８ａ，１０８ｂとなる多結晶シリコン
膜を形成する。その後、ストレージ電極１０８ａ，１０
８ｂの表面および層間酸化膜１０５ｊの上面を覆うよう
に、キャパシタ誘電体膜１０１を形成する。その後、キ
ャパシタ誘電体膜１０１を覆うように、セルプレート電
極１０９となる膜を堆積することにより、キャパシタが
完成する。

【０００５】次に、図４５〜図５２を用いて、円筒型キ
ャパシタを含む他の従来のＤＲＡＭの製造方法を説明す
る。この製造方法においては、まず、ｐ型のシリコン基
板２０２上にトレンチ分離２０５ａを形成し、その後、
活性領域のシリコン基板２０２表面を熱酸化することに
よって、シリコン基板２０２表面全面にゲート酸化膜２
０３を形成する。次に、ゲート電極材料をゲート酸化膜
２０３上全面に堆積した後、その上にハードマスクとな
る酸化膜および窒化膜を形成する。その後、フォトレジ
スト法および異方性エッチングを用いて、ハードマスク
となる酸化膜２１０および窒化膜２１１ａを形成する。
その後レジスト材料を除去し、酸化膜２１０および窒化
膜２１１ａをマスクとして異方性エッチングを用いて、
活性領域上にゲート電極２０４を形成する。その後、全
面にエッチングストッバーとなる窒化膜２１２ａおよび
層間酸化膜２０５ｂを堆積させることにより、図４５に
示す構造となる。

【０００６】層間酸化膜２０５ｂの堆積後、堆積によつ
てできるボイド２１３ａを消滅させことや、パターンの
粗である部分の段差を低減させることなどを目的とした
熱処理を行う。その後、層間酸化膜２０５ｂの全面に異
方性エッチングを施すことにより平坦性を向上させた
後、フォトレジスト法および窒化膜と酸化膜とのエッチ
ングレートの異なる異方性エッチングにより、ビットラ
インコンタクトを形成するためのホール２０７ａを開口
し，レジストを除去する（図４６）。その異方性エッチ
ングの際、酸化膜が１０〜ｌ５ｎｍエッチングされるウ
エットエッチングを用いるため、ホール２０７ａは、図
４６に破線で示したサイズより大きくなる。その後、ホ
ール２０７ａの底に位置する窒化膜２１２ａを異方性エ
ッチングにより除去して、ホール２０７ａの底において
シリコン基板２０２の表面を露出させる（図４７）。こ
の状態において、ホール２０７ａの内周壁とゲート電極
２０４との距離は、図４７の円２１４内に示す位置にお
いて最も短くなる。

【０００７】その後、層間酸化膜２０５ｂ上およびビッ
トラインコンタクトのホール２０７ａ内にビットライン
電極材料を堆積し、その上全面にハードマスク材料であ
る窒化膜を形成する。その後、フォトレジスト法および
異方性エッチングにより、ハードマスクとしての窒化膜
２１１ｂを形成し、それをマスクとして、ビットライン
２０６を形成する。図４８は、ビットライン２０６が形
成された直後の、ビットライン２０６が延びる方向に垂
直な断面、すなわち、図４５〜図４７に示した断面に直
交する断面を示している。また図４８は、層間酸化膜２
０５ｂの上部より上方の部分のみが示され、それより下
方は省略されている。

【０００８】ビットライン２０６が形成された後、シリ
コン基板２０２上全面に窒化膜を形成し、その全面に異
方性エッチングを施すことにより、ビットライン２０６
および窒化膜２１１ｂの側壁に、窒化膜の枠２１２ｂを
形成する（図４９）。その後さらに、層間酸化膜２０５
ｄを形成して熱処理を行う。その後、平坦化を目的とし
て層間酸化膜２０５ｄの全面に異方性エッチングを施す
ことにより、図５０に示す構造となる。次に、フォトレ
ジスト法および異方性エッチングを用いて、ストレージ
ノードコンタクトプラグ２０７ｂを構成するホールを開
口した後、このホール内に導電材料を堆積し、その上全
面に異方性エッチングを施すことにより、ストレージノ
ードコンタクトプラグ２０７ｂを形成する（図５１）。

【０００９】ストレージノードコンタクトプラグ２０７
ｂを形成後、層間酸化膜２０５ｆを形成し、これにフォ
トレジスト法および異方位エッチングによって、ストレ
ージノードコンタクトプラグ２０７ｂの上方にホールを
形成した後、このホールの内周壁に、ストレージノード
２０８ｂとなる導電材料を堆積し、その表面の粗面化を
行なう。そして、ホール内に保護物質を埋め込んだ後に
全面異方性エッチングを施すことにより、平坦部の導電
物質を除去して、ストレージノード２０８ｂ間の電気的
分離を行なう。その後、誘電体膜（図示省略）を介在さ
せて、導電材料を全面に堆積し、フォトレジスト法およ
び異方性エッチングによってセルプレート電極２０９を
形成することにより、キャパシタ構造が完成する。

【００１０】その後、層間酸化膜２０５ｆ上およびセル
プレート２０９上に層間酸化膜２０５ｈを形成し、全面
異方性エッチングにより平坦化を行った後、フォトレジ
スト法および異方性エッチングにより、コンタクトプラ
グ２０７ｃを形成するためのホールを形成する。その
後、このホール内に導電物質を堆積して、それに全面異
方性エッチングを施すことにより、コンタクトプラグ２
０７ｃを形成する（図５２）。

【００１１】

【発明が解決しようとする課題】図２２〜図２８に示し
た上記従来の製造工程を経て形成されたキャパシタは、
半導体素子の半導体基板１０２に対する平面的な占有面
積が減少するにしたがい、半導体基板１０２に対して垂
直な方向に大きく形成される、すなわち、キャパシタが
形成されるコンタクトホール１５０は半導体基板１０２
の主表面に対して垂直な方向に大きく形成される。

【００１２】これにより、通常、図２５に示すように、
ストレージ電極１０９が形成されるコンタクトホール１
５０は、ドライエッチングにより、層間酸化膜１０５ｊ
の上部が下部よりも大きくエッチングされるため、層間
酸化膜１０５ｊの下部から上部に向かうにしたがって、
開口径が徐々に大きくなるような傾斜を有する側壁を備
える上下を逆にした載頭円錐形状となる。そのため、平
面的に小さなコンタクトホール１５０を形成しようとす
ると、コンタクトホール１５０の上部に対して下部は開
口径が非常に小さくなてしまう。その結果、コンタクト
ホール１５０の下部では、ストレージ電極１０９となる
膜を形成するための導電性物質が埋め込まれずに詰まっ
てしまう現象が発生する。

【００１３】また、セルプレート電極１０９となる膜を
形成するための導電性物質はコンタクトホール１５０の
下部に精確に埋め込まれない場合においては、セルプレ
ート電極１０９の電極として機能する部分の表面積が減
少することにより、キャパシタの静電容量が減少する。
たとえ、セルプレート電極１０９となる膜を形成するた
めの導電性物質が精確に埋め込まれたとしても、コンタ
クトホール１５０の下部ではセルプレート電極１０９が
細くなるため、電荷が蓄積されにくくなりセルプレート
電極としての役割を果たさなくなる。

【００１４】また、コンタクトホール１５０において
は、キャパシタが、半導体基板１０２の主表面からの高
さが高くなるにしたがい、アスペクト比が大きくなる
が、上記のように、コンタクトホール１５０の側壁の傾
斜により、コンタクトホール１５０の下部では開口径が
小さくなり、さらに、コンタクトホール１５０の上部に
おいてはコンタクトホール１５０の中間部よりも開口径
が小さくなるボーイング形状となる現象が発生する。こ
のようなコンタクトホール１５０がボーイング形状とな
る現象が発生すると、図２６に示すように、層間酸化膜
１０５ｋに形成されたコンタクトホール１５０に沿って
形成される物質１７０が精確に埋め込まれないために、
物質１７０内部にボイドが形成されるおそれがある。

【００１５】さらに、コンタクトプラグ１０７における
問題点を図２７および図２８用いて説明する。図２７
は、図２３におけるＢ−Ｂ線断面である。図２７から分
かるように、コンタクトプラグ１０７はビット線１０６
との短絡を考慮して、コンタクトホール１０７ａ上部に
おいて小さい開口径が要求される。そのため、上記のよ
うに平面的に小さな半導体装置において上下逆の載頭円
錐状にコンタクトホールが形成されると、下部の開口径
はかなり小さくなる。それにより、コンタクトホール１
０７ａに埋め込まれる導電性のコンタクトプラグの下面
とソース／ドレイン領域１０３とのコンタクト抵抗は大
きくなる。また、図２８に示すように、コンタクト抵抗
を小さくするためにウエットエッチングを用いていコン
タクトホール１０７ａの開口径を拡大し、コンタクトホ
ール１０７ｂすると、ビット線１０６とコンタクトホー
ル１０７ｂに沿って形成されるコンタクトプラグとが短
格するおそれがある。

【００１６】図４５〜図５２に基づいて説明した他の従
来の製造方法を用いる場合には、次のような問題点があ
る。まず、層間酸化膜２０５ｂを形成した際に、隣り合
うゲート電極２０４間においてボイド２１３ａが発生す
る。集積度が高くなるにつれてゲート電極２０４間の間
隔が狭くなってきていることから、このボイド２１３ａ
が発生する度合いが大きくなってきている。層間酸化膜
２０５ｂの堆積後に行なう熱処理では、ボイド２１３ａ
のすべてが消滅することはなく、残存するボイド２１３
ａによってビットラインコンタクト同士の電気的短絡ま
たはストレージコンタクト同士の電気的短絡が発生する
場合がある。また、ビットラインコンタクトを形成する
ホール２０７ａをエッチングによって開口した状態で、
図４７に示す円２１４内において、ビットラインコンタ
クトプラグとゲート電極２０４との距離が短くなり、電
気的短絡が発生しやすくなる。

【００１７】また、ビットラインのエッチングおよび枠
付けのエッチングにより、層間酸化膜２０５ｂが図４９
に示すように異方的に削れる。その削れた箇所におい
て、レジスト除去や堆積前処理等に用いられるウエット
エッチングの際に、層間酸化膜２０５ｂが等方的にエッ
チングされる。そのため、層間酸化膜２０５ｂが窒化膜
の枠２１２ｂの直下までえぐられ、そのえぐられた箇所
において、層間酸化膜２０５ｄを堆積する際にボイド２
１３ｂが発生する。そのボイド２１３ｂが、ストレージ
ノードコンタクトプラグ２０７ｂ同士の電気的短絡を発
生させる。

【００１８】また、ストレージノードコンタクトプラグ
２０７ｂを形成するホールがボーイング形状となるた
め，ホール底部近傍でセルプレート電極２０９が細くな
って高抵抗となるため、セルプレートとしての役割を果
たさなくなる場合もある。また、ホール底部でストレー
ジノード電極の材料が埋ってしまい、その結果キャパシ
タ容量が低下するおそれがある。その他の各ホールも同
様にボーイング形状となり、やはり、コンタクトプラグ
を形成する導電物質の埋め込み不良が生じたり、底部近
傍においてホールが狭くなったりするため、コンタクト
抵抗が高くなるという問題がある。

【００１９】本発明は、上記に示した課題を解決するた
めになされたものであり、その目的は、キャパシタの大
容量化および低電力化を達成した半導体装置および製造
方法を提供することである。

【００２０】

【課題を解決するための手段】上記課題を解決する本発
明の半導体装置は、半導体基板と、半導体基板の上に形
成され、所定のエッチング条件において、下面から下面
近傍所定位置までの平均等方性エッチング速度が、上面
から上面近傍所定位置までの平均等方性エッチング速度
よりも大きくなるように不純物濃度分布が設定された、
不純物を含む絶縁膜とを備えている（請求項１）。

【００２１】このような構造にすることにより、絶縁膜
を貫通するようにドライエッチングを用いて形成された
上下逆の載頭円錐状のコンタクトホールの開口径を、等
方性のウエットエッチング等を用いて拡張するような場
合において、たとえば、不純物濃度を半導体基板の主表
面から離れていくにしたがって徐々に低くするような絶
縁膜を形成することにより、半導体基板の主表面に略平
行な方向における絶縁膜のエッチング速度を、半導体基
板の主表面から離れていくにしたがって徐々に小さくな
るように設定することが可能となる。そのため、コンタ
クトホールの開口径を半導体基板に近づくにしたがって
徐々に大きく拡張することができる。その結果、コンタ
クトホールを略円柱状に形成することが可能となる。

【００２２】それにより、たとえば、上記略円柱形状に
開口されたコンタクトホールにキャパシタが形成される
場合に、半導体基板に近い部分が細くなることにより生
じるキャパシタを構成する膜の埋め込み不良を防止でき
る。したがって、埋め込み不良のためにキャパシタ下部
の抵抗が増加して生じるキャパシタ容量の低下等を抑制
できる。そのため、キャパシタ容量を向上させることが
可能となる。それにより、半導体基板の主表面に平行な
面において同一占有面積でキャパシタ容量を増加させる
ことができるため、ソフトエラー等のキャパシタの誤動
作を抑制できる。その結果、小さな占有面積で精確に動
作するキャパシタを形成できるため、半導体装置を微細
化することが可能となる。

【００２３】また、上記略円柱形状に開口されたコンタ
クトホールに、たとえば、コンタクトプラグが形成され
る場合に、コンタクトプラグが他の導電層と接触する上
端部分の開口径が大きくなることも抑制される。その結
果、コンタクトプラグの下端のコンタクト部における他
の導電層との接触面積がより大きく確保されることにな
り、コンタクトプラグのコンタクト抵抗の増加を抑制で
きるため、半導体装置の省電力化を図ることができる。

【００２４】本発明の半導体装置は、一つの実施例にお
いては、絶縁膜が、第１不純物を有する第１絶縁膜と、
第１絶縁膜の上に形成され、第１絶縁膜の不純物濃度よ
りも低い不純物濃度の、第２不純物を有する第２絶縁膜
とを含んでいる（請求項２）。

【００２５】このような構造にすることにより、第１絶
縁膜の不純物濃度が第２絶縁膜の不純物濃度よりも高く
なるように設定されているため、ウエットエッチングに
おいては第１絶縁膜が第２絶縁膜よりも大きくエッチン
グされる。そのため、第１および第２絶縁膜に形成され
たコンタクトホールの開口径を、ウエットエッチングを
用いて拡張する場合に、第１絶縁膜の開口を第２絶縁膜
の開口より大きく拡大できる。その結果、上記請求項１
に記載の半導体装置と同様の理由で、小さな占有面積で
精確に動作するキャパシタを形成でき、また、コンタク
ト抵抗を低減できるため、半導体装置を微細化および省
電力化することが可能となる。

【００２６】本発明の半導体装置には、第２絶縁膜の上
に形成され、第２絶縁膜の不純物濃度よりも大きな不純
物濃度の、第３不純物を有する第３絶縁膜をさらに備え
る場合も含まれる（請求項３）。

【００２７】このような構造にすることにより、第３絶
縁膜の不純物濃度が第２絶縁膜の不純物濃度よりも高く
なるように設定されいるため、ウエットエッチングによ
り絶縁膜の開口径を拡大する工程においては、第３絶縁
膜のエッチング速度が第２絶縁膜のエッチング速度より
も大きくなる。そのため、絶縁膜に形成されるコンタク
トホールの上部近傍の開口が、熱処理等の影響で小さく
なるような場合に、コンタクトホールに埋め込まれる導
電性物質の埋め込み不良を防止できる。それにより、コ
ンタクトプラグの埋め込み不良により生じるコンタクト
プラグのコンタクト抵抗の増加を抑制できるため、半導
体装置の省電力化を図ることができる。

【００２８】本発明の半導体装置は、他の実施例におい
ては、半導体基板から離れていくにしたがって徐々に不
純物濃度が低くなるように、絶縁膜の不純物濃度分布が
設定されている（請求項４）。

【００２９】このような構造にすることにより、半導体
基板に近づくほど不純物が多く含まれているため、ウエ
ットエッチングにおいては、絶縁膜は半導体基板に近づ
くにしたがってより大きくエッチングされる。そのた
め、上記請求項１に記載の半導体装置と同様の理由で、
小さな占有面積で精確に動作するキャパシタを形成で
き、また、コンタクト抵抗を低減できるため、半導体装
置を微細化および省電力化することが可能となる。

【００３０】本発明の半導体装置に用いられる不純物
は、たとえば、硼素およびリンのうちの少なくとも一方
を含む（請求項５）。

【００３１】これにより、たとえば、ＢＰＴＥＯＳ（Bo
ro Phospho Tetra Etyle OrthoSilicate）膜、ＰＳ
Ｇ（Phospho Silicate Glass）膜等を絶縁膜として形成
することで、絶縁膜をウエットエッチングする場合のエ
ッチング速度に変化がもたらされ、上述の本発明の効果
を得ることができる。

【００３２】本発明の半導体装置は、絶縁膜に、絶縁膜
を半導体基板の主表面に略垂直に貫通するホールが形成
される場合に適用されることが好ましい（請求項６）。

【００３３】本発明の半導体装置の絶縁膜を貫通して形
成されたホールを、キャパシタを形成する空間、また
は、コンタクトプラグを形成する空間として使用するこ
とにより、半導体装置の微細化および省電力化を図るこ
とができる。

【００３４】本発明の半導体装置のホールには、たとえ
ば、その内周側面に沿うようにキャパシタが形成されて
いる（請求項７）。

【００３５】このような構造にすることにより、コンタ
クトホールを、キャパシタを形成する空間とすること
で、上記請求項６に記載したような半導体装置の微細化
という効果を得ることができる。

【００３６】また、本発明の半導体装置のホールには、
それを埋め込むようにコンタクトプラグが形成されてい
る場合もある（請求項８）。

【００３７】このような構造にすることにより、コンタ
クトホールを、コンタクトプラグを形成する空間とする
ことで、上述した半導体装置の省電力化という効果を得
ることができる。

【００３８】本発明を半導体装置のメモリセルに適用し
た一実施例においては、第１絶縁膜が、半導体記憶装置
のメモリセルを構成する、互いに所定の間隙を隔てて隣
接する少なくとも２つのトランジスタのゲート電極上に
形成されており、第１絶縁膜を貫通して半導体基板の主
表面に至る貫通穴に導電物質を埋め込んで形成されたス
トレージノードコンタクトプラグと、第２絶縁膜および
第３絶縁膜を貫通してストレージノードコンタクトプラ
グの上端面に至る貫通穴に導電物質を埋め込んで形成さ
れたストレーノードと、ストレージノードの表面に誘電
膜を介して形成されたセルプレートとをさらに備え、ス
トレージノードを形成する貫通穴は、第２絶縁膜と第３
絶縁膜との境界において、上方へ向って径が縮小する段
差を有する（請求項１７）。

【００３９】このような半導体記憶装置においては、他
のコンタクトプラグをさらに形成される場合にも適用さ
れる。その場合には、セルプレート上および第３絶縁膜
上を覆うように形成されるとともに、第３絶縁膜よりも
不純物濃度の低い第４絶縁膜をさらに備え、セルプレー
トの形成領域以外の領域において、第４絶縁膜および第
３絶縁膜を貫通する貫通穴に導電物質を埋め込んで形成
された、他のコンタクトプラグが設けられ、該他のコン
タクトプラグは、第３絶縁膜と第４絶縁膜との境界にお
いて、上方へ向って径が縮小する段差を有する（請求項
１８）。

【００４０】本発明の半導体装置の製造方法は、一つの
局面においては、半導体基板の上に、所定のエッチング
条件における下面から下面近傍所定位置までの平均等方
性エッチング速度が、上面から上面近傍所定位置までの
平均等方性エッチング速度より大きくなるように、不純
物濃度分布が設定された絶縁膜を形成する工程を備えて
いる（請求項９）。

【００４１】このような製造方法を用いることにより、
ドライエッチングにより絶縁膜を貫通するように形成さ
れた上下を逆にした載頭円錐形状のコンタクトホールの
開口径を、等方性のウエットエッチング等を用いて拡張
するような場合において、たとえば、不純物濃度を半導
体基板の主表面から離れていくにしたがって徐々に低く
することにより、半導体基板の主表面に略平行な方向に
おける絶縁膜のエッチング速度を、半導体基板の主表面
から離れていくにしたがって徐々に小さくなるように設
定された絶縁膜とすることが可能となる。そのため、開
口径が半導体基板に近づくにしたがって徐々に大きく拡
張される絶縁膜を形成することができる。その結果、コ
ンタクトホールが略円柱状に形成された絶縁膜を形成す
ることが可能となる。

【００４２】それにより、たとえば、上記略円柱形状に
開口されたコンタクトホールにキャパシタが形成された
場合に、半導体基板に近い部分が細くなることにより生
じるキャパシタを構成する膜の埋め込み不良を防止でき
る絶縁膜を、上部の開口径を拡大することなく形成でき
る。したがって、埋め込み不良のためにキャパシタ下部
の抵抗が増加して生じる容量の低下等が抑制されたキャ
パシタを、上部の開口径の大幅な拡大により平面的の大
きな構造とすることなく製造できる。そのため、半導体
基板の主表面に平行な面において同一占有面積でキャパ
シタ容量を増加させることができるため、小さなキャパ
シタにおいてもソフトエラー等の誤動作が抑制される。
その結果、小さな占有面積で精確に動作するキャパシタ
が形成されるため、微細化された半導体装置を提供する
ことが可能となる。

【００４３】また、上記略円柱形状に開口されたコンタ
クトホールに、たとえば、コンタクトプラグを形成する
場合に、コンタクトプラグが他の導電層と接触する部分
の開口径を大きくすることもできる。それにより、コン
タクトプラグと他の導電層との接触面積を大きくするこ
とにより、コンタクトプラグの下部でのコンタクト抵抗
の増加が抑制されるため、省電力化された半導体装置を
提供することができる。

【００４４】本発明の半導体装置の製造方法の一実施例
においては、絶縁膜を形成する工程が、半導体基板の上
に第１不純物を有する第１絶縁膜を形成する工程と、第
１絶縁膜の上に、第１絶縁膜の不純物濃度よりも高い不
純物濃度の第２不純物を有する第２絶縁膜を形成する工
程とを含んでいる（請求項１０）。

【００４５】このような工程を含むことにより、第１絶
縁膜の不純物濃度が第２絶縁膜の不純物濃度よりも高く
なるように設定することができるため、以後の工程にお
けるウエットエッチングにおいては第１絶縁膜が第２絶
縁膜よりも大きくエッチングされる。そのため、第１お
よび第２絶縁膜に形成されたコンタクトホールの開口径
を、ウエットエッチングを用いて拡張する場合に、第１
絶縁膜の開口径のみが大きく拡張された絶縁膜が形成さ
れる。その結果、小さな占有面積で精確に動作するキャ
パシタを形成でき、また、コンタクト抵抗を低減できる
ため、微細化および省電力化された半導体装置を提供す
ることが可能となる。

【００４６】本発明の半導体装置の製造方法は、絶縁膜
を形成する工程が、第２絶縁膜の上に、第２絶縁膜の不
純物濃度よりも高い不純物濃度の第３不純物を有する第
３絶縁膜を形成する工程をさらに含んでいる場合もある
（請求項１１）。

【００４７】このような工程を含むことにより、第３不
純物の濃度が第２不純物の濃度よりも高くなるように設
定されるため、ウエットエッチングにおいてコンタクト
ホールの開口径を拡張する場合に、第３絶縁膜のエッチ
ング速度が第２絶縁膜のエッチング速度よりも大きくな
る。そのため、絶縁膜に形成されるコンタクトホール上
部の開口径が、熱処理等により小さくなるような場合
に、コンタクトホールに埋め込まれる導電性物質の埋め
込み不良を防止できる。それにより、埋め込み不良によ
り生じるコンタクトプラグの抵抗の増加が抑制されるた
め、省電力化を図られた半導体装置を提供することがで
きる。

【００４８】本発明の半導体装置の製造方法の好ましい
実施例においては、絶縁膜を形成する工程が、半導体基
板から離れていくにしたがて徐々に不純物濃度が低くな
るように不純物を添加する工程を含んでいる（請求項１
２）。

【００４９】このような工程を含むことにより、ウエッ
トエッチングにおいて、半導体基板に近づくにしたがっ
てより大きくエッチングされる絶縁膜を形成できる。そ
のため、小さな占有面積で精確に動作するキャパシタが
形成されるため、微細化された半導体装置を提供するこ
とが可能となる。

【００５０】本発明の半導体装置の製造方法において
は、不純物として、たとえば、硼素およびリンのうちの
少なくとも一方を含むものが用いられる（請求項１
３）。

【００５１】このような不純物を用いることにより、た
とえば、ＢＰＴＥＯＳ膜またはＰＳＧ膜等を絶縁膜とし
て形成することで、ウエットエッチングの速度に変化を
持たせることが可能となり、本発明の上述の効果を実現
することができる。

【００５２】本発明の半導体装置の製造方法は、絶縁膜
に、半導体基板の主表面に略垂直に絶縁膜を貫通するホ
ールを形成する工程をさらに備える場合に、特に好まし
く適用される(請求項１４)。

【００５３】このような工程により形成されるを含むホ
ールは、たとえば、キャパシタを形成する空間、また
は、コンタクトプラグを形成する空間として使用するこ
とにより、半導体装置の微細化および省電力化を図るこ
とができる。

【００５４】本発明の半導体装置の製造方法の好ましい
実施例においては、ホールの側面に沿うようにキャパシ
タを形成する工程をさらに備えている（請求項１５）。

【００５５】このような工程を含むことにより、コンタ
クトホールを、キャパシタを形成する空間とすること
で、上述のように、微細化された半導体装置を得ること
ができる。

【００５６】本発明における半導体装置の製造方法は、
ホールを埋め込むようにコンタクトプラグを形成する工
程をさらに備える場合にも適用される（請求項１６）。

【００５７】このような工程を用いて、コンタクトホー
ルを、コンタクトプラグを形成する空間として使用する
ことにより、上述のように省電力化された半導体装置を
得ることができる。

【００５８】本発明の製造方法の他の実施例において
は、第１絶縁膜の厚さが、該第１絶縁膜の上記所定の間
隙を埋める部分に生じたボイドが所定の熱処理によって
抜け出る程度に設定され、第１絶縁膜を形成する工程の
後、第２絶縁膜を形成する工程の前に、第１絶縁膜に生
じたボイドを除去するための熱処理工程をさらに備える
（請求項１９）。

【００５９】このような工程を適用することにより、層
間絶縁膜におけるボイドを消失させることができるた
め、隣接する導電層間の短絡などの、ボイドに起因する
問題点を解消することができる。

【００６０】また、本発明の製造方法のさらに他の実施
例においては、第１絶縁膜を形成する工程の前に、半導
体基板の主表面上に、互いに所定の間隙を隔てて略平行
に延びる２つの導電層と、該導電層の上面および上記所
定の間隙の内面を覆うように窒化膜を形成する工程を備
え、第２絶縁膜を形成する工程の後、上記所定の間隙の
位置において、フォトレジスト法および異方性エッチン
グによって第２絶縁膜および第１絶縁膜を貫通するホー
ルを開口する工程と、ウエットエッチングによってレジ
ストを除去する工程と、第２絶縁膜をマスクとして、窒
化膜に異方性エッチングを施すことにより、窒化膜を選
択的に除去する工程と、ホール内に導電物質を埋め込む
工程とをさらに備える（請求項２０）。

【００６１】この製造方法によれば、ホールの開口径が
縮小された第２絶縁膜をマスクとして異方性エッチング
を施すことにより窒化膜を選択的に除去することによっ
てホールのコンタクト部を形成するため、たとえば半導
体記憶装置のビットラインコンタクトを隣接するゲート
電極間に形成する場合に適用することにより、おいて、
ビットラインコンタクトとゲート電極との短絡に対する
マージンを向上することができる。

【００６２】また、本発明の製造方法のさらに他の実施
例においては、第１絶縁膜が、半導体記憶装置のメモリ
セルを構成する、互いに所定の間隙を隔てて隣接する少
なくとも２つのトランジスタのゲート電極上に形成され
ており、第１絶縁膜を貫通して主表面に至る貫通穴を形
成し、該貫通穴に導電物質を埋め込んで、ストレージノ
ードコンタクトプラグを形成する工程と、第２絶縁膜お
よび第３絶縁膜を貫通してストレージノードコンタクト
プラグの上端面に至る貫通穴を形成し、該貫通穴にに導
電物質を埋め込んでストレーノードを形成する工程と、
ストレージノードの表面に誘電膜を介してセルプレート
を形成する工程とをさらに備える（請求項２１）。

【００６３】このような製造方法によれば、ストレージ
ノードを形成する貫通穴が、第２絶縁膜および第３絶縁
膜の境界において、上方に向って径が縮小する段差を有
するように形成されるため、ボーイング形状になること
が抑制される。その結果、貫通穴の下部における導電物
質の埋め込み不良や、電極材料の底上げなどの発生を防
止することができる。

【００６４】このような製造方法は、ストレージノード
コンタクトプラグおよびストレージノードを形成するた
まの貫通穴以外の貫通穴を別領域に形成する場合にも適
用される。その場合には、ストレージノードの表面に、
誘電体膜を介して導電物質を堆積させ、それに所定のパ
ターニングを施して、セルプレートを形成する工程と、
セルプレート上および第３絶縁膜上を覆うように、第３
絶縁膜よりも不純物濃度の低い第４絶縁膜を形成する工
程と、セルプレートの形成領域以外の領域において、第
４絶縁膜および第３絶縁膜を貫通する、他のコンタクト
プラグを形成するための貫通穴を形成する工程と、貫通
穴に導電物質を埋め込むことにより、他のコンタクトプ
ラグを形成する工程とをさらに備える（請求項２２）。

【００６５】本発明の半導体装置の製造方法は、他の局
面においては、半導体基板の一主表面上に所定の間隙を
隔てて互いに平行に形成された複数の半導体素子上を絶
縁膜で覆う層間絶縁膜形成工程を含む、半導体装置の製
造方法であって、層間絶縁膜形成工程が、複数の半導体
素子の上面および所定の間隙の内面を覆う第１の酸化膜
を、所定の間隙が埋まらない程度の厚さで形成する工程
と、熱処理を加えて第１の酸化膜を軟化させ、複数の半
導体素子の上面の第１の酸化膜の一部を所定の間隙内に
流れ込ませる工程と、第１の酸化膜上に、さらに第２の
酸化膜を形成し、これに熱処理を加える工程とを備える
（請求項２３）。

【００６６】この製造方法によれば、第１の酸化膜を形
成した後の熱処理によって第１の酸化膜が軟化し、複数
の半導体素子の上面の第１の酸化膜の一部が所定の間隙
内に流れ込むことにより、所定の間隙における凹部が、
アスペクト比が低くかつなだらかな形状となる。そのた
め、その後に形成される第２の酸化膜が埋まり易くな
り、ボイドを形成することなく層間絶縁膜を形成するこ
とができる。

【００６７】

【発明の実施の形態】以下、本発明の実施の形態を図に
基づいて説明する。

【００６８】（実施の形態１）本発明の実施の形態１に
おける半導体装置の構造および製造方法を、図１〜図９
を用いて説明する。まず、図１を用いて本実施の形態に
おける半導体装置の構造を説明する。本実施の形態の半
導体装置においては、Ｐ型のシリコン基板２の上に素子
形成領域を分離するための分離酸化膜５ａが形成されて
いる。分離酸化膜５ａにより分離形成された素子形成領
域には、ゲート酸化膜４ｃ、および、高融点金属シリサ
イド膜４ａと多結晶シリコン膜４ｂとの２層構造からな
るゲート電極４（ワード線）が形成されている。ゲート
電極４の両側には、ｎ^-拡散層であるソース／ドレイン
領域３が形成され、ＭＯＳＦＥＴ、すなわち、ＭＯＳ電
界効果トランジスタが形成されている。

【００６９】また、ゲート電極４、ソース／ドレイン領
域３および分離酸化膜５ａを覆うように、半導体基板２
の上に、層間酸化膜５ｂが形成されている。層間酸化膜
５ｂには、中央のソース／ドレイン領域３に至るコンタ
クトホール６ａが形成されている。このコンタクトホー
ル６ａには、コンタクトプラグが埋め込まれ、所定の形
状にエッチングされた、ＭＯＳ電界効果トランジスタに
接続するビット線６が形成されている。

【００７０】また、層間酸化膜５ｂの上に層間酸化膜５
ｃが形成され、この層間酸化膜５ｂ，５ｃを貫通するよ
うに、キャパシタのストレージ電極と電気的に接続する
コンタクトプラグが埋め込まれるコンタクトホール７ｂ
が形成されている。このコンタクトホール７ｂ内には、
導電物質が埋め込まれ、コンタクトプラグ７が形成され
ている。また、層間酸化膜５ｃ上には、ＢＰＴＥＯＳ膜
である層間酸化膜５ｄが形成されている。この層間酸化
膜５ｄの上には、不純物がほとんど含まれていないＴＥ
ＯＳ膜である層間酸化膜５ｅが形成されている。また、
層間酸化膜５ｄ，５ｅそれぞれを貫通するように、キャ
パシタが形成される２つの上下を逆にした載頭円錐が上
下に連続するコンタクトホール５１が形成されている。

【００７１】また、コンタクトホール５１の内壁に沿う
ように、ストレージ電極８ａ，８ｂとなる多結晶シリコ
ン膜が形成されている。このストレージ電極８ａ，８ｂ
の表面および層間酸化膜５ｅの上面を覆うように、キャ
パシタ誘電体膜１が形成されている。このキャパシタ誘
電体膜１の表面を覆うように、セルプレート電極９が形
成され、２つの上下を逆にした載頭円錐が上下に連続す
る形状のキャパシタが構成されている。

【００７２】このような構造にすることにより、硼素お
よびリンの不純物が含まれた層間酸化膜５ｄの上には、
層間酸化膜５ｄよりリンまたは硼素等の不純物がほとん
ど含まれていない層間酸化膜５ｅが形成されているた
め、層間酸化膜５ｄを等方性のウエットエッチング速度
が層間酸化膜５ｅの等方性のウエットエッチング速度よ
りも大きくなる。そのため、層間酸化膜５ｄおよび層間
酸化膜５ｅを貫通するように形成されたコンタクトホー
ル５０を、ウエットエッチングを用いて開口径を拡張す
るような場合において、層間酸化膜５ｄの開口径を層間
酸化膜５ｅの開口径よりも大きく拡張することが可能と
なる。通常、ドライエッチングにより層間酸化膜５ｄお
よび層間酸化膜５ｅにを貫通するように形成されたコン
タクトホールは、層間酸化膜５ｄの開口径が層間酸化膜
５ｅの開口径よりも小さくなるような上下逆の載頭円錐
状になるが、本実施の形態の半導体装置においては、上
記のように層間酸化膜５ｄの開口径が層間酸化膜５ｅの
開口径より大きく拡張される。それにより、キャパシタ
が形成されるコンタクトホール５１を略同一の２つの上
下を逆にした載頭円錐が上下に連続する形状とすること
ができる。

【００７３】そのため、上記２つの上下を逆にした載頭
円錐が上下に連続する形状に開口されたコンタクトホー
ル５１にキャパシタが形成さた本実施の半導体装置にお
いては、コンタクトホールの半導体基板２に近い側、す
なわち、層間酸化膜５ｄの下部が細くなることにより生
じるキャパシタを構成する膜の埋め込み不良を防止でき
る。したがって、埋め込み不良のために生じるキャパシ
タ容量の低下を抑制できるため、キャパシタ容量を向上
させることが可能となる。それにより、半導体基板の主
表面に平行な面において同一占有面積でキャパシタ容量
を増加させることができるため、ソフトエラー等のキャ
パシタの誤動作を抑制できる。その結果、小さな占有面
積で精確に動作するキャパシタを形成できるため、半導
体装置を微細化することが可能となる。

【００７４】次に、図２〜図９を用いて本実施の形態に
おける半導体装置の製造方法を説明する。図２において
コンタクトプラグ７を形成するまでの工程は、コンタク
トホール７ｂを半導体基板２の主表面に対して略垂直な
円柱状に形成する以外は、従来技術で説明した半導体装
置の製造方法と略同様である。次に、図３に示すよう
に、コンタクトプラグ7およびＢＰＴＥＯＳからなる膜
厚約５００ｎmの層間酸化膜５ｄを堆積する。その後、
図４に示すように、層間酸化膜５ｄの上にＴＥＯＳから
なる膜厚約３００ｎｍの層間酸化膜５ｅを堆積する。そ
の後、フォトリソグラフィ法およびエッチング技術によ
り、ストレージ電極を形成するためのホール形状のフォ
トレジスト膜をパターニング形成する。そのフォトレジ
スト膜をマスクとして、図５に示すように、コンタクト
プラグ７の表面を露出するように、反応性イオンエッチ
ングによりコンタクトホール５０を形成する。

【００７５】その後、コンタクトホール５０の拡大を目
的として、バッファードフッ酸を用いてコンタクトホー
ル５０の側壁に等方性のウエットエッチングを施す。そ
のとき、層間酸化膜５dであるＢＰＴＥＯＳのウエット
エッチングレートは約３５ｎｍ／分、層間酸化膜５ｅで
あるＴＥＯＳのウエットエッチングレートは約１６ｎｍ
／分である。したがって、層間酸化膜５ｄは、層間酸化
膜５ｅより大きくエッチングされて、図６に示すよう
に、コンタクトホール５１は、２つの上下を逆にした載
頭円錐が上下に連続する形状となる。

【００７６】次に、図７に示すように、拡大されたコン
タクトホール５０を形成した後、ストレージ電極となる
リンがドープされた多結晶シリコン膜８をコンタクトホ
ール５１の表面および層間酸化膜５ｅの上面を覆うよう
に堆積する。次に、反応性イオンエッチングによりスト
レージ電極の底部が損傷しないようにあらかじめストレ
ージ電極となる多結晶シリコン膜８が形成するホールに
レジスト膜等を埋め込む。その後、図８に示すように、
反応性イオンエッチングにより層間酸化膜５ｅの上面に
堆積した多結晶シリコン膜８を除去し、ホール内のレジ
スト膜を除去し、ストレージ電極８ａ，８ｂを形成す
る。

【００７７】その後、図９に示すように、ストレージ電
極８ａ，８ｂおよび層間酸化膜５ｅを覆うように、キャ
パシタ誘電体膜1を堆積する。次に、図１に示すよう
に、キャパシタ誘電体膜１の表面を覆うようにリンがド
ープされた多結晶シリコン膜からなるセルプレート電極
９を堆積する。これにより、キャパシタを有する半導体
装置が完成する。

【００７８】このような製造方法を用いることにより、
リンおよび硼素の不純物を含む層間酸化膜５ｄの上に不
純物を含まない層間酸化膜５ｅを形成するため、層間酸
化膜５ｄのエッチング速度を層間酸化膜５ｅのエッチン
グ速度よりも大きくなるように設定することができる。
それにより、ドライエッチングを用いて層間酸化膜５
ｄ，５ｅを連続して上下逆の載頭円錐状に貫通するよう
に形成されたコンタクトホール５０を、さらに、ウエッ
トエッチングを用いて開口径を拡張するような本実施の
形態における半導体装置の製造方法においては、層間酸
化膜５ｄの開口径を層間酸化膜５ｅの開口径より大きく
拡張することができる。そのため、層間酸化膜５ｄの開
口径のみが大きく拡張された、２つの上下を逆にした載
頭円錐が上下に連続するコンタクトホール５１が形成さ
れる。

【００７９】それにより、２つの上下を逆にした載頭円
錐が上下に連続するコンタクトホール５１にキャパシタ
が形成された場合に、半導体基板２に近い層間酸化膜５
ｄの開口径が層間酸化膜５ｅの開口径に比較して細くな
ることにより生じる埋め込み膜の埋め込み不良が防止さ
れたキャパシタが形成できる。

【００８０】したがって、埋め込み不良のために生じる
静電容量の低下等が抑制されたキャパシタを形成でき
る。そのため、半導体基板に対して垂直な方向にキャパ
シタを大きくすることによってキャパシタ容量を向上さ
せることが可能となる。それにより、半導体基板の主表
面に平行な面において同一占有面積でキャパシタ容量を
増加させることができる。そのため、キャパシタ占有面
積が小さくなっても、ソフトエラー等の誤動作が抑制さ
れたキャパシタを形成できる。その結果、小さな占有面
積で精確に動作するキャパシタが形成されるため、微細
化された半導体装置を提供することが可能となる。

【００８１】（実施の形態２）本発明の実施の形態２に
おける半導体装置の構造および製造方法を、図１０〜図
１６を用いて説明する。まず、図１０を用いて本実施の
形態における半導体装置の構造を説明する。本実施の形
態の半導体装置は、実施の形態１に記載の半導体装置の
構造と全体構造においては略同様であるが、キャパシタ
が形成される層間酸化膜５ｆの不純物濃度が、上部から
下部に向かうにしたがって、徐々に高くなっており、こ
の層間酸化膜５ｆを貫通するコンタクトホール５２が半
導体基板２の主表面に略垂直な円柱状に形成されている
ことのみ異なる。

【００８２】このような構造にすることにより、層間酸
化膜５ｆを貫通するようにドライエッチングにより形成
されたコンタクトホールの開口径を、等方性のウエット
エッチング等を用いて拡張する工程において、半導体基
板２の主表面に略平行な方向における層間酸化膜５ｆの
エッチング速度を、半導体基板２の主表面から離れてい
くにしたがって徐々に小さくなるように設定することが
可能となる。そのため、通常のドライエッチング工程に
おいて上下を逆にした載頭円錐形状に形成されたコンタ
クトホールの開口径を半導体基板２に近づくにしたがっ
て徐々に大きく拡張することができる。その結果、ウエ
ットエッチングにより開口径が拡大されたコンタクトホ
ール５２を半導体基板２の主表面と略垂直な円柱状に形
成することが可能となる。

【００８３】それにより、たとえば、上記略円柱形状に
開口されたコンタクトホール５２にキャパシタが形成さ
れた状態において、コンタクトプラグ７に近い部分が細
くなることにより生じるキャパシタを構成するストレー
ジ電極８となる膜の埋め込み不良を防止できる。したが
って、実施の形態１と同様に、半導体装置を微細化する
ことが可能となる。

【００８４】次に、本発明の実施の形態２における半導
体装置の製造方法を、図１０〜図１６を用いて説明す
る。本実施の形態における半導体装置の製造方法は、ま
ず、コンタクトプラグ7を形成した図２の状態に至るま
では実施の形態１における半導体装置の製造方法と同様
に行なう。その後、図１１に示すように、ＢＰＴＥＯＳ
からなる層間酸化膜５ｆをボロン濃度一定で、リン濃度
が半導体基板２側から離れるほど低くなるように連続的
に変化させて堆積する。具体的には、最下層部のリン濃
度を８．４ｍｏｌ％、最上層部のリン濃度５ｍｏｌ％と
なるように徐々にリン濃度を低くする。その後、フォト
リソグラフィ法およびエッチング技術により、ストレー
ジ電極を形成するためのホール形状のフォトレジスト膜
をパターン形成する。そのフォトレジスト膜をマスクと
して、図１２に示すように、コンタクトプラグ７の表面
を露出するように、反応性イオンエッチングによりコン
タクトホール５２を形成する。

【００８５】その後、コンタクトホール５２の開口径の
拡大を目的として、バッファードフッ酸を用いてコンタ
クトホール５２の側壁に対して等方性のウエットエッチ
ングを施す。この場合、バッファードフッ酸を用いると
層間酸化膜５ｆの最上層部のエッチングレートは８ｎｍ
／分であるのに対して、層間酸化膜５ｆの最下層部のエ
ッチングレートが１２ｎｍ／分となように徐々に大きく
なる。したがって、コンタクトホール５２の開口径が拡
大されたコンタクトホール５３の側壁は、図１３に示す
ように、半導体基板２の主表面に対して略垂直になる。
それにより、層間酸化膜５ｆの上部の開口径と下部の開
口径とがほぼ等しくなるコンタクトホール５３が形成さ
れる。

【００８６】このコンタクトホール５３の開口径を拡大
した後、図１４に示すように、ストレージ電極となるリ
ンがドープされた多結晶シリコン膜８を、コンタクトホ
ール５３の表面および層間酸化膜５ｆの上面に沿うよう
に堆積する。その後、反応性イオンエッチングによりス
トレージ電極の底部が損傷しないようにあらかじめ円筒
形状のストレージ電極となる多結晶シリコン膜８が形成
するホールにレジスト膜等を埋め込む。次に、図１５に
示すように、反応性イオンエッチングにより層間酸化膜
５ｆの上面に堆積した多結晶シリコン膜８を除去した
後、円筒形状のホール内のレジスト膜を除去し、ストレ
ージ電極８ａ，８ｂを形成する。

【００８７】その後、図１６に示すように、ストレージ
電極８ａ，８ｂおよび層間酸化膜５ｆを覆うように、キ
ャパシタ誘電体膜１を堆積する。次に、図１０に示すよ
うに、キャパシタ誘電体膜１の表面を覆うようにリンが
ドープされた多結晶シリコン膜からなるセルプレート電
極９を堆積する。これにより、キャパシタを有する半導
体装置が完成する。

【００８８】このような製造方法を用いることにより、
層間酸化膜５ｆを貫通するようにドライエッチング形成
された図１２に示すコンタクトホール５２を、ウエット
エッチング等を用いて拡張するような場合において、半
導体基板２の主表面に略平行な方向における層間酸化膜
５ｆのエッチング速度を、半導体基板２の主表面から離
れていくにしたがって徐々に小さくなるように設定する
ことが可能となる。そのため、開口径を半導体基板２に
近づくにしたがって徐々に大きく拡張するウエットエッ
チングを行なうことができる。その結果、図１３に示す
ように、コンタクトホール５３が略円柱形状に形成でき
るような層間酸化膜５ｆを堆積することが可能となる。

【００８９】それにより、たとえば、上記略円柱形状に
開口されたコンタクトホール５３にキャパシタが形成さ
れる本実施の形態においては、半導体基板２に近い部分
が細くなることにより生じるキャパシタを構成する膜の
埋め込み不良を防止できる。したがって、実施の形態１
に記載の半導体装置と同様に、微細化された半導体装置
を提供することが可能となる。

【００９０】（実施の形態３）本発明の実施の形態３に
おける半導体装置の構造および製造方法を、図１７を用
いて説明する。まず、図１７を用いて本実施の形態にお
ける半導体装置の構造を説明する。図１７に示すよう
に、ドライエッチングにより形成される開口径が小くな
ると予想される上層部に堆積される層酸化膜５ｉおよび
下層部に堆積される層間酸化膜５ｇには、等方性のウエ
ットエッチング速度が大きなリン濃度８．４ｍｏｌ％の
ＢＰＴＥOＳ膜を、ドライエッチングにより形成される
開口径が大きくなる中間部に堆積される層間酸化膜５ｈ
には等方性のウエットエッチング速度が小さいリン濃度
５．０ｍｏｌ％のＢＰＴＥＯＳ膜が堆積されている。

【００９１】このような構造の層間酸化膜５ｉ，５ｈ，
５ｇを形成することにより、異方性のドライエッチング
および等方性のウエットエッチングを併用する上記実施
の形態１および２における半導体装置の製造方法と同様
の方法を用いれば、層酸化膜５ｉ、層間酸化膜５ｈおよ
び層間酸化膜５ｇを貫通するように形成されるコンタク
トホール５４を、開口径が略同一で、側壁が半導体基板
の主表面に対して略垂直となるように形成することも可
能となる。そのため、このコンタクトホール５４を、キ
ャパシタを形成するためのコンタクトホールに適用すれ
ば、従来技術で示したようなボーイング形状になるよう
なコンタクトホールが形成されために生じる、コンタク
トホールの埋め込み不良等を抑制できる。その結果、こ
のコンタクトホール５４を、コンタクトプラグ７０を形
成すためのコンタクトホールに適用すれば、接触部分の
開口径が十分に確保され、コンタクト抵抗の小さなコン
タクトプラグを形成することが可能となる。また、コン
タクトホール５４の層酸化膜５ｉ部分の開口径も大きく
形成されているため、コンタクトプラグ７０を形成する
ための導電性物質の埋め込みが容易になる。また、上記
のコンタクトホール５４をキャパシタが形成されるコン
タホールに用いれば、上記実施の形態１および２と同様
に、静電容量の大きなキャパシタを提供できる。

【００９２】次に、本発明の実施の形態３における半導
体装置の製造方法を、図１７を用いて説明する。まず、
形成されたホールの径が小くなると予想される上層部に
堆積される層酸化膜５ｉと下層部に堆積される層間酸化
膜５ｇには、リン濃８．４ｏｌ％のウエットエッチング
速度が大きなＢＰＴＥＯＳ膜を、異方性のドライエッチ
ングにより形成されたコンタクトホールの開口径が大き
くなる中間部に堆積される層間酸化膜５ｈには、リン濃
度５．０ｍｏｌ％の等方性のウエットエッチン速度が大
きなＢＰＴＥＯＳ膜を堆積する。次に、フォトリソグラ
フィおよびエッチングによりパターン形成されたフォト
レジスト膜をマスクとして、反応性エッチングにより、
従来技術を用いて、図２６で示したコンタクトホールと
同様の、層酸化膜５ｉ、層間酸化膜５ｈおよび層間酸化
膜５ｇを貫通するコンタクトホールを形成する。すなわ
ち、図２６に示すように、上層部および下層部が狭くな
り、中層部が太くなる、いわゆる、ボーイング形状であ
るコンタクトホールを形成する。その後、図１７に示す
ように、等方性のウエットエッチングにより、層酸化膜
５ｉ、層間酸化膜５ｈおよび層間酸化膜５ｇの開口径を
それぞれのエッチング速度に応じて広げ、コンタクトホ
ール５４の側壁を半導体基板の主表面に略垂直に形成す
る。

【００９３】このような製造方法を用いることにより、
コンタクトホール５４が形成された層酸化膜５ｉ、層間
酸化膜５ｈおよび層間酸化膜５ｇにおいては、他の導電
層に至る層間酸化膜５ｇ部分の開口径が大きいため、接
触面積の減少によるコンタクト抵抗の増加を防止でき
る。また、コンタクトホール５４の層酸化膜５ｉ部分の
開口径も大きくなるため、コンタクトプラグ７０を形成
するための導電性物質の埋め込みが容易になる。

【００９４】また、上記のコンタクトホール５４の製造
方法をキャパシタが形成されるホールの製造方法に用い
れば、上記実施の形態１および２と同様に、静電容量の
大きなキャパシタを形成できる。

【００９５】（実施の形態４）本発明の実施の形態４に
おける半導体装置の構造および製造方法を、図１８を用
いて説明する。まず、図１８を用いて本実施の形態にお
ける半導体装置の構造を説明する。図１８に示すよう
に、Ｐ型のシリコン基板２の上に分離酸化膜５ａが形成
されている。この分離酸化膜５ａにより分離形成された
素子形成領域には、ゲート酸化膜４ｃを介して、多結晶
シリコン膜４ｂおよび高融点金属シリサイド膜４ａから
なる２層構造のゲート電極４（ワード線）が形成されて
いる。また、半導体基板２には、ｎ^-拡散層であるソー
ス／ドレイン領域３が形成され、ＭＯＳＦＥＴ、すなわ
ち、ＭＯＳ電界効果トランジスタが形成されている。ゲ
ート電極４、ソース／ドレイン領域３および分離酸化膜
５ａを覆うように、半導体基板２の上に、リン濃度８．
４ｍｏｌ％のＢＰＴＥＯＳ膜である層間酸化膜５ｂが堆
積されている。また、ソース／ドレイン領域３に至るコ
ンタクトホール６ａが形成されている。このコンタクト
ホール６ａには、コンタクトプラグが埋め込まれ、ＭＯ
Ｓ電界効果トランジスタに接続するビット線６が形成さ
れている。層間酸化膜５ｂの上には、リン濃度５．０ｍ
ｏｌ％である層間酸化膜５ｃが堆積され、キャパシタの
ストレージ電極に至る、２つの上下を逆にした載頭円錐
が上下に連続する形状のコンタクトホール７ｂが形成さ
れている。このコンタクトホール７ｂ内には、導電物質
が埋め込まれることによって、コンタクトプラグ７が形
成されている。

【００９６】このような構造にすることにより、等方性
のウエットエッチングにおいて、コンタクトプラグ７が
形成されるコンタクトホール７ｂの底部がより大きく拡
大されているため、コンタクトプラグ７とソース／ドレ
イン領域３との接触面積が大きくなる。また、コンタク
トホール７ｂの上部は、開口径が必要以上に形成されて
いないため、ビット線６に電気的に悪影響を及ぼすよう
な距離までは接近していない。その結果、コンタクトプ
ラグ７の側面において、コンタクトプラグ７とビット線
６との短絡を防ぐとともに、コンタクトプラグ７とソー
ス／ドレイン領域３との間のコンタクト抵抗を低減する
ことができる。

【００９７】次に、本発明の実施の形態４における半導
体装置の製造方法を、図１９および図２１を用いて説明
する。まず、Ｐ型のシリコン基板２の上に分離酸化膜５
ａを形成する。次に、分離酸化膜５ａにより分離形成さ
れた素子形成領域に、ゲート酸化膜４ｃおよび高融点金
属シリサイド膜４ａおよび多結晶シリコン膜４ｂの２層
構造からなるゲート電極４（ワード線）を形成する。次
に、半導体基板２の主表面から所定の深さにかけて、ｎ
^-拡散層であるソース／ドレイン領域３を不純物注入に
より形成し、ＭＯＳＦＥＴ、すなわち、ＭＯＳ電界効果
トランジスタを形成する。

【００９８】その後、ソース／ドレイン領域３、ゲート
電極４および分離酸化膜５ａを覆うようにリン濃度８．
４ｍｏｌ％のＢＰＴＥＯＳからなる層間酸化膜５ｂを堆
積する。次に、ソース／ドレイン領域３に接続するコン
タクトホール６aを形成する。その後、コンタクトホー
ル６ａにコンタクトプラグを埋め込み、所定の形状にエ
ッチングする。それにより、図１９に示すように、ビッ
ト線６が形成される。次に、層間酸化膜５ｂおよびビッ
ト線６を覆うように、リン濃度５．０ｍｏｌ％のＢＰＴ
ＥＯＳからなる層間酸化膜５ｃを堆積する。

【００９９】その後、フォトリソグラフィ法およびエッ
チング技術により形成したフォトレジストをマスクとし
て、層間酸化膜５ｂおよび層間酸化膜５ｃを貫通するソ
ース／ドレイン領域３に至るようなコンタクトホール７
ａを形成して、図２０および図２０のＡ−Ａ断面図であ
る図２１に示すような状態にする。その後、等方性のウ
エットエッチングを行うと、コンタクトホール７ａの層
間酸化膜５ｂ部分は層間酸化膜５ｃ部分よりウエットエ
ッチングレートが速いため、開口径をより大きく広げ
る。それにより、図２１に示されたコンタクトホール７
ａは、図２２に示すように、層間酸化膜５ｂ部分の開口
径のみが大きく拡大されたコンタクトホール７ｂとな
る、すなわち、２つの上下を逆にした載頭円錐が上下に
連続する形状となる。

【０１００】このような製造方法を用いることにより、
コンタクトホール７ｂの上部を形成する層間酸化膜５ｃ
は、必要以上に開口径が大きくならないため、ビット線
６とコンタクトプラグ７とが短絡しない。また、コンタ
クトプラグ７が形成されるコンタクトホール７ｂの底部
に相当する層間酸化膜５ｃの開口径を拡大することがで
きため、コンタクトプラグ７とソース／ドレイン領域３
との接触面積を大きくすることができる。その結果、コ
ンタクトプラグ７とビット線６との短絡を防止するとと
もに、コンタクトプラグ７とソース／ドレイン領域３と
の間のコンタクト抵抗を低減することができる。

【０１０１】上記実施の形態１〜４においては、不純物
を含むＢＰＴＥＯＳ膜を用いたが、エッチング速度を変
化させることができる不純物を含む層間酸化膜であれ
ば、ＰＴＥＯＳ膜、ＢＴＥＯＳ膜、または、リンまたは
ボロンと他の物質との任意の組合わせで形成された不純
物を含む層間酸化膜あってもよい。

【０１０２】また、上記実施の形態１〜４においては、
不純物を含まない層間酸化膜としてＴＥＯＳ膜を用いた
が、ＴＥＯＳ膜のかわりに不純物がドープされていない
ＮＳＧ（Non Doped Silicate Glass）膜等を用いても
よい。

【０１０３】また、上記実施の形態１〜４においては、
等方性のエッチングとして、ウエットエッチングを用い
たが、等方性を有するエッチングであれば、ドライエッ
チングを用いてコンタクトホールの開口径の拡大量に差
をもたせてもよい。

【０１０４】（実施の形態５）次に、本発明の実施の形
態５の半導体装置の製造方法を、図２９〜図３１に基づ
いて説明する。本実施の形態においては、まず、ゲート
電極２０４を形成後、全面に窒化膜２１２ａを形成す
る。その後、硼素の濃度が３．２ｗｔ％のＢＰＴＥＯＳ
を８０ｎｍ程度堆積して、層間酸化膜２０５ｍを形成す
る。この段階では、層間酸化膜２０５ｍが薄いため、互
いに隣接するゲート電極２０４間のスペースは埋らず、
図２９に示すような断面形状となる。この状態で熱処理
を加えると、ＢＰＴＥＯＳが軟化してゲート電極２０４
間のスペースに流れ込み、図３０に示すように、その後
に形成される層間酸化膜２０５ｎが埋りやすい形状、す
なわち、アスベクト比が低くかつなだらかな形状とな
る。

【０１０５】その後、２．８ｗｔ％の硼素を含むＢＰＴ
ＥＯＳを６２００ｎｍ程度堆積して層間酸化膜２０５ｎ
を形成し、熱処理を行なうことにより、図３１に示すよ
うに、図４３に示した従来技術において生じたようなボ
イド２１３ａが発生することなく、層間酸化膜２０５
ｍ，２０５ｎを形成することができる。

【０１０６】（実施の形態６）次に、本発明の実施の形
態６の半導体装置の製造方法を、図３２〜図３５に基づ
いて説明する。本実施の形態は、図３２に示すようにＢ
ＰＴＥＯＳの堆積直後にボイド２１３ａが発生している
場合、層間酸化膜２０５ｂの膜厚が薄いほうがボイド２
１３ａに溜まったガスが熱処理により抜けやすいことを
利用する。本実施の形態においては、まず、硼素が３・
２ｗｔ％含まれるＢＰＴＥＯＳを３００ｎｍ程度堆積し
て、層間酸化膜２０５ｂする（図３２）。その際に層間
酸化膜２０５ｂにボイド２１３ａが発生するが、層間酸
化膜２０５ｂを比較的薄く形成することにより、それに
熱処理を加えることによって、ボイド２１３ａを消失さ
せることができる。その後、層間酸化膜２０５ｃを４０
０ｎｍ程度堆積することにより、層間酸化膜２０５ａお
よび層間酸化膜２０５ｃを合わせた比較的厚い層間酸化
膜が、図３３に示すようにボイドを含まない状態で形成
される。図３３における横方向の破線は、層間酸化膜２
０５ｂと層間酸化膜２０５ｃとの境界を示している。

【０１０７】その後、平坦性を向上させるために層間酸
化膜２０５ｃ上全面に異方性エッチングを行い、さら
に、層間酸化膜２０５ｂ，２０５ａをフォトレジスト法
および異方性エッチングを用いてビットラインコンタク
トを形成するためのホール２０７ａを形成した後、レジ
ストを除去することにより、図３４に示す構造となる。
レジストの除去は、酸化膜を等方的にエッチングするウ
エットエッチングを施すことによって行なう。その際、
層間酸化膜の層と下層のエッチングレートが異なるた
め、ホール２０７ａは図３４に示すような、内周壁に段
差を有する形状になる。図３４縦方向の破線は、層間酸
化膜が１層のみで形成された場合に形成されるホール２
０７ａの形状を示している。

【０１０８】その後、ホール２０７ａの底の窒化膜に対
して異方性エッチングを施すと、ホール２０７ａは図３
５に示す形状となる。その際、ホール２０７ａの内周壁
の段差よりも上側（層間酸化膜２０５ｂの部分）の内側
に突き出した酸化膜がマスクとなるため、円２１４で囲
んだ部分に残る窒化膜および酸化膜が、図４７に基づい
て説明した従来の構造に比べて、より厚く残存する。し
たがって、ビットラインとゲート電極２０４との短絡に
対するマージンが向上する。

【０１０９】（実施の形態７）次に、本発明の実施の形
態７の半導体装置の製造方法を、図３６〜図３８に基づ
いて説明する。本実施の形態においては、まず、図３５
に示したの構造の上に、従来と同様の方法でビットライ
ンを形成する（図３６）。なお、図３６〜図３８におい
ては、下側にすでに形成された図３５に示す構造が省略
されており、層間酸化膜２０５ｂの厚さ方向の中間位置
から上側のみの、ビットライン２０６が延びる方向に垂
直な断面が示されている。

【０１１０】次に、硼素を３・２ｗｔ％含むＢＰＴＥＯ
Ｓを５０ｎｍ程度堆積して、層間酸化膜２０５ｅを形成
する（図３６）。この状態で熱処理を行なうことによ
り、層間酸化膜２０５ｅが軟化して、隣接するビットラ
イン２０６間の谷間の底が、その後に堆積される酸化膜
が埋りやすい形状となる（図３７）。その後、層間酸化
膜である硼素を２．８ｗｔ％含むＢＰＴＥＯＳを７５０
ｎｍ程度堆積して層間酸化膜２０５ｆを形成し、熱処理
を加えると、図３８に示す断面構造となる。

【０１１１】（実施の形態８）次に、本発明の実施の形
態８の半導体装置の製造方法を、図３９〜図４４に基づ
いて説明する。本実施の形態においては、まず、上記従
来技術において説明した図４７の構造が完成した後、従
来と同様の工程で、図３９に示す層間酸化膜２０５ｇお
よびストレージノードコンタクトプラグ２０７ｂを形成
する。なお、図３９〜図４２においては、下側にすでに
形成さた構造が省略されており、ビットライン２０６の
位置から上側のみの、ビットライン２０６が延びる方向
に垂直な断面が示されている。

【０１１２】次に、層間酸化膜２０５ｇの上に、硼素を
３・２ｗｔ％含むＢＰＴＥＯＳを１０００ｎｍ堆積して
熱処理を行なうことにより、層間酸化膜２０５ｈを形成
する。その後、、フォトレジスト法および異方位エッチ
ングを用いて、コンタクトプラグ２０７ｃを形成するた
めのコンタクトホールを形成する。このコンタクトホー
ル内に導電物質を堆積し、その上全面に異方性エッチン
グを施すことにより、コンタクトプラグ２０７ｃを形成
し、図３９に示す断面構造とする。

【０１１３】次に、層間酸化膜２０５ｈ上に、硼素を
２．６ｗｔ％むＢＰＴＥＯＳを１０００ｎｍ程度堆積し
て熱処理を行なうことにより、層間酸化膜２０５ｉを形
成する。その後、ストレージノードを形成するためのホ
ール２０８ａを開口し、図４０に示す構造とする。その
後、このホール２０８ａ内に、図５０に基づいて説明し
た従来の製造方法と同様の工程で、まずストレージノー
ド２０８を形成する（図４１）。ただし、含有する硼素
の濃度が、層間酸化膜２０５ｈにおいて層間酸化膜２０
５ｉよりも高いことから、ホール２０８ａの開口後スト
レージノード２０８形成前に行うウエットエッチングに
よる拡大の度合いが、下層側すなわち層間酸化膜２０５
ｈの側においてより大きい。よって、ホール２０８が図
４１に示すように形成されるため、ストレージノード２
０８の下部におけるセルプレートの埋め込み不良や、電
極材料の底上げは発生しない。したがって、キャパシタ
容量の低下を抑制することができる。

【０１１４】その後、従来と同様の工程によってセルプ
レート２０９を形成し、その上に、硼素を２．３ｗｔ％
含むＢＰＴＥＯＳを３００ｎｍ程度堆積して熱処理を行
なうことにより、層間酸化膜２０５ｊを形成する。その
後、コンタクトプラグ２０７ｃ上に、フォトレジスト法
および異方性エッチングによって、層間酸化膜２０５
ｊ，２０５ｉを貫通するホール２０７ｐを開口し、図４
２に示す断面構造とする。その後さらに、レジスト除去
のためのウエットエッチングの際に、層間酸化膜２０５
ｉの方が層間酸化膜２０５ｊよりも高いエッチングレー
トを有することに起因して、ホール２０７ｐの拡大の度
合いが上層よりも下層で大きくなり、図４３に示すよう
な段差を有するホール２０７ｑ，２０７ｒが形成され
る。

【０１１５】その後、従来と同様の工程により、ホール
２０７ｑ，２０７ｒに導電物質を埋め込むことにより、
コンタクトプラグ２０７ｉ，２０７ｊを形成し、図４４
に示す構造とする。このように、本実施の形態において
は、コンタクトプラグ２０７ｃとその上のコンタクトプ
ラグ２０７ｉ，２０７ｊとを別工程で形成され、さら
に、ホール２０７ｑ，２０７ｒが２段構造になるため、
コンタクトプラグ２０７ｃ，２０７ｉ，２０７ｊが形成
されるホールを開口するエッチングによって、ホールが
ボーイング形状となることない。したがって、コンタク
トプラグ２０７ｃ，２０７ｉ，２０７ｊを形成する際の
コンタクトプラグ材料の埋め込み不良の発生が防止され
る。

【０１１６】なお、今回開示された実施の形態はすべて
の点で例示であって制限的なものではないと考えられる
べきである。本発明の範囲は上記した説明ではなく特許
請求の範囲によって示され、特許請求の範囲と均等の意
味および範囲内でのすべての変更が含まれることが意図
される。

【０１１７】

【発明の効果】以上説明したように、本発明の半導体装
置によれば、小さな占有面積で精確に動作するキャパシ
タを形成できるため、半導体装置を微細化することが可
能となるとともに、埋め込み不良により生じるコンタク
トプラグの抵抗の増加を抑制できるため、半導体装置の
省電力化を図ることができる。

【０１１８】本発明の半導体装置の製造方法によれば、
小さな占有面積で精確に動作するキャパシタが形成され
るため、微細化された半導体装置を提供することが可能
となるとともに、埋め込み不良により生じるコンタクト
プラグの抵抗の増加が抑制されるため、省電力化された
半導体装置を提供することが可能となる。

【図面の簡単な説明】

【図１】 本発明の実施の形態１に記載の半導体装置の
構造を示す断面図である。

【図２】 本発明の実施の形態１に記載の半導体装置の
製造方法において、層間酸化膜に形成されたコンタクト
ホールを埋め込むソース/ドレイン領域に接続されるコ
ンタクトプラグを形成した直後の断面の状態を示す図で
ある。

【図３】 本発明の実施の形態１に記載の半導体装置の
製造方法において、コンタクトプラグが形成された層間
酸化膜の表面を覆うようにキャパシタを形成するための
下部の層間酸化膜を形成した直後の断面の状態を示す図
である。

【図４】 本発明の実施の形態１に記載の半導体装置の
製造方法において、キャパシタを形成するための、下部
の層間酸化膜の上に上部の層間酸化膜を形成した直後の
断面の状態を示す図である。

【図５】 本発明の実施の形態１に記載の半導体装置の
製造方法において、ドライエッチングを用いて、コンタ
クトプラグに向かって上部および下部の層間酸化膜を貫
通する上下を逆にした載頭円錐形状のコンタクトホール
を形成した直後の断面の状態を示す図である。

【図６】 本発明の実施の形態１に記載の半導体装置の
製造方法において、ウエットエッチングを用いて、下部
の層間酸化膜に形成されたコンタクトホールの開口径を
半導体基板に対して水平方向に大きく拡張し、２つの上
下を逆にした載頭円錐が上下に連続するコンタクトホー
ルを形成した直後の断面の状態を示す図である。

【図７】 本発明の実施の形態１に記載の半導体装置の
製造方法において、キャパシタを形成するための層間酸
化膜に形成されたコンタクトホールの側壁にストレージ
電極となる導電層を形成した直後の断面の状態を示す図
である。

【図８】 本発明の実施の形態１に記載の半導体装置の
製造方法において、キャパシタを形成するたの層間酸化
膜の上に形成された不必要な導電層を除去した直後の断
面の状態を示す図である。

【図９】 本発明の実施の形態１に記載の半導体装置の
製造方法において、層間酸化膜の上面およびストレージ
電極となる導電層の表面を覆うように誘電体膜を形成し
た直後の断面の状態を示す図である。

【図１０】 本発明の実施の形態２に記載の半導体装置
の構造を示す断面図である。

【図１１】 本発明の実施の形態２に記載の半導体装置
の製造方法において、コンタクトプラグが形成された層
間酸化膜の表面を覆うようにキャパシタを形成するため
の層間酸化膜を形成した直後の断面の状態を示す図であ
る。

【図１２】 本発明の実施の形態２に記載の半導体装置
の製造方法において、キャパシタを形成するための層間
酸化膜にドライエッチングにより上下逆の載頭円錐状の
コンタクトホールを形成し、コンタクトプラグを露出さ
せた直後の断面の状態を示す図である。

【図１３】 本発明の実施の形態２に記載の半導体装置
の製造方法において、ウエットエッチングにより、コン
タクトホールの開口径を拡大した直後の断面の状態を示
す図である。

【図１４】 本発明の実施の形態２に記載の半導体装置
の製造方法において、キャパシタが形成されるコンタク
トホールの内面および層間酸化膜の上面に沿うように、
ストレージ電極となる導電層を形成した直後の断面の状
態を示す図である。

【図１５】 本発明の実施の形態２に記載の半導体装置
の製造方法において、キャパシタが形成される層間酸化
膜の上面に形成された導電層を除去した直後の断面の状
態を示す図である。

【図１６】 本発明の実施の形態２に記載の半導体装置
の製造方法において、キャパシタが形成される層間酸化
膜の上面およびストレージ電極となる導電層の表面に誘
電体膜を形成した直後の断面の状態を示す図である。

【図１７】 本発明の実施の形態３に記載の半導体装置
の構造を示す断面図である。

【図１８】 本発明の実施の形態４に記載の半導体装置
の構造を示す断面図である。

【図１９】 本発明の実施の形態４に記載の半導体装置
の製造方法において、層間酸化膜を貫通してソース／ド
レイン領域に到達するビット線を形成した直後の断面の
状態を示す図である。

【図２０】 本発明の実施の形態４に記載の半導体装置
の製造方法において、ドライエッチングにより層間酸化
膜を貫通して、ソース／ドレイン領域に至るコンタクト
ホールを形成した直後の断面の状態を示す図である。

【図２１】 本発明の実施の形態４に記載の半導体装置
の製造方法において、層間酸化膜を貫通してソース／ド
レイン領域に到達するビット線を形成した直後の断面の
状態である図２０のＡ−Ａ線に沿って切った断面図であ
る。

【図２２】 従来の半導体装置の製造方法において、ド
ライエッチングにより層間酸化膜に形成されたコンタク
トホールに、ソース／ドレイン領域に接続されるコンタ
クトプラグが埋め込まれビット線が形成された直後の断
面の状態を示す図である。

【図２３】 従来の半導体装置の製造方法において、ド
ライエッチングにより層間酸化膜を貫通して、ソース／
ドレイン領域に到達するコンタクトホールを形成した直
後の断面の状態を示す図である。

【図２４】 従来の半導体装置の製造方法において、ド
ライエッチングによりキャパシタが形成される層間酸化
膜にコンタクトホールを形成し、コンタクトプラグの表
面を露出させた直後の断面の状態を示す図である。

【図２５】 従来のキャパシタを有する半導体装置の構
造を示す断面図である。

【図２６】 従来の半導体装置の製造方法において、ボ
ーイング形状に形成されたコンタクトホールにコンタク
トプラグが埋め込まれたときに、コンタクトプラグ内部
にボイドが形成された状態を示す断面図である。

【図２７】 従来の半導体装置の製造方法において、ド
ライエッチングにより層間酸化膜を貫通し、ソース／ド
レイン領域に至るコンタクトホールを形成した直後の状
態において、図２３のＢ−Ｂ線に沿って切って見たとき
の状態を示す断面図である。

【図２８】 従来の半導体装置の製造方法において、ウ
エットエッチングにより、層間酸化膜に形成されたソー
ス／ドレイン領域に至るコンタクトホールの開口径を、
ウェトエッチングを用いて拡大した直後の断面の状態を
示す図である。

【図２９】 本発明の実施の形態５の一製造工程におけ
る半導体装置の断面構造を示す図である。

【図３０】 本発明の実施の形態５の、図２９に続く製
造工程における半導体装置の断面構造を示す図である。

【図３１】 本発明の実施の形態５の、図３０に続く製
造工程における半導体装置の断面構造を示す図である。

【図３２】 本発明の実施の形態６の一製造工程におけ
る半導体装置の断面構造を示す図である。

【図３３】 本発明の実施の形態６の、図３２に続く製
造工程における半導体装置の断面構造を示す図である。

【図３４】 本発明の実施の形態６の、図３３に続く製
造工程における半導体装置の断面構造を示す図である。

【図３５】 本発明の実施の形態６の、図３４に続く製
造工程における半導体装置の断面構造を示す図である。

【図３６】 本発明の実施の形態７の一製造工程におけ
る半導体装置の断面構造を示す図である。

【図３７】 本発明の実施の形態７の、図３６に続く製
造工程における半導体装置の断面構造を示す図である。

【図３８】 本発明の実施の形態７の、図３７に続く製
造工程における半導体装置の断面構造を示す図である。

【図３９】 本発明の実施の形態８の一製造工程におけ
る半導体装置の断面構造を示す図である。

【図４０】 本発明の実施の形態８の、図３９に続く製
造工程における半導体装置の断面構造を示す図である。

【図４１】 本発明の実施の形態８の、図４０に続く製
造工程における半導体装置の断面構造を示す図である。

【図４２】 本発明の実施の形態８の、図４１に続く製
造工程における半導体装置の断面構造を示す図である。

【図４３】 本発明の実施の形態８の、図４２に続く製
造工程における半導体装置の断面構造を示す図である。

【図４４】 本発明の実施の形態８の、図４３に続く製
造工程における半導体装置の断面構造を示す図である。

【図４５】 従来の半導体装置の製造方法の一工程にお
ける、半導体装置の断面構造を示す図である。

【図４６】 従来の半導体装置の製造方法の、図４５に
続く工程における半導体装置の断面構造を示す図であ
る。

【図４７】 従来の半導体装置の製造方法の、図４６に
続く工程における半導体装置の断面構造を示す図であ
る。

【図４８】 従来の半導体装置の製造方法の、図４７に
続く工程における半導体装置の断面構造を示す図であ
る。

【図４９】 従来の半導体装置の製造方法の、図４８に
続く工程における半導体装置の断面構造を示す図であ
る。

【図５０】 従来の半導体装置の製造方法の、図４９に
続く工程における半導体装置の断面構造を示す図であ
る。

【図５１】 従来の半導体装置の製造方法の、図５０に
続く工程における半導体装置の断面構造を示す図であ
る。

【図５２】 従来の半導体装置の製造方法の、図５１に
続く工程における半導体装置の断面構造を示す図であ
る。

【符号の説明】

１ キャパシタ誘電体膜、２ 半導体基板、３ ソース
／ドレイン領域、４ゲート電極、４ａ 高融点金属シリ
サイド膜、４ｂ 多結晶シリコン膜、４ｃゲート酸化
膜、５ａ 素子分離酸化膜、５ｂ，５ｃ，５ｄ，５ｅ，
５ｆ，５ｇ，５ｈ，５ｉ 層間酸化膜、６ ビット線、
７ コンタクトプラグ、７ａ，７ｂコンタクトホール、
８ ストレージ電極、９ セルプレート電極、５０，５
１，５２，５３，５４ コンタクトホール、７０ コン
タクトプラグ、２０２ 半導体基板、２０３ ゲート酸
化膜、２０４ ゲート電極、２０５ａ 素子分離酸化
膜、２０５ａ，２０５ｃ，２０５ｅ，２０５ｆ，２０５
ｇ，２０５ｈ，２０５ｉ，２０５ｊ 層間酸化膜、２０
６ ビットライン、２０７ａ ホール、２０７ｂストレ
ージノードコンタクトプラグ、２０７ｃ，２０７ｄ コ
ンタクトプラグ、２０８ ストレージノード、２０８ａ
ホール、２０９ セルプレート。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 小林 平治 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 中澤 正一郎 兵庫県伊丹市瑞原四丁目１番地 菱電セミ コンダクタシステムエンジニアリング株式 会社内

Claims (23)

【特許請求の範囲】
1. 【請求項１】 半導体基板と、 前記半導体基板の一主表面上に形成され、所定のエッチ
   ング条件において、下面から下面近傍所定位置までの平
   均等方性エッチング速度が、上面から上面近傍所定位置
   までの平均等方性エッチング速度よりも大きくなるよう
   に不純物濃度分布が設定された、不純物を含む絶縁膜と
   を備えた、半導体装置。
2. 【請求項２】 前記絶縁膜が、 第１不純物を有する第１絶縁膜と、 前記第１絶縁膜の上に形成され、前記第１絶縁膜の不純
   物濃度よりも低い不純物濃度の、第２不純物を有する第
   ２絶縁膜とを含む、請求項１に記載の半導体装置。
3. 【請求項３】 前記第２絶縁膜の上に形成され、前記第
   ２絶縁膜の不純物濃度よりも高い不純物濃度の、第３不
   純物を有する第３絶縁膜をさらに備えた、請求項２に記
   載の半導体装置。
4. 【請求項４】 前記半導体基板から離れていくにしたが
   って徐々に不純物濃度が低くなるように、前記絶縁膜の
   不純物濃度分布が設定された、請求項１に記載の半導体
   装置。
5. 【請求項５】 前記不純物が、硼素およびリンのうち少
   なくとも一方を含む、請求項１〜４のいずれかに記載の
   半導体装置。
6. 【請求項６】 前記絶縁膜に、該絶縁膜を前記半導体基
   板の前記主表面に略垂直に貫通するホールが形成され
   た、請求項１〜５のいずれかに記載の半導体装置。
7. 【請求項７】 前記ホールの内周側面に沿うようにキャ
   パシタが形成された、請求項６に記載の半導体装置。
8. 【請求項８】 前記ホールを埋め込むようにコンタクト
   プラグが形成された、請求項６に記載の半導体装置。
9. 【請求項９】 半導体基板の一主表面上に、所定のエッ
   チング条件における下面から下面近傍所定位置までの平
   均等方性ウエットエッチング速度が、上面から上面近傍
   所定位置までの平均等方性エッチング速度より大きくな
   るように、不純物濃度分布が設定された絶縁膜を形成す
   る工程を備える、半導体装置の製造方法。
10. 【請求項１０】 前記絶縁膜を形成する工程が、 前記半導体基板の前記主表面上に第１不純物を有する第
    １絶縁膜を形成する工程と、 前記第１絶縁膜の上に、前記第１絶縁膜の不純物濃度よ
    りも高い不純物濃度の第２不純物を有する第２絶縁膜を
    形成する工程とを含む、請求項９に記載の半導体装置の
    製造方法。
11. 【請求項１１】 前記絶縁膜を形成する工程が、前記第
    ２絶縁膜の上に、前記第２絶縁膜の不純物濃度よりも高
    い不純物濃度の第３不純物を有する第３絶縁膜を形成す
    る工程をさらに含む、請求項１０に記載の半導体装置の
    製造方法。
12. 【請求項１２】 前記絶縁膜を形成する前記工程が、前
    記半導体基板から離れていくにしたがって徐々に不純物
    濃度が低くなるように不純物を添加する工程を含む、請
    求項９に記載の半導体装置の製造方法。
13. 【請求項１３】 前記不純物が、硼素およびリンのうち
    の少なくとも一方を含む、請求項９〜１２のいずれかに
    記載の半導体装置の製造方法。
14. 【請求項１４】 前記絶縁膜に、該絶縁膜を前記半導体
    基板の前記主表面に略垂直に貫通するホールを形成する
    工程をさらに備える、請求項９〜１３のいずれかに記載
    の半導体装置の製造方法。
15. 【請求項１５】 前記ホールの側面に沿うようにキャパ
    シを形成する工程をさらに備える、請求項１４に記載の
    半導体装置の製造方法。
16. 【請求項１６】 前記ホールを埋め込むようにコンタク
    トプラグを形成する工程をさらに備える、請求項１４に
    記載の半導体装置の製造方法。
17. 【請求項１７】 前記第１絶縁膜が、半導体記憶装置
    のメモリセルを構成する、互いに所定の間隙を隔てて隣
    接する少なくとも２つのトランジスタのゲート電極上に
    形成されており、 前記第１絶縁膜を貫通して前記主表面に至る貫通穴に導
    電物質を埋め込んで形成されたストレージノードコンタ
    クトプラグと、 前記第２絶縁膜および前記第３絶縁膜を貫通して前記ス
    トレージノードコンタクトプラグの上端面に至る貫通穴
    に導電物質を埋め込んで形成されたストレーノードと、 前記ストレージノードの表面に誘電膜を介して形成され
    たセルプレートとをさらに備え、 前記ストレージノードを形成する前記貫通穴は、前記第
    ２絶縁膜と前記第３絶縁膜との境界において、上方へ向
    って径が縮小する段差を有する、請求項３記載の半導体
    装置。
18. 【請求項１８】 前記セルプレート上および前記第３絶
    縁膜上を覆うように形成されるとともに、前記第３絶縁
    膜よりも不純物濃度の低い第４絶縁膜をさらに備え、 前記セルプレートの形成領域以外の領域において、前記
    第４絶縁膜および前記第３絶縁膜を貫通する貫通穴に導
    電物質を埋め込んで形成された、他のコンタクトプラグ
    が設けられ、該他のコンタクトプラグは、前記第３絶縁
    膜と前記第４絶縁膜との境界において、上方へ向って径
    が縮小する段差を有する、請求項１７記載の半導体装
    置。
19. 【請求項１９】 前記第１絶縁膜の厚さが、該第１絶縁
    膜の前記所定の間隙を埋める部分に生じたボイドが所定
    の熱処理によって抜け出る程度に設定され、前記第１絶
    縁膜を形成する工程の後、前記第２絶縁膜を形成する工
    程の前に、前記第１絶縁膜に生じたボイドを除去するた
    めの熱処理工程をさらに備える、請求項１０記載の半導
    体装置の製造方法。
20. 【請求項２０】 前記第１絶縁膜を形成する工程の前
    に、前記半導体基板の前記主表面上に、互いに所定の間
    隙を隔てて略平行に延びる２つの導電層と、該導電層の
    上面および前記所定の間隙の内面を覆うように窒化膜を
    形成する工程を備え、 前記第２絶縁膜を形成する工程の後、前記所定の間隙の
    位置において、フォトレジスト法および異方性エッチン
    グによって前記第２絶縁膜及び前記第１絶縁膜を貫通す
    るホールを開口する工程と、 ウエットエッチングによってレジストを除去する工程
    と、 前記第２絶縁膜をマスクとして、前記窒化膜に異方性エ
    ッチングを施すことにより、前記窒化膜を選択的に除去
    する工程と、 前記ホール内に導電物質を埋め込む工程とをさらに備え
    る、請求項１０記載の半導体装置の製造方法。
21. 【請求項２１】 前記第１絶縁膜が、半導体記憶装置の
    メモリセルを構成する、互いに所定の間隙を隔てて隣接
    する少なくとも２つのトランジスタのゲート電極上に形
    成されており、 前記第１絶縁膜を貫通して前記主表面に至る貫通穴を形
    成し、該貫通穴に導電物質を埋め込んで、ストレージノ
    ードコンタクトプラグを形成する工程と、 前記第２絶縁膜および前記第３絶縁膜を貫通して前記ス
    トレージノードコンタクトプラグの上端面に至る貫通穴
    を形成し、該貫通穴にに導電物質を埋め込んでストレー
    ノードを形成する工程と、 前記ストレージノードの表面に誘電膜を介してセルプレ
    ートを形成する工程とをさらに備える、請求項１１記載
    の半導体装置の製造方法。
22. 【請求項２２】 前記ストレージノードの表面に、誘電
    体膜を介して導電物質を堆積させ、それに所定のパター
    ニングを施して、セルプレートを形成する工程と、 前記セルプレート上および前記第３絶縁膜上を覆うよう
    に、前記第３絶縁膜よりも不純物濃度の低い第４絶縁膜
    を形成する工程と、 前記セルプレートの形成領域以外の領域において、前記
    第４絶縁膜および前記第３絶縁膜を貫通する、他のコン
    タクトプラグを形成するための貫通穴を形成する工程
    と、 前記貫通穴に導電物質を埋め込むことにより、前記他の
    コンタクトプラグを形成する工程とをさらに備える、請
    求項２１記載の半導体装置の製造方法。
23. 【請求項２３】 半導体基板の一主表面上に所定の間隙
    を隔てて互いに平行に形成された複数の半導体素子上を
    絶縁膜で覆う層間絶縁膜形成工程を含む、半導体装置の
    製造方法であって、 前記層間絶縁膜形成工程が、 前記複数の半導体素子の上面および前記所定の間隙の内
    面を覆う第１の酸化膜を、前記所定の間隙が埋まらない
    程度の厚さで形成する工程と、 熱処理を加えて前記第１の酸化膜を軟化させ、複数の半
    導体素子の上面の前記前記第１の酸化膜の一部を前記所
    定の間隙内に流れ込ませる工程と、 前記第１酸化膜上に、さらに第２の酸化膜を形成し、こ
    れに熱処理を加える工程とを備える、半導体装置の製造
    方法。