JP2000323677A - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
- Publication number
- JP2000323677A JP2000323677A JP11131749A JP13174999A JP2000323677A JP 2000323677 A JP2000323677 A JP 2000323677A JP 11131749 A JP11131749 A JP 11131749A JP 13174999 A JP13174999 A JP 13174999A JP 2000323677 A JP2000323677 A JP 2000323677A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor memory
- memory device
- insulating layer
- region
- memory cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/84—Electrodes with an enlarged surface, e.g. formed by texturisation being a rough surface, e.g. using hemispherical grains
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
- H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 少ない工程数でメモリセルアレイ領域と周辺
回路領域との段差を小さくできる半導体記憶装置および
その製造方法を提供する。 【解決手段】 メモリセルは、多孔質の筒部分を有する
筒状電極１を有し、周辺回路領域内には、この筒状電極
１の高さを緩和するための絶縁層６、２０が設けられて
いる。
回路領域との段差を小さくできる半導体記憶装置および
その製造方法を提供する。 【解決手段】 メモリセルは、多孔質の筒部分を有する
筒状電極１を有し、周辺回路領域内には、この筒状電極
１の高さを緩和するための絶縁層６、２０が設けられて
いる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置お
よびその製造方法に関し、特にメモリセルアレイ領域と
周辺回路領域とを有する半導体記憶装置およびその製造
方法に関するものである。
よびその製造方法に関し、特にメモリセルアレイ領域と
周辺回路領域とを有する半導体記憶装置およびその製造
方法に関するものである。
【０００２】
【従来の技術】近年、コンピュータなどの情報機器の目
ざましい普及によって、半導体記憶装置の需要が急速に
拡大している。また機能的には、大規模な記憶領域を有
し、かつ高速動作が可能なものが要求されている。これ
に伴って、半導体記憶装置の高集積化および高速応答性
あるいは高信頼性に関する技術開発が進められている。
ざましい普及によって、半導体記憶装置の需要が急速に
拡大している。また機能的には、大規模な記憶領域を有
し、かつ高速動作が可能なものが要求されている。これ
に伴って、半導体記憶装置の高集積化および高速応答性
あるいは高信頼性に関する技術開発が進められている。
【０００３】半導体記憶装置の中で記憶情報のランダム
な入出力が可能なものとしてＤＲＡＭ（Dynamic Random
Access Memory）が一般的に知られている。このＤＲＡ
Ｍは、図４５に示すように多数の記憶情報を蓄積する記
憶領域であるメモリセルアレイ５１と、外部との入出力
のためにメモリセルアレイ５１内のメモリセルを制御す
る周辺回路とから構成されている。
な入出力が可能なものとしてＤＲＡＭ（Dynamic Random
Access Memory）が一般的に知られている。このＤＲＡ
Ｍは、図４５に示すように多数の記憶情報を蓄積する記
憶領域であるメモリセルアレイ５１と、外部との入出力
のためにメモリセルアレイ５１内のメモリセルを制御す
る周辺回路とから構成されている。
【０００４】ここで周辺回路とは、ロウアンドカラムア
ドレスバッファ５２と、ロウデコーダ５３と、カラムデ
コーダ５４と、センスリフレッシュアンプ５５と、デー
タインバッファ５６と、データアウトバッファ５７と、
クロックジェネレータ５８とを主に備えている。
ドレスバッファ５２と、ロウデコーダ５３と、カラムデ
コーダ５４と、センスリフレッシュアンプ５５と、デー
タインバッファ５６と、データアウトバッファ５７と、
クロックジェネレータ５８とを主に備えている。
【０００５】このように構成されるＤＲＡＭの半導体チ
ップ上において、メモリセルアレイ５１は大きな面積を
占めている。また、このメモリセルアレイ５１には、単
位記憶情報を蓄積するためのメモリセルがマトリックス
状に複数個配列されて形成されている。このメモリセル
は、通常、１個のＭＯＳ（Metal Oxide Semiconductor
）トランジスタと、これに接続された１個のキャパシ
タとから構成されており、１トランジスタ１キャパシタ
型のメモリセルとして広く知られている。このような構
成を有するメモリセルは、その構造が簡単なためメモリ
セルアレイの集積度を向上させることは容易であり、大
容量のＤＲＡＭに広く用いられている。
ップ上において、メモリセルアレイ５１は大きな面積を
占めている。また、このメモリセルアレイ５１には、単
位記憶情報を蓄積するためのメモリセルがマトリックス
状に複数個配列されて形成されている。このメモリセル
は、通常、１個のＭＯＳ（Metal Oxide Semiconductor
）トランジスタと、これに接続された１個のキャパシ
タとから構成されており、１トランジスタ１キャパシタ
型のメモリセルとして広く知られている。このような構
成を有するメモリセルは、その構造が簡単なためメモリ
セルアレイの集積度を向上させることは容易であり、大
容量のＤＲＡＭに広く用いられている。
【０００６】このようなＤＲＡＭにおいて、メモリセル
アレイ領域と周辺回路領域との境界部における従来の構
成は、たとえば図４６に示すようなものであった。
アレイ領域と周辺回路領域との境界部における従来の構
成は、たとえば図４６に示すようなものであった。
【０００７】図４６を参照して、メモリセルを構成する
キャパシタ１０５は、円筒形状をなす下部電極（ストレ
ージノード）１０１と、この下部電極１０１にキャパシ
タ誘電体膜１０３を介在して対向する上部電極（セルプ
レート）１０４とを有している。
キャパシタ１０５は、円筒形状をなす下部電極（ストレ
ージノード）１０１と、この下部電極１０１にキャパシ
タ誘電体膜１０３を介在して対向する上部電極（セルプ
レート）１０４とを有している。
【０００８】なお、下部電極１０１は、絶縁層１１６上
に形成されており、かつコンタクトホール１１８内の導
電層１０２を通じてＭＯＳトランジスタのソース／ドレ
イン領域（図示せず）に電気的に接続されている。また
キャパシタ１０５を覆うようにメモリセルアレイ領域お
よび周辺回路領域の双方に延在するように絶縁層１０６
が形成されている。
に形成されており、かつコンタクトホール１１８内の導
電層１０２を通じてＭＯＳトランジスタのソース／ドレ
イン領域（図示せず）に電気的に接続されている。また
キャパシタ１０５を覆うようにメモリセルアレイ領域お
よび周辺回路領域の双方に延在するように絶縁層１０６
が形成されている。
【０００９】
【発明が解決しようとする課題】図４６に示す従来の半
導体記憶装置の構成では、高集積化を推し進めた場合、
メモリセルアレイ領域と周辺回路領域との段差Ｓ2 が大
きくなり、それにより後工程のプロセスマージンが低下
するという問題点があった。以下、そのことについて詳
細に説明する。
導体記憶装置の構成では、高集積化を推し進めた場合、
メモリセルアレイ領域と周辺回路領域との段差Ｓ2 が大
きくなり、それにより後工程のプロセスマージンが低下
するという問題点があった。以下、そのことについて詳
細に説明する。
【００１０】ＤＲＡＭの高集積化を推し進めた場合、メ
モリセルサイズの縮小が余儀なくされる。このメモリセ
ルサイズの縮小に伴って、基板の平面的な占有面積も同
時に縮小される。そのため、キャパシタに蓄えられる電
荷量（１ビットのメモリセルに蓄えられる電荷量）は低
下することになり、記憶領域としてのＤＲＡＭの動作が
不安定なものとなり、信頼性が低下する。
モリセルサイズの縮小が余儀なくされる。このメモリセ
ルサイズの縮小に伴って、基板の平面的な占有面積も同
時に縮小される。そのため、キャパシタに蓄えられる電
荷量（１ビットのメモリセルに蓄えられる電荷量）は低
下することになり、記憶領域としてのＤＲＡＭの動作が
不安定なものとなり、信頼性が低下する。
【００１１】かかるＤＲＡＭの動作の不安定化を防止す
るために、限られた平面占有面積内においてキャパシタ
の容量を増加させる必要がある。キャパシタ容量を増加
させる手段として、キャパシタ誘電体膜の薄膜化、
キャパシタの対向面積の拡大、キャパシタ誘電体膜の
高誘電率化、などが検討されてきた。
るために、限られた平面占有面積内においてキャパシタ
の容量を増加させる必要がある。キャパシタ容量を増加
させる手段として、キャパシタ誘電体膜の薄膜化、
キャパシタの対向面積の拡大、キャパシタ誘電体膜の
高誘電率化、などが検討されてきた。
【００１２】に示したキャパシタ誘電体膜の薄膜化
は、通常、キャパシタ誘電体膜としてシリコン酸化膜を
使用する限り限界に達している。また、に示したキャ
パシタ誘電体膜の高誘電率化は、いわゆる高誘電率材料
をキャパシタ誘電体膜に採用する必要から種々の問題を
残している。それゆえ、最も簡便な手段としてに示し
たキャパシタ対向面積を拡大する手法が多くとられる。
は、通常、キャパシタ誘電体膜としてシリコン酸化膜を
使用する限り限界に達している。また、に示したキャ
パシタ誘電体膜の高誘電率化は、いわゆる高誘電率材料
をキャパシタ誘電体膜に採用する必要から種々の問題を
残している。それゆえ、最も簡便な手段としてに示し
たキャパシタ対向面積を拡大する手法が多くとられる。
【００１３】このの手法では、図４６に示すように下
部電極１０１に円筒部分を設け、その筒状部分を高くす
ることでキャパシタ容量の増加を達成することができ
る。
部電極１０１に円筒部分を設け、その筒状部分を高くす
ることでキャパシタ容量の増加を達成することができ
る。
【００１４】しかしながら、下部電極１０１の筒状部分
の高さを高くすればするほど、メモリセルアレイ領域と
周辺回路領域との段差Ｓ2 が大きくなってしまう。段差
Ｓ2が大きくなると、絶縁層１０６上で導電層をパター
ニングしようとした場合、この段差Ｓ2 部分にパターニ
ングの際の残渣が生じてしまい、この残渣により導電層
がショートするなどの不都合が生じる。このように、段
差Ｓ2 が大きくなることにより、後工程のプロセスマー
ジンの低下が生じてしまう。
の高さを高くすればするほど、メモリセルアレイ領域と
周辺回路領域との段差Ｓ2 が大きくなってしまう。段差
Ｓ2が大きくなると、絶縁層１０６上で導電層をパター
ニングしようとした場合、この段差Ｓ2 部分にパターニ
ングの際の残渣が生じてしまい、この残渣により導電層
がショートするなどの不都合が生じる。このように、段
差Ｓ2 が大きくなることにより、後工程のプロセスマー
ジンの低下が生じてしまう。
【００１５】それゆえ、本発明の目的は、少ない工程数
でメモリセルアレイ領域と周辺回路領域との段差を小さ
くできる半導体記憶装置およびその製造方法を提供する
ことである。
でメモリセルアレイ領域と周辺回路領域との段差を小さ
くできる半導体記憶装置およびその製造方法を提供する
ことである。
【００１６】
【課題を解決するための手段】本発明の半導体記憶装置
は、複数のメモリセルを含むメモリセルアレイ領域と、
メモリセルを制御する素子を含む周辺回路領域とを有す
る半導体記憶装置であって、筒状電極と、絶縁層とを備
えている。筒状電極は、メモリセルに含まれ、かつ多孔
質の筒部分を有している。絶縁層は、筒状電極による段
差を緩和するために周辺回路領域内にのみ形成されてい
る。
は、複数のメモリセルを含むメモリセルアレイ領域と、
メモリセルを制御する素子を含む周辺回路領域とを有す
る半導体記憶装置であって、筒状電極と、絶縁層とを備
えている。筒状電極は、メモリセルに含まれ、かつ多孔
質の筒部分を有している。絶縁層は、筒状電極による段
差を緩和するために周辺回路領域内にのみ形成されてい
る。
【００１７】本発明の半導体記憶装置では、絶縁層を周
辺回路領域にのみ設けたため、絶縁層の厚み分だけ、メ
モリセルアレイ領域と周辺回路領域との段差を緩和する
ことができる。このため、後工程のプロセスマージンの
低下を防止することができる。
辺回路領域にのみ設けたため、絶縁層の厚み分だけ、メ
モリセルアレイ領域と周辺回路領域との段差を緩和する
ことができる。このため、後工程のプロセスマージンの
低下を防止することができる。
【００１８】上記の半導体記憶装置において好ましく
は、絶縁層は、メモリセルアレイ領域と周辺回路領域と
の境界部に位置する端面を有し、かつ端面が筒状電極の
外周面と対面するように配置されている。
は、絶縁層は、メモリセルアレイ領域と周辺回路領域と
の境界部に位置する端面を有し、かつ端面が筒状電極の
外周面と対面するように配置されている。
【００１９】このように絶縁層を配置することにより、
筒状電極による段差を緩和することが可能となる。
筒状電極による段差を緩和することが可能となる。
【００２０】上記の半導体記憶装置において好ましく
は、筒状電極の下面に接するようにメモリセルアレイ領
域に形成された第１のシリコン窒化膜がさらに備えられ
ている。
は、筒状電極の下面に接するようにメモリセルアレイ領
域に形成された第１のシリコン窒化膜がさらに備えられ
ている。
【００２１】これにより、第１のシリコン窒化膜がエッ
チングストッパとして働くため、エッチングの制御が容
易となる。
チングストッパとして働くため、エッチングの制御が容
易となる。
【００２２】上記の半導体記憶装置において好ましく
は、主表面に導電領域を有する半導体基板と、主表面上
に形成されかつ導電領域に達するコンタクトホールを有
する第２の絶縁層と、コンタクトホールの壁面に接して
形成された第２のシリコン窒化膜とがさらに備えられて
いる。この筒状電極がコンタクトホールを通じて導電領
域と電気的に接続されている。
は、主表面に導電領域を有する半導体基板と、主表面上
に形成されかつ導電領域に達するコンタクトホールを有
する第２の絶縁層と、コンタクトホールの壁面に接して
形成された第２のシリコン窒化膜とがさらに備えられて
いる。この筒状電極がコンタクトホールを通じて導電領
域と電気的に接続されている。
【００２３】これにより、筒状電極を導電領域に良好に
電気的に接続させることができる。上記の半導体記憶装
置において好ましくは、誘電体膜を介在して筒状電極に
対向することで筒状電極とともにキャパシタを構成する
他方電極がさらに備えられている。
電気的に接続させることができる。上記の半導体記憶装
置において好ましくは、誘電体膜を介在して筒状電極に
対向することで筒状電極とともにキャパシタを構成する
他方電極がさらに備えられている。
【００２４】これにより、メモリセルを構成するキャパ
シタを得ることができる。上記の半導体記憶装置におい
て好ましくは、導電領域は絶縁ゲート型電界効果トラン
ジスタのソース／ドレイン領域である。
シタを得ることができる。上記の半導体記憶装置におい
て好ましくは、導電領域は絶縁ゲート型電界効果トラン
ジスタのソース／ドレイン領域である。
【００２５】これにより、メモリセルを構成するメモリ
トランジスタとしての絶縁ゲート型電界効果トランジス
タを得ることができる。
トランジスタとしての絶縁ゲート型電界効果トランジス
タを得ることができる。
【００２６】本発明の半導体記憶装置の製造方法は、複
数のメモリセルを含むメモリセルアレイ領域と、メモリ
セルを制御する素子を含む周辺回路領域とを有する半導
体記憶装置の製造方法であって、以下の工程を備えてい
る。
数のメモリセルを含むメモリセルアレイ領域と、メモリ
セルを制御する素子を含む周辺回路領域とを有する半導
体記憶装置の製造方法であって、以下の工程を備えてい
る。
【００２７】まずメモリセルアレイ領域と周辺回路領域
との双方に形成され、かつメモリセルアレイ領域に開口
を有する絶縁層が形成される。そして開口の内壁面に沿
った多孔質の筒部分を有する導電層が形成される。そし
て筒部分の内周領域から外周領域へ導電層の孔を通じて
エッチング液を通すことにより、筒部分の外周側に位置
する絶縁層がエッチング除去される。
との双方に形成され、かつメモリセルアレイ領域に開口
を有する絶縁層が形成される。そして開口の内壁面に沿
った多孔質の筒部分を有する導電層が形成される。そし
て筒部分の内周領域から外周領域へ導電層の孔を通じて
エッチング液を通すことにより、筒部分の外周側に位置
する絶縁層がエッチング除去される。
【００２８】本発明の半導体記憶装置の製造方法では、
筒部分の内周領域から外周領域へエッチング液を通すこ
とにより筒部分の外周側の絶縁層が除去される。つま
り、筒部分の外周側の絶縁層は内周側から外周側への横
方向のエッチングにより除去される。このため、筒部分
の外周側の絶縁層の除去したい幅分だけエッチングをす
ればよく、筒部分の縦方向の高さ分のエッチングを施す
必要はない、よって、エッチングによる縦方向の膜減り
を少なくすることができるため、このエッチング時に周
辺回路領域上にマスクを設ける必要はなく、自己整合的
なエッチングが可能となる。
筒部分の内周領域から外周領域へエッチング液を通すこ
とにより筒部分の外周側の絶縁層が除去される。つま
り、筒部分の外周側の絶縁層は内周側から外周側への横
方向のエッチングにより除去される。このため、筒部分
の外周側の絶縁層の除去したい幅分だけエッチングをす
ればよく、筒部分の縦方向の高さ分のエッチングを施す
必要はない、よって、エッチングによる縦方向の膜減り
を少なくすることができるため、このエッチング時に周
辺回路領域上にマスクを設ける必要はなく、自己整合的
なエッチングが可能となる。
【００２９】上記の製造方法において好ましくは、エッ
チング除去は等方性エッチングにより行なわれる。
チング除去は等方性エッチングにより行なわれる。
【００３０】これにより、エッチング液を筒部分の内周
領域から外周領域へ通すことができる。
領域から外周領域へ通すことができる。
【００３１】上記の製造方法において好ましくは、誘電
体膜を介して筒部分の内周面および外周面の双方に対向
するように他方電極を形成する工程がさらに備えられて
いる。
体膜を介して筒部分の内周面および外周面の双方に対向
するように他方電極を形成する工程がさらに備えられて
いる。
【００３２】これにより、メモリセルを構成するキャパ
シタを製造することができる。上記の製造方法において
好ましくは、多孔質の筒部分を有する導電層を形成する
工程は、開口の内壁面上および絶縁層の上面上に多孔質
の導電層を形成する工程と、開口の底部にのみレジスト
を形成する工程と、レジストを残した状態で導電層を異
方的にエッチングすることにより、絶縁層の上面上の導
電層を除去するとともに開口内の導電層を残す工程とを
有している。
シタを製造することができる。上記の製造方法において
好ましくは、多孔質の筒部分を有する導電層を形成する
工程は、開口の内壁面上および絶縁層の上面上に多孔質
の導電層を形成する工程と、開口の底部にのみレジスト
を形成する工程と、レジストを残した状態で導電層を異
方的にエッチングすることにより、絶縁層の上面上の導
電層を除去するとともに開口内の導電層を残す工程とを
有している。
【００３３】これにより、多孔質の筒部分を有する導電
層を形成することができる。上記の製造方法において好
ましくは、開口の底部にのみレジストを形成する工程
は、全面にポジ型のレジストを塗布する工程と、レジス
トの上面から比較的浅い部分を現像により除去可能な程
度に感光させるとともに、比較的深い部分を現像により
除去不可能な程度に感光させる工程と、感光されたレジ
ストを現像する工程とを有している。
層を形成することができる。上記の製造方法において好
ましくは、開口の底部にのみレジストを形成する工程
は、全面にポジ型のレジストを塗布する工程と、レジス
トの上面から比較的浅い部分を現像により除去可能な程
度に感光させるとともに、比較的深い部分を現像により
除去不可能な程度に感光させる工程と、感光されたレジ
ストを現像する工程とを有している。
【００３４】これにより、ポジ型のレジストを用いて開
口の底部にのみレジストを残すことができる。
口の底部にのみレジストを残すことができる。
【００３５】上記の製造方法において好ましくは、開口
の底部にのみレジストを形成する工程は、全面にレジス
トを塗布する工程と、レジストの上面から比較的浅い部
分のみを除去し、かつ比較的深い部分を残すようにレジ
ストを現像する工程とを有している。
の底部にのみレジストを形成する工程は、全面にレジス
トを塗布する工程と、レジストの上面から比較的浅い部
分のみを除去し、かつ比較的深い部分を残すようにレジ
ストを現像する工程とを有している。
【００３６】これにより、ネガ型、ポジ型のいずれかの
レジストを用いて、開口の底部にのみレジストを残すこ
とができる。
レジストを用いて、開口の底部にのみレジストを残すこ
とができる。
【００３７】上記の製造方法において好ましくは、多孔
質の導電層を形成する工程は、導電層を形成した後に、
６００℃以上６２０℃以下の温度で１分以上５分以下の
条件で多孔質化・粗面化のための熱処理を施す工程を有
している。
質の導電層を形成する工程は、導電層を形成した後に、
６００℃以上６２０℃以下の温度で１分以上５分以下の
条件で多孔質化・粗面化のための熱処理を施す工程を有
している。
【００３８】これにより、多孔質の筒部分を有する電極
を形成することができる。
を形成することができる。
【００３９】
【発明の実施の形態】以下、本発明の実施の形態につい
て図に基づいて説明する。
て図に基づいて説明する。
【００４０】まずメモリセルアレイ領域内の構成につい
て説明する。図１は、本発明の一実施の形態における半
導体記憶装置のメモリセルアレイ領域内のメモリセルの
配置の様子を示す平面図である。また、図２と図３と
は、図１のＡ−Ａ線、Ｂ−Ｂ線に沿う概略断面図であ
る。
て説明する。図１は、本発明の一実施の形態における半
導体記憶装置のメモリセルアレイ領域内のメモリセルの
配置の様子を示す平面図である。また、図２と図３と
は、図１のＡ−Ａ線、Ｂ−Ｂ線に沿う概略断面図であ
る。
【００４１】まず図１を参照して、メモリセルアレイ領
域内では、複数のワード線９ａと、このワード線９ａと
直交するように複数のビット線１５ａとが配置されてお
り、これらのワード線９ａとビット線１５ａとの交差部
付近にメモリセルが設けられている。
域内では、複数のワード線９ａと、このワード線９ａと
直交するように複数のビット線１５ａとが配置されてお
り、これらのワード線９ａとビット線１５ａとの交差部
付近にメモリセルが設けられている。
【００４２】次に図２と図３とを参照して、メモリセル
は、ＭＯＳトランジスタ１０ａとキャパシタ５とからな
る１トランジスタ１キャパシタ型を有している。
は、ＭＯＳトランジスタ１０ａとキャパシタ５とからな
る１トランジスタ１キャパシタ型を有している。
【００４３】ＭＯＳトランジスタ１０ａは、シリコン基
板１１のトレンチ分離１２によって分離された表面に形
成されている。このＭＯＳトランジスタ１０ａは、１対
のソース／ドレイン領域７ａと、ゲート絶縁層８ａと、
ゲート電極層（ワード線）９ａとを有している。１対の
ソース／ドレイン領域７ａは、シリコン基板１１の表面
に形成されており、ゲート電極層９ａは、１対のソース
／ドレイン領域７ａに挟まれる領域上にゲート絶縁層８
ａを介在して形成されている。
板１１のトレンチ分離１２によって分離された表面に形
成されている。このＭＯＳトランジスタ１０ａは、１対
のソース／ドレイン領域７ａと、ゲート絶縁層８ａと、
ゲート電極層（ワード線）９ａとを有している。１対の
ソース／ドレイン領域７ａは、シリコン基板１１の表面
に形成されており、ゲート電極層９ａは、１対のソース
／ドレイン領域７ａに挟まれる領域上にゲート絶縁層８
ａを介在して形成されている。
【００４４】このＭＯＳトランジスタ１０ａを覆うよう
にシリコン窒化膜１３と、たとえばシリコン酸化膜より
なる層間絶縁層１４とが形成されている。層間絶縁層１
４上には、ビット線１５ａが形成されており、このビッ
ト線１５ａは、ＭＯＳトランジスタ１０ａのソース／ド
レイン領域７ａに電気的に接続されている。このビット
線１５ａを覆うようにたとえばシリコン酸化膜よりなる
層間絶縁層１６と、シリコン窒化膜１７とが形成されて
いる。
にシリコン窒化膜１３と、たとえばシリコン酸化膜より
なる層間絶縁層１４とが形成されている。層間絶縁層１
４上には、ビット線１５ａが形成されており、このビッ
ト線１５ａは、ＭＯＳトランジスタ１０ａのソース／ド
レイン領域７ａに電気的に接続されている。このビット
線１５ａを覆うようにたとえばシリコン酸化膜よりなる
層間絶縁層１６と、シリコン窒化膜１７とが形成されて
いる。
【００４５】この層間絶縁層１４、１６とシリコン窒化
膜１３、１７にはコンタクトホール１９が形成されてお
り、コンタクトホール１９の内壁面にはシリコン窒化膜
よりなる側壁絶縁層１８が形成されている。またコンタ
クトホール１９内はプラグ層２によって埋込まれてい
る。なお、このシリコン窒化膜１８とプラグ層２とは、
シリコン窒化膜１７の上面よりも上方へ突出している。
膜１３、１７にはコンタクトホール１９が形成されてお
り、コンタクトホール１９の内壁面にはシリコン窒化膜
よりなる側壁絶縁層１８が形成されている。またコンタ
クトホール１９内はプラグ層２によって埋込まれてい
る。なお、このシリコン窒化膜１８とプラグ層２とは、
シリコン窒化膜１７の上面よりも上方へ突出している。
【００４６】シリコン窒化膜１７上にはキャパシタ５が
形成されている。キャパシタ５は、下部電極１と、キャ
パシタ誘電体膜３と、上部電極４とを有している。下部
電極１は、図４に示すように複数の孔１ａを有するとと
もに、粗面化された表面を有している。また下部電極１
はプラグ層２を介在してＭＯＳトランジスタ１０ａのソ
ース／ドレイン領域７ａに電気的に接続されており、か
つシリコン窒化膜１７の上面に接している。上部電極４
は、キャパシタ誘電体膜３を介在して下部電極１と対向
している。
形成されている。キャパシタ５は、下部電極１と、キャ
パシタ誘電体膜３と、上部電極４とを有している。下部
電極１は、図４に示すように複数の孔１ａを有するとと
もに、粗面化された表面を有している。また下部電極１
はプラグ層２を介在してＭＯＳトランジスタ１０ａのソ
ース／ドレイン領域７ａに電気的に接続されており、か
つシリコン窒化膜１７の上面に接している。上部電極４
は、キャパシタ誘電体膜３を介在して下部電極１と対向
している。
【００４７】キャパシタ５を覆うように、たとえばシリ
コン酸化膜よりなる層間絶縁層２１が形成されている。
この層間絶縁層２１上には、配線層２２が形成されてお
り、かつこの配線層２２を覆うように、たとえばシリコ
ン酸化膜よりなる層間絶縁層２３が形成されている。
コン酸化膜よりなる層間絶縁層２１が形成されている。
この層間絶縁層２１上には、配線層２２が形成されてお
り、かつこの配線層２２を覆うように、たとえばシリコ
ン酸化膜よりなる層間絶縁層２３が形成されている。
【００４８】なお、図１〜図３において１つの下部電極
１の寸法Ｌ1 、Ｌ2 はたとえば０．８６μｍ、０．３６
μｍであり、高さＨは１．２μｍである。また隣り合う
下部電極１の間の寸法Ｌ3 、Ｌ4 の双方はたとえば０．
１μｍである。
１の寸法Ｌ1 、Ｌ2 はたとえば０．８６μｍ、０．３６
μｍであり、高さＨは１．２μｍである。また隣り合う
下部電極１の間の寸法Ｌ3 、Ｌ4 の双方はたとえば０．
１μｍである。
【００４９】次に周辺回路領域の構成について説明す
る。図５は、本発明の一実施の形態における半導体記憶
装置の周辺回路領域の構成を概略的に示す断面図であ
る。図５を参照して、周辺回路領域内には、メモリセル
を制御する素子などが形成されており、その素子には、
たとえばＭＯＳトランジスタ１０ｂが含まれている。
る。図５は、本発明の一実施の形態における半導体記憶
装置の周辺回路領域の構成を概略的に示す断面図であ
る。図５を参照して、周辺回路領域内には、メモリセル
を制御する素子などが形成されており、その素子には、
たとえばＭＯＳトランジスタ１０ｂが含まれている。
【００５０】ＭＯＳトランジスタ１０ｂは、シリコン基
板１１のトレンチ分離１２によって分離された表面に形
成されている。このＭＯＳトランジスタ１０ｂは、１対
のソース／ドレイン領域７ｂと、その１対のソース／ド
レイン領域７ｂの間に挟まれる領域上にゲート絶縁層８
ｂを介在して形成されたゲート電極層９ｂとを有してい
る。このＭＯＳトランジスタ１０ｂを覆うように層間絶
縁層１４が形成されており、この層間絶縁層１４上には
配線層１５ｂが形成されており、この配線層１５ｂを覆
うように層間絶縁層１６が形成されている。
板１１のトレンチ分離１２によって分離された表面に形
成されている。このＭＯＳトランジスタ１０ｂは、１対
のソース／ドレイン領域７ｂと、その１対のソース／ド
レイン領域７ｂの間に挟まれる領域上にゲート絶縁層８
ｂを介在して形成されたゲート電極層９ｂとを有してい
る。このＭＯＳトランジスタ１０ｂを覆うように層間絶
縁層１４が形成されており、この層間絶縁層１４上には
配線層１５ｂが形成されており、この配線層１５ｂを覆
うように層間絶縁層１６が形成されている。
【００５１】層間絶縁層１６上には、周辺回路領域にの
み形成され、かつ上述の下部電極１による段差を緩和す
るための、たとえばシリコン酸化膜よりなる絶縁層２
０、６が積層して形成されている。この絶縁層６上に
は、層間絶縁層２１が形成されている。この層間絶縁層
２１上には、配線層２２が形成され、この配線層２２を
覆うように層間絶縁層２３が形成されている。
み形成され、かつ上述の下部電極１による段差を緩和す
るための、たとえばシリコン酸化膜よりなる絶縁層２
０、６が積層して形成されている。この絶縁層６上に
は、層間絶縁層２１が形成されている。この層間絶縁層
２１上には、配線層２２が形成され、この配線層２２を
覆うように層間絶縁層２３が形成されている。
【００５２】次に、メモリセルアレイ領域と周辺回路領
域との境界部の構成について説明する。
域との境界部の構成について説明する。
【００５３】図６は、本発明の一実施の形態における半
導体記憶装置のメモリセルアレイ領域と周辺回路領域と
の境界部の構成を概略的に示す断面図である。図６を参
照して、上述したようにメモリセルアレイ領域にはメモ
リセルを構成するＭＯＳトランジスタ１０ａとキャパシ
タ５とが形成されており、周辺回路領域にはこのメモリ
セルを制御するためのたとえばＭＯＳトランジスタ１０
ｂが形成されている。
導体記憶装置のメモリセルアレイ領域と周辺回路領域と
の境界部の構成を概略的に示す断面図である。図６を参
照して、上述したようにメモリセルアレイ領域にはメモ
リセルを構成するＭＯＳトランジスタ１０ａとキャパシ
タ５とが形成されており、周辺回路領域にはこのメモリ
セルを制御するためのたとえばＭＯＳトランジスタ１０
ｂが形成されている。
【００５４】これらのＭＯＳトランジスタ１０ａ、１０
ｂを覆う層間絶縁層１４、１６はメモリセルアレイ領域
と周辺回路領域との双方に延在しているが、シリコン窒
化膜１３、１７は実質的にメモリセルアレイ領域にのみ
形成されている。
ｂを覆う層間絶縁層１４、１６はメモリセルアレイ領域
と周辺回路領域との双方に延在しているが、シリコン窒
化膜１３、１７は実質的にメモリセルアレイ領域にのみ
形成されている。
【００５５】また絶縁層２０、６は周辺回路領域にのみ
形成され、かつメモリセルアレイ領域と周辺回路領域と
の境界部に位置する端面を有し、その端面は下部電極１
の外周面と対面するように配置されている。なお、絶縁
層２０、６の端面は境界部に沿って延びている。
形成され、かつメモリセルアレイ領域と周辺回路領域と
の境界部に位置する端面を有し、その端面は下部電極１
の外周面と対面するように配置されている。なお、絶縁
層２０、６の端面は境界部に沿って延びている。
【００５６】またキャパシタ誘電体膜３と上部電極層４
とは、絶縁層６の上面に一部乗り上げている。なお、メ
モリセルアレイ領域内であって、メモリセルアレイ領域
と周辺回路領域の境界部近傍には下部電極のダミーパタ
ーン１ｄが配置されている。
とは、絶縁層６の上面に一部乗り上げている。なお、メ
モリセルアレイ領域内であって、メモリセルアレイ領域
と周辺回路領域の境界部近傍には下部電極のダミーパタ
ーン１ｄが配置されている。
【００５７】また層間絶縁層２１、２３はメモリセルア
レイ領域と周辺回路領域との双方に延在している。
レイ領域と周辺回路領域との双方に延在している。
【００５８】次に、本発明の一実施の形態における半導
体記憶装置の製造方法について説明する。
体記憶装置の製造方法について説明する。
【００５９】図７〜図１６、図１７〜図２６および図２
７〜図３６は、本発明の一実施の形態における半導体記
憶装置の製造方法を工程順に示す図２、図３および図５
の各々に対応する断面図である。
７〜図３６は、本発明の一実施の形態における半導体記
憶装置の製造方法を工程順に示す図２、図３および図５
の各々に対応する断面図である。
【００６０】まず図７、図１７および図２７を参照し
て、シリコン基板１１にトレンチ分離１２が形成された
後、メモリセルアレイ領域ではＭＯＳトランジスタ１０
ａが、周辺回路領域ではＭＯＳトランジスタ１０ｂが各
々形成される。ＭＯＳトランジスタ１０ａを覆うように
シリコン窒化膜１３が形成された後、メモリセルアレイ
領域と周辺回路領域との双方に層間絶縁層１４が形成さ
れ、その上にビット線１５ａおよび配線層１５ｂが形成
される。さらに層間絶縁層１６が形成された後、メモリ
セルアレイ領域にシリコン窒化膜１７が形成され、さら
に絶縁層２０が形成される。
て、シリコン基板１１にトレンチ分離１２が形成された
後、メモリセルアレイ領域ではＭＯＳトランジスタ１０
ａが、周辺回路領域ではＭＯＳトランジスタ１０ｂが各
々形成される。ＭＯＳトランジスタ１０ａを覆うように
シリコン窒化膜１３が形成された後、メモリセルアレイ
領域と周辺回路領域との双方に層間絶縁層１４が形成さ
れ、その上にビット線１５ａおよび配線層１５ｂが形成
される。さらに層間絶縁層１６が形成された後、メモリ
セルアレイ領域にシリコン窒化膜１７が形成され、さら
に絶縁層２０が形成される。
【００６１】その後、絶縁層２０の上面からソース／ド
レイン領域７ａに達するコンタクトホール１９が開口さ
れた後、コンタクトホール１９の内壁面に沿うシリコン
窒化膜よりなる側壁絶縁層１８が形成される。そして、
コンタクトホール１９内を埋込むように、絶縁層２０上
にたとえば不純物が導入された非晶質シリコン（以下、
ドープトアモルファスシリコンと称する）よりなる導電
層２が形成される。この導電層２にＣｌ2 、ＳＦ6 を含
むガスでエッチバックが施される。
レイン領域７ａに達するコンタクトホール１９が開口さ
れた後、コンタクトホール１９の内壁面に沿うシリコン
窒化膜よりなる側壁絶縁層１８が形成される。そして、
コンタクトホール１９内を埋込むように、絶縁層２０上
にたとえば不純物が導入された非晶質シリコン（以下、
ドープトアモルファスシリコンと称する）よりなる導電
層２が形成される。この導電層２にＣｌ2 、ＳＦ6 を含
むガスでエッチバックが施される。
【００６２】図８、図１８および図２８を参照して、こ
のエッチバックにより、導電層２はコンタクトホール１
９内を埋込むよう残存され、プラグ層となる。
のエッチバックにより、導電層２はコンタクトホール１
９内を埋込むよう残存され、プラグ層となる。
【００６３】図９、図１９および図２９を参照して、表
面全面を覆うようにたとえばシリコン酸化膜よりなる絶
縁層６が形成される。この絶縁層６の膜厚は、キャパシ
タ容量により決定される。
面全面を覆うようにたとえばシリコン酸化膜よりなる絶
縁層６が形成される。この絶縁層６の膜厚は、キャパシ
タ容量により決定される。
【００６４】図１０、図２０および図３０を参照して、
絶縁層６、２０は、通常の写真製版技術およびエッチン
グ技術によりパターニングされる。このエッチングは、
たとえばＣ4 Ｆ8 やＣＨ2 Ｆ2 を含むガスにより行なわ
れ、かつシリコン窒化膜１７、１８をエッチングストッ
パとして機能させるように行なわれる。これにより、絶
縁層６、２０には下部電極用開口６ａが形成され、下層
のシリコン窒化膜１７の一部表面およびプラグ層２の上
面が露出する。このエッチングでは、シリコン窒化膜１
７、１８がエッチングストッパとして働くため、下部電
極用開口６ａがビット線１５ａに到達することはない。
絶縁層６、２０は、通常の写真製版技術およびエッチン
グ技術によりパターニングされる。このエッチングは、
たとえばＣ4 Ｆ8 やＣＨ2 Ｆ2 を含むガスにより行なわ
れ、かつシリコン窒化膜１７、１８をエッチングストッ
パとして機能させるように行なわれる。これにより、絶
縁層６、２０には下部電極用開口６ａが形成され、下層
のシリコン窒化膜１７の一部表面およびプラグ層２の上
面が露出する。このエッチングでは、シリコン窒化膜１
７、１８がエッチングストッパとして働くため、下部電
極用開口６ａがビット線１５ａに到達することはない。
【００６５】図１１、図２１および図３１を参照して、
絶縁層６の上面および下部電極用開口６ａの内壁面に接
するように、たとえばドープトアモルファスシリコンよ
りなる導電層１が１００〜１０００Åの膜厚で形成され
る。この導電層１は、ドープトアモルファスシリコンを
直接成膜することで形成されてもよく、また不純物が含
まれていない非晶質シリコン（ノンドープトアモルファ
スシリコン）を形成した後に不純物を注入してドープト
アモルファスシリコンとすることで形成されてもよい。
絶縁層６の上面および下部電極用開口６ａの内壁面に接
するように、たとえばドープトアモルファスシリコンよ
りなる導電層１が１００〜１０００Åの膜厚で形成され
る。この導電層１は、ドープトアモルファスシリコンを
直接成膜することで形成されてもよく、また不純物が含
まれていない非晶質シリコン（ノンドープトアモルファ
スシリコン）を形成した後に不純物を注入してドープト
アモルファスシリコンとすることで形成されてもよい。
【００６６】図１２、図２２および図３２を参照して、
たとえば圧力を１×１０-4Ｔｏｒｒ、処理温度を６００
℃以上６２０℃以下、処理時間を１分以上５分以下とし
て多孔質化・粗面化のための熱処理が施される。これに
より、導電層１は多孔質化・粗面化されて、多数の孔１
ａが形成されるとともに表面に凹凸が形成される。
たとえば圧力を１×１０-4Ｔｏｒｒ、処理温度を６００
℃以上６２０℃以下、処理時間を１分以上５分以下とし
て多孔質化・粗面化のための熱処理が施される。これに
より、導電層１は多孔質化・粗面化されて、多数の孔１
ａが形成されるとともに表面に凹凸が形成される。
【００６７】図１３、図２３および図３３を参照して、
表面全面にフォトレジスト３０が塗布される。この後、
このフォトレジスト３０がポジ型の場合には露光した後
に現像が行なわれ、ネガ型の場合には露光せずに現像が
行なわれる。
表面全面にフォトレジスト３０が塗布される。この後、
このフォトレジスト３０がポジ型の場合には露光した後
に現像が行なわれ、ネガ型の場合には露光せずに現像が
行なわれる。
【００６８】図１４、図２４および図３４を参照して、
この現像により、下部電極用開口６ａの底部にのみフォ
トレジスト３０が残存され、導電層１の上面が露出す
る。このようにフォトレジスト３０を残す方法は、具体
的には以下のように行なうことができる。
この現像により、下部電極用開口６ａの底部にのみフォ
トレジスト３０が残存され、導電層１の上面が露出す
る。このようにフォトレジスト３０を残す方法は、具体
的には以下のように行なうことができる。
【００６９】フォトレジスト３０がポジ型の場合、ある
程度感光された部分のみが現像により溶解除去される。
露光の際に、光学系の絞りを大きい状態で使用すると、
図３７に示すようにフォトレジストの表面に対して垂直
に入射する光１Ａと斜めに入射する光２Ａ、３Ａ、４Ａ
とによりフォトレジスト３０が感光されることになる。
このように斜めに入射する光２Ａ、３Ａ、４Ａの割合が
大きいと、フォトレジスト３０の表面から比較的浅い領
域は現像により溶解除去可能な程度に感光させることが
できるが、比較的深い領域はその程度にまで感光されな
い。このような状態で、フォトレジスト３０を現像する
と、下部電極用開口６ａの底部にのみフォトレジスト３
０が残存されることになる。
程度感光された部分のみが現像により溶解除去される。
露光の際に、光学系の絞りを大きい状態で使用すると、
図３７に示すようにフォトレジストの表面に対して垂直
に入射する光１Ａと斜めに入射する光２Ａ、３Ａ、４Ａ
とによりフォトレジスト３０が感光されることになる。
このように斜めに入射する光２Ａ、３Ａ、４Ａの割合が
大きいと、フォトレジスト３０の表面から比較的浅い領
域は現像により溶解除去可能な程度に感光させることが
できるが、比較的深い領域はその程度にまで感光されな
い。このような状態で、フォトレジスト３０を現像する
と、下部電極用開口６ａの底部にのみフォトレジスト３
０が残存されることになる。
【００７０】なお、光学系の絞りを小さくすると、図３
８に示すように、フォトレジスト３０の表面に対して垂
直に入射する光１Ａの割合が大きくなる。このため、フ
ォトレジスト３０の表面近傍のみならず、深い部分まで
も、現像により溶解除去可能な程度にまでフォトレジス
ト３０を感光させることができる。したがって、この場
合には、現像によりすべてのフォトレジスト３０を溶解
除去することができる。
８に示すように、フォトレジスト３０の表面に対して垂
直に入射する光１Ａの割合が大きくなる。このため、フ
ォトレジスト３０の表面近傍のみならず、深い部分まで
も、現像により溶解除去可能な程度にまでフォトレジス
ト３０を感光させることができる。したがって、この場
合には、現像によりすべてのフォトレジスト３０を溶解
除去することができる。
【００７１】また、露光せずとも現像によりフォトレジ
スト３０を溶解除去することができる。このため、その
現像時の溶解量を制御することにより、下部電極用開口
６ａの底部にのみフォトレジスト３０を残存させること
ができる。この場合、フォトレジスト３０は、ポジ型、
ネガ型のいずれでもよい。
スト３０を溶解除去することができる。このため、その
現像時の溶解量を制御することにより、下部電極用開口
６ａの底部にのみフォトレジスト３０を残存させること
ができる。この場合、フォトレジスト３０は、ポジ型、
ネガ型のいずれでもよい。
【００７２】このような方法をとることで、マスクを用
いることなく、下部電極用開口６ａの底部にのみフォト
レジスト３０を残存させることができる。
いることなく、下部電極用開口６ａの底部にのみフォト
レジスト３０を残存させることができる。
【００７３】上記のようにフォトレジスト３０を残存さ
せた状態で、導電層１が、Ｃｌ2 、ＳＦ6 を含むガスに
より異方性エッチングされる。これにより、絶縁層６の
上面に位置する導電層１のみが除去されるとともに下部
電極用開口６ａ内の導電層１は残存されて、筒部分を有
する下部電極１が形成される。また、メモリセルアレイ
領域および周辺回路領域の双方において絶縁層６の上面
が露出する。この後、下部電極用開口６ａの底部に残存
されたフォトレジスト３０がアッシングにより除去され
る。
せた状態で、導電層１が、Ｃｌ2 、ＳＦ6 を含むガスに
より異方性エッチングされる。これにより、絶縁層６の
上面に位置する導電層１のみが除去されるとともに下部
電極用開口６ａ内の導電層１は残存されて、筒部分を有
する下部電極１が形成される。また、メモリセルアレイ
領域および周辺回路領域の双方において絶縁層６の上面
が露出する。この後、下部電極用開口６ａの底部に残存
されたフォトレジスト３０がアッシングにより除去され
る。
【００７４】この後、絶縁層２０、６を除去するため
に、表面全面に等方性エッチング（たとえばウェットエ
ッチング）が施される。このエッチングに際しては、下
部電極用開口６ａ内に入ったエッチング液が下部電極１
の孔１ａを通じて下部電極１の外周側ヘ到達すること
で、絶縁層２０、６が図中横方向からエッチング除去さ
れることになる。このため、絶縁層２０、６の幅（隣り
合う下部電極１間の寸法Ｌ 3 、Ｌ4 ）の０．５倍以上２
倍以下程度のエッチング量により、下部電極１間の絶縁
層２０、６を完全に除去することができる。つまり、図
中縦方向に絶縁層２０、６を除去する場合よりもエッチ
ング量を格段に小さくすることができる。
に、表面全面に等方性エッチング（たとえばウェットエ
ッチング）が施される。このエッチングに際しては、下
部電極用開口６ａ内に入ったエッチング液が下部電極１
の孔１ａを通じて下部電極１の外周側ヘ到達すること
で、絶縁層２０、６が図中横方向からエッチング除去さ
れることになる。このため、絶縁層２０、６の幅（隣り
合う下部電極１間の寸法Ｌ 3 、Ｌ4 ）の０．５倍以上２
倍以下程度のエッチング量により、下部電極１間の絶縁
層２０、６を完全に除去することができる。つまり、図
中縦方向に絶縁層２０、６を除去する場合よりもエッチ
ング量を格段に小さくすることができる。
【００７５】このエッチングの際には、シリコン窒化膜
１７、１８がエッチングのバリアとなるため、このエッ
チングにより層間絶縁層１６が除去されることは防止さ
れる。
１７、１８がエッチングのバリアとなるため、このエッ
チングにより層間絶縁層１６が除去されることは防止さ
れる。
【００７６】図１５、図２５および図３５を参照して、
このエッチングにより、メモリセルアレイ領域内では隣
り合う下部電極１間の絶縁層２０、６が完全に除去さ
れ、周辺回路領域内では絶縁層６の上面が若干除去され
る。つまり、このエッチングでは縦方向の膜減りを小さ
くできるため、周辺回路領域内において絶縁層６を保護
するマスクは不要となる。
このエッチングにより、メモリセルアレイ領域内では隣
り合う下部電極１間の絶縁層２０、６が完全に除去さ
れ、周辺回路領域内では絶縁層６の上面が若干除去され
る。つまり、このエッチングでは縦方向の膜減りを小さ
くできるため、周辺回路領域内において絶縁層６を保護
するマスクは不要となる。
【００７７】図１６、図２６および図３６を参照して、
キャパシタ誘電体膜３が形成された後、たとえば不純物
が導入されたシリコンよりなる上部電極４が形成され、
キャパシタ５が完成する。なお、周辺回路領域に形成さ
れたキャパシタ誘電体膜３と上部電極４との大部分は、
エッチングにより除去される。
キャパシタ誘電体膜３が形成された後、たとえば不純物
が導入されたシリコンよりなる上部電極４が形成され、
キャパシタ５が完成する。なお、周辺回路領域に形成さ
れたキャパシタ誘電体膜３と上部電極４との大部分は、
エッチングにより除去される。
【００７８】この後、層間絶縁層２１、配線層２２、層
間絶縁層２３などが形成されて図１〜図６に示す半導体
記憶装置が完成する。
間絶縁層２３などが形成されて図１〜図６に示す半導体
記憶装置が完成する。
【００７９】次に、下部電極１の孔１ａの分布状態につ
いて説明する。図３９に示すように隣り合う下部電極１
間の寸法がたとえば０．１μｍの場合には、下部電極１
に設けられた孔１ａからエッチング液が等方的に０．１
μｍ染み込む程度のエッチングが行なわれる。この場
合、下部電極１の外周側の絶縁層をすべて除去するに
は、図４０に示すように、０．１×√２μｍ＝０．１４
１μｍごとに１つの孔１ａがあればよいことになる。
いて説明する。図３９に示すように隣り合う下部電極１
間の寸法がたとえば０．１μｍの場合には、下部電極１
に設けられた孔１ａからエッチング液が等方的に０．１
μｍ染み込む程度のエッチングが行なわれる。この場
合、下部電極１の外周側の絶縁層をすべて除去するに
は、図４０に示すように、０．１×√２μｍ＝０．１４
１μｍごとに１つの孔１ａがあればよいことになる。
【００８０】また図４１に示すように下部電極１の縦・
横の寸法が０．８６μｍ、０．３６μｍの場合、下部電
極１の外周長は（０．８６＋０．３６）×２＝２．４４
μｍである。０．１４１μｍごとに１つの孔１ａが必要
であるため、下部電極１の外周に沿って１７（＝２．４
４÷０．１４１）個の孔１ａがあれば、隣り合う下部電
極１間の絶縁層をすべて除去することができる。
横の寸法が０．８６μｍ、０．３６μｍの場合、下部電
極１の外周長は（０．８６＋０．３６）×２＝２．４４
μｍである。０．１４１μｍごとに１つの孔１ａが必要
であるため、下部電極１の外周に沿って１７（＝２．４
４÷０．１４１）個の孔１ａがあれば、隣り合う下部電
極１間の絶縁層をすべて除去することができる。
【００８１】また図４２に示すように下部電極１の高さ
が１．２μｍの場合、０．１４１μｍごとに１つの孔１
ａが必要であるため、高さ方向に８．５（＝１．２÷
０．１４１）個の孔１ａがあれば、隣り合う下部電極１
間の絶縁層をすべて除去することができる。
が１．２μｍの場合、０．１４１μｍごとに１つの孔１
ａが必要であるため、高さ方向に８．５（＝１．２÷
０．１４１）個の孔１ａがあれば、隣り合う下部電極１
間の絶縁層をすべて除去することができる。
【００８２】以上より、次のことが導き出せる。隣り合
う下部電極１の間の寸法をＬA 、下部電極１の外周長を
ＬB 、下部電極層１の高さをＨとすると、ＬB ／（√２
×ＬA ）個以上の孔１ａが下部電極１の外周に沿ってあ
り、かつＨ／（√２×ＬA ）個以上の孔１ａが下部電極
１の高さ方向に沿ってあれば、隣り合う下部電極１間の
絶縁層をすべて除去することが可能となる。つまり、下
部電極１の全体に、（ＬB ×Ｈ）／（√２×ＬA ）2 個
以上の孔１ａがあればよい。
う下部電極１の間の寸法をＬA 、下部電極１の外周長を
ＬB 、下部電極層１の高さをＨとすると、ＬB ／（√２
×ＬA ）個以上の孔１ａが下部電極１の外周に沿ってあ
り、かつＨ／（√２×ＬA ）個以上の孔１ａが下部電極
１の高さ方向に沿ってあれば、隣り合う下部電極１間の
絶縁層をすべて除去することが可能となる。つまり、下
部電極１の全体に、（ＬB ×Ｈ）／（√２×ＬA ）2 個
以上の孔１ａがあればよい。
【００８３】次に、多孔質の下部電極層１を作るための
熱処理条件について考察する。図４３は、多孔質化・粗
面化のための熱処理をドープトアモルファスシリコンに
施した場合の粗面化の進行の様子を示す図である。図４
３を参照して、熱処理を施すとドープトアモルファスシ
リコンよりなる導電層１の表面に核１ｅが形成され（図
４３ａ）、この核１ｅが成長するとともに導電層１の粗
面化が進む（図４３ｂ）。さらに核１ｅの成長が進むと
導電層１に孔１ａが生じるが（図４３ｃ）、核１ｅが成
長しすぎると核１ｅ同士がくっついてしまい、孔がなく
なってしまう（図４３ｄ）。
熱処理条件について考察する。図４３は、多孔質化・粗
面化のための熱処理をドープトアモルファスシリコンに
施した場合の粗面化の進行の様子を示す図である。図４
３を参照して、熱処理を施すとドープトアモルファスシ
リコンよりなる導電層１の表面に核１ｅが形成され（図
４３ａ）、この核１ｅが成長するとともに導電層１の粗
面化が進む（図４３ｂ）。さらに核１ｅの成長が進むと
導電層１に孔１ａが生じるが（図４３ｃ）、核１ｅが成
長しすぎると核１ｅ同士がくっついてしまい、孔がなく
なってしまう（図４３ｄ）。
【００８４】このような粗面化の進行と熱処理条件との
関係を調べたところ、図４４に示す結果となった。つま
り、熱処理温度が６００℃以上６２０℃以下で、かつ熱
処理時間が１分以上５分以下の場合には、図４３ｃに示
すように良好に孔１ａが形成されるとともに、粗面化率
が２．０以上となった。これに対して、熱処理温度が６
００℃より小さいまたは熱処理時間が１分より短い場合
には、図４３ｂに示すように、粗面化の進行が十分でな
く、まだ孔が形成されない状態であった。また熱処理温
度が６２０℃より高いまたは熱処理時間が５分より長い
場合には、図４３ｄに示すように核が成長しすぎること
により孔がなくなってしまった。
関係を調べたところ、図４４に示す結果となった。つま
り、熱処理温度が６００℃以上６２０℃以下で、かつ熱
処理時間が１分以上５分以下の場合には、図４３ｃに示
すように良好に孔１ａが形成されるとともに、粗面化率
が２．０以上となった。これに対して、熱処理温度が６
００℃より小さいまたは熱処理時間が１分より短い場合
には、図４３ｂに示すように、粗面化の進行が十分でな
く、まだ孔が形成されない状態であった。また熱処理温
度が６２０℃より高いまたは熱処理時間が５分より長い
場合には、図４３ｄに示すように核が成長しすぎること
により孔がなくなってしまった。
【００８５】したがって、多孔質化・粗面化のための好
ましい熱処理条件は、熱処理温度が６００℃以上６２０
℃以下で、かつ熱処理時間が１分以上５分以下であるこ
とがわかった。
ましい熱処理条件は、熱処理温度が６００℃以上６２０
℃以下で、かつ熱処理時間が１分以上５分以下であるこ
とがわかった。
【００８６】本実施の形態では、図６に示すように、周
辺回路領域に段差を緩和するための絶縁層６、２０を設
けたことにより、メモリセルアレイ領域と周辺回路領域
との段差Ｓ1 が緩和される。具体的には、この段差Ｓ1
は上部電極４とキャパシタ誘電体膜３との厚みの和程度
となる。このように、従来例に比較してメモリセルアレ
イ領域と周辺回路領域との段差Ｓ1 を低減することがで
きるため、この絶縁層２１上で導電層２２のパターニン
グを行なっても段差に残渣が生じにくくなるなど、後工
程のプロセスマージンの低下を抑制できる。
辺回路領域に段差を緩和するための絶縁層６、２０を設
けたことにより、メモリセルアレイ領域と周辺回路領域
との段差Ｓ1 が緩和される。具体的には、この段差Ｓ1
は上部電極４とキャパシタ誘電体膜３との厚みの和程度
となる。このように、従来例に比較してメモリセルアレ
イ領域と周辺回路領域との段差Ｓ1 を低減することがで
きるため、この絶縁層２１上で導電層２２のパターニン
グを行なっても段差に残渣が生じにくくなるなど、後工
程のプロセスマージンの低下を抑制できる。
【００８７】また図１４（図２４）から図１５（図２
５）のプロセスで、下部電極用開口６ａ内に入ったエッ
チング液が下部電極１の孔１ａから外周側へ到達し、そ
れにより下部電極１の外周側の絶縁層２０、６をエッチ
ング除去することができる。つまり、下部電極１の外周
側の絶縁層２０、６は内周側から外周側への横方向への
エッチングにより除去される。このため、下部電極１の
外周側の絶縁層２０、６の除去したい幅分だけエッチン
グをすればよく、下部電極１の縦方向の高さ分のエッチ
ングを施す必要はない。よって、このエッチングでの縦
方向の膜減りを少なくすることができるため、このエッ
チングの際には、図３４と図３５とに示すように周辺回
路領域の絶縁層６上にはマスクを設ける必要はない。し
たがって、自己整合的なエッチングにより、隣り合う下
部電極１間の絶縁層２０、６を除去することが可能とな
る。
５）のプロセスで、下部電極用開口６ａ内に入ったエッ
チング液が下部電極１の孔１ａから外周側へ到達し、そ
れにより下部電極１の外周側の絶縁層２０、６をエッチ
ング除去することができる。つまり、下部電極１の外周
側の絶縁層２０、６は内周側から外周側への横方向への
エッチングにより除去される。このため、下部電極１の
外周側の絶縁層２０、６の除去したい幅分だけエッチン
グをすればよく、下部電極１の縦方向の高さ分のエッチ
ングを施す必要はない。よって、このエッチングでの縦
方向の膜減りを少なくすることができるため、このエッ
チングの際には、図３４と図３５とに示すように周辺回
路領域の絶縁層６上にはマスクを設ける必要はない。し
たがって、自己整合的なエッチングにより、隣り合う下
部電極１間の絶縁層２０、６を除去することが可能とな
る。
【００８８】また下部電極１の外周側の絶縁層２０、６
を除去することができるため、下部電極１の外周側もキ
ャパシタとして利用することができ、容量の増加を図る
ことができる。
を除去することができるため、下部電極１の外周側もキ
ャパシタとして利用することができ、容量の増加を図る
ことができる。
【００８９】なお、本実施の形態では、ＤＲＡＭについ
て説明したが、これに限られず、本発明をたとえばｅＲ
ＡＭ（embedded DRAM ）のようにＤＲＡＭとLogic とが
混載された半導体装置に適用することも可能であり、ま
たこれに限られずＤＲＡＭを搭載した半導体装置であれ
ばいかなるものにも適用することができる。
て説明したが、これに限られず、本発明をたとえばｅＲ
ＡＭ（embedded DRAM ）のようにＤＲＡＭとLogic とが
混載された半導体装置に適用することも可能であり、ま
たこれに限られずＤＲＡＭを搭載した半導体装置であれ
ばいかなるものにも適用することができる。
【００９０】また、本実施の形態では、スタックト型セ
ルでＣＯＢ（Copacitor over Bitline）構造に本発明を
適用した場合について説明したが、本発明はこれに限定
されるものではない。
ルでＣＯＢ（Copacitor over Bitline）構造に本発明を
適用した場合について説明したが、本発明はこれに限定
されるものではない。
【００９１】また、絶縁層６と２０とは異なる材質から
なっていてもよい。今回開示された実施の形態はすべて
の点で例示であって制限的なものではないと考えられる
べきである。本発明の範囲は上記した説明ではなくて特
許請求の範囲によって示され、特許請求の範囲と均等の
意味および範囲内でのすべての変更が含まれることが意
図される。
なっていてもよい。今回開示された実施の形態はすべて
の点で例示であって制限的なものではないと考えられる
べきである。本発明の範囲は上記した説明ではなくて特
許請求の範囲によって示され、特許請求の範囲と均等の
意味および範囲内でのすべての変更が含まれることが意
図される。
【００９２】
【発明の効果】本発明の半導体記憶装置では、絶縁層を
周辺回路領域にのみ設けたため、この絶縁層の厚み分だ
け、メモリセルアレイ領域と周辺回路領域との段差を緩
和することができる。このため、後工程のプロセスマー
ジンの低下を防止することができる。
周辺回路領域にのみ設けたため、この絶縁層の厚み分だ
け、メモリセルアレイ領域と周辺回路領域との段差を緩
和することができる。このため、後工程のプロセスマー
ジンの低下を防止することができる。
【００９３】上記の半導体記憶装置において好ましく
は、絶縁層は、メモリセルアレイ領域と周辺回路領域と
の境界部に沿って延びる端面を有し、かつその端面は筒
状電極の外周面と対面するよう配置されている。このよ
うに絶縁層を配置することにより、筒状電極による段差
を緩和することができる。
は、絶縁層は、メモリセルアレイ領域と周辺回路領域と
の境界部に沿って延びる端面を有し、かつその端面は筒
状電極の外周面と対面するよう配置されている。このよ
うに絶縁層を配置することにより、筒状電極による段差
を緩和することができる。
【００９４】上記の半導体記憶装置において好ましく
は、筒状電極の下面に接するようにメモリセルアレイ領
域に形成された第１のシリコン窒化膜がさらに備えられ
ている。これにより、第１のシリコン窒化膜がエッチン
グストッパとして働くため、エッチングの制御が容易と
なる。
は、筒状電極の下面に接するようにメモリセルアレイ領
域に形成された第１のシリコン窒化膜がさらに備えられ
ている。これにより、第１のシリコン窒化膜がエッチン
グストッパとして働くため、エッチングの制御が容易と
なる。
【００９５】上記の半導体記憶装置において好ましく
は、主表面に導電領域を有する半導体基板と、主表面上
に形成されかつ導電領域に達するコンタクトホールを有
する第２の絶縁層と、コンタクトホールの壁面に接して
形成された第２のシリコン窒化膜とがさらに備えられて
いる。この筒状電極がコンタクトホールを通じて導電領
域と電気的に接続されている。これにより、筒状電極を
導電領域に良好に接続させることができる。
は、主表面に導電領域を有する半導体基板と、主表面上
に形成されかつ導電領域に達するコンタクトホールを有
する第２の絶縁層と、コンタクトホールの壁面に接して
形成された第２のシリコン窒化膜とがさらに備えられて
いる。この筒状電極がコンタクトホールを通じて導電領
域と電気的に接続されている。これにより、筒状電極を
導電領域に良好に接続させることができる。
【００９６】上記の半導体記憶装置において好ましく
は、誘電体膜を介在して筒状電極に対向することで筒状
電極とともにキャパシタを構成する他方電極がさらに備
えられている。これにより、メモリセルを構成するキャ
パシタを得ることができる。
は、誘電体膜を介在して筒状電極に対向することで筒状
電極とともにキャパシタを構成する他方電極がさらに備
えられている。これにより、メモリセルを構成するキャ
パシタを得ることができる。
【００９７】上記の半導体記憶装置において好ましく
は、導電領域は絶縁ゲート型電界効果トランジスタのソ
ース／ドレイン領域である。これにより、メモリセルを
構成するメモリトランジスタとしての絶縁ゲート型電界
効果トランジスタを得ることができる。
は、導電領域は絶縁ゲート型電界効果トランジスタのソ
ース／ドレイン領域である。これにより、メモリセルを
構成するメモリトランジスタとしての絶縁ゲート型電界
効果トランジスタを得ることができる。
【００９８】本発明の半導体記憶装置の製造方法では、
筒部分の内周領域から外周領域へエッチング液を通すこ
とにより筒部分の外周側の絶縁層が除去される。つま
り、筒部分の外周側の絶縁層は内周側から外周側への横
方向のエッチングにより除去される。このため、筒部分
の外周側の絶縁層の除去したい幅分だけエッチングをす
ればよく、筒部分の縦方向の高さ分のエッチングを施す
必要はない、よって、エッチングによる縦方向の膜減り
を少なくすることができるため、このエッチング時に周
辺回路領域上にマスクを設ける必要はなく、自己整合的
なエッチングが可能となる。
筒部分の内周領域から外周領域へエッチング液を通すこ
とにより筒部分の外周側の絶縁層が除去される。つま
り、筒部分の外周側の絶縁層は内周側から外周側への横
方向のエッチングにより除去される。このため、筒部分
の外周側の絶縁層の除去したい幅分だけエッチングをす
ればよく、筒部分の縦方向の高さ分のエッチングを施す
必要はない、よって、エッチングによる縦方向の膜減り
を少なくすることができるため、このエッチング時に周
辺回路領域上にマスクを設ける必要はなく、自己整合的
なエッチングが可能となる。
【００９９】上記の製造方法において好ましくは、エッ
チング除去は等方性エッチングにより行なわれる。これ
により、エッチング液を筒部分の内周領域から外周領域
へ通すことができる。
チング除去は等方性エッチングにより行なわれる。これ
により、エッチング液を筒部分の内周領域から外周領域
へ通すことができる。
【０１００】上記の製造方法において好ましくは、誘電
体膜を介して筒部分の内周面および外周面の双方に対向
するように他方電極を形成する工程がさらに備えられて
いる。これにより、メモリセルを構成するキャパシタを
製造することができる。
体膜を介して筒部分の内周面および外周面の双方に対向
するように他方電極を形成する工程がさらに備えられて
いる。これにより、メモリセルを構成するキャパシタを
製造することができる。
【０１０１】上記の製造方法において好ましくは、多孔
質の筒部分を有する導電層を形成する工程は、開口の内
壁面上および絶縁層の上面上に多孔質の導電層を形成す
る工程と、開口の底部にのみレジストを形成する工程
と、レジストを残した状態で導電層を異方的にエッチン
グすることにより、絶縁層の上面上の導電層を除去する
とともに開口内の導電層を残す工程とを有している。こ
れにより、多孔質の筒部分を有する導電層を形成するこ
とができる。
質の筒部分を有する導電層を形成する工程は、開口の内
壁面上および絶縁層の上面上に多孔質の導電層を形成す
る工程と、開口の底部にのみレジストを形成する工程
と、レジストを残した状態で導電層を異方的にエッチン
グすることにより、絶縁層の上面上の導電層を除去する
とともに開口内の導電層を残す工程とを有している。こ
れにより、多孔質の筒部分を有する導電層を形成するこ
とができる。
【０１０２】上記の製造方法において好ましくは、開口
の底部にのみレジストを形成する工程は、全面にポジ型
のレジストを塗布する工程と、レジストの上面から比較
的浅い部分を現像により除去可能な程度に感光させると
ともに、比較的深い部分を現像により除去不可能な程度
に感光させる工程と、感光されたレジストを現像する工
程とを有している。これにより、ポジ型のレジストを用
いて開口の底部にのみレジストを残すことができる。
の底部にのみレジストを形成する工程は、全面にポジ型
のレジストを塗布する工程と、レジストの上面から比較
的浅い部分を現像により除去可能な程度に感光させると
ともに、比較的深い部分を現像により除去不可能な程度
に感光させる工程と、感光されたレジストを現像する工
程とを有している。これにより、ポジ型のレジストを用
いて開口の底部にのみレジストを残すことができる。
【０１０３】上記の製造方法において好ましくは、開口
の底部にのみレジストを形成する工程は、全面にレジス
トを塗布する工程と、レジストの上面から比較的浅い部
分のみを除去し、かつ比較的深い部分を残すようにレジ
ストを現像する工程とを有している。これにより、ネガ
型、ポジ型のいずれかのレジストを用いて、開口の底部
にのみレジストを残すことができる。
の底部にのみレジストを形成する工程は、全面にレジス
トを塗布する工程と、レジストの上面から比較的浅い部
分のみを除去し、かつ比較的深い部分を残すようにレジ
ストを現像する工程とを有している。これにより、ネガ
型、ポジ型のいずれかのレジストを用いて、開口の底部
にのみレジストを残すことができる。
【０１０４】上記の製造方法において好ましくは、多孔
質の導電層を形成する工程は、導電層を形成した後に、
６００℃以上６２０℃以下の温度で１分以上５分以下の
条件で多孔質化・粗面化のための熱処理を施す工程を有
している。これにより、多孔質の筒部分を有する電極を
形成することができる。
質の導電層を形成する工程は、導電層を形成した後に、
６００℃以上６２０℃以下の温度で１分以上５分以下の
条件で多孔質化・粗面化のための熱処理を施す工程を有
している。これにより、多孔質の筒部分を有する電極を
形成することができる。
【図１】 本発明の一実施の形態における半導体記憶装
置におけるメモリセルアレイ領域の構成を示す概略平面
図である。
置におけるメモリセルアレイ領域の構成を示す概略平面
図である。
【図２】 図１のＡ−Ａ線に沿う概略断面図である。
【図３】 図１のＢ−Ｂ線に沿う概略断面図である。
【図４】 本発明の一実施の形態における半導体記憶装
置の下部電極の構成を概略的に示す斜視図である。
置の下部電極の構成を概略的に示す斜視図である。
【図５】 本発明の一実施の形態における半導体記憶装
置の周辺回路領域における概略断面図である。
置の周辺回路領域における概略断面図である。
【図６】 本発明の一実施の形態における半導体記憶装
置のメモリセルアレイ領域と周辺回路領域との境界部分
を示す概略断面図である。
置のメモリセルアレイ領域と周辺回路領域との境界部分
を示す概略断面図である。
【図７】 本発明の一実施の形態における半導体記憶装
置の製造方法の第１工程を示す図１のＡ−Ａ線に沿う概
略断面図である。
置の製造方法の第１工程を示す図１のＡ−Ａ線に沿う概
略断面図である。
【図８】 本発明の一実施の形態における半導体記憶装
置の製造方法の第２工程を示す図１のＡ−Ａ線に沿う概
略断面図である。
置の製造方法の第２工程を示す図１のＡ−Ａ線に沿う概
略断面図である。
【図９】 本発明の一実施の形態における半導体記憶装
置の製造方法の第３工程を示す図１のＡ−Ａ線に沿う概
略断面図である。
置の製造方法の第３工程を示す図１のＡ−Ａ線に沿う概
略断面図である。
【図１０】 本発明の一実施の形態における半導体記憶
装置の製造方法の第４工程を示す図１のＡ−Ａ線に沿う
概略断面図である。
装置の製造方法の第４工程を示す図１のＡ−Ａ線に沿う
概略断面図である。
【図１１】 本発明の一実施の形態における半導体記憶
装置の製造方法の第５工程を示す図１のＡ−Ａ線に沿う
概略断面図である。
装置の製造方法の第５工程を示す図１のＡ−Ａ線に沿う
概略断面図である。
【図１２】 本発明の一実施の形態における半導体記憶
装置の製造方法の第６工程を示す図１のＡ−Ａ線に沿う
概略断面図である。
装置の製造方法の第６工程を示す図１のＡ−Ａ線に沿う
概略断面図である。
【図１３】 本発明の一実施の形態における半導体記憶
装置の製造方法の第７工程を示す図１のＡ−Ａ線に沿う
概略断面図である。
装置の製造方法の第７工程を示す図１のＡ−Ａ線に沿う
概略断面図である。
【図１４】 本発明の一実施の形態における半導体記憶
装置の製造方法の第８工程を示す図１のＡ−Ａ線に沿う
概略断面図である。
装置の製造方法の第８工程を示す図１のＡ−Ａ線に沿う
概略断面図である。
【図１５】 本発明の一実施の形態における半導体記憶
装置の製造方法の第９工程を示す図１のＡ−Ａ線に沿う
概略断面図である。
装置の製造方法の第９工程を示す図１のＡ−Ａ線に沿う
概略断面図である。
【図１６】 本発明の一実施の形態における半導体記憶
装置の製造方法の第１０工程を示す図１のＡ−Ａ線に沿
う概略断面図である。
装置の製造方法の第１０工程を示す図１のＡ−Ａ線に沿
う概略断面図である。
【図１７】 本発明の一実施の形態における半導体記憶
装置の製造方法の第１工程を示す図１のＢ−Ｂ線に沿う
概略断面図である。
装置の製造方法の第１工程を示す図１のＢ−Ｂ線に沿う
概略断面図である。
【図１８】 本発明の一実施の形態における半導体記憶
装置の製造方法の第２工程を示す図１のＢ−Ｂ線に沿う
概略断面図である。
装置の製造方法の第２工程を示す図１のＢ−Ｂ線に沿う
概略断面図である。
【図１９】 本発明の一実施の形態における半導体記憶
装置の製造方法の第３工程を示す図１のＢ−Ｂ線に沿う
概略断面図である。
装置の製造方法の第３工程を示す図１のＢ−Ｂ線に沿う
概略断面図である。
【図２０】 本発明の一実施の形態における半導体記憶
装置の製造方法の第４工程を示す図１のＢ−Ｂ線に沿う
概略断面図である。
装置の製造方法の第４工程を示す図１のＢ−Ｂ線に沿う
概略断面図である。
【図２１】 本発明の一実施の形態における半導体記憶
装置の製造方法の第５工程を示す図１のＢ−Ｂ線に沿う
概略断面図である。
装置の製造方法の第５工程を示す図１のＢ−Ｂ線に沿う
概略断面図である。
【図２２】 本発明の一実施の形態における半導体記憶
装置の製造方法の第６工程を示す図１のＢ−Ｂ線に沿う
概略断面図である。
装置の製造方法の第６工程を示す図１のＢ−Ｂ線に沿う
概略断面図である。
【図２３】 本発明の一実施の形態における半導体記憶
装置の製造方法の第７工程を示す図１のＢ−Ｂ線に沿う
概略断面図である。
装置の製造方法の第７工程を示す図１のＢ−Ｂ線に沿う
概略断面図である。
【図２４】 本発明の一実施の形態における半導体記憶
装置の製造方法の第８工程を示す図１のＢ−Ｂ線に沿う
概略断面図である。
装置の製造方法の第８工程を示す図１のＢ−Ｂ線に沿う
概略断面図である。
【図２５】 本発明の一実施の形態における半導体記憶
装置の製造方法の第９工程を示す図１のＢ−Ｂ線に沿う
概略断面図である。
装置の製造方法の第９工程を示す図１のＢ−Ｂ線に沿う
概略断面図である。
【図２６】 本発明の一実施の形態における半導体記憶
装置の製造方法の第１０工程を示す図１のＢ−Ｂ線に沿
う概略断面図である。
装置の製造方法の第１０工程を示す図１のＢ−Ｂ線に沿
う概略断面図である。
【図２７】 本発明の一実施の形態における半導体記憶
装置の製造方法の第１工程を示す周辺回路領域の概略断
面図である。
装置の製造方法の第１工程を示す周辺回路領域の概略断
面図である。
【図２８】 本発明の一実施の形態における半導体記憶
装置の製造方法の第２工程を示す周辺回路領域の概略断
面図である。
装置の製造方法の第２工程を示す周辺回路領域の概略断
面図である。
【図２９】 本発明の一実施の形態における半導体記憶
装置の製造方法の第３工程を示す周辺回路領域の概略断
面図である。
装置の製造方法の第３工程を示す周辺回路領域の概略断
面図である。
【図３０】 本発明の一実施の形態における半導体記憶
装置の製造方法の第４工程を示す周辺回路領域の概略断
面図である。
装置の製造方法の第４工程を示す周辺回路領域の概略断
面図である。
【図３１】 本発明の一実施の形態における半導体記憶
装置の製造方法の第５工程を示す周辺回路領域の概略断
面図である。
装置の製造方法の第５工程を示す周辺回路領域の概略断
面図である。
【図３２】 本発明の一実施の形態における半導体記憶
装置の製造方法の第６工程を示す周辺回路領域の概略断
面図である。
装置の製造方法の第６工程を示す周辺回路領域の概略断
面図である。
【図３３】 本発明の一実施の形態における半導体記憶
装置の製造方法の第７工程を示す周辺回路領域の概略断
面図である。
装置の製造方法の第７工程を示す周辺回路領域の概略断
面図である。
【図３４】 本発明の一実施の形態における半導体記憶
装置の製造方法の第８工程を示す周辺回路領域の概略断
面図である。
装置の製造方法の第８工程を示す周辺回路領域の概略断
面図である。
【図３５】 本発明の一実施の形態における半導体記憶
装置の製造方法の第９工程を示す周辺回路領域の概略断
面図である。
装置の製造方法の第９工程を示す周辺回路領域の概略断
面図である。
【図３６】 本発明の一実施の形態における半導体記憶
装置の製造方法の第１０工程を示す周辺回路領域の概略
断面図である。
装置の製造方法の第１０工程を示す周辺回路領域の概略
断面図である。
【図３７】 光学系の絞りを大きくした場合の光の様子
を示す図である。
を示す図である。
【図３８】 光学系の絞りを小さくした場合の光の様子
を示す図である。
を示す図である。
【図３９】 下部電極に設けた孔からエッチング液がし
み込む様子を示す図である。
み込む様子を示す図である。
【図４０】 下部電極の外周側の絶縁層をすべて除去す
るための孔の配置を説明するための図である。
るための孔の配置を説明するための図である。
【図４１】 複数個の下部電極の平面レイアウトを示す
図である。
図である。
【図４２】 下部電極の高さを説明するための図であ
る。
る。
【図４３】 粗面化の進行の様子を説明するための図で
ある。
ある。
【図４４】 熱処理条件と粗面化率との関係を示す図で
ある。
ある。
【図４５】 一般的なＤＲＡＭのブロック図である。
【図４６】 従来の半導体記憶装置の構成を概略的に示
す断面図である。
す断面図である。
１ 下部電極、２ プラグ層、３ キャパシタ誘電体
膜、４ 上部電極、５キャパシタ、６ 絶縁層、２０
絶縁層。
膜、４ 上部電極、５キャパシタ、６ 絶縁層、２０
絶縁層。
Claims (13)
- 【請求項１】 複数のメモリセルを含むメモリセルアレ
イ領域と、前記メモリセルを制御する素子を含む周辺回
路領域とを有する半導体記憶装置であって、 前記メモリセルに含まれ、かつ多孔質の筒部分を有する
筒状電極と、 前記筒状電極による段差を緩和するために前記周辺回路
領域にのみ形成された絶縁層とを備えた、半導体記憶装
置。 - 【請求項２】 前記絶縁層は、前記メモリセルアレイ領
域と前記周辺回路領域との境界部に位置する端面を有
し、かつ前記端面が前記筒状電極の外周面と対面するよ
うに配置されている、請求項１に記載の半導体記憶装
置。 - 【請求項３】 前記筒状電極の下面に接するように前記
メモリセルアレイ領域に形成された第１のシリコン窒化
膜をさらに備えた、請求項１または２に記載の半導体記
憶装置。 - 【請求項４】 主表面に導電領域を有する半導体基板
と、 前記主表面上に形成され、かつ前記導電領域に達するコ
ンタクトホールを有する第２の絶縁層と、 前記コンタクトホールの壁面に接して形成された第２の
シリコン窒化膜とをさらに備え、 前記筒状電極は前記コンタクトホールを通じて前記導電
領域と電気的に接続されている、請求項１〜３のいずれ
かに記載の半導体記憶装置。 - 【請求項５】 誘電体膜を介在して前記筒状電極に対向
することで前記筒状電極とともにキャパシタを構成する
他方電極をさらに備えた、請求項１〜４のいずれかに記
載の半導体記憶装置。 - 【請求項６】 前記導電領域は、絶縁ゲート型電界効果
トランジスタのソース／ドレイン領域である、請求項４
に記載の半導体記憶装置。 - 【請求項７】 複数のメモリセルを含むメモリセルアレ
イ領域と、前記メモリセルを制御する素子を含む周辺回
路領域とを有する半導体記憶装置の製造方法であって、 前記メモリセルアレイ領域と前記周辺回路領域との双方
に形成され、かつ前記メモリセルアレイ領域に開口を有
する絶縁層を形成する工程と、 前記開口の内壁面に沿った多孔質の筒部分を有する導電
層を形成する工程と、 前記筒部分の内周領域から外周領域へ前記導電層の孔を
通じてエッチング液を通すことで、前記筒部分の外周側
に位置する前記絶縁層をエッチング除去する工程とを備
えた、半導体記憶装置の製造方法。 - 【請求項８】 前記エッチング除去は等方性エッチング
により行なわれる、請求項７に記載の半導体記憶装置の
製造方法。 - 【請求項９】 誘電体膜を介して前記筒部分の内周面お
よび外周面の双方に対向するように他方電極を形成する
工程をさらに備えた、請求項７または８に記載の半導体
記憶装置の製造方法。 - 【請求項１０】 多孔質の前記筒部分を有する前記導電
層を形成する工程は、 前記開口の内壁面上および前記絶縁層の上面上に多孔質
の導電層を形成する工程と、 前記開口の底部にのみレジストを形成する工程と、 前記レジストを残した状態で前記導電層を異方的にエッ
チングすることにより、前記絶縁層の上面上の前記導電
層を除去するとともに前記開口内の前記導電層を残す工
程とを有する、請求項７〜９のいずれかに記載の半導体
記憶装置の製造方法。 - 【請求項１１】 前記開口の底部にのみレジストを形成
する工程は、 全面にポジ型の前記レジストを塗布する工程と、 前記レジストの上面から比較的浅い部分を現像により除
去可能な程度に感光させるとともに、比較的深い部分を
現像により除去不可能な程度に感光させる工程と、 感光された前記レジストを現像する工程とを有する、請
求項１０に記載の半導体記憶装置の製造方法。 - 【請求項１２】 前記開口の底部にのみレジストを形成
する工程は、 全面に前記レジストを塗布する工程と、 前記レジストの上面から比較的浅い部分のみを除去し、
かつ比較的深い部分を残すように前記レジストを現像す
る工程とを有する、請求項１０に記載の半導体記憶装置
の製造方法。 - 【請求項１３】 多孔質の前記導電層を形成する工程
は、 前記導電層を形成した後に、６００℃以上６２０℃以下
の温度で１分以上５分以下の条件で多孔質化・粗面化の
ための熱処理を施す工程を有する、請求項７に記載の半
導体記憶装置の製造方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11131749A JP2000323677A (ja) | 1999-05-12 | 1999-05-12 | 半導体記憶装置およびその製造方法 |
| US09/428,281 US6462369B1 (en) | 1999-05-12 | 1999-10-27 | Semiconductor memory cell with porous cylindrical electrode |
| TW089108241A TW451424B (en) | 1999-05-12 | 2000-05-01 | Semiconductor memory device and manufacturing method thereof |
| DE10022664A DE10022664A1 (de) | 1999-05-12 | 2000-05-10 | Halbleiterspeichervorrichtung und zugehöriges Herstellungsverfahren |
| KR10-2000-0024902A KR100398851B1 (ko) | 1999-05-12 | 2000-05-10 | 반도체 기억 장치 및 그 제조 방법 |
| US09/816,399 US6541337B2 (en) | 1999-05-12 | 2001-03-26 | Semiconductor memory device and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11131749A JP2000323677A (ja) | 1999-05-12 | 1999-05-12 | 半導体記憶装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000323677A true JP2000323677A (ja) | 2000-11-24 |
Family
ID=15065302
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11131749A Withdrawn JP2000323677A (ja) | 1999-05-12 | 1999-05-12 | 半導体記憶装置およびその製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US6462369B1 (ja) |
| JP (1) | JP2000323677A (ja) |
| KR (1) | KR100398851B1 (ja) |
| DE (1) | DE10022664A1 (ja) |
| TW (1) | TW451424B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006191137A (ja) * | 2006-02-23 | 2006-07-20 | Renesas Technology Corp | 半導体集積回路装置の製造方法 |
| JP2006191053A (ja) * | 2004-12-28 | 2006-07-20 | Hynix Semiconductor Inc | 半導体メモリ装置の製造方法 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100331554B1 (ko) * | 1999-09-27 | 2002-04-06 | 윤종용 | 인접된 커패시터 사이의 크로스토크가 억제된 반도체 소자의 커패시터 어레이 및 그 제조방법 |
| US6232168B1 (en) * | 2000-08-25 | 2001-05-15 | Micron Technology, Inc. | Memory circuitry and method of forming memory circuitry |
| KR100374643B1 (ko) * | 2000-12-26 | 2003-03-04 | 삼성전자주식회사 | 하부 단차를 이용한 무노광 패턴 형성방법 |
| KR100416601B1 (ko) * | 2001-06-30 | 2004-02-05 | 삼성전자주식회사 | 실린더형 커패시터를 포함하는 반도체 소자 및 그 제조 방법 |
| JP2005203615A (ja) * | 2004-01-16 | 2005-07-28 | Sony Corp | 半導体記憶装置、半導体装置およびそれらの製造方法 |
| CN106986952B (zh) * | 2012-08-17 | 2020-03-10 | 北卡罗来纳大学查珀尔希尔分校 | 水溶性的释放一氧化氮的聚葡糖胺和其用途 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR960003864B1 (ko) * | 1992-01-06 | 1996-03-23 | 삼성전자주식회사 | 반도체 메모리장치 및 그 제조방법 |
| KR960026821A (ko) | 1994-12-20 | 1996-07-22 | 김주용 | 캐패시터 제조방법 |
| US5712202A (en) * | 1995-12-27 | 1998-01-27 | Vanguard International Semiconductor Corporation | Method for fabricating a multiple walled crown capacitor of a semiconductor device |
| US5723373A (en) * | 1996-11-18 | 1998-03-03 | Powerchip Semiconductor Corp. | Method of making porous-Si capacitors for high density drams cell |
| JPH10163441A (ja) | 1996-11-27 | 1998-06-19 | Matsushita Electron Corp | 半導体装置の製造方法 |
| US6188097B1 (en) * | 1997-07-02 | 2001-02-13 | Micron Technology, Inc. | Rough electrode (high surface area) from Ti and TiN |
| US6265263B1 (en) * | 1998-02-19 | 2001-07-24 | Texas Instruments - Acer Incorporated | Method for forming a DRAM capacitor with porous storage node and rugged sidewalls |
| US6303430B1 (en) * | 1998-11-04 | 2001-10-16 | United Microelectronics Corp. | Method of manufacturing DRAM capacitor |
-
1999
- 1999-05-12 JP JP11131749A patent/JP2000323677A/ja not_active Withdrawn
- 1999-10-27 US US09/428,281 patent/US6462369B1/en not_active Expired - Fee Related
-
2000
- 2000-05-01 TW TW089108241A patent/TW451424B/zh not_active IP Right Cessation
- 2000-05-10 KR KR10-2000-0024902A patent/KR100398851B1/ko not_active IP Right Cessation
- 2000-05-10 DE DE10022664A patent/DE10022664A1/de not_active Withdrawn
-
2001
- 2001-03-26 US US09/816,399 patent/US6541337B2/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006191053A (ja) * | 2004-12-28 | 2006-07-20 | Hynix Semiconductor Inc | 半導体メモリ装置の製造方法 |
| JP2006191137A (ja) * | 2006-02-23 | 2006-07-20 | Renesas Technology Corp | 半導体集積回路装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010014891A (ko) | 2001-02-26 |
| US6541337B2 (en) | 2003-04-01 |
| US20010020710A1 (en) | 2001-09-13 |
| US6462369B1 (en) | 2002-10-08 |
| TW451424B (en) | 2001-08-21 |
| DE10022664A1 (de) | 2001-01-11 |
| KR100398851B1 (ko) | 2003-09-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3487927B2 (ja) | 半導体装置およびその製造方法 | |
| JPH04212450A (ja) | 半導体記憶装置およびその製造方法 | |
| JPH0412564A (ja) | 半導体記憶装置およびその製造方法 | |
| JPH10313100A (ja) | Ｄｒａｍセル装置及びその製造方法 | |
| JPH0521745A (ja) | 半導体装置 | |
| JPH11168199A (ja) | 半導体記憶装置及びその製造方法 | |
| JP2000164822A (ja) | 半導体記憶装置およびその製造方法 | |
| US6156608A (en) | Method of manufacturing cylindrical shaped capacitor | |
| JP2001057413A (ja) | 半導体装置およびその製造方法 | |
| JP2605590B2 (ja) | 半導体装置の製造方法 | |
| JP2000323677A (ja) | 半導体記憶装置およびその製造方法 | |
| JPH10189898A (ja) | 半導体装置およびその製造方法 | |
| JP2917912B2 (ja) | 半導体記憶装置およびその製造方法 | |
| JP2002009261A (ja) | Ｄｒａｍキャパシタの製造方法 | |
| KR20040082150A (ko) | 반도체 메모리 장치 및 그 제조방법 | |
| JP2715012B2 (ja) | 半導体記憶装置およびその製造方法 | |
| US6001686A (en) | Method of fabricating a capacitor over a bit line of a DRAM | |
| JP2501647B2 (ja) | 半導体記憶装置及びその製造方法 | |
| US6331377B2 (en) | Method for fabricating semiconductor device | |
| KR100266027B1 (ko) | 반도체장치의 제조방법 | |
| JPH056974A (ja) | 半導体記憶装置のメモリセル構造およびその製造方法 | |
| JP2996409B2 (ja) | 半導体装置およびその製造方法 | |
| JPH0521743A (ja) | 半導体記憶装置およびその製造方法 | |
| JPH11354752A (ja) | 半導体記憶装置の製造方法 | |
| KR20000042811A (ko) | 반도체 메모리 장치의 레이아웃 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20060801 |