KR20000042811A - 반도체 메모리 장치의 레이아웃 방법 - Google Patents

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Abstract

다수의 메모리 셀들이 매트릭스 형태로 배열된 셀 어레이 영역과 메모리 셀을 구동시키기 위한 주변 회로 영역을 포함하는 반도체 메모리 장치에 있어서, 셀 어레이 영역과 주변 회로 영역의 경계 부위에 셀 어레이 영역의 수직 높이보다 낮고 주변 회로 영역의 수직 높이보다 높은 더미 셀 영역을 형성하는 것을 특징으로 하는 반도체 메모리 장치의 레이아웃 방법이 개시되어 있다. 더미 셀 영역에서 셀 어레이 영역을 구성하는 층들 중 적어도 하나의 층을 제거함으로써 셀 어레이 영역에서 주변 회로 영역으로의 수직 단차를 순차적으로 감소시킬 수 있다.

Description

반도체 메모리 장치의 레이아웃 방법
본 발명은 반도체 메모리 장치의 레이아웃 방법에 관한 것으로, 보다 상세하게는 셀 어레이 영역에서 주변 회로 영역으로의 수직 단차를 순차적으로 감소시킬 수 있는 다이나믹 랜덤 억세스 메모리(dynamic random access memory; DRAM) 장치의 레이아웃 방법에 관한 것이다.
DRAM 장치는 다수의 메모리 셀이 X, Y 방향으로 규칙적으로 배열되는 셀 어레이 영역과 셀 어레이 영역의 주변에 형성되어 메모리 셀들을 제어하기 위한 주변 회로 영역으로 구성된다. 각각의 메모리 셀은 워드라인으로 불리는 행 방향 신호선과 비트라인으로 불리는 열 방향 신호선의 쌍방을 선택함으로써 선택할 수 있다. 이러한 DRAM 장치가 고집적화됨에 따라 단위 메모리 셀의 면적 축소가 필연적으로 수반되며, 이에 따라 캐패시터의 용량을 확보하는 것이 매우 중요한 문제가 되고 있다. 캐패시터의 용량을 확보하기 위해서는 유전막의 두께를 줄이거나, 유전율이 높은 물질을 유전막으로 사용하거나, 스토리지 전극의 면적을 늘리는 방법 등 여러 가지가 있다. 특히, 캐패시터의 용량을 증대시키기 위하여 초기의 평면 셀 캐패시터 구조에서 스택(stack) 또는 트랜치(trench) 캐패시터 구조로 변화되고 있으며, 스택 캐패시터 구조에서도 실린더형 캐패시터 또는 핀(fin)형 캐패시터 등 스토리지 전극의 유효 면적을 증대시키기 위한 구조로 기술 변화가 이루어져 오고 있다.
이러한 기술 변화를 공정 순서의 관점에서 살펴보면, 비트라인 형성 이전에 캐패시터가 형성되는 CUB(Capacitor Under Bitline) 구조에서 비트라인 형성 이후에 캐패시터가 형성되는 COB(Capacitor Over Bitline) 구조로 변경되었다. COB 구조는 CUB 구조와 대비하여 비트라인 형성 이후에 캐패시터를 형성하므로 비트라인 공정의 마진에 관계없이 캐패시터를 형성하는 것이 가능하기 때문에 제한된 면적에서 캐패시터의 용량을 증대시키는데 우수한 장점을 갖는다. 즉, COB 구조는 캐패시터가 비트라인의 상부에 형성되므로, 스토리지 전극의 크기(size)를 리소그라피 공정의 한계까지 최대화시킬 수 있으므로 큰 용량의 캐패시턴스를 확보할 수 있다.
도 1은 종래의 COB 구조를 갖는 DRAM 장치의 단면도이다.
도 1을 참조하면, 필드 산화막(12)에 의해 액티브 영역 및 소자분리 영역이 구분되어진 반도체 기판(10)의 상부에 게이트 절연막(14)을 개재하여 트랜지스터의 게이트 전극(16)이 형성된다. 상기 게이트 전극(16) 양측의 기판 표면에는 트랜지스터의 소오스/드레인 영역들(18)이 형성된다.
트랜지스터를 포함하는 기판(10)의 상부에는 소오스/드레인 영역들(18)을 각각 노출시키는 셀프-얼라인 콘택(self-aligned contact)을 갖는 절연막(20)이 형성된다. 셀프-얼라인 콘택의 상부에는 불순물이 도핑된 폴리실리콘막으로 이루어진 패드 도전층(22)이 형성된다. 일반적으로, COB 구조는 스토리지 전극의 하부에 트랜지스터와 비트라인 및 층간 절연막이 적층되어 있으므로 스토리지 전극과 트랜지스터의 소오스 영역을 전기적으로 접속시키기 위한 매몰 콘택(buried contact)의 종횡비가 커져서 콘택이 오픈되지 않는 문제가 발생할 수 있다. 이에 따라, 트랜지스터의 드레인 영역과 비트라인을 전기적으로 접속하기 위한 비트라인 콘택과 매몰 콘택을 용이하게 형성하기 위하여, 액티브 영역, 즉 트랜지스터의 소오스 및 드레인 영역의 상부에 랜딩 패드 역할을 하는 도전층(22)을 형성하여 콘택들의 종횡비를 감소시키는 방법이 주로 사용되고 있다.
패드 도전층(22)을 포함하는 기판(10)의 상부에는 산화물과 같은 절연 물질로 이루어진 제1 층간 절연막(24)이 형성된다. 제1 층간 절연막(24)은 트랜지스터와 비트라인을 절연시키는 역할을 하며, 트랜지스터의 드레인 영역을 노출시키는 비트라인 콘택(25을 갖는다. 제1 층간 절연막(24)의 상부에는 비트라인 콘택(25)을 통해 트랜지스터의 드레인 영역에 접속되는 비트라인(26)이 형성된다.
비트라인(26)의 상부에는 BPSG(borophosphosilicate glass)와 같은 절연 물질로 이루어진 제2 층간 절연막(28)이 형성된다. 제2 층간 절연막(28)은 비트라인(26)과 캐패시터의 스토리지 전극을 절연시키는 역할을 하며, 트랜지스터의 소오스 영역을 노출시키는 매몰 콘택(29)을 갖는다. 제2 층간 절연막(28)의 상부에는 매몰 콘택(29)을 통해 트랜지스터의 소오스 영역에 접속되는 캐패시터의 스토리지 전극(30)가 형성된다. 스토리지 전극(30)의 상부에는 유전체막(32) 및 플레이트 전극(34)이 순차적으로 적층되어 캐패시터(35)를 형성한다.
플레이트 전극(34)의 상부에는 BPSG와 같은 절연 물질로 이루어진 제3 층간 절연막(36)이 형성되고, 제3 층간 절연막(36)의 상부에는 금속 배선층(도시하지 않음)이 형성된다.
상술한 바와 같이 종래의 DRAM 장치에 의하면, 스토리지 전극이 셀 어레이 영역에만 형성되기 때문에 셀 어레이 영역에서 주변 회로 영역으로 넘어가는 부위에서 수직 방향의 단차가 커진다. 즉, 메모리 셀을 구동시키기 위한 주변 회로 영역에는 스토리지 전극이 형성되지 않으므로 셀 어레이 영역과 주변 회로 영역의 절대적인 높이가 크게 달라진다. 통상적으로 셀 어레이 영역과 주변 회로 영역의 경계 부위에 더미 셀(dummy cell)이 형성되는데, 더미 셀 역시 셀 어레이 영역을 구성하는 메인 셀(main cell)과 동일한 구조로 형성되므로 셀 어레이 영역에서 주변 회로 영역으로 넘어가는 부위에서의 급격한 수직 단차에 의한 공정 불량이 매우 심각하게 발생한다.
예를 들어, 캐패시턴스를 증가시키기 위하여 스토리지 전극의 높이를 상향할 경우, 후속하는 콘택 및 금속 배선을 형성하기 위한 노광 공정들에 있어서, 셀 어레이 영역의 초점과 주변 회로 영역의 초점이 상이하여 두 영역 중의 어느 한 곳에 초점을 맞추기가 어렵게 된다. 더욱이, 도 1에 도시한 바와 같은 COB 구조를 갖는 DRAM 장치에서는 캐패시터의 스토리지 전극을 형성하기 전에 이미, 셀 어레이 영역과 주변 회로 영역 간에 트랜지스터(16)와 비트라인(24)에 의한 수직 단차가 형성된다. 따라서, 이와 같은 수직 단차가 존재하는 기판 상부에 캐패시터가 형성되므로, 셀 어레이 영역과 주변 회로 영역의 절대적인 높이의 차이가 더욱 심해져서 후속하는 노광 공정들에서의 초점 심도(depth of focus)의 마진을 확보하기가 매우 어려워진다.
따라서, 본 발명의 목적은 셀 어레이 영역에서 주변 회로 영역으로의 수직 단차를 순차적으로 감소시킬 수 있는 반도체 메모리 장치를 제공하는데 있다.
도 1은 종래 방법에 의한 DRAM 장치의 단면도이다.
도 2는 본 발명의 제1 실시예에 의한 DRAM 장치의 단면도이다.
도 3은 본 발명의 제2 실시예에 의한 DRAM 장치의 단면도이다.
도 4는 본 발명의 제3 실시예에 의한 DRAM 장치의 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 필드 산화막
104 : 게이트 절연막 106 : 게이트 전극
108 : 소오스/드레인 영역 110 : 절연막
112 : 패드 도전층 114 : 제1 층간 절연막
115 : 비트라인 콘택 116 : 비트라인
118 : 제2 층간 절연막 119 : 매몰 콘택
120 : 스토리지 전극 122 : 유전체막
124 : 플레이트 전극 126 : 제3 층간 절연막
상기 목적을 달성하기 위하여 본 발명은, 다수의 메모리 셀들이 매트릭스 형태로 배열된 셀 어레이 영역과 상기 메모리 셀을 구동시키기 위한 주변 회로 영역을 포함하는 반도체 메모리 장치의 레이아웃 방법에 있어서, 상기 셀 어레이 영역과 주변 회로 영역의 경계 부위에 상기 셀 어레이 영역의 수직 높이보다 낮고 상기 주변 회로 영역의 수직 높이보다 높은 더미 셀 영역을 형성하는 것을 특징으로 하는 반도체 메모리 장치의 레이아웃 방법을 제공한다.
바람직하게는, 더미 셀 영역은 셀 어레이 영역에 형성되는 다수의 층들 중 적어도 하나의 층을 제거하여 형성한다.
또한, 상기 목적을 달성하기 위하여 본 발명은, 하나의 트랜지스터와 하나의 캐패시터로 이루어진 메모리 셀 다수가 매트릭스 형태로 배열된 셀 어레이 영역과 상기 메모리 셀을 구동시키기 위한 주변 회로 영역을 포함하는 DRAM 장치의 레이아웃 방법에 있어서, 상기 셀 어레이 영역과 주변 회로 영역의 경계 부위에, 상기 캐패시터를 구성하는 층들 중 적어도 하나의 층을 제거하여 상기 셀 어레이 영역의 수직 높이보다 낮고 상기 주변 회로 영역의 수직 높이보다 높은 더미 셀 영역을 형성하는 것을 특징으로 하는 DRAM 장치의 레이아웃 방법을 제공한다.
바람직하게는, 더미 셀 영역은 트랜지스터와 캐패시터의 사이에 형성되는 층들 중 적어도 하나의 층을 제거하여 형성한다.
상술한 바와 같이 본 발명에 의하면, 셀 어레이 영역와 주변 회로 영역의 경계 부위에 형성되는 더미 셀 영역에서 셀 어레이 영역을 구성하는 층들 중 적어도 하나의 층, 예컨대 스토리지 전극층, 플레이트 전극층 또는 패드 도전층을 제거함으로써 셀 어레이 영역에서 주변 회로 영역으로의 수직 단차를 순차적으로 감소시킬 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 2는 본 발명의 제1 실시예에 의한 DRAM 장치의 단면도이다.
도 2를 참조하면, 반도체 기판(100)의 상부에 통상의 소자분리 공정을 실시하여 기판(100)을 액티브 영역과 필드 영역으로 구분하기 위한 필드 산화막(102)을 형성한다. 이어서, 기판(100)의 액티브 영역의 상부에 게이트 절연막(104) 및 게이트 전극(106)을 순차적으로 형성하고, 통상의 이온주입 공정에 의해 게이트 전극(106) 양측의 기판 표면에 소오스/드레인 영역들(108)을 형성함으로써 트랜지스터를 형성한다.
트랜지스터가 형성된 기판(100)의 상부에 절연막(110)을 침적하고 이를 이방성 식각하여 트랜지스터의 소오스/드레인 영역들(108)을 각각 노출시키는 셀프-얼라인 콘택을 형성한다. 다음에, 결과물의 상부에 도전 물질, 예컨대 도핑된 폴리실리콘을 침적하고 이를 사진식각 공정으로 패터닝함으로써, 셀프-얼라인 콘택을 통해 트랜지스터의 소오스/드레인 영역들(108)에 각각 접속되는 패드 도전층(112)을 형성한다. 패드 도전층(112)은 트랜지스터의 드레인 영역과 후속 공정에서 형성될 비트라인을 접속시키기 위한 비트라인 콘택 및 트랜지스터의 소오스 영역과 후속 공정에서 형성될 캐패시터의 스토리지 전극을 접속시키기 위한 매몰 콘택의 종횡비를 감소시키는 랜딩 패드로서 사용된다.
패드 도전층(112)이 형성된 결과물의 상부에 산화물과 같은 절연 물질을 침적하여 트랜지스터와 후속 공정에서 형성될 비트라인을 절연시키기 위한 제1 층간 절연막(114)을 형성한다. 이어서, 사진식각 공정을 통해 제1 층간 절연막(114)을 식각하여 트랜지스터의 드레인 영역에 접속된 패드 도전층(112)을 노출시키는 비트라인 콘택(115)을 형성한다. 결과물의 상부에 도전 물질, 예컨대 도핑된 폴리실리콘을 침적하고 이를 사진식각 공정으로 패터닝하여 비트라인 콘택(115)을 통해 트랜지스터의 드레인 영역에 접속되는 비트라인(116)을 형성한다.
비트라인(116)이 형성된 결과물의 상부에 BPSG와 같은 절연 물질을 침적하여 비트라인(116)과 후속 공정에서 형성될 캐패시터의 스토리지 전극을 절연시키기 위한 제2 층간 절연막(118)을 형성한다. 이어서, 사진식각 공정을 통해 제2 층간 절연막(118)을 식각하여 트랜지스터의 소오스 영역에 접속된 패드 도전층(112)을 노출시키는 매몰 콘택(119)을 형성한다.
이어서, 결과물의 상부에 도전 물질, 예컨대 도핑된 폴리실리콘을 침적하고 이를 사진식각 공정으로 패터닝하여 매몰 콘택(119)을 통해 트랜지스터의 소오스 영역에 접속되는 캐패시터의 스토리지 전극(120)을 형성한다. 이어서, 사진 공정을 통해 셀 어레이 영역을 마스킹한 후, 더미 셀 영역의 스토리지 전극(120)을 선택적 건식 식각(selective dry etching) 방법으로 제거한다. 계속해서, 결과물의 상부에 유전체막(122) 및 플레이트 전극(124)을 순차적으로 적층하여 셀 어레이 영역에 캐패시터(125)를 형성한다.
캐패시터(125)가 형성된 결과물의 상부에 BPSG와 같은 절연 물질로 이루어진 제3 층간 절연막(126)을 형성한 후, 통상의 금속 콘택 및 금속 배선층 공정을 진행하여 DRAM 장치를 완성한다.
상술한 본 발명의 제1 실시예에 의하면, 셀 어레이 영역와 주변 회로 영역의 경계에 형성되는 더미 셀 영역에서 캐패시터의 스토리지 전극을 제거함으로써 셀 어레이 영역에서 주변 회로 영역으로의 급격한 단차를 완만하게 만들 수 있다. 따라서, 후속하는 콘택 및 금속 배선 공정에 있어서 사진 공정의 마진을 증가시킬 수 있다.
도 3은 본 발명의 제2 실시예에 의한 DRAM 장치의 단면도로서, 더미 셀 영역에서 캐패시터의 플레이트 전극(124)을 제거하여 셀 어레이 영역에서 주변 회로 영역으로의 수직 단차를 순차적으로 감소시킨 경우를 예시한다.
도 4는 본 발명의 제3 실시예에 의한 DRAM 장치의 단면도로서, 더미 셀 영역에서 패드 도전층(112)을 제거하여 셀 어레이 영역에서 주변 회로 영역으로의 수직 단차를 순차적으로 감소시킨 경우를 예시한다.
상술한 실시예들에서는 셀 어레이 영역에 형성되는 층들 중 하나의 층을 더미 셀 영역에서 제거한 경우를 설명하고 있으나, 필요한 경우 더미 셀 영역에서 셀 어레이 형성되는 층들 중 하나 이상의 층을 제거할 수 있음은 물론이다.
상술한 바와 같이 본 발명에 따른 반도체 메모리 장치의 레이아웃 방법에 의하면, 셀 어레이 영역와 주변 회로 영역의 경계 부위에 형성되는 더미 셀 영역에서 셀 어레이 영역을 구성하는 층들 중 적어도 하나의 층, 예컨대 스토리지 전극층, 플레이트 전극층 또는 패드 도전층을 제거함으로써 셀 어레이 영역에서 주변 회로 영역으로의 수직 단차를 순차적으로 감소시킬 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (4)

  1. 다수의 메모리 셀들이 매트릭스 형태로 배열된 셀 어레이 영역과 상기 메모리 셀을 구동시키기 위한 주변 회로 영역을 포함하는 반도체 메모리 장치의 레이아웃 방법에 있어서,
    상기 셀 어레이 영역과 주변 회로 영역의 경계 부위에 상기 셀 어레이 영역의 수직 높이보다 낮고 상기 주변 회로 영역의 수직 높이보다 높은 더미 셀 영역을 형성하는 것을 특징으로 하는 반도체 메모리 장치의 레이아웃 방법.
  2. 제1항에 있어서, 상기 더미 셀 영역은 상기 셀 어레이 영역에 형성되는 다수의 층들 중 적어도 하나의 층을 제거하여 형성하는 것을 특징으로 하는 반도체 메모리 장치의 레이아웃 방법.
  3. 하나의 트랜지스터와 하나의 캐패시터로 이루어진 메모리 셀 다수가 매트릭스 형태로 배열된 셀 어레이 영역과 상기 메모리 셀을 구동시키기 위한 주변 회로 영역을 포함하는 다이나믹 랜덤 억세스 메모리 장치의 레이아웃 방법에 있어서,
    상기 셀 어레이 영역과 주변 회로 영역의 경계 부위에, 상기 캐패시터를 구성하는 층들 중 적어도 하나의 층을 제거하여 상기 셀 어레이 영역의 수직 높이보다 낮고 상기 주변 회로 영역의 수직 높이보다 높은 더미 셀 영역을 형성하는 것을 특징으로 하는 다이나믹 랜덤 억세스 메모리 장치의 레이아웃 방법.
  4. 제3항에 있어서, 상기 더미 셀 영역은 상기 트랜지스터와 상기 캐패시터의 사이에 형성되는 층들 중 적어도 하나의 층을 제거하여 형성하는 것을 특징으로 하는 다이나믹 랜덤 억세스 메모리 장치의 레이아웃 방법.
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