KR0155790B1

KR0155790B1 - 반도체 메모리장치의 커패시터 제조방법

Info

Publication number: KR0155790B1
Application number: KR1019940036897A
Authority: KR
Inventors: 조용수; 김종복; 이권재
Original assignee: 김광호; 삼성전자주식회사
Priority date: 1994-12-26
Filing date: 1994-12-26
Publication date: 1998-10-15
Also published as: KR960026832A

Abstract

반도체 메모리장치의 커패시터 제조방법에 대해 기재되어 있다. 이는 반도체기판 상에 제1도전층을 형성하는 제1도전층을 형성하는 제1공정, 상기 제1도전층상에 제1물질층을 형성하는 제2공정, 적어도 하나 이상의 다른 셀과 그 패턴을 고유하는 적어도 하나 이상의 제1감광막패턴을 상기 제1물질층상에 형성하는 제3공정, 상기 제1감광막패턴을 식각마스크로 하여, 상기 제1물질층을 이방성식각함으로써, 적어도 하나 이상의 다른 셀과 그 패턴을 공유하는 적어도 하나 이상의 제1기둥을 형성하는 제4공정, 상기 제1감광막패턴을 제거하는 제5공정, 단위 셀내로 그 크기가 한정된 제2감광막패턴을 결과물 상에 형성하는 제6공정, 상기 제2감광막패턴을 식각마스크로하여, 상기 제1기둥 및 상기 제1도전층을 이방성식각함으로써, 단위 셀 내로 그 크기가 한정된 적어도 하나 이상의 제2기둥과 단위 셀 내로 그 크기가 한정된 제1도전층 패턴을 각각 형성하는 제7공정, 상기 제2감광막패턴을 제거하는 제8공정, 결과물 전면에 제2도전층을 형성하는 제9공정, 상기 제2도전층을 이방성식각함으로써, 상기 제2기둥 및 제1도전층 패턴 측벽에 스페이서를 형성하는 제10공정, 및 상기 제2기둥을 제거하는 제11공정을 포함하는 것을 특징으로 한다. 따라서, 미세 실린더들에 의해 셀 커패시터 용량 확보를 위한 유효면적을 용이하게 늘일 수 있다.

Description

반도체 메모리장치의 커패시터 제조방법

제1a도 내지 제1c도는 종래 방법에 의한 반도체 메모리장치의 커패시터 제조방법을 설명하기 위해 도시된 단면도 들이다.

제2도는 본 발명에 의한 반도체 메모리장치의 커패시터를 제조하기 위한 개략적인 레이아웃도이다.

제3a도 내지 제3h 도는 본 발명에 의한 반도체 메모리장치의 커패시터 제조방법을 설명하기 위해 도시된 단면도들로서, 상기 제2도의 Ⅲ-Ⅲ'선을 잘라 본 것이다.

본 발명은 반도체 메모리장치의 제조방법에 관한 것으로, 특히 작은 면적에서 보다 큰 커패시터 용량을 얻을 수 있는 반도체 메모리장치의 커패시터 제조방법에 관한 것이다.

메모리셀 면적의 감소에 따른 셀 커패시터 용량의 감소는 DRAM(Danamic Random Access Memory)의 집적도 증가에 심각한 장애요인이 되는데, 이는 메모리 셀의 독출능력을 저하시키고 소프트 에러율을 증가시킬 뿐만 아니라, 저전압에서의 소자동작을 어렵게 하여 작동시 전력소모를 과다하게 한다.

통상, 약 1.5㎛²의 단위 메모리 셀 면적을 가지는 64Mb급 DRAM에 있어서는, 일반적인 2차원적인 스택형 커패시터를 사용한다면, 5산화탄탈륨(Ta₂O₅)과 같은 고유전율의물질을 사용하더라도 충분한 커패시터 용량을 얻기가 힘들다. 따라서, 메모리 셀 동작 특성을 저하시키지 않을 정도의 충분한 셀 커패시터 용량을 확보하기 위하여, 3차원적 구조의 스택형 커패시터가 제안되고 있다.

이중스택(Double Stack) 구조, 핀(FIN) 구조, 원통형(Cylindrical) 구조, 스프트레드 스택(Spread stack) 구조 및 박스(Box)구조등은 메모리 셀의 커패시터 용량을 증가시키기 위해 제안된 3차원적 구조의 커패시터들이다.

제1a도 내지 제1c 도는 종래 방법에 의한 반도체 메모리장치의 커패시터 제조방법을 설명하기 위해 도시된 단면도들로서, 크라운(crown) 구조의 커패시터 제조방법을 설명한다. 이는 -----참고문헌----- 에 기재된 것을 참조하였다.

먼저, 제1a 도 제1 및 제2다결정 실리콘층(34 및 38)을 형성하는공정을 도시한 것으로서, 이는 반도체기판(10)을 활성영역 및 비활성 영역으로 구분하기 위한 필드산화막(12)을 형성한 후, 활성영역에 소오스영역(14), 드레인영역(16) 및 게이트전극(18)으로 구성된 트랜지스터를 형성하는 제1공정, 드레인영역(16)과 접속하는 비트라인 (20)을 형성하고, 결과물 전면에 절연막(19)를 형성한 후, 절연막 상에 그 표면이 평탄한 평탄화층(22)을 형성하는 제2공정, 소오스영역(14) 상에 적층되어 있는 절연막(19) 및 평탄화층(22)을 부분적으로 제거하여 접촉창을 형성한 후, 이 접촉창을 다결정실리콘으로 매립하여기둥전극(30)을 형성하는 제3공정, 결과물 전면에 제1산화막(24), 질화막(26) 및 제2산화막(32)을 적층한 후, 소오스영역(14)상에 적층되어 있는 제1산화막, 질화막 및 제2산화막을 제거함으로써기둥전극(30)을 표면으로 노출시키는 우물을 형성하는 제4공정, 결과물 전면에 제1다결정실리콘층(34)을 형성하고, 그 위에 제3산화막을 형성한 후, 제3산화막을 식각대상물로 한 이방성식각을 행하여 상기우물의 내측벽에 스페이서(36)를 형성하는 제5공정 및 결과물 전면에 제2다결정실리콘층(38) 및 제4 산화막(40)을 형성하는 제6공정으로 진행된다.

제1b도는 이중 실린더형 스토리지 전극(100)을 형성하는공정을 도시한 것으로서, 이는 제2다결정실리콘중(제1a도의 도면부호 38)의 최상부 표면이 드러날 때까지 제4산화막을 에치백하는 제1공정, 표면으로 드러난 제2다결정실리콘층을 식각함으로써 제1다결정 실리콘층(제1a도의 도면부호 34)의 최상부 표면을 노출시키는 제2공정 및 표면으로 노출된 제1 다결정실리콘층을 식각함으로써 크라운형의 스토리지 전극(100)을 완성하는 제3공정으로 진행된다.

제1c도는 유전체막(110) 및 플레이트전극(120)을 형성하는공정을 도시한 것으로서, 이는 제거되지 않고 남은 제4산화막, 스페이서 및 제2산화막(제1b도의 도면부호 40,36 및 32)을 제거하는 제1공정, 결과물 전표면에 유전체막(110)을 형성하는 제2공정 및 결과물 전면에 다결정실리콘을 증착하여 플레이트전극(120)을 형성하는 제3공정으로 진행된다.

상술한 크라운형의 셀 커패시터 제조방법에 의하면, 원통내부에 또다른 원통이 첨가되어 있어, 첨가된 원통의 표면적만큼 셀 커패시터용량을 증가시킬 수 있다.

그러나, 메모리장치의 집적도의 증가에 따라, 단위 셀이 차지하는 면적은 더욱 작아지고, 이에 따라 충분한 셀 커패시터 용량 확보를 위한 3차원적 커패시터의 구조에 대한 연구는 더욱 활발해지고 있다.

본 발명의 목적은 동일 크기의 단위 셀 내에서, 더 큰 커패시터 용량을 얻을 수 있는 반도체 메모리장치의 커패시터 제조방법을 제공하는 데 있다.

상기목적을 달성하기 위한 본 발명에 의한 반도체 메모리장치의 커패시터 제조방법은,

반도체기판 상에 제1도전층을 형성하는 제1공정;

상기 제1도전층 상에 제1물질층을 형성하는 제2공정;

적어도 하나 이상의 다른 셀과 그 패턴을 공유하는 적어도 하나 이상의 제1감광막패턴을 상기 제1물질층 상에 형성하는 제3공정;

상기 제1감광막패턴을 식각마스크로 하여, 상기 제1물질층을 이방성식각함으로써, 적어도 하나 이상의 다른 셀과 그 패턴을 공유하는 적어도 하나 이상의제1기둥을 형성하는 제4공정;

상기 제1감광막패턴을 제거하는 제5공정;

단위 셀내로 그 크기가 한정된 제2감광막패턴을 결과물 상에 형성하는 제6공정;

상기 제2감광막패턴을 식각마스크로 하여, 상기 제1기둥 및 상기 제1도전층을 이방성식각함으로서, 단위 셀 내로 그 크기가 한정된 적어도 하나 이상의 제2기둥과 단위 셀 내로 그 크기가 한정된 제1도전층 패턴을 각각 형성하는 제7공정;

상기 제2감광막패턴을 제거하는 제8공정;

결과물 전면에 제2도전층을 형성하는 제9공정;

상기 제2도전층을 이방성식각함으로써, 상기 제2기둥 및 제1도전층 패턴 측벽에 스페이서를 형성하는 제10공정; 및

상기 제2기둥을 제거하는 제11공정을 포함하는 것을 특징으로 한다.

본 발명에 의한 커패시터 제조방법에 있어서, 상기 제1물질층은, 소정의 식각공정에 대해 상기 제1및 제2도전층과는 그 식각율이 다른물질을 사용하여 형성되고, 이때 상기 제1및 제2도전층을 구성하는물질은 소정의 식각공정에 대해 비슷한 식각율을 갖는 것이 바람직하다.

더욱 바람직하게는, 상기 제1 및 제2도전층을 구성하는물질로는 다결정실리콘을 사용하고, 상기 제1물질층을 구성하는물질로는 고온산화물, 저온산화물 및 보론-인을 포함한 실리콘(BPSG) 등으로 이루어진 군에서 선택된 어느 하나를 사용한다.

본 발명에 의한 커패시터 제조방법에 있어서,상기 제1공정 이전에,반도체기판 상에 제2물질층을 형성하는공정 및 상기 제2물질층 상에 제3물질층을 형성하는공정을 더 포함하는 것이 바람직하다.

이때, 상기 제3물질층은, 소정의 식각공정에 대해 상기 제2물질층을 구성하는물질과는 다른 식각율을 갖는물질을 사용하여 형성되고, 상기 제1 및 제3물질층을 구성하는물질은 소정의 식각에 대해 비슷한 식각율을 갖는 것이 바람직하다.

더욱 바람직하게는, 상기 제1 및 제3물질층을 구성하는물질로는 고온산화물, 저온산화물 및 보론-인을 포함하는 실리콘(BPSG)등으로 이루어진 군에서 선택된 어느 하나를 사용하고, 상기 제2물질층을 구성하는물질로는 실리콘 나이트라이드를 사용한다.

따라서, 본 발명에 의한 반도체 메모리장치의 커패시터 제조방법에 의하면, 여러개의 작은 원통들을 단위 셀 내에 형성함으로써 셀 커패시터 용량 증가를 용이하게 달성한다.

이하, 첨부한 도면을 참조하여 본 발명을 더욱 자세하게 설명하고자 한다. 계속해서 소개되는 도면들에 있어서, 상기 제1a 도 내지 제1c 도에서 참조한 도면부호와 동일한 도면부호는 동일부분을 나타낸다.

제2도는 본 발명에 의한 반도체 메모리장치의 커패시터를 제조하기 위한 개략적인 레이아웃이다.

굵은 점선(L1) 은 단위 셀 범위를 표시하기 위한 것이고, 일점쇄선은 제1감광막패턴 형성을 위한 마스크패턴(P1)을 나타내며, 실선은 제2감광막패턴 형성을 위한 마스크패턴(P2)을 나타낸다. 그리고 실선이 그어진 영역은 미세 실린더 형성을 위한 제2기둥이 되는 부분을 표시한 것이다.

편의상 트랜지스터, 비트라인 등을 형성하기 위한 마스크 패턴 등을 생략하였다.

먼저, 제3a도는 트랜지스터, 비트라인(20), 제1도전층(46) 및 제1물질층(48)을 형성하는공정을 도시한 것으로서, 이는 반도체기판(10)을 활성영역 및 비활성영역으로 한정하는 필드산화막(12)을 형성하는 제1공정, 반도체기판의 상기 활성영역에 소오스영역(14), 드레인영역(16) 및 게이트전극(18)로 이루어진 트랜지스터를 형성하는 제2공정, 결과물 전면에 절연막(19)를 형성하여 상기 트랜지스터를 절연시키는 제3공정, 드레인영역(16) 상의 상기 절연막을 부분적으로 제거하여 접촉창을 형성하는 제4공정, 결과물 상에 도전물질을 증착/패터닝하여 상기 드레인영역(16)과 접속하는 비트라인(20)을 형성하는 제5공정, 상기 비트라인을 다른 도전물질로부터 절연시키기 위한 절연막(21)을 형성하는 제6공정, 결과물 전면에, 예컨대 BPSG(Boro-Phosphorus Silicate Glass)와 같은 절연물질을 도포한 후, 리플로우(reflow)시켜 평탄화층(22)을 형성하는 제7공정, 상기 편탄화층 상에, 예컨대 실리콘 나이트라이드(SiN)와 같은 절연물질을 도포하여 식각저지층(42)을 형성하는 제8공정, 상기 식각저기층 상에, 예컨대 고온산화물, 저온산화물 및 BPSG 등 중 어느 하나를 도포하여 이격층(44)을 형성하는 제9공정, 상기 소오스영역(14) 상에 적층되어 있는 절연막(19), 평탄화층(22), 식각저지층(42) 및 이격층(44)을 부분적으로 식각하여 접촉창을 형성하는 제10공정, 결과물 전면에, 예컨대 다결정실리콘과 같은 도전물질을 증착하여 제1도전층(46)을 형성하는 제11공정 및 상기 제1도전층 상에, 예컨대 저온산화물, 고온산화물 및 BPSG등 중 어느 한물질을 도포하여 제1물질층(48)을 형성하는 제12공정으로 진행된다.

이때, 상기 제1물질층(48)은, 소정의 식각공정에 대해 상기 제1도전층을 구성하는물질과는 다른 식각율을 갖는물질로 형성되어야 하고, 상기 제1물질층(48)과 이격층(44)는, 소정의 식각공정에 대해 비슷한 식각율을 갖는물질로 구성되어야 하며, 이때 상기 식각저지층(42)는, 소정의 식각공정에 대해 상기 이격층(44)을 구성하는물질과는 다른식각율을 갖는물질로 혀성되어야 한다.

본 발명의 일 실시예에서는, 상기 식각저지층(42)을 구성하는물질로 실리콘 나이트라이드를 사용하였고, 상기 이격층(44) 및 제1물질층(48)을 구성하는물질로 저온산화물, 고온산화물 및 BPSG 등 중 어느 한물질을 사용하였으며, 상기 제1도전층(46)을 구성하는물질로는 불순물이 도우프된 다결정실리콘을 사용하였다.

제3b도는 제1감광막패턴(50) 및 제1기둥(52)을 형성하는공정을 도시한 것으로서, 이는 제1물질층(제3a도의 도면부호 48) 상에, 예컨대 포토레지스터와 같은 감광막을 도포하는 제1공정, 상기 제2도에 도시된 마스크패턴(P1)을 이용한 사진/현상공정을 행함으로써 제1기둥 형성을 위한 제1감광막패턴(50)을 형성하는 제2공정 및 상기 제1감광막패턴(50)을 식각마스크로 하고, 상기 제1물질층을 식각대상물로 한 이방성 식각공정을 행하여 제1기둥(52)을 형성하는 제3공정으로 진행된다.

이때, 상기 제2도의 마스크패턴(P1)을 참고로 했을 때, 상기 제1기둥(52)은 적어도 하나 이상의 이웃셀과 그 패턴을 공유하는 모양으로 형성되어 있다는 것과, 단위 셀 내의 여섯 개(물론 이웃하는 셀과 공유하고 있음) 형성되어 있다는 것을 알 수있다.

제3c도는 제2감광막패턴(54)을 형성하는공정을 도시한 것으로서, 이는 제1감광막패턴(제3b도의 도면부호 50)을 제거하는 제1공정, 결과물 전면에, 예컨대 포토레지스트와 같은 감광막을 도포하는 제2공정 및 상기 제2도의 마스크패턴(P2)을 이용한 사진/현상공정으로 제2감광막패턴(54)을 형성하는 제3공정으로 진행된다.

이때, 상기 제2감광막패턴(54)는 단위 셀 내로 한정된 모양(상기 제2도의 마스크패턴(P2) 참조)이고, 상기 제1기둥(52)과는 부분적으로 중첩된다(상기 제2도의 밑줄친 영역 참조).

제3d도는 제2기둥(56) 및 제1도전층 패턴(46a)을 형성하는공정을 도시한 것으로서, 이는 상기 제2감광막패턴(54)를 식각마스크로 하고, 상기 제1기둥 및 제1도전층(제3C 도의 도면부호 52 및 46)을 식각대상물로 한 이방성식각공정으로 진행된다.)

이때, 상기 제2기둥(56)은, 제2도의 밑줄친 영역처럼, 단위 셀 내에 각 여섯 개 형성되고, 상기 제1도전층 패턴(46a)은, 제2도의 마스크패턴(P2) 처럼, 단위 셀 내로 한정된 모양으로 형성된다. 또한 상기 제2기둥(56)은 상기 제1도전층 패턴(46a)상에 모두 형성된다.

본 발명의 일 실시예에서는, 상기 제2기둥을 단위 셀에 여섯 개씩 형성하였으나, 이기둥의 개수는 제1 및 제2감광막패턴의 모양에 따라 조절될 수 있으므로, 단위 셀 내에 형성되는 제2기둥의 개수를 본 발명의 일실시예보다 늘이고 싶을 때는, 상기 제1 감과막패턴의 수를 여섯 개 이상으로 늘이면 되고, 제2기둥의 개수를 본 발명의 일 실시예 보다 줄이고 싶을 때는, 상기 제1감광막패턴의 수를 여섯 개 이하로 줄이면 된다.

제3e도는 제2도전층(58)을 형성하는공정을 도시한 것으로서, 이는 제2기둥(56)이 형성되어 있는 결과물 전면에, 예컨대 다결정실리콘과 같은 도전물질을 증착하는공정으로 진행된다.

이때, 상기 제2 도전층(58)은, 소정의 식각에 대해 상기 제1도전층(제3도의 도면부호 46)을 구성하는물질과 식각율이 비슷한물질로 구성되며, 상기 제2기둥(56) 들의 측별에서 균일한 두께를 가지도록 형성된다. 이때, 상기 제2 도전층(58)의 두께는 d/2 이하임이 바람직하다(여기서, d 는 제2기둥(56)들 사이의 최소간격을 의미함).

제3F 도는 미세 실린더(60)들을 형성하는공정을 도시한 것으로서, 이는 상기 제2 도전층(제3e도의 도면부호 58)을 식각대상물로 한 이방성식각을 결과물 전면에 행하는공정으로 진행된다.

이때, 제2 도전층은 제2기둥(56) 및 제1도전층 패턴(46a)의 측별에 형성되어 있는 부분을 제외한 모든 부분이 식각된다. 따라서, 상기 미세 실린더(60)는 제2기둥(56)을 둘러싸는 모양으로 형성되고, 그 개수는 상기 제2기둥의 개수와 동일하다.

제3G 도는 스토리지 전극(200)을 완성하는공정을 도시한 것으로서, 이는 상기 제2기둥 및 이격층(제3F 도의 도면부호 56 및 44)을 식각대상물로 한 동상성식각을 결과물 전면에 행하는 공정으로 진행된다.

이때, 제2기둥이 제거됨과 동시에 제1도전층 패턴(46a) 하부에 존재하던 이격층도 함께 제거되므로, 셀 커패시터 용량 확보를 위한 유효면적을 더 늘일 수 있다.

따라서, 본 발명의 일 실시예에 의해 제조된 스토리지 전극(200)은, 제1도전층 패턴(46a) 상에, 이 패턴과 연결되는 여섯 개의 미세 실린더(60)가 형성되어 있는 모양이다.

제3h 도는 유전체막(210) 및 플레이트전극(220)을 형성하는공정을 도시한 것으로서, 이는 결과물 전면에, 예컨대 5산화탄탈륨(Ta₂O₅)와 같은 고유전물질을 도포하여 유전체막(210)을 형성하는 제1공정 및 상기 유전체막(210) 상에, 예컨대 다결정실리콘과 같은 도전물질을 증착하여 플레이트전극(220)을 형성하는 제2공정으로 진행된다.

따라서, 본 발명에 의한 반도체 메모리장치의 커패시터 제조방법에 의하면, 미세 실린더들에 의해 셀 커패시터 용량 확보를 위한 유효면적을 용이하게 늘일 수 있다.

본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.

Claims

반도체 기판 상에 제1도전층을 형성하는 제1공정; 상기 제1도전층 상에 제1물질층을 형성하는 제2공정; 적어도 하나 이상의 다른셀과 그 패턴을 공유하는 적어도 하나 이상의 제1감광막 패턴들을 각 셀들의 상기 제1물질층 상에 형성하는 제3공정; 상기 제1감광막패턴들을 식각마스크로 한 이방성 식각을 행함으로써 적어도 하나 이상의 다른 셀과 그 패턴을 공유하는 적어도 하나 이상의 상기 제1물질층으로 된 제1기둥들을 상기 각 셀들에 형성하는 제4공정; 상기 제1감광막 패턴들을 제거하는 제5공정; 상기 각 셀들 내로 그 크기가 한정된 제2감광막 패턴을 결과물기판 상에 형성하는 제6공정; 상기 제2감광막 패턴을 식각마스크로 하여 상기 제1기둥 및 제1도전층을 이방성식각함으로써 상기 각 셀들에 적어도 하나 이상의 상기 제1물질층으로 된 제2기둥들과 각 셀 단위로 한정된 제1도전층 패턴을 형성하는 제7공정; 상기 제2감광막 패턴을 제거하는 제8공정; 결과물 기판 전면에 제2 도전층을 형성하는 제9공정; 상기 제2 도전층을 이방성식각함으로써 상기 제2기둥들 및 상기 제1도전층 패턴 측별에 스페이서를 형성하는 제10공정; 및 상기 제2기둥들을 제거하는 제11공정을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 커패시터 제조방법.
제1 항에 있어서, 상기 제1물질층은, 소정의 식각공정에 대해 상기 제1 및 제2 도전층과는 그 식각율이 다른물질을 사용하여 형성하는 것을 특징으로 하는 반도체 메모리 장치의 커패시터 제조방법.
제2 항에 있어서, 상기 제2 도전층은, 소정의 식각공정에 대해 상기 제1도전층과 비슷한 식각율을 갖는물질로 형성하는 것을 특징으로 하는 반도체 메모리 장치의 커패시터 제조방법.
제2 항 제3 항 중 어느 한 항에 있어서, 상기 제1 및 제2 도전층은 다결정실리콘으로 형성하고, 상기 제1물질층은 고온산화물, 저온산화물 및 보론-인을 포함한 실리콘(BPSG)등으로 이루어진 군에서 선택된 어느 하나로 형성하는 것을 특징으로 하는 반도체 메모리 장치의 커패시터 제조방법.
제1 항에 있어서, 상기 제1공정 이전에, 반도체 기판 상에 제2물질층을 형성하는공정 및 상기 제2물질층 상에 제3물질층을 형성하는공정을 더 행하고, 상기 제3물질층은 상기 제11공정 시 같이 제거하는 것을 특징으로하는 반도체 메모리장치의 커패시터 제조방법.
제 5 항에 있어서, 상기 제3물질층은, 소정의 식각공정에 대해 제2물질층을 구성하는물질과는 다른 식각율을 갖는물질로 형성하는 것을 특징으로 하는 반도체 메모리 장치의 커패시터 제조방법.
제 6 항에 있어서, 상기 제3물질층은, 소정의 식각공정에 대해 상기 제1물질층을 구성하는물질과 비슷한 식각율을 갖는물질로 형성하는 것을 특징으로하는 반도체 메모리 장치의 커패시터 제조방법.
제 6 항 및 제 7 항 중 어느 한 항에 있어서, 상기 제1 및 제3물질층은 고온산화물, 저온산화물 및 보론-인을 포함하는 실리콘(BPSG) 등으로 이루어진 군에서 선택된 어느 하나로 형성하고, 상기 제2물질층은 실리콘 나이트라이드로 형성하는 것을 특징으로 하는 반도체 메모리 장치의 커패시터 제조방법.