KR960003769B1 - 반도체메모리장치 및 그 제조방법 - Google Patents

Abstract

내용 없음.

Description

반도체메모리장치 및 그 제조방법

제 1 도는 종래 비트라인 구조를 구비한 반도체메모리장치를 나타낸 단면도.

제 2 도는 본 발명에 의한 비트라인 구조를 구비한 반도체메모리장치를 나타낸 단면도.

제 3 도 내지 제 8 도는 본 발명에 의한 비트라인 구조를 구비한 반도체메모리장치의 제조방법의 일 실시예를 나타낸 공정순서도.

제 9 도는 상기 제 8 도는 공정의 다른 예를 나타낸 단면도.

제 10 도 내지 제 16 도는 본 발명에 의한 비트라인 구조를 구비한 반도체메모리장치의 제조방법의 다른 실시예를 나타낸 공정순서도.

본 발명은 반도체메모리장치 및 그 제조방법에 관한 것으로, 특히 메모리 셀의 비트라인의 구조 및 그 제조방법에 관한 것이다.

최근 반도체 제조기술의 발달과 메모리소자의 응용분야가 확장되어 감에 따라 대용량의 메모리소자 개발이 진척되고 있는데, 특히 1개의 메모리 셀(cell)을 1개의 커패시터와 1개의 트랜지스터로 구성함으로써 고집적화에 유리한 DRAM(Dynamic Random Access Momory)의 괄목할만한 발전이 이루어져 왔다.

이 DRAM의 개발은 3년에 4배의 고집적화를 달성하게 되었는데, 현재 DRAM의 집적도는 4Mb DRAM이 양산단계에 접어들었고, 16Mb는 양산을 향해 빠른 속도로 개발이 진행중이며, 64Mb 및 256Mb는 개발을 위한 연구가 활발히 진행되고 있다.

이러한 반도체메모리장치는 정보의 독출과 저장을 위해 큰 정전용량을 가져야 하는데, 집적도가 4배 증가할 때 칩(chip) 면적이 2~1.8배의 증가에 그치므로서 상대적으로 메모리 셀의 면적은 1/2~1/3배 줄어들게 되어, 기존의 커패시터 구조로서는 한정된 면적내에서 충분히 큰 셀 커패시턴스를 확보할 수 없다. 따라서, 작은 면적내에서 보다 큰 커패시턴스를 얻기 위한 방법의 연구가 요구되었는데, 이 방법은 보통 다음의 3가지로 나뉘어질 수 있다. 즉, 첫째는 유전체막의 두께감소, 둘째는 유전상수가 큰 물질의 사용, 셋째는 커패시터의 스토리지전극의 유효면적 증가가 그것이다.

이중에서 첫번째의 경우, 유전체막의 두께가 작아질수록 파울러 노트하임(Fowler-Nordheim) 전류에 의해 사용이 제한되며, 신뢰성 문제가 심각하므로 대용량 메모리소자에 적용하기가 힘들다.

두번째의 경우, 메모리소자의 집적도가 증가함에 따라 작은 메모리 셀 면적내에서 큰 유전용량을 확보하기 위하여 고유전물질이나 강유전물질을 커패시터용 유전체막으로 사용하는 것으로 오산화탄탈륨(Ta₂O₅)에 대한 연구가 널리 이루어지고 있다. 그러나, 상기 오산화탄탈륨을 현재 제품에 적용하기에는 박막상태에서 누설전류가 크고, 파괴전압이 작다는 문제점이 있다. 또한 상기와 같은 문제점을 해결하기 위한 여러가지 노력이 이루어지고 있지만, 그 노력은 시작단계에 있음으로 현재상태로는 제품에 적용하기가 곤란한 점이 있다.

세번째의 경우가 현재까지 가장 많은 개발이 이루어진 방법으로써, 집적도의 향상을 위한 메모리 셀 구조에 따라 종래 플래너(planer)형 커패시터 셀에서 스택(stack)형 커패시터 셀과 트렌치(trench)형 커패시터셀의 3차원적인 구조가 고안되어 4Mb DRAM에 적용되고 있으나 16Mb DRAM을 경계로 그 한계를 노출시키고 있다. 또한, 상기 스택형 커패시터 셀에서는 많은 양의 커패시턴스를 얻기 위해 트랜지스터위에 적층한 커패시터 구조에서는 커패시터의 높이가 높아지기 때문에 심한 단차문제가 발생하고, 트렌치형 커패시터 셀에서는 스켈링 다운 (scaling down)작업의 진행에 의한 트렌치가 누설전류 문제가 발생하여 64Mb DRAM에 대응하기가 어렵게 되었다.

따라서 이러한 대용량 DRAM의 문제점을 해결하기 위한 새로운 구조의 커패시터로 스택-트렌치 병합형 커패시터, 휜(fin)구조 커패시터, 박스(box)구조 커패시터 및 스프레드(spread) 스택 커패시터 등이 제안되었다. 그러나, 상기와 같이 스토리지전극의 구조를 개선하여 커패시터 용량을 증가시키고자 하는 시도는 디자인룰(design rule)의 한계 및 복잡한 공정상의 문제점등으로 집적도가 더욱 증가되는 차세대 디바이스 개발에 대해 제한을 받게 되었고, 이러한 문제점을 극복하는 새로운 커패시터 구조에 대한 개발이 요청되었다.

또한, 반도체기판상에 커패시터를 형성하게 되는 문제 구조에 있어서(편의상, 이하 통칭하여 스택형이라 칭함)의 프로세스는, 먼저 반도체기판(100)상에 형성하는 필드산화막(101)을 이용하여 소자분리영역과 소자형성영역(즉, 활성영역)을 한정하고, 상기 소자형성영역부분의 반도체기판(100)상에 트랜지스터(1,2,3',4)를 형성하며, 상기 트랜지스터의 드레인영역(4)부분을 노출시키는 콘택트 홀을 형성하여 비트라인용 도전층(BL)을 매몰시키고, 그 다음 층간절연막(11)을 침적한 후 상기 트랜지스터의 소오스영역(3) 부분을 노출시키는 콘택트홀을 형성하여 스토리지전극용 도전층(1트랜지스터3)을 형성하는 프로세스로 진행하게 된다(제 1 도 참조). 여기서, 상기 제 1 도에서 사용된 참조부호는 후술되는 본 발명의 도면중에서 그 역할이 동일한 부분에는 동일한 참조부호를 사용하였다. 미설명 부호 7',0,12, 및 SP2는 절연막들 및 스페이서를 각각 나타낸다.

이러한 프로세스로 진행되면 메모리 셀의 사이즈(size)가 작아질수록 상기 비트라인 및 스토리지전극을 형성하기 위한 콘택트 홀이 작아지고, 상기 반도체기판위에 형성된 결과물의 단차(topography)가 높아져 결국 콘택트 홀의 형성이 어렵게 됨으로써, 상기 비트라인 및 스토리지전극의 콘택이 어렵게 되는 문제점이 있다.

따라서 본 발명의 목적은 상기한 바와 같은 종래기술의 문제점을 해결하기 위하여 대용량의 메모리셀 구조에서 단차를 없앤 비트라인구조를 제공하는데 있다.

본 발명의 다른 목적은 상기한 비트라인 구조의 효율적인 제조방법을 제공하는데 있다.

상기한 목적을 달성하기 위하여 본 발명은, 반도체기판상에 소자분리영역과 소자형성영역을 한정하기 위한 필드산화막 ; 상기 소자형성영역에 대응되는 부분의 반도체기판에 형성된 드레인영역과 단차없이 연결되는 비트라인 ; 상기 비트라인의 상부에 형성된 제 1 절연막 ; 상기 비트라인 및 제 1 절연막의 측벽에 형성된 제 1 스페이서 ; 그 패턴의 한쪽이 상기 비트라인 상부의 제 1 절연막위로 연장되고, 다른쪽은 상기 소자형성 영역에 대응되는 부분의 반도체기판위에 게이트산화막을 개재하여 연장된 게이트전극 ; 상기 게이트전극의 상부에 형성된 제 2 절연막 ; 상기 게이트전극 및 제 2 절연막의 측벽에 형성된 제 2 스페이서 ; 상기 드레인 영역과 소정거리 이격되고, 상기 제 2 스페이서사이의 반도체기판에 형성된 소오스영역 ; 및 상기 결과물들과는 제 3 절연막으로 절연되고, 상기 소오스영역과 연결되는 스토리지전극을 구비하는 것을 특징으로 한다.

상기한 다른 목적을 달성하기 위하여 본 발명의 방법은, 비트라인을 매몰시켜 형성된 메모리 셀을 구비하는 반도체메모리장치의 제조방법에 있어서, 상기 비트라인은, 소자형성영역과 소자분리영역을 한정하기 위한 필드산화막의 형성후 상기 소자형성영역에 대응되는 반도체기판위에 단차없이 형성되는 것을 특징으로 한다.

이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명하기로 한다.

제 2 도는 본 발명에 의한 비트라인 구조를 구비한 반도체메모리장치를 나타낸 단면도이다. 제 2 도를는 참조하면, 본 발명에 의한 반도체메모리장치는 반도체기판(100)상에 소자분리영역과 소자형성영역을 한정하기 위한 필드산화막(101)이 형성되어 있고, 상기 소자형성영역에 대응되는 부분의 반도체기판(100)에 형성된 드레인영역(4)과 단차없이 비트라인(BL)이 형성되어 있으며, 상기 비트라인(BL)의 상부 및 측벽을 둘러싼 제 1 절연막(5) 및 제 1 스페이서(SP1)가 형성되어 있고, 그 패턴의 한쪽이 상기 비트라인(BL) 상부의 제 1 절연막(5)위로 연장되고, 다른쪽은 상기 소자형성영역에 대응되는 부분의 반도체기판(100)위에 게이트산화막(1)을 개재하여 연장된 게이트전극(2')이 형성되어 있으며, 상기 게이트전극(2')의 상부 및 측벽을 둘러싼 제 2 절연막(7') 및 제 2 스페이서(SP2)가 형성되어 있고, 상기 드레인영역(4)과 소정거리 이격되고, 상기 제 2 스페이서(SP2) 사이의 반도체기판(100)에 소오스영역(3)이 형성되어 있으며, 및 상기 결과물들과는 제 3 절연막(9,11)으로 절연되고, 상기 소오스영역(3)과 연결되는 스토리지전극용 도전층(13)이 형성되어 있다.

제 3 도 내지 제 8 도는 본 발명에 의한 비트라인 구조를 구비한 반도체메모리장치의 제조방법의 일실시예를 나타낸 공정순서도이다.

제 3 도는 필드산화막(101), 제 1 절연막(1'), 및 제 1 포토레지스트패턴(PR1)의 형성공정을 도시한 것으로, 먼저 제 1 전도형의 반도체기판(100)상에 소자형성영역과 소자분리영역을 한정하기 위하여, 상기 소자분리영역에 대응하는 부분의 반도체기판상(100)에 통상적인 방법을 이용하여 필드산화막(101)을 형성하고, 상기 소자형성영역에 대응하는 부분의 반도체기판(100)상에 제 1 절연막(1') 예컨대 산화막을 수십 Å~150Å정도의 두께로 형성한다. 이어서, 상기 산화막(1')위에 포토레지스트 도포, 마스크노광 및 현상등의 공정을 거쳐 원하는 크기의 제 1 포토레지스트 패턴(PR1)을 형성한 후 이 제 1 포토레지스트 패턴(PR1)을 적용하여 상기 산화막(1')을 식각하여 반도체기판의 일부표면을 노출시킴으로써, 비트라인을 형성시키기 위한 제 1 콘택트 홀(CH1)을 형성한다.

제 4 도는 4(BL), 산화막(5), 드레인영역(4) 및 제 1 스페이서(SP1)의 형성공정을 도시한 것으로, 먼저 상기 제 1 포토레지스트 패턴을 제거한 후 결과물 전면에 비트라인용 도전층, 예컨대 불순물이 도우핑된 다결정실리콘, 혹은 불순물이 도우핑된 다결정실리콘과 금속의 혼합으로 구성되는 도전물질(이하, 폴리사이드(polycide)라 칭함), 혹은 텅스텐과 같은 기타의 금속성 물질과, 절연막으로 사용되는 산화막을 차례로 침적한 후 상기 산화막과 비트라인용 금속층을 식각함으로써, 상기 노출된 반도체기판을 포함하는 도전층패턴 즉 비트라인(BL)과, 패터닝된 산화막(5)을 형성한다. 이어서, 결과물 전면에 제 2 절연막, 예컨대 산화막, 혹은 질화막, 혹은 기타의 절연물질을 1000Å정도의 두께로 형성한후 이방성식각을 실시함으로써, 도시한 바와 같이 상기 비트라인(BL) 및 패터닝된 산화막(5)의 측벽에 상기 제 2 절연막으로 이루어지는 제 1 스페이서(SP1)를 형성한다. 이때, 상기 비트라인(BL)과 연결되는 트랜지스터의 드레인영역(4)이 상기 비트라인 형성시에 함께 형성되게 되는데, 이는 상기 비트라인(BL)을 구성하는 물질에 따라 그 형성방법이 결정된다. 즉, 상기 비트라인(BL)을 구성하는 물질이 불순물이 도우핑된 다결정실리콘을 포함하는 것이면, 상기 다결정실리콘의 불순물 도우핑공정후 소정의 열처리공정을 통하여 상기 다결정실리콘에 주입된 불순물이 반도체기판(100)쪽으로 확산되도록 함으로써 드레인영역(4)을 형성하고, 상기 비트라인(BL)을 구성하는 물질이 금속성 물질일 경우에는 상기 제 1 절연막의 식각공정전에 소정량의 불순물을 반도체기판내에 주입함으로써 드레인영역(4)을 형성한다. 여기서, 상기 제 3 도의 공정에서 먼저 형성된 필드산화막과 소자형성영역과의 단차만 존재하게 되므로, 상기 비트라인을 형성하기 위한 제 1 콘택트 홀, 및 비트라인 (BL)을 형성하는데 있어서 단차에 의한 종래기술의 문제가 없게 된다.

제 5 도는 게이트산화막(1), 제 1 도 전층(2), 및 제 3 절연막(7)의 형성공정을 도시한 것으로, 먼저 상기 제 1 스페이서(SP1)의 형성공정후 상기 제 1 절연막으로 사용된 산화막을 벗겨내고(strip), 게이트산화막(1)을 100Å정도의 두께로 성장시킨다. 계속해서, 결과물 전면에 트랜지스터의 게이트전극용 제 1 도전층(2), 예컨대 불순물이 도우핑된 다결정실리콘, 혹은 폴리사이드, 혹은 텅스텐과 같은 기타의 금속성물질, 및 제 3 절연막(7), 예컨대 산화막, 혹은 질화막, 혹은 기타의 절연물질을 차례로 형성한다.

제 6 도는 게이트전극(2'), 및 소오스영역(3)의 형성공정을 도시한 것으로, 먼저 상기 제 3 절연막위에 포토레지스트 도포, 마스크노광 및 현상등의 공정을 거쳐 게이트전극의 크기로 포토레지스트 패턴을 형성한 후, 이 포토레지스트 패턴을 적용하여 상기 제 3 절연막 및 제 1 도전층을 차례로 패터닝함으로써, 상기 패터닝된 제 1 도전층으로 구성된 게이트전극(2')을 형성한다. 이어서, 상기 포토레지스트 패턴을 마스크로 적용하여 결과물 전면에 소정량의 불순물을 주입함으로써 트랜지스터의 소오스영역(3)을 형성하고, 상기 포토레지스트 패턴을 제거한다. 여기서, 미설명부호 7'는 패터닝된 제 3 절연막을 나타낸다. 이때, 상기 소오스영역(3)의 형성은 상기 포토레지스트 패턴 제거후에 결과물 전면에 대한 불순물 주입공정을 통하여 형성될 수도 있다.

제 7 도는 제 2 스페이서(SP2), 제 4 절연막(9), 층간절연막(11), 및 제 2 포토레지스트 패턴(PR2)의 형성공정을 도시한 것으로, 먼저 상기 제 6 도의 공정후 결과물 전면에 절연물질, 예컨대 HTO(High Temperature Oxide)막을 형성하여 이방성식각을 실시함으로써, 상기 패터닝된 제 3 절연막(7') 및 제 1 도전층(2')의 측벽에 상기 산화막으로 이루어지는 제 2 스페이서(SP2)를 형성하고, 제 4 절연막(9) 예컨대 HTO막을 전면에 형성한다. 계속해서, 결과물을 평탄화시키기 위하여 BPSG(Boro Phosphorous Silicate Glass)막과 같은 층간절연막(11)을 침적하고, 상기 층간절연막(11)위에 포토레지스트 도포, 마스크노광 및 현상등의 공정을 거쳐, 스토리지전극 형성을 위한 콘택트 홀을 형성하기 위한 제 2 포토레지스트 패턴(PR2)을 형성한다. 여기서, 상기 제 2 스페이서로는 상기 산화막 이외에 질화막, 혹은 기타의 절연물질을 사용할 수 있다.

제 8 도는 제 2 콘택트 홀(CH2), 및 제 2 도전층(13)이 형성공정을 도시한 것으로, 먼저 상기 제 2 포토레지스트 패턴을 적용하여 상기 층간절연막(11), 제 4 절연막(9) 및 게이트산화막(1)을 차례로 식각함으로써 상기 소오스영역(3)을 노출시키는 제 2 콘택트 홀(CH2)을 형성하고, 결과물 전면에 스토리지전극용 제 2 도전층(13), 예컨대 불순물이 도우핑된 다결정실리콘, 혹은 폴리사이드, 혹은 텅스텐과 같은 기타의 금속성 물질등을 형성한다. 여기서, 상기 제 2 콘택트 홀(CH2')을, 제 9 도에 도시된 바와 같이, 상기 제 8 도의 제 2 콘택트 홀(CH2)보다 더 넓은 콘택트 홀을 형성하고, 스토리지전극용 도전층(13)과 게이트전극(2')간의 단락을 방지하기 위한 스페이서(12) 형성한 후, 제 2 도전층(13)을 형성할 수도 있다. 계속되는 후속공정에서 상기 제 2 도전층을 소정크기로 패터닝하여 스토리지전극을 형성하고, 상기 스토리지전극위에 유전체막 및 플레이트전극을 차례로 형성함으로써 메모리 셀을 완성한다.

제 10 도 내지 제 16 도는 본 발명에 의한 비트라인 구조를 구비한 반도체메모리장치의 제조방법의 다른 실시 예를 나타낸 공정순서도이다.

제 10 도 내지 제 13 도의 공정은 상기 제 3 도 내지 제 6 도의 공정과 각각 동일하다.

제 14 도는 제 2 스페이서(SP2) 및 제 2 도전층(13)의 형성공정을 도시한 것으로, 먼저 상기 제 13 도의 공정후 결과물 전면에 절연물질, 예컨대 HTO막을 형성하여 이방성식각을 실시함으로써, 상기 패터닝된 제 3 절연막(7') 및 제 1 도전층(2')의 측벽에 상기 산화막으로 이루어지는 제 2 스페이서(SP2)를 형성하고, 이어서 상기 결과물의 골곡진 표면을 따라 스토리지전극용 제 2 도전층(13) 예컨대 불순물이 도우핑된 다결정실리콘을 두껍게 형성하여 평탄화시킨다.

제 15 도는 상기 제 2 도전층의 전표면에 대하여 에치 백(etch back)공정 혹은 폴리싱(polishing)을 실시한 후의 공정을 나타낸다. 여기서, 미설명부호 13'는 상기 에치 백공정 혹은 폴리싱을 거친 후의 제 2 도전층을 나타낸다.

제 16 도는 제 3 도전층(15) 및 포토레지스트 패턴(PR)의 형성공정을 도시한 것으로, 먼저 상기 에치 백 공정 혹은 폴리싱을 거친 제 2 도전층(13') 전면에 스토리지전극용 제 3 도전층(15) 예컨대 불순물이 도우핑된 다결정실리콘을 형성하고, 상기 제 3도전층(15)위에 포토레지스트 도포, 마스크노광, 및 현상등의 공정을 거쳐 스토리지전극형성을 위한 포토레지스트 패턴(PR)을 형성한다.

계속되는 후속공정에서 상기 포토레지스트 패턴을 적용하여 상기 제 2 도전층 및 제 3 도전층을 소정크기로 패터닝하여 스토리지전극을 형성하고, 상기 스토리지전극위에 유전체막 및 플레이트전극을 차례로 형성함으로써 메모리 셀을 완성한다. 여기서, 상기 스토리지전극 형성을 위한 콘택트 홀(즉, 소오스영역을 노출시키기 위한)을 별도의 추가공정없이 상기 제 13 도의 게이트전극 형성시에 함께 얻을 수 있어서, 상기 제 14 도의 제 2 도전층과 소오스영역이 자동적으로 접촉되는데, 이를 셀프-얼라인(self-align) 스토리지전극 형성방법이라 칭한다. 이와같은 셀프-얼라인 스토리지전극 형성방법은 별도의 콘택트 홀의 형성공정이 없이 이루어 지기 때문데, 종래 스토리지전극 형성을 위한 콘택트 홀의 형성시 문제되던 단차문제도 해결할 수 있는 이점이 있다. 즉, 상술한 본 발명의 다른 실시예를 통하여 비트라인 형성시에 문제되던 단차문제는 완전히 해결할 수 있을 뿐만 아니라, 스토리지전극 형성을 위한 콘택트 홀의 형성시 문제되던 단차문제도 상당부분 해결할 수 있어서, 상기 스토리지전극의 피복율(step coverage)을 향상시킬 수 있다.

이상과 같이 본 발명에 의한 비트라인은 소자형성영역 및 소자분리영역을 한정하고 난 후 바로 형성됨으로써, 종래 상기 비트라인을 형성하기 위한 콘택트 홀의 형성시에 문제시된던 단차문제를 해결할 수 있게 되었다. 즉, 종래에는 소자형성영역 및 소자분리영역을 한정하고 난후 트랜지스터의 게이트전극을 먼저 형성하므로 상기 비트라인 형성을 위한 콘택트 홀의 형성시에 이미 4000Å~5000Å정도의 단차가 형성되어 비트라인의 형성에 어려움이 있었는데, 본 발명에서의 소자형성영역위에 직접 비트라인을 형성함으로써 종래 기술의 단차문제를 해결하였다.

또한, 셀프-얼라인 스토리지전극 형성방법을 실시함으로써, 종래 스토리지전극 형성을 위한 콘택트 홀의 형성시 문제되던 단차문제도 상당부분 향상시킬 수 있는 이점이 있다.

Claims (17)

1. 반도체기판상에 소자분리영역과 소자형성영역을 한정하기 위한 필드산화막 ; 상기 소자형성영역에 대응되는 부분의 반도체기판에 형성된 드레인영역과 단차없이 연결되는 비트라인 ; 상기 비트라인의 상부에 형성된 제 1 절연막 ; 상기 비트라인 및 제 1 절연막의 측벽에 형성된 제 1 스페이서 ; 그 패턴의 한쪽이 상기 비트라인 상부의 제 1 절연막위로 연장되고, 다른쪽은 상기 소자형성영역에 대응되는 부분의 반도체기판위에 게이트산화막을 개재하여 연장된 게이트전극 ; 상기 게이트전극의 상부에 형성된 제 2 절연막 ; 상기 게이트전극 및 제 2 절연막의 측벽에 형성된 제 2 스페이서 ; 상기 드레인영역과 소정거리이격되고, 상기 제 2 스페이서 사이의 반도체기판에 형성된 소오스영역 ; 및 상기 결과물들과는 제 3 절연막으로 절연되고, 상기 소오스영역과 연결되는 스토리지전극을 구비하는 것을 특징으로 하는 반도체메모리장치.
2. 제 1 항에 있어서, 상기 비트라인은 불순물이 도우핑된 다결정실리콘, 혹은 폴리사이드, 혹은 텅스텐과 같은 기타의 금속성물질중의 하나인 것을 특징으로 하는 반도체메모리장치.
3. 제 1 항에 있어서, 상기 게이트전극은 불순물이 도우핑된 다결정실리콘, 혹은 폴리사이드, 혹은 텅스텐과 같은 기타의 금속성 물질중의 하나인 것을 특징으로 하는 반도체메모리장치.
4. 제 1 항, 또는 제 2 항, 또는 제 3 항에 있어서, 상기 제 2 절연막, 제 1 스페이서 및 제 2 스페이서는 산화막, 흑은 질화막, 혹은 기타의 절연물질인 것을 특징으로 하는 반도체메모리장치.
5. 제 1 항에 있어서, 상기 제 3 절연막은 BPSG막인 것을 특징으로 하는 반도체메모리장치.
6. 비트라인을 매몰시켜 형성된 메모리 셀을 구비하는 반도체메모리장치의 제조방법에 있어서, 상기 비트라인은, 소자형성영역과 소자분리영역을 한정하기 위한 필드산화막의 형성후 상기 소자형성영역에 대응되는 반도체기판위에 단차없이 형성되는 것을 특징으로 하는 반도체메모리장치의 제조방법.
7. 제 6 항에 있어서, 상기 비트라인을 구성하는 물질이 상기 불순물이 도우핑된 다결정실리콘이거나, 폴리사이드일 경우, 상기 불순물이 도우핑된 다결정실리콘의 형성중 다결정실리콘에 불순물을 주입한후 소정의 열처리공정을 거칠때, 상기 불순물이 상기 비트라인의 하부에 위치하는 반도체기판쪽으로 확산되어 상기 비트라인과 연결되는 드레인영역을 동시에 형성하는 것을 특징으로 하는 반도체메모리장치의 제조방법.
8. 제 6 항에 있어서, 상기 비트라인을 구성하는 물질이 상기 텅스텐과 같은 기타의 금속성 물질을 경우, 상기 비트라인의 형성공정전에 드레인영역을 먼저 형성하는 것을 특징으로 하는 반도체메모리장치의 제조방법.
9. 반도체기판상에 소자형성영역과 소자분리영역을 한정하기 위한 필드산화막을 형성하는 공정; 상기 소자형성영역에 대응되는 부분의 반도체기판상에 소정두께의 제 1 절연막을 형성하는 공정; 상기 제 1 절연막위에 마스크패턴을 적용하여 식각함으로써 제 1 콘택트 홀을 형성하여 반도체기판을 노출시키는 공정; 결과물 전면에 비트라인용 도전층 및 제 2 절연막을 차례로 형성하는 공정; 상기 도전층 및 제 2 절연막을 패터닝함으로써 상기 노출된 반도체기판을 포함하는 비트라인 및 패터닝된 제 2 절연막을 형성하는 공정; 상기 비트라인 및 패터닝된 제 2 절연막의 측면을 따라 제 1 스페이서를 형성하는 공정; 그 측면에 상기 제 1 스페이서가 형성된 비트라인 부분을 제외한 나머지 부분의 제 1 절연막을 제거하는 공정; 산화공정을 통하여 상기 제 1 절연막이 제거된 부분의 반도체기판위에 게이트산화막을 형성하는 공정; 결과물 전면에 게이트전극용 제 1 도전층 및 제 3 절연막을 차례로 형성하는 공정; 상기 제 3 절연막위에 마스크패턴을 적용하여 상기 제 3 절연막 및 제 1 도전층을 패터닝하는 공정; 결과물 전면에 불순물을 주입하여 소오스영역을 형성하는 공정; 상기 패터닝된 제 1 도전층 및 제 3 절연막의 측면에 제 2 스페이서를 형성하는 공정; 결과물 전면에 제 4 절연막 및 층간절연막을 차례로 형성하는 공정; 및 상기 소오스영역과 연결되는 스토리지전극을 형성하는 공정을 구비하는 것을 특징으로 하는 반도체메모리장치의 제조방법.
10. 제 9 항에 있어서, 상기 비트라인을 구성하는 물질이 상기 불순물이 도우핑된 다결정실리콘이거나, 폴리사이드일 경우, 상기 불순물이 도우핑된 다결정실리콘의 형성중 다결정실리콘에 불순물을 주입한 후 소정의 열처리공정을 거칠때, 상기 불순물이 상기 비트라인의 하부에 위치하는 반도체기판쪽으로 확산되어 상기 비트라인과 연결되는 드레인영역을 동시에 형성하는 것을 특징으로 하는 반도체메모리장치의 제조방법.
11. 제 9 항에 있어서, 상기 비트라인을 구성하는 물질이 상기 텅스텐과 같은 기타의 금속성 물질일 경우, 상기 비트라인의 형성공정전에 드레인영역을 형성하는 공정을 더 구비하는 것을 특징으로 하는 반도체메모리장치의 제조방법.
12. 제 9 항에 있어서, 상기 제 1 스페이서는 상기 비트라인 형성후 결과물 전면에 산화막, 혹은 질화막, 혹은 기타의 절연물질을 1000Å정도 형성하고 난후 이방성식각을 실시함으로써 형성되는 것을 특징으로 하는 반도체메모리장치의 제조방법.
13. 제 9 항에 있어서, 상기 게이트전극용 제 1 도전층은 불순물이 도우핑된 다결정실리콘, 혹은 폴리사이드, 혹은 텅스텐과 같은 기타의 금속성 물질중의 하나인 특징으로 하는 반도체메모리장치의 제조방법.
14. 제 9 항에 있어서, 상기 제 2 절연막, 제 3 절연막, 및 제 2 스페이서는 산화막, 혹은 질화막, 혹은 기타의 절연물질인 것을 특징으로 하는 반도체메모리장치의 제조방법.
15. 제 9 항 또는 제 14 항에 있어서, 상기 제 4 절연막은 HTO막인 것을 특징으로 하는 반도체메모리장치의 제조방법.
16. 제 15 항에 있어서, 상기 층간절연막은 BPSG막인 것을 특징으로 하는 반도체메모리장치의 제조방법.
17. 제 9 항에 있어서, 상기 반도체메모리장치의 제조방법은, 상기 제 4 절연막 및 층간절연막을 형성하지 않고, 상기 제 2 스페이서가 형성된 결과를 전면에 스토리지전극용 제 1 도전물질을 소정두께 두껍게 형성한 후 에치 백 공정 혹은 폴리싱을 실시하는 공정과, 상기 에치 백 공정 혹은 폴리싱을 거친 제 1 도전물질 전면에 스토리지전극용 제 2 도전물질을 형성하는 공정과, 마스크패턴을 적용하여 상기 제 2 도전물질과 제 1 도전물질을 차례로 식각함으로써 스토리지전극을 형성하는 공정을 더 구비하여 이루어지는 것을 특징으로 하는 반도체메모리장치의 제조방법.