KR960004443B1 - 커패시터를 갖는 반도체 장치 및 그 제조방법 - Google Patents

커패시터를 갖는 반도체 장치 및 그 제조방법 Download PDF

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Abstract

내용 없음.

Description

커패시터를 갖는 반도체 장치 및 그 제조방법
제1도는 종래 트렌치 셀을 나타낸 간략한 레이아웃도이다.
제2도는 종래 비대칭 스택 트랜치(AST : Asymetrical Stacked Trench)셀을 나타낸 간략한 레이아웃도이다.
제3도는 트렌치셀을 구비하는 종래의 반도체 메모리장치의 제조방법을 나타내는 간략한 레이아웃도이다.
제4도 내지 제8도는 트렌치셀을 구비한 종래의 반도체 장치의 제조방법을 설명하기 위해 도시한 단면도들이다.
제9도는 본 발명에 의한 반도체 장치를 성명하기 위한 간략한 레이아웃도이다.
제10도 내지 제16도는 본 발명에 의한 반도체 장치의 제조방법을 설명하기 위해 도시한 단면도들이다.
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 특히 커패시터를 갖는 반도체 장치 및 그 제조방법에 관한 것이다.
최근 방도체 제조기술의 발달과 메모리소자의 응용분야가 확장되어감에 따라 대용량 메모리소자의 개발이 활발히 진척되고 있으며, 특히 하나의 메모리 셀(Cell)을 1개의 커패시터와 1개의 트랜지스터로 구성함으로써 고집적화에 유리한 DRAM(Dynamic Random Access Memory)의 괄목할만한 발전이 이루어져 왔다.
DRAM의 개발은 3년에 4배의 고집적화를 달성하게 되었는데, 현재 DRAM의 집적도는 4MB DRAM이 양산단계에 접어들었고, 16MB는 양산을 향해 빠른 속도로 개발이 진행중이며, 64MB 및 256MB는 개발을 위한 활발한 연구가 진행되고 있다.
이러한 반도체 메모리장치는 정보의 독출과 저장을 위해 큰 정전용량을 가져야 하지만, 집적도가 4배 증가할 때 칩(chip)의 면적은 1.4배의 증가에 그치므로, 상대적으로 메모리셀의 면적은 1/3배 줄어들게 되어, 기존의 커패시터 구조로서는 한정된 면적내에서 충분히 큰 셀 커패시턴스를 확보할 수 없다. 따라서 제한된 면적내에서 보다 큰 커패시턴스를 얻기 위한 방법의 연구가 요구되었다. 특히, 64MB 이상급의 DRAM을 실현하기 위해서는 약 1.5㎛2의 메모리 셀 영역에 충분한 축적용량을 확보할 수 있는 구조의 개발이 필요하다. 이를 4MB 및 16MB DRAM에서 사용되고 있는 기존의 트렌치형 커패시터를 구비하는 메모리 셀을 미세화하는 방법이 연구중인데, 이러한 연구에서 해결해야 할 가장 큰 문제는 미세화에 따른 메모리 셀간의 누설전류에 대한 문제이다. 상기 누설전류는 크게 2가지 경로가 있는데, 그 하나는 인접 트렌치간의 누설전류이고, 다른 하나는 스토리지전극과 인접 활성 영역 사이의 누설전류이다.
이중에서 상기 인접 트렌치간의 누설전류는, 트렌치 내부에 스토리지전극을 형성하기 전에 누설전류 방지용 산화막을 형성하는, BBCC(Buried Stacked Capacitor Cell) 구조에 의해 방지될 수 있지만, 상기 스토리지전극의 접속부로부터의 불순물 확산 영향에 의한 상기 스토리지전극과 인접 활성 영역간의 접촉부에 통한 누설 전류는 아직 해결되지 않고 있으며, 메모리 셀의 미세화에 장애가 되고 있다.
이에, 상기한 바와 같은 누설전류를 방지함과 동시에, 64MB 이상의 DRAM에 적용가능한 새로운 메모리 셀이 도시바사에 의해 제시되었다(참조 : ＂Process Integration for 64MB DRAM using An Asymmetrical Stacked Trench Capacitor(AST) cell＂ by K. Sunouchiet al. IEDM 90, pp.647-650).
제1도는 종래 트렌치셀을 나타낸 간략한 레이아웃도이고, 제2도는 종래의 AST셀을 나타낸 간략한 레이아웃도이다.
제1도 및 제2도를 비교해보면, 먼저 제1도에 도시된 상기 트렌치셀에서는, 커패시터를 구성하는 트렌치(T1) 소자가 형성될 수 있는 활성 영역(D1)에 대해 대칭적으로 배치되어 있다. 반면에 제2도에 도시된 상기 AST셀에서는, 상기 트렌치(T1)가 활성영역(D1)에 대해 비대칭적으로 배치되어 있고, 상기 AST셀에서는 커패시터의 제1전극으로 사용되는 스토리지전극의 접속부(C1)는 상기 활성 영역(D1)내에 완전히 들어가 있으며, 트렌치(T1)의 내벽에는, 기판과 상기 트렌치를 절연시키는 산화막(OX1)이 형성되어 있다. 여기서, 제1도 및 제2도에서, 참조 부호 A는 인접하는 소자형성영역간의 거리를, B는 인접하는 트렌치간의 거리를, C는 활성 영역과 트렌치간의 거리를 각각 나타낸다. 제1도 및 제2도로부터 거리 A는 제1도 및 제2도에서 서로 같게 되어 있는데 반해, 제2도의 거리 B와 C는 제1도에서보다 짧게 그려져 있다. 상기 AST셀의 트렌치는 비대칭적으로 배치되어 있기 때문에, 스토리지전극의 접속부와 인접하는 활성 영역간의 거리를 충분히 확보할 수 있어서 이들 두 영역간의 누설전류를 효과적으로 억제할 수 있다. 또한, 상기 트렌치 내벽에 형성된 산화막(OX1)으로 인하여, 인접하는 트렌치간의 누설전류도 억제할 수 있게 되어, 메모리셀의 미세화를 가능하게 한다.
따라서, 상기 AST셀에서는 트렌치 주면의 분리특성에 제한받지 않고 트렌치직경을 크게 할 수 있기 때문에, 충분한 축적용량의 확보도 용이하게 된다.
제3도는 1개의 트렌치셀을 구비하는 종래의 반도체 메모리장치의 제조방법을 설명하기 위한 간략한 레이아웃도로서, 활성 영역을 형성하기 위한 마스크패턴(M1)은 실선으로 표시되어 있으며, 트렌치를 형성하기 위한 트렌치패턴(P1)은 쇄선으로 한정되어 있고, 트랜지스터의 소오스영역과 커패시터의 제1전극인 스토리지전극간의 접속부를 형성하기 위한 마스크 패턴(P2)는 일점쇄선으로 한정되어 있다. 접속부를 형성하기 위한 마스크패턴(P2)이외의 영역에는 포토레지스트를 형성한다. 따라서, 후속되는 식각공정시 상기 접속부를 형성하기 위한 마스크패턴(P2)에 따라 N영역만 식각되어 접속부가 형성된다. 이에 대하여 상세히 설명하기로 한다.
제4도 내지 제8도는 상기 트렌치셀을 구비하는 반도체 메모리장치의 제조방법을 설명하기 위해 도시한 단면도들로서, 상기 제3도의 레이아웃도를 a-a'선을 따라 자른 단면을 도시한 것이다.
제4도는 반도체기판(100)내에 트렌치(10)를 형성하는 단계를 나타낸다. 필드산화막(101)이 형성되어 있는 반도체기판(100)위에 예컨대 산화막 및 질화막을 순차적으로 적층함으로써, 제1절연막(1) 및 제2절연막(2)을 형성한다. 이어서 제2절연막(2)을 패터닝한 다음, 상기 결과물의 전면에, HTO(High Temperature Oxide)를 증착하여 제3절연막(3)을 형성한다. 계속해서, 상기 제3절연막(3)위에 포토레지스트를 도포한 후, 제3도의 트렌치형성을 위한 마스크패턴인 P1을 적용하여, 노광 및 현상공정 등을 거쳐 제1포토레지스트 패턴(4)을 형성한 후, 제1포토레지스터 패턴(4)을 에칭 마스크로 하여 제3절연막(3), 제2절연막(2), 제1절연막(1) 및 반도체기판을 순차적으로 에칭하여 상기 반도체기판(100)에 소정깊이로 트렌치(10)를 형성한다.
제5도는 누설전류방지막(11)을 형성단계를 나타낸다. 상기 제1포토레지스트 패턴(4)을 제거한 다음, 상기 트렌치(10)내의 반도체기판(100)의 표면부를 열산화시켜 상기 트렌치(10)의 내면에, 인접하는 트렌치간의 누설전류를 방지하기 위한 누설전류방지막(11)을 형성한다.
제6도는 접속부(CA)의 형성 단계를 나타낸다. 상기 트렌치(10)내부에 형성될 커패시터의 스토리지전극과, 트랜지스터의 소오스영역과를 접속하는 접속부(CA)를 형성하기 위하여, 먼저 상기 제5도의 단계후 결과물 전면에 포토레지스트를 도포한 다음, 상기 제3도의 마스크패턴 P2를 적용하여, 마스크노광 및 현상 등의 공정을 거쳐, 제6도에 도시된 바와 같은 제2포토레지스트 패턴(5)을 형성한다. 이어서, 상기 제2포토레지스트 패턴(5)을 마스크로 하여 상기 누설전류 방지막(11)의 일부를 제거함으로써, 상기 커패시터 제1전극인 스트리지전극의 접속부(CA)를 형성한다. 상기 접속부의 형성공정에 의해 상기 스토리지전극의 접속부는 완전히 활성영역내에 들어갈 수 있고, 이에 따라 인접하는 활성영역과의 거리를 충분히 확보할 수 있다.
제7도는 커패시터의 제1전극인 스토리지전극(13) 및 유전체막(15)의 형성 단계를 나타낸 것이다. 상기 제2포토레지스트 패턴(15)을 제거한 후, 수득한 결과물 전면에 불순물이 도우핑된 다결정실리콘을 증착하여 제1도전층을 형성하고, 이를 패터닝함으로써 커패시터의 제1전극으로 사용되는 스토리지전극(13)을 형성한다. 이어서, 상기 스토리지전극(13)상에 유전물질을 도포하여 커패시터의 유전체막(15)을 형성한다.
제8도는 커패시터의 제2전극인 플레이트전극(17) 및 트랜지스터의 형성 단계를 나타낸다. 상기 유전체막(15)이 형성된 결과물 전면에 불순물이 도우핑된 다결정실리콘을 증착하여 제2도전층을 형성하고, 이를 패터닝함으로써 커패시터의 제2전극으로 사용되는 플레이트전극(17)을 형성한다. 이렇게 하여, 상기 스토리지전극(13), 유전체막(15) 및 플레이트전극(17)으로 이루어지는 커패시터를 완성한다. 여기서, 참조 부호 S1 및 S2는 상기 제2도전층을 식각하여 플레이트전극을 형성할 때, 제2도전층의 식각량에 따른 플레이트 전극의 프로필을 나타낸다. 상기 커패시터의 형성후, 통상적인 방법으로 도시된 바와 같이 게이트전극(G), 소오스(20) 및 드레인영역(도시되지 않음)을 형성함으로써 트랜지스터를 완성하게 된다.
상술한 바와 같은 종래 트렌치셀을 구비한 반도체 메모리장치의 제조방법에서, 상기 커패시터의 제2전극으로 사용되는 플레이트전극을 형성하기 위하여, 불순물이 도우핑된 다결정실리콘으로 구성된 제2도전층을 사진식각공정을 통하여 패터닝할 때, 상기 제8도에 도시된 바와 같이, 참조부호 S1 또는 S2의 프로필을 갖는 플레이트전극(17)이 될 수 있다.
플레이트전극(17)이 S1 프로필을 갖게 되면, 상기 플레이트전극(17)이 차지하는 스페이스(D)로 인해, 디바이스의 고집적화가 진행되면 공정상의 마아진이 부족하게 되는 문제점이 있다.
또한, 상기 제2도전층이 과다식각되어 프로필 S2을 갖는 플레이트전극(17)이 형성되면, 상기 식각공정시 유전체막(15)이 노출되어 손상을 입게 될 확률이 커지게 되고, 이로인해 수득한 반도체 장치의 신뢰성을 열화시킨다. 동일한 문제가 상기 AST셀에서도 발생되며, 특히 종래의 AST셀에서는 셀간의 거리가 종래의 트렌치셀보다 짧아 이같은 문제점이 더욱 심각해진다.
따라서 본 발명의 목적은 상기한 바와 같은 문제점을 해결하기 위하여, 셀프얼라인된 커패시터 제2전극을 구비하는 커패시터를 포함하는 반도체 장치를 제공함에 있다.
본 발명의 다른 목적은 셀프얼라인된 커패시터 제2전극을 구비하는 반도체 장치의 제조방법을 제공함에 있다.
상기한 목적을 달성하기 위하여, 본 발명은, 반도체기판내에 형성되어 필드산화막과 접하는 트렌치; 상기 트렌치의 내면상에 형성된 제1전극; 상기 제1전극을 덮는 유전체막; 및 상기 유전체막상에 형성되어 상기 매립하며 불순물화산 영역과 접하는 제2전극을 구비하는 커패시터를 포함하는 반도체 장치를 제공한다.
또한, 본 발명은 반도체기판의 활성 영역에 형성되어 있고, 게이트 전극 및 소오스 및 드레인 영역을 구비하는 트랜지스터; 반도체기판의 리세스된 부분에 형성되어 활성영역을 한정하는 필드산화막; 반도체기판내에 형성되어 필드산화막과 소오스영역에 접하도록 형성된 트렌치; 접촉창이 될 영역을 제외한 트렌치의 내면에 형성된 누설전류방지막; 트렌치의 내벽에 형성되어 접촉창을 통하여 소오스영역과 연결되는 제1전극; 제1전극 및 필드산화막을 덮는 유전체막; 및 트렌치를 매립하고 소오스영역과 접하며 평탄화된 표면을 가지도록 유전체막위에 형성되는 제2전극을 구비하는 반도체 메모리 장치를 제공한다.
상기한 다른 목적을 달성하기 위하여, 본 발명은 반도체기판이 활성 영역상에 전극패턴을 자기정합적으로 형성하기 위한 절연막 패턴을 형성하는 단계; 반도체 기판에 트렌치를 형성하는 단계; 상기 트렌치와 절연막 패턴을 구비한 반도체기판의 전면에 도전물질을 침적하여 상기 트렌치를 매립하는 도전층을 형성하는 단계; 상기 도전층을 상기 절연막 패턴이 노출될 때까지 연마(Polish)하여 표면이 평탄화된 전극을 형성하는 단계; 및 상기 절연막 패턴을 제거하는 단계를 구비하는 반도체 장치의 제조방법을 제공한다.
본 발명의 일 태양에 의하면, 반도체기판에 활성 영역을 한정하는 리세스된 필드산화막을 형성하는 단계; 상기 필드산화막에 대하여 단차를 가지고, 활성 영역에 전극을 자기정합적으로 형성하기 위한 절연막 패턴을 형성하는 단계; 상기 필드산화막, 절연막패턴 및 반도체기판의 표면부를 부분적으로 제거함으로써 반도체기판에 트렌치를 형성하는 단계; 상기 트렌치의 내벽에 반도체기판의 불순물 도우핑 영역과 전기적으로 연결된 제1전극을 형성하는 단계; 상기 제1전극위에 유전체막을 도포하는 단계; 상기 트렌치를 매립하는 표면이 평탄화된 제2전극을 형성하는 단계; 및 상기 절연막 패턴을 제거하는 단계를 구비하여 이루어지는 반도체 메모리 장치의 제조방법을 제공한다.
본 발명의 다른 태양에 의하면, 반도체기판위에 활성영역을 한정하는 리세스된 필드산화막을 형성하는 단계; 상기 필드산화막에 대하여 단차를 가지고, 활성영역에 전극을 자기정합적으로 형성하기 위한 절연막 패턴을 형성하는 단계; 상기 필드산화막, 절연막패턴 및 반도체기판의 표면부를 부분적으로 제거함으로서 제1트렌치를 형성하는 단계; 접촉창이 형성될 상기 제1트렌치의 표면부에 산화방지 스페이서를 형성하는 단계; 반도체기판에 상기 제1트렌치를 통하여 제1트렌치 보다 깊은 제2트렌치를 형성하는 단계; 상기 산화방지 스페이서를 산화마스크로 사용하여 트렌치의 내부를 열산화시킴으로서 누설전류 방지막을 형성하는 단계; 상기 산화방지 스페이서를 제거하여 접촉창을 형성하는 단계; 트렌치의 내벽에 접촉창을 통하여 반도체기판의 불순물 도우핑 영역과 전기적으로 연결된 제1전극을 형성하는 단계; 제1전극과 필드산화막의 전면에 유전체막을 도포하는 단계; 유전체막의 전면에 도전물질을 침적하여, 제2트렌치를 매립하는 도전층을 형성하는 단계; 절염낙패턴이 노출될 때가지 도전층을 연마하여, 평탄화된 표면을 가지며 제2트렌치를 채우는 제2전극을 형성하는 단계; 절연막 패턴을 제거하는 단계; 및 트랜지스터의 게이트 전극, 소오스 및 드레인 영역을 형성하는 단계를 구비하여 이루어지는 반도체 메모리 장치의 제조방법을 제공한다.
커패시터의 제2전극인 플레이트전극은 활성영역의 불필요한 공간을 차지하지 않으며, 활성영역과 접하고 있는 플레이트전극은 절연막패턴과 필드산화막의 단차를 이용하여 자기정합적으로 형성될 수 있다.
이하, 실시예에 의해 본 발명을 상세히 설명하기로 한다.
제9도는 본 발명의 일 예에 의한 반도체 메모리장치의 제조방법을 설명하기 위한 간략한 레이아웃도이다. 여기서, 실선으로 표시된 부분이 활성영역을 형성하기 위한 마스크패턴 M2이며, 점선으로 이루어진 사각형안에 한정된 부분이 산화방지 스페이서를 형성하기 위한 마스크패턴 M3이고, 실선을 표시되어 빗금쳐진 부분이 플레이트전극을 자기정합적으로 형성하기 위한 절연막패턴을 형성하기 위한 마스크패턴 P3이며, 일점쇄선으로 표시된 부분이 트렌치 형성을 위한 마스트패턴 P4이다.
제10도 내지 제16도는 본 발명에 의한 반도체 메모리장치의 제조방법의 일실시예를 설명하기 위해 도시한 단면도로서, 상기 제9도의 레이아웃도를 b-b'선을 따라 잘라본 단면도들이다.
제10도는 필드산화막(201)과 플레이트전극을 자기정합적으로 형성하기 위한 절연막패턴(22)을 형성하는 단계를 나타낸다. 보다 구체적으로는, 인접 활성영역을 전기적으로 분리시키기 위한 필드산화막(201)을 제1도전형의 반도체기판(200)위에 형성한다. 이때 커패시터의 제2전극인 플레이트전극을 자기정합적으로 형성하기 위하여, 전체 필드산화막의 70% 이상이 기판표면으로부터 아래로 리세스(recess)되도록 형성하여, 반도체기판(200)의 표면으로부터 위로 1,000Å이내의 두께로 돌출되도록 형성하는 바람직하다. 이 필드산화막(201)은 예를 들어 필드산화막이 형성될 위치의 반도체기판(200)상에 리세스된 부분을 형성하고, 이 리세스된 부분을 선택적으로 산화시킴으로써 형성된다. 다음에, 상기 필드산화막(201)이 형성되어 있는 반도체기판(200)의 전면에, 제1마스킹막으로서 패드산화막(21)을 형성하고, 상기 패스산화막(21)위에 제2마스킹막으로서 제1절연막을, 예를 들어 실리콘질화막(Si2N4)을 형성한다. 이때, 상기 제1절연막은 상기 필드산화막(201)과 상기 제1절연막의 단차(H)를 크게 하기 위하여 1,000Å 이상의 두께로 형성하는 것이 바람직하다. 이어서, 상기 제9도의 마스크패턴 M3을 적용하여 상기 제1절연막을 패터닝함으로써 플레이트전극을 자기정합적으로 형성하기 위한 마스킹 패턴인 절연막패턴(22)을 형성한다.
제11도는 제2절연막(23)과 제1트렌치를 형성하기 위한 포토레지스트 패턴(24)을 형성하는 단계를 나타낸다. 상기 제10도의 단계후 결과물 전면에 제3마스킹막으로서 제2절연막(23)을, 예를 들어 HTO막을 형성하고, 상기 제2절연막(23)위에 포토레지스트를 도포한 다음, 트렌치 형성영역을 정의하기 위한 마스크패턴인, 상기 제9도의 P4를 적용하여 노광 및 현상 등의 공정을 거쳐, 트렌치를 형성하기 위한 제1포토레지스트 패턴(24)을 형성한다.
제12도는 제1트렌치(25)와 열산화방지 스페이서(26)를 형성하는 단계를 나타낸다. 보다 구체적으로는, 상기 포토레지스터 패턴(24)을 에칭 마스크로 하여 통상의 반응성 이온에칭(Reactive Ion Etching)법으로 제2절연막(23), 절연막 패턴(22)의 일부, 패드산화막(21), 반도체기판(200)의 일부분 및 필드산화막(201)을 순차적으로 이방성식각하여, 상기 반도체기판에 5,000Å 정도 깊이의 제1트렌치(25)를 형성한다. 이어서, 포토레지스트 패턴(24)을 제거한 후 결과물의 전면에, 기판의 열산화를 막기 위한 열산화방지막으로, 예를 들어 실리콘 질화막(Si2N4)을 형성시킨다. 그리고, 상기 열산화방지막을 이방성식각하여 상기 제1트렌치(25) 내벽에 스페이서를 형성한 다음, 제9도의 마스크패턴 M3을 이용하여 트랜지스터의 소오스영역과 커패시터의 제1전극과의 접촉창이 될 부분을 제외한 나머지 부분의 스페이서를 부분적으로 제거하여 열산화방지 스페이서(26)를 형성한다. 여기서, 열산화 방지 스페이서(26)는 제1트렌치(25)의 접속부가 후속 산화 단계에서 산화되는 것을 방지한다.
제13도는 제2트렌치(27)와 누설전류방지막(28)을 형성하는 단계를 나타낸다. 제12도의 단계후에 상기 제1트렌치를 통하여 제2절연막(23)을 에칭마스크로 사용하여, 상기 반도체기판(200)을 이방성식각하여 상기 제1트렌치(25)보다 깊은 5㎛(50,000Å) 정도 깊이의 제2트렌치를 형성한다. 이어서, 상기 제2트렌치(27)가 내벽을 열산화시켜 상기 트렌치(27)의 내벽에, 인접하는 트렌치간의 누설전류를 방지하기 위한 누설 전류 방지막(28)을 형성한다.
제14도는 커패시터의 스토리지전극(29)과 유전체막(30)을 형성하는 단계를 나타낸다. 열산화 방지 스페이서(26)를 제거하여, 트랜지스터의 소오스영역과 커패시터의 제1전극을 접속시키는 접촉창이 형성될 부분에 제2트렌치내벽의 일부가 노출되도록 한 후, 결과물의 전면에 커패시터 제1전극을 형성하기 위한 도전물질로, 예를 들어 불순물이 도우핑된 다결정실리콘을 증착하여 제1도전층을 형성한 후, 제1도전층을 이방성식각함으로써, 제2트렌치(27) 내부의 측벽에 접촉창을 통하여 반도체기판(200)에 연결된 커패시터의 제1전극인 스토리지전극(29)을 형성한다. 이어서, 스토리지전극(29)이 형성된 결과물의 전면에 유전체막(30)을 형성한다. 본 발명에서 사용되는 유전체막으로서는, 예를 들면 산화막/질화막/산화막(ONO)막, 또는 산화막/질화막(NO막), 산화막 등을 들 수 있다.
제15도는 플레이트전극(321)을 형성하는 단계를 나타낸다. 이 단계는 본 발명에서 가장 중요한 부분으로서, 제14도의 단계후에 결과물의 전면에 도전물질, 예를 들어 불순물이 도우핑된 다결정 실리콘을 증착하여 상기 제2트렌치(27)를 완전히 매립하는 제2도전층을 형성한다. 이어서, 상기 플레이트전극을 자기정합적으로 형성하기 위한 절연막패턴(22)과 리세스된 부위에 형성된 필드산화막(201)간의 단차를 이용하여, 화학적 기계적 연마법(chemical mechanical polishing)을 사용하여 상기 커패시터 제2도전층을 패터닝하여 커패시터의 제2전극인 플레이트전극(31)을 형성한다. 상기 CMP공정은 당업자에 공지되어 있다(참조 : ＂Silicon Processing for the VLSI Era by S. Wolf, Vol.2, 1990, pp.238-239). 이때 상기 연마공정은 절연막패턴(22)이 표면이 노출될 때까지 실시한다. 연마 단계를 수행함으로써, 절연막패턴(22)이 형성될 부분을 제외한 나머지 영역에 상기 제2트렌치(27)를 채우는 플레이트전극(31)을 형성하도록 반도체 웨이퍼의 표면을 평탄하게 한다. 또한 절연막패턴(22)과 필드산화막(201)간의 단차 H로 인하여 필드산화막(201)은 연마 공정후에도 노출되지 않고 이 공정의 결과 얻어진 플레이트전극은 인접한 셀과 연결된다. 이때, 부호 I는 이 결과 얻어진 평탄화된 표면을 지시한다.
제16도는 본 발명의 방법에 의하여 얻어진 커패시터를 포함하는 반도체 장치를 도시한 것이다. 제15도의 단계후에 상기 절연막패턴(22)을 제거함으로써, 스토리지전극(29), 유전체막(30) 및 평탄화된 표면을 가지는 플레이트전극(31)을 구비하는 커패시터를 완성한다. 다음에, 게이트 절연막(40)에 의해 반도체기판(200)으로부터 분리된 게이트전극(32)과 활성영역의 반도체기판의 일부에 형성된 소오스영역(33) 및 드레인(도시되지 않음) 영역을 종래의 제조방법으로 형성하여 반도체 메모리장치를 완성한다. 제15도에 도시된 바와 같이, 플레이트전극(31)은 상기 커패시터의 제2전극을 패터닝하기 위한 소오스영역(33)상의 스페이스를 불필요하게 차지하지 않기 때문에 공정상의 마아진을 용이하게 확보할 수 있다.
제16도에 도시된 바와 같이 본 발명에 다른 반도체장치는 활성영역을 한정하는 필드산화막(201); 상기 활성영역내에 형성된 게이트전극(32), 소오스영역(33) 및 드레인영역(도시안됨); 상기 필드산화막(201)과 접하는 트렌치(27); 소오스영역(33)을 트렌치(27)에 접속시키는 접촉창을 제외한 트렌치(27)의 내벽에 형성된 누설전류방지막(28); 상기 접촉창을 통하여 소오스영역(33)과 전기적으로 연결된 트렌치(27)의 내벽에 형성된 스토리지전극(29); 상기 스토리지전극(29)과 필드산화막(201)을 덮는 유전체막(30); 및 상기 유전체막(30)상에 형성되어 트렌치(27)를 메꾸고 평탄화된 표면을 가지며 소오스영역(33)과 접하도록 형성된 플레이트전극(31)을 구비한다.
상술한 본 발명에 의한 반도체 메모리장치의 제조방법의 일 실시예에 따르면, 플레이트전극은 활성영역의 스페이스를 차지하지 않기 때문에 후속공정에 충분한 프로세스마아진을 확보할 수 있게 되어, AST셀을 구비하는 고집적 DRAM의 제조가 가능하게 된다. 또한, 반도체기판의 리세스된 부위에 형성된 필드산화막과 절연막패턴과의 단차를 이용하여, 활성영역과 접하는 플레이트전극을 자기정합적으로 형성함으로써, 플레이트전극을 형성하기 위한 제2도전층의 식각공정중에 커패시터의 유전체막에 손상을 주기 않는다. 따라서, 신뢰성있는 반도체 메모리장치를 제조할 수 있다.
본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서, 당분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함은 물론이다.

Claims (8)

  1. 반도체 기판의 활성영역에 형성된 트랜지스터; 상기 활성영역을 반도체 기판내에서 한정하기 위한 필드산화막; 상기 필드산화막 및 상기 트랜지스터의 소오스영역과 접하여 반도체 기판에 형성된 트렌치; 상기 소오스영역과 제1전극과의 접촉창이 되는 부분을 제외한 상기 트렌치의 내벽에 형성된 누설전류 방지막; 접촉창을 통하여 상기 소오스영역과 연결되며, 상기 트렌치의 내벽에 형성된 제1전극; 상기 제1전극과 상기 필드산화막을 덮는 유전체막; 및 상기 트렌치를 매립하고, 상기 트렌치의 내벽에 정렬되어 상기 트렌치 상부로 신장된 측벽과 평탄화된 상부 표면을 가지며, 상기 유전체막 위에 형성된 제2전극을 구비함을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 필드산화막은 전체 필드산화막의 70% 이상이 반도체기판 표면의 하부로 형성되며, 반도체기판 표면으로부터 1000Å이내의 두께로 돌출된 것을 특징으로 하는 반도체 메모리 장치.
  3. 반도체기판상에 활성영역을 한정하는 필드산화막을 형성하는 단계; 상기 필드산화막에 대하여 단차를 가지며, 상기 활성영역상에 전극을 자기정합적으로 형성하기 위한 절연막 패턴을 형성하는 단계; 상기 필드산화막, 상기 절연막 패턴 및 상기 반도체기판의 표면부를 부분적으로 제거함으로써 상기 반도체기판에 트렌치를 형성하는 단계; 상기 트렌치의 내벽에 상기 반도체기판의 불순물 도우핑 영역과 전기적으로 연결된 제1전극을 형성하는 단계; 상기 제1전극의 전면에 유전체막을 도포하는 단계; 상기 유전체막이 도포된 결과물 전면에 도전층을 형성한 후, 상기 절연막 패턴의 표면이 외부로 노출될 때가지 상기 도전층을 식각함으로써, 상기 트렌치를 채우며 그 표면이 평탄화된 제2전극을 형성하는 단계; 및 상기 절연막 패턴을 제거하는 단계를 구비함을 특징으로 하는 반도체 메모리 장치의 제조방법.
  4. 제3항에 있어서, 상기 필드산화막을 형성한 후 패드산화막을 형성하는 단계를 더 구비함을 특징으로 하는 반도체 메모리 장치의 제조방법.
  5. 제3항에 있어서, 상기 제조방법은 상기 제1전극을 형성하기 전에 상기 트랜치의 내벽을 열산화시킴으로써 상기 반도체기판의 일부와 상기 트랜치의 접촉창이 형성될 부분을 제외한 상기 트랜치의 내벽에 누설전류 방지막을 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
  6. 제5항에 있어서, 상기 누설전류 방지막을 형성하는 단계는, 상기 필드산화막, 상기 절연막패턴 및 상기 반도체기판의 일부를 부분적으로 제거함으로써 상기 반도체기판에 상기 트랜치보다 앝은 깊이의 제1트랜치를 형성하는 단계; 상기 접촉창이 형성될 부분에 산화방지 스페이서를 형성하는 단계; 상기 반도체기판내에 상기 제1트랜치를 통하여 상기 트랜치를 형성하는 단계; 상기 산화방지 스페이서를 산화 마스크로 이용하여 상기 트랜치의 내면 부위를 열산화시킴으로써 상기 누설전류 방지막을 형성하는 단계; 및 상기 산화방지 스페이서를 제거하여 상기 접촉창을 형성하는 단계를 구비함을 특징으로 하는 반도체 메모리장치의 제조방법.
  7. 제6항에 있어서, 상기 산화방지 스페이서를 질화 실리콘으로 구성됨을 특징으로 하는 반도체 메모리장치의 제조방법.
  8. 반도체기판에 활성영역을 한정하는 필드산화막을 형성하는 단계; 상기 필드산화막에 대하여 단차를 가지고 상기 활성영역상에 전극을 자기정합적으로 형성하기 위한 절연막 패턴을 형성하는 단계; 상기 필드산화막, 상기 절연막 패턴 및 상기 반도체기판의 표면부분을 부분적으로 제거하여 상기 반도체기판에 제1트랜치를 형성하는 단계; 접촉창이 형성될 제1트랜치의 내벽의 일부분에 산화방지 스페이서를 형성하는 단계; 상기 제1트랜치를 통하여 상기 반도체가판에 상기 제1트랜치보다 더 깊은 제2트랜치를 형성하는 단계; 상기 산화방지 스페이서를 산화 마스크로 사용하여 상기 트랜치의 내부를 열산화시킴으로써 누설전류 방지막을 형성하는 단계; 상기 산화방지 스페이서를 제거하여 접촉창을 형성하는 단계; 상기 트랜치의 내벽에 상기 접촉창을 통하여 반도체 기판의 불순물 도우핑된 영역과 전기적으로 연결된 제1전극을 형성하는 단계; 상기 제1전극 및 필드산화막에 유전체막을 도포하는 단계; 상기 유전체막의 전면에 도전물질을 침적하여 상기 제2트랜치를 채우는 도전층을 형성하는 단계; 상기 절연막패턴의 표면이 외부로 노출될때까지 상기 도전층을 연마함으로써 상기 제2트랜치를 채우며, 표면이 평탄화된 제2전극을 형성하는 단계; 상기 절연막패턴을 제거하는 단계; 및 트랜지스터의 게이트전극, 소오스영역 및 드레인 영역을 형성하는 단계를 구비함을 특징으로 하는 반도체 메모리 장치의 제조방법.
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