JPS63263757A - 半導体記憶装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶装置に係り、特に、高集積化に好適
な溝堀り型キャパシタを有する半導体記憶装置およびそ
の製造方法に関する。

〔従来の技術〕

ＤＲＡＭは３年間で４倍という來ａｔ度の向上を災現し
、現在１Ｍビットの量産゛が開始されているが、この高
集積化は、いわゆるスケーリング則と呼ばれる素子寸法
の微細化によって達成されてきた。しかし微細化に伴う
＃積容量の減少のために。

Ｓ／Ｎ比の低下やα線によるソフトエラー等の弊害が顕
在化し、信頼性の上で大きな問題になっている。このた
め蓄積容量を増加させる目的で、基板に掘った溝の側壁
を利用する溝堀９型キヤパシタセル〔トレンチキャパシ
タセル〕；（“コルゲイティド　キャパシタ　セル″、
アイ・イー・イー・イー　トランスアクションズ　オン
　エレクトロン　デバイ７ズ；第ＥＤ−３１巻、第６号
。

第７４６〜７５３貞、　　１９８４年６月（Ａ（：ｏｒ
ｒｕｇａｔｅｄ　Ｃａｐａｃｉｔｏｒ　（：：ｅｌｌ　
’、　　ＩＥＥＥＴｒａｎｓａｃｔｉｏｎｓ　ｏｎ　Ｅ
ｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅｓ、　ＶＯＩ。

ＥＤ−３１，Ａ６　Ｊｕｎｅ、１９８４．　　ｐｐ７４
６−７５３））や、第２図に示した。ＭＵ述ヒトレンチ
キャパシタセル、α線によるソフトエラーの点で改良を
加えさらに微細化に対して有効な基板プレート型トレン
チキャパシタセルが提案されている。

なお、この種の半導体記憶装置として関連するものには
例えば特開昭６１−１０８１６３号が挙げられる。

この従来の半導体記憶装置は、上記のようにα線による
ソフトエラ一対策の点で優れており、また微細化の点で
も有効であると考えられるが、これを従来の半導体記憶
装置で実現するためには。

第２図（２１）（２２）で示したように上記部分を高１
ａ度シリコン基板およびエピタキシャル層で構成する必
要があり、高価になる欠点がある。

〔発明が解決しようとする問題点〕

以上述べてきたように、第２図に示した基板プレート型
のトレンチキャパシタセルでは、微小面積で十分なキャ
パシタ容量を確保するために、一般には高価なエピタキ
シャル基板を使用しなければならない。これを回避する
ためには、トレンチ深溝内壁に、高Ｉ＃度不純物全拡散
技術で導入しなければならないが、通常の方法で拡散す
ると深溝光面部も高濃度部が形成きれ、ＤＲＡＭのスイ
ッチングＭＯ８の動作に悪影響を及ぼす。

本発明の目的は、基板プレート型トレンチキャパシタ七
ルにおいて、エピタキシャル基板を使わず安価で、スイ
ッチングトランジスタの動作に悪影響を及ぼさないよう
なメモリセル構造およびトレンチ深溝形成法を提供する
ことである。

〔問題点を解決するための手段〕

そこで本発明では、第１図のような構造にすることによ
シ、上記問題点を解決しながらエピタキシャル基板を使
用せずに安価な基板プレート戯トレンチキャパシタセル
を実現する。

このために２本発明ではトレンチ深溝形成法２回に分け
、１回目の溝形成後に、拡散不純物に対してマスクとな
る材料（窒化シリコン膜）をサイドウオールとして形成
し、その後再度溝形成を行なうこととした。

〔作用〕

このようにトレンチ深溝を形成することによシ。

トレンチ深溝側壁の上部、子なわちシリコン基板近傍に
は、窒化シリコン膜が存在する深溝が形成できた。この
状態で、シリコン基板と同種の不純物を拡散した結果、
窒化シリコン膜が存在しない深溝にのみ選択的に高濃度
の不純物が拡散できた。

トレンチ深溝上部、すなわちシリコン基板近傍では不純
物の拡散が防止でき、基板上に形成したスイッチングト
ランジスタは正常に動作した。

〔実施例〕

以下、第１図に示した本発明の半導体記憶装置を実現す
るための実施例を第３図を用いて説明する。

本発明の半導体記憶装置は、いわゆる基板プレート型ト
レンチキャパシタ構造を採用しているため、キャパシタ
の一方の電極は基板１１である。

なお、ここでは、スイッチングトランジスタとしてｎＭ
Ｏ８ｉＱ：’ｒ　（ｎ−ｔｙｐｅ　Ｍｅｔａｌ　Ｑｘｉ
ｄｅ　Ｆｉｅｌｄｇｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ
　）　ｆ作るため、基板はｐ型のシリコン基板である。

まず、この基板１１上に、第３図（ａ）に示したように
、従来の方法を用いて必要な部分にのみ、素子間分離用
の厚い酸化膜１３を形成する。次に、従来のフォト・リ
ングラフィ技術により、基板内に溝を形成するためのマ
スクを形成する。これには、窒化シリコン膜３１と二酸
化シリコン膜（５ｌｏｚ　）　３２の２層膜を用いた。

次に、同図（ｂ）に示すようにこの２層膜のマスクを使
用して、公知のＰ　Ｉ　Ｅ　（リアクティブ　イオン　
エツチング：几ｅａｃｔｉｖｅ　工ｏｎ　Ｅｔｃｈｉｎ
ｇ　）法により、基板内に最初の浅溝を２μｍ形成した
。

次に１図＜ｃ＞に示したように、第２の酸化シリコン膜
３３お工び窒化シリコン膜３４を形成した後。

公知のドライエツチング法によシ浅溝の側壁にのみ、上
記２層膜をサイドウオールとして残した。

次に１図（ｄ）に示したように、基板表面上の２層膜３
１，３２および側壁の２層膜３３，３４をマスクとして
、再度、公知のＲＩＥ法により、さらに３μｍの溝を形
成し１合計５μｍの深溝を形成した。

この時、最初の浅溝２μｍに形成したサイドウオールを
マスクとして、害を形成したため、深溝の寸法は、最初
のマスク寸法工９小さくすることができた。

この状態で１図（ｅ）に示したように、ドライ酸化法に
より深溝内に１１００ｎのは化シリコン膜を形成した。

今回ドライ酸化法を用いたが、他の酸化法１例えばウェ
ット＋１化法を用いても良い。この時、同図かられかる
ように、深溝上部には窒化シリコン膜３４が存在するた
めに、これが酸化に対するマスクとして働き、深溝上部
には酸化ンリコン膜３５は形成されなかった。次に、こ
の酸化シリコン膜３５を、弗化水素等の浴液を用いて除
去し、深溝内に再度シリコン基板を露出嘔せた。

この時、深溝上部には、窒化シリコン膜３４が存在する
ので素子間分離用酸化膜１３のエツチングは防止できた
。

次に１図（ｆ）に示すように、公知の気相拡散技術によ
り、ボロン不純物を深溝内に拡散させた。この時、深溝
上部には、窒化シリコン膜３４が存在し、これはボロン
拡散に対してマスク効果があるため、深溝側壁の上部、
すなわちシリコン基板表面近傍へのボロン拡散は防止で
きた。

次に、まず窒化シリコンＩｆ！３４および酸化シリコン
膜３３を除去し１１憧）に示すように、深溝側壁全面に
キャパシタの絶縁膜１４を形成した。今回、この絶縁膜
として、基板を直接酸化した酸化７リコン膜を用いたが
、他の絶縁膜１例えば窒化シリコン膜、またはそれらの
複合膜、あるいは、酸化タンクルなどの高誘電絶縁膜を
用いることも可能である。次に、この深溝内に、キャパ
シタの一方の電極となる多結晶シリコン１５を埋め込み
。

低抵抗化のためのリン拡散を行なったが、リン拡散の代
りにリンあるいはヒ素のインプランテーションでも良い
。次に公知のエッチパック法を用いて多結晶シリコンの
全面をエッチパンクし、特に深溝内部については、多結
晶シリコンの表面が、基板表面より下にくるようにした
。ただし、多結晶ンリコンの表面は隣接して形成しであ
る素子分離用の酸化シリコン膜１３の界面よυ下になら
ないようにした。このようにすると、深溝の側壁に形成
したキャパシタ絶縁膜１４の一部が露出するので、この
露出した絶縁膜だけを弗化水素等の溶液を用いて除去し
、基板が表われるようにした。

この状態で１次に図（ｈ）に示すように再度多結晶シリ
コン１５を堆積し、再度低抵抗化のために。

リン拡散を行なった。そして、再度公知のエッチバック
法を用いて、多結晶シリコンの全面をエッチ・バックし
た。

次に、図（ｉ）に示したように、基板表面にある窒化シ
リコン膜３１をマスクに用いて、深溝の表面に露出して
いる多結晶シリコンの表面上にのみ、選択的にば化シリ
コン膜を形成した。膜厚は３００ｎｍであり、この酸化
処理によってキャパシタ部は完全に酸化膜で被われた。

最後に１図（ｊ）のように、トランスファーゲートとな
るトランジスタを作る。トランジスタは多結晶シリコン
をゲート電極とするＭＯＳＦＥＴであり、ソース・ドレ
イン領域１９は公知のように自己整合で形成したが、こ
の時、ソース領域は、ｆＡ溝内部に埋め込んだ多結晶シ
リコンから拡散してきた不純物拡散層３６と自己整合で
導通した。また。

折り返しビット線購成の場合、ワード線は、キャパシタ
上に釆るが、同図から明らかなように、深溝表面上に選
択的に形成した酸化シリコン膜の上に配置することがで
きた。

今回は、すべてｐ型シリコン基板上に深溝キャパシタお
よびｎＭＯ８のスイッチングトランジスタを形成したが
、逆タイプの半導体記憶装置を形成することも、もちろ
ん可能であり、その時は以上の説明に用いた半導体のタ
イプを全て逆にすれば良い。

〔売可の効果〕

本発明によれば、基板プレート型トレンチセルのスイッ
チングトランジスタの特性を劣化させないで、エピタキ
シャル基板の使用を回避することが可能となり、約３０
チコスト低減を笑現することができた。

【図面の簡単な説明】

第１図は、本発明の一実施例になる基板プレート型トレ
ンチキャパシタセルの断面図、第２図は。 従来の基板プレート型トレンチキャパシタセルの断面図
、第３図は、本発明の基板プレート型トレンチキャパシ
タセルを実現するための工程断面図である。 １１・・・ｐ型シリコン基板、１２・・・高濃度（Ｐｏ
）不純物拡散層、１３・・・素子間分離用散化膜、１４
・・・キャパシタ絶縁膜、１５・・・高濃度多結晶７リ
コン、１６・・・ゲート電極、１７・・・層間分離用醒
化膜。 １８・・・Ａｔ配！、１９・・・ソース、ドレイン、３
３・・・酸化シリコン膜、３４・・・窒化シリコン膜。 第　／　目 ｌ（１ソース、トレ４） 第２ｎ 凶 拓　３　区 （０、） （ｂ） （０〕 名　３　図 （沃） （ｅ） ３５　西疑イ巳ン９コン月其 第３圀 （に〕 （υ も　３　Ｓ （？） （、ｊ） ３６　　千純物（ｎつ幅ｔ１ ）３　口 （ｊ）

Claims (1)

1. 【特許請求の範囲】 １、ひとつのスイッチング用トランジスタと、基板に形
   成した深溝の側壁を利用するキャパシタとで構成される
   ダイナミック型の半導体記憶装置において、該深溝の表
   面近傍を除く側壁内部に、該基板と同種の高濃度不純物
   層を有することを特徴とする半導体記憶装置。 ２、深溝形成が、高濃度不純物層に対しマスクとなる第
   １の絶縁膜を半導体基板全面に形成する工程と、該第１
   の絶縁物をマスクとして基板中に第１の浅溝を形成する
   工程と、該第１の絶縁膜と同種の第２の絶縁膜を該第１
   の浅溝表面を含む半導体基板全面に形成する工程と、該
   第２の絶縁膜を該第１の浅溝側壁にのみ残す工程と、該
   第１の絶縁膜および該第２の絶縁膜をマスクとして該第
   １の浅溝中にさらに深溝を形成する工程とからなり、該
   第１の絶縁膜および第２の絶縁膜をマスクとして該第１
   の深溝内に基板と同種の高濃度不純物層を形成する工程
   、を含むことを特徴とする半導体記憶装置の製造方法。 ３、前記第１の絶縁膜および第２の絶縁膜が、窒化シリ
   コン膜であることを特徴とする特許請求の範囲第２項記
   載の半導体記憶装置の製造方法。