JP3480745B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】この発明は半導体装置の製造方
法、特にダイナミックランダムアクセスメモリ（ＤＲＡ
Ｍ）のトレンチキャパシタの製造方法に関する。
法、特にダイナミックランダムアクセスメモリ（ＤＲＡ
Ｍ）のトレンチキャパシタの製造方法に関する。
【０００２】
【従来の技術】シースプレート型トレンチキャパシタを
有するＤＲＡＭの例として、TORU KAGA, YOSHIFUMI KAW
AMOTO,TOKUO KURE, YOSHINOBU NAKAGOME, MASAKAZUAOK
I, HIDEO SUNAMI, TOHACHI MAKINO, NAGATOSHI OHKI, A
ND KIYOO ITOH, "Half-Vcc Sheath-Plate Capacitor DR
AM Cell with Self-Aligned Buried Plate Wiring,"in
IEEE TRANSACTIONS ON ELECTRON DEVICES. VOL. 35. N
O.8,AUGUST 1988 がある。
有するＤＲＡＭの例として、TORU KAGA, YOSHIFUMI KAW
AMOTO,TOKUO KURE, YOSHINOBU NAKAGOME, MASAKAZUAOK
I, HIDEO SUNAMI, TOHACHI MAKINO, NAGATOSHI OHKI, A
ND KIYOO ITOH, "Half-Vcc Sheath-Plate Capacitor DR
AM Cell with Self-Aligned Buried Plate Wiring,"in
IEEE TRANSACTIONS ON ELECTRON DEVICES. VOL. 35. N
O.8,AUGUST 1988 がある。
【０００３】図１４は従来のシースプレート型トレンチ
キャパシタの断面図である。半導体基板基板21における
フィールド酸化膜1 に隣接してトレンチが形成されてい
る。トレンチ内壁酸化膜4 、シリコン窒化膜（ＳｉＮ
膜）10、ポリシリコン膜14、拡散層16並びに基板21を含
む領域はゲートコントロールダイオードになっており、
ポリシリコン膜14（またはトレンチ深部のポリシリコン
膜11）に電位を与えることでトレンチ内壁酸化膜4 周辺
に空乏層が広がり、拡散層16からトレンチの外側に沿っ
て反転層が連続して形成されポリシリコン膜14と接する
拡散層16と基板とのジャンクションリーク電流が大きく
なる。
キャパシタの断面図である。半導体基板基板21における
フィールド酸化膜1 に隣接してトレンチが形成されてい
る。トレンチ内壁酸化膜4 、シリコン窒化膜（ＳｉＮ
膜）10、ポリシリコン膜14、拡散層16並びに基板21を含
む領域はゲートコントロールダイオードになっており、
ポリシリコン膜14（またはトレンチ深部のポリシリコン
膜11）に電位を与えることでトレンチ内壁酸化膜4 周辺
に空乏層が広がり、拡散層16からトレンチの外側に沿っ
て反転層が連続して形成されポリシリコン膜14と接する
拡散層16と基板とのジャンクションリーク電流が大きく
なる。
【０００４】ポリシリコン膜11，14に与えた電位の影響
を小さくするには酸化膜4 の膜厚を厚く形成すれば良い
が、酸化膜4 の膜厚を厚くすると容量絶縁膜の面積が減
少するためにトレンチキャパシタの容量が減少する。
を小さくするには酸化膜4 の膜厚を厚く形成すれば良い
が、酸化膜4 の膜厚を厚くすると容量絶縁膜の面積が減
少するためにトレンチキャパシタの容量が減少する。
【０００５】
【発明が解決しようとする課題】従来では、トレンチ内
に充填されたポリシリコン膜に与える電位の影響でこの
ポリシリコン膜に接する拡散層と基板とのジャンクショ
ンリーク電流が増大する。これを避けるためにキャパシ
タの容量をある程度減少させることになるが、トレンチ
内壁酸化膜の膜厚を厚く形成して対処しており、容量の
拡大を犠牲にしているという問題がある。
に充填されたポリシリコン膜に与える電位の影響でこの
ポリシリコン膜に接する拡散層と基板とのジャンクショ
ンリーク電流が増大する。これを避けるためにキャパシ
タの容量をある程度減少させることになるが、トレンチ
内壁酸化膜の膜厚を厚く形成して対処しており、容量の
拡大を犠牲にしているという問題がある。
【０００６】 この発明は上記のような事情を考慮して
なされたものであり、その目的は、トレンチキャパシタ
の容量を減少させることなくジャンクションリーク電流
を低減できる高信頼性の半導体装置の製造方法を提供す
ることにある。
なされたものであり、その目的は、トレンチキャパシタ
の容量を減少させることなくジャンクションリーク電流
を低減できる高信頼性の半導体装置の製造方法を提供す
ることにある。
【０００７】
【課題を解決するための手段】この発明の半導体装置の
製造方法は、半導体基板内にトレンチを形成し、前記ト
レンチ内に絶縁膜を形成し、前記トレンチ上部の前記絶
縁膜の一部を除いて、前記絶縁膜を覆うマスク層を形成
し、前記マスク層をマスクとして前記トレンチの上部に
残存している前記絶縁膜を除去し、前記マスク層を除去
し、残存している絶縁膜をマスクとして前記半導体基板
の露出した部分を酸化し、選択的に酸化層を形成し、前
記絶縁膜を除去し、前記酸化層以外の前記トレンチ側面
から前記半導体基板内に不純物を導入して第１の拡散層
を形成し、前記トレンチ側面にキャパシタ絶縁膜を形成
し、前記トレンチ内を第１の導電材で充填する工程とを
具備し、前記酸化層の上部の一部を除去し、前記第１の
導電材の上に不純物を含む第２の導電材を形成し、半導
体基板内に前記第２の導電材から前記不純物を拡散し、
前記第２の導電材に接続された第２の拡散層を形成し、
前記半導体基板内に一方が前記第２の拡散層と接するソ
ース、ドレイン領域を形成する工程をさらに具備するこ
とを特徴とする。
製造方法は、半導体基板内にトレンチを形成し、前記ト
レンチ内に絶縁膜を形成し、前記トレンチ上部の前記絶
縁膜の一部を除いて、前記絶縁膜を覆うマスク層を形成
し、前記マスク層をマスクとして前記トレンチの上部に
残存している前記絶縁膜を除去し、前記マスク層を除去
し、残存している絶縁膜をマスクとして前記半導体基板
の露出した部分を酸化し、選択的に酸化層を形成し、前
記絶縁膜を除去し、前記酸化層以外の前記トレンチ側面
から前記半導体基板内に不純物を導入して第１の拡散層
を形成し、前記トレンチ側面にキャパシタ絶縁膜を形成
し、前記トレンチ内を第１の導電材で充填する工程とを
具備し、前記酸化層の上部の一部を除去し、前記第１の
導電材の上に不純物を含む第２の導電材を形成し、半導
体基板内に前記第２の導電材から前記不純物を拡散し、
前記第２の導電材に接続された第２の拡散層を形成し、
前記半導体基板内に一方が前記第２の拡散層と接するソ
ース、ドレイン領域を形成する工程をさらに具備するこ
とを特徴とする。
【０００８】この発明の半導体装置の製造方法は、半導
体基板内にトレンチを形成し、前記トレンチの表面上に
絶縁膜を形成し、前記絶縁膜上に酸化膜を形成し、前記
トレンチ上部の前記酸化膜の一部を除いて、前記酸化膜
を覆うマスク層を形成し、前記マスク層をマスクとして
前記トレンチ上部の前記酸化膜を除去し、前記絶縁膜の
一部を露出し、前記マスク層を除去し、残存している前
記酸化膜をマスクとして前記絶縁膜を除去することによ
り、トレンチ内の前記半導体基板の第１の表面を露出
し、前記酸化膜を除去し、前記第１の表面に酸化層を形
成し、前記絶縁膜を除去してトレンチ内の前記半導体基
板の第２の表面を露出し、前記第２の表面に不純物を導
入して拡散層を形成する工程とを具備することを特徴と
する。
体基板内にトレンチを形成し、前記トレンチの表面上に
絶縁膜を形成し、前記絶縁膜上に酸化膜を形成し、前記
トレンチ上部の前記酸化膜の一部を除いて、前記酸化膜
を覆うマスク層を形成し、前記マスク層をマスクとして
前記トレンチ上部の前記酸化膜を除去し、前記絶縁膜の
一部を露出し、前記マスク層を除去し、残存している前
記酸化膜をマスクとして前記絶縁膜を除去することによ
り、トレンチ内の前記半導体基板の第１の表面を露出
し、前記酸化膜を除去し、前記第１の表面に酸化層を形
成し、前記絶縁膜を除去してトレンチ内の前記半導体基
板の第２の表面を露出し、前記第２の表面に不純物を導
入して拡散層を形成する工程とを具備することを特徴と
する。
【０００９】
【作用】この発明において、トレンチの側壁の上部に形
成された絶縁膜は、トレンチの内側に張り出すように厚
く形成され、その部分でトレンチの外側に沿う反転層が
連続しないようにしている。このため、ジャンクション
リークを低減できる。
成された絶縁膜は、トレンチの内側に張り出すように厚
く形成され、その部分でトレンチの外側に沿う反転層が
連続しないようにしている。このため、ジャンクション
リークを低減できる。
【００１０】
【実施例】以下、図面を参照してこの発明を実施例によ
り説明する。図１〜図５は第１の実施例を示すＤＲＡＭ
におけるシースプレート型トレンチキャパシタの製造方
法を工程順に示す断面図である。まず、図１に示される
ように、ＳｉＮ膜3 をマスクとして、フィールド酸化膜
1 に隣接してシリコン基板21表面から深さ５μｍ、穴径
０．５μｍのトレンチ22を形成する。次にトレンチ内壁
に２０ｎｍのＳｉＯ2 膜4 を高温熱酸化により被覆す
る。そして、異方性エッチング技術によりトレンチ底部
のＳｉＯ2 膜4 を選択的にエッチングする。
り説明する。図１〜図５は第１の実施例を示すＤＲＡＭ
におけるシースプレート型トレンチキャパシタの製造方
法を工程順に示す断面図である。まず、図１に示される
ように、ＳｉＮ膜3 をマスクとして、フィールド酸化膜
1 に隣接してシリコン基板21表面から深さ５μｍ、穴径
０．５μｍのトレンチ22を形成する。次にトレンチ内壁
に２０ｎｍのＳｉＯ2 膜4 を高温熱酸化により被覆す
る。そして、異方性エッチング技術によりトレンチ底部
のＳｉＯ2 膜4 を選択的にエッチングする。
【００１１】次に、５０ｎｍのポリシリコン膜5 を、１
２ｎｍのＳｉＮ膜6 を、５０ｎｍのＳｉＯ2 膜7 を順番
にＣＶＤ法により堆積させる。一方のキャパシタ電極と
なるポリシリコン膜5 は成膜時または、成膜後に高濃度
のリンをドーピングする。次に、トレンチ底から３μｍ
まで埋め込んだレジスト8 をマスクに、バッファＨＦ水
溶液により露出しているＳｉＯ2 膜7 を剥離する。
２ｎｍのＳｉＮ膜6 を、５０ｎｍのＳｉＯ2 膜7 を順番
にＣＶＤ法により堆積させる。一方のキャパシタ電極と
なるポリシリコン膜5 は成膜時または、成膜後に高濃度
のリンをドーピングする。次に、トレンチ底から３μｍ
まで埋め込んだレジスト8 をマスクに、バッファＨＦ水
溶液により露出しているＳｉＯ2 膜7 を剥離する。
【００１２】次に図２に示されるように、レジスト8 を
除去し、図１に示すＳｉＯ2 膜7 をマスクとして、露出
したＳｉＮ膜6 を熱Ｈ3 ＰＯ4 水溶液により剥離する。
続いて、ＳｉＯ2 膜7 をバッファＨＦ水溶液により剥離
する。次に高温熱酸化により、ＳｉＮ膜の剥離後に露出
した部分のポリシリコン膜5 を酸化して材質を変えてし
まう。これにより、５０ｎｍのＳｉＯ2 膜9 が形成され
る。
除去し、図１に示すＳｉＯ2 膜7 をマスクとして、露出
したＳｉＮ膜6 を熱Ｈ3 ＰＯ4 水溶液により剥離する。
続いて、ＳｉＯ2 膜7 をバッファＨＦ水溶液により剥離
する。次に高温熱酸化により、ＳｉＮ膜の剥離後に露出
した部分のポリシリコン膜5 を酸化して材質を変えてし
まう。これにより、５０ｎｍのＳｉＯ2 膜9 が形成され
る。
【００１３】次に熱Ｈ3 ＰＯ4 水溶液により残りのＳｉ
Ｎ膜6 を剥離する。ポリシリコン膜5 へのドーピングは
ここで行なってもよい。次に１０ｎｍのＳｉＮ膜10をＣ
ＶＤ法により堆積させる。そして高温熱酸化によりＳｉ
Ｎ膜10の表面を薄く酸化する。これにより良質のキャパ
シタ絶縁膜が形成できる。あるいは、ＳｉＯ2 膜9 を形
成した後、ＳｉＮ膜6 を剥離せずに、そのままキャパシ
タ絶縁膜としてもよい。
Ｎ膜6 を剥離する。ポリシリコン膜5 へのドーピングは
ここで行なってもよい。次に１０ｎｍのＳｉＮ膜10をＣ
ＶＤ法により堆積させる。そして高温熱酸化によりＳｉ
Ｎ膜10の表面を薄く酸化する。これにより良質のキャパ
シタ絶縁膜が形成できる。あるいは、ＳｉＯ2 膜9 を形
成した後、ＳｉＮ膜6 を剥離せずに、そのままキャパシ
タ絶縁膜としてもよい。
【００１４】次に、４００ｎｍのポリシリコン膜11をＣ
ＶＤ法により被覆する。ここでポリシリコン膜11はトレ
ンチ内を完全に充填した形になり、他方のキャパシタ電
極となる。また、ポリシリコン膜11へのリン拡散をポリ
シリコン膜5 と同様に行なう。次に、トレンチ底から基
板表面へ４μｍまでポリシリコン膜11が残るように等方
性ドライエッチング技術により選択的にポリシリコン膜
のエッチバックを行なう。次に、高温熱酸化で、ポリシ
リコン11の表面を１０ｎｍ酸化し、ＳｉＯ2 膜12を形成
する。
ＶＤ法により被覆する。ここでポリシリコン膜11はトレ
ンチ内を完全に充填した形になり、他方のキャパシタ電
極となる。また、ポリシリコン膜11へのリン拡散をポリ
シリコン膜5 と同様に行なう。次に、トレンチ底から基
板表面へ４μｍまでポリシリコン膜11が残るように等方
性ドライエッチング技術により選択的にポリシリコン膜
のエッチバックを行なう。次に、高温熱酸化で、ポリシ
リコン11の表面を１０ｎｍ酸化し、ＳｉＯ2 膜12を形成
する。
【００１５】次に図３に示されるように、等方性ドライ
エッチング技術を用い、露出していたＳｉＮ膜10を選択
的に剥離する。次に異方性エッチング技術により、Ｓｉ
Ｏ2膜9 をポリシリコン膜11の上面に至るまで選択的に
剥離する。ここでＳｉＯ2 膜12はＳｉＯ2 膜9 と同時に
剥離される。
エッチング技術を用い、露出していたＳｉＮ膜10を選択
的に剥離する。次に異方性エッチング技術により、Ｓｉ
Ｏ2膜9 をポリシリコン膜11の上面に至るまで選択的に
剥離する。ここでＳｉＯ2 膜12はＳｉＯ2 膜9 と同時に
剥離される。
【００１６】次に、図４に示されるように、レジスト13
を塗布し、リソグラフィー技術を用いてトレンチ部分が
露出するように開孔し、バッファＨＦ水溶液を用いて側
壁の酸化膜4 を剥離する。
を塗布し、リソグラフィー技術を用いてトレンチ部分が
露出するように開孔し、バッファＨＦ水溶液を用いて側
壁の酸化膜4 を剥離する。
【００１７】次に、図５に示されるように、レジストを
剥離し、高濃度にドーピングしたポリシリコン膜14をト
レンチ内に充填し、等方性ドライエッチング技術により
ポリシリコン膜14をＳｉＮ膜3 の下端まで選択的に剥離
する。次に熱酸化技術によりポリシリコン膜14の上面を
酸化し、３０ｎｍのＳｉＯ2 膜15を形成する。ここでポ
リシリコン膜14にドーピングしたリンまたはヒ素が基板
方向へ拡散され拡散層16を形成する。次に等方性ドライ
エッチング技術によりＳｉＮ膜3 を選択的剥離する。後
は、周知の技術によってＤＲＡＭのメモリセルを形成す
る、すなわち、ＳｉＯ2 膜15上にゲート電極17を選択的
に形成し、一方領域が拡散層16と接するソース，ドレイ
ン領域18を形成する。
剥離し、高濃度にドーピングしたポリシリコン膜14をト
レンチ内に充填し、等方性ドライエッチング技術により
ポリシリコン膜14をＳｉＮ膜3 の下端まで選択的に剥離
する。次に熱酸化技術によりポリシリコン膜14の上面を
酸化し、３０ｎｍのＳｉＯ2 膜15を形成する。ここでポ
リシリコン膜14にドーピングしたリンまたはヒ素が基板
方向へ拡散され拡散層16を形成する。次に等方性ドライ
エッチング技術によりＳｉＮ膜3 を選択的剥離する。後
は、周知の技術によってＤＲＡＭのメモリセルを形成す
る、すなわち、ＳｉＯ2 膜15上にゲート電極17を選択的
に形成し、一方領域が拡散層16と接するソース，ドレイ
ン領域18を形成する。
【００１８】上記実施例方法によれば、ジャンクション
リークの根本となる、ポリシリコン膜14と基板21が拡散
層16によってつながる部分のすぐ下近傍、すなわち、キ
ャパシタ電極となるポリシリコン膜5 の上縁部から拡散
層16に届くまでのＳｉＯ2 膜9 をトレンチ下方に続くＳ
ｉＯ2 膜4 より厚く形成したことにより、その部分でト
レンチの外側に沿う反転層が形成されにくくなる。つま
り、ポリシリコン膜14（または11）に与える電位の影響
でトレンチの外側に沿う反転層が拡散層16から連続して
しまうのを、この厚く形成されたＳｉＯ2 膜4 で防止す
る。しかも、構造的にはＳｉＯ2 膜9 が厚く形成されて
いるだけで、その下方のキャパシタの実質的な面積はほ
とんど変わらない。従って、トレンチキャパシタの容量
を減少させることなくジャンクションリーク電流を低減
できることになる。
リークの根本となる、ポリシリコン膜14と基板21が拡散
層16によってつながる部分のすぐ下近傍、すなわち、キ
ャパシタ電極となるポリシリコン膜5 の上縁部から拡散
層16に届くまでのＳｉＯ2 膜9 をトレンチ下方に続くＳ
ｉＯ2 膜4 より厚く形成したことにより、その部分でト
レンチの外側に沿う反転層が形成されにくくなる。つま
り、ポリシリコン膜14（または11）に与える電位の影響
でトレンチの外側に沿う反転層が拡散層16から連続して
しまうのを、この厚く形成されたＳｉＯ2 膜4 で防止す
る。しかも、構造的にはＳｉＯ2 膜9 が厚く形成されて
いるだけで、その下方のキャパシタの実質的な面積はほ
とんど変わらない。従って、トレンチキャパシタの容量
を減少させることなくジャンクションリーク電流を低減
できることになる。
【００１９】図６〜図９は第２の実施例を示すDRAMにお
けるシースプレート型トレンチキャパシタの製造方法を
工程順に示す断面図である。同様箇所の符号は第１の実
施例に準ずる。図６に示されるように、シリコン基板21
表面から深さ５μｍのトレンチ23を形成する。次に６０
ｎｍのポリシリコン膜5 を、１２ｎｍのＳｉＮ膜6 を、
５０ｎｍのＳｉＯ2 膜7 を順番にＣＶＤ法により堆積さ
せる。次にトレンチ底から３μｍまで埋め込んだレジス
ト8 をマスクにしてバッファＨＦ水溶液によって露出し
たＳｉＯ2 膜7 を剥離する。
けるシースプレート型トレンチキャパシタの製造方法を
工程順に示す断面図である。同様箇所の符号は第１の実
施例に準ずる。図６に示されるように、シリコン基板21
表面から深さ５μｍのトレンチ23を形成する。次に６０
ｎｍのポリシリコン膜5 を、１２ｎｍのＳｉＮ膜6 を、
５０ｎｍのＳｉＯ2 膜7 を順番にＣＶＤ法により堆積さ
せる。次にトレンチ底から３μｍまで埋め込んだレジス
ト8 をマスクにしてバッファＨＦ水溶液によって露出し
たＳｉＯ2 膜7 を剥離する。
【００２０】次に、図７に示されるようにレジストを除
去し、ＳｉＯ2 膜7 をマスクとして、露出したＳｉＮ膜
6 を熱Ｈ3 ＰＯ4 水溶液により剥離する。次にバッファ
ＨＦ水溶液によりＳｉＯ2 膜7 を剥離する。このとき、
ＳｉＯ2 膜7 のあった部分にだけＳｉＮ膜6 が残存して
いる。次に、ＳｉＮ膜6 がない部分で露出しているポリ
シリコン膜5 を高温熱酸化により酸化し、５０ｎｍのＳ
ｉＯ2 膜9 を形成する。次に、熱Ｈ3 ＰＯ4 水溶液によ
りＳｉＮ膜6 を剥離する。次に高濃度のリンまたはヒ素
をポリシリコン膜5 にドーピングする。ここでポリシリ
コン膜5 を通して基板にリン又はヒ素が拡散し、拡散層
27を形成する。
去し、ＳｉＯ2 膜7 をマスクとして、露出したＳｉＮ膜
6 を熱Ｈ3 ＰＯ4 水溶液により剥離する。次にバッファ
ＨＦ水溶液によりＳｉＯ2 膜7 を剥離する。このとき、
ＳｉＯ2 膜7 のあった部分にだけＳｉＮ膜6 が残存して
いる。次に、ＳｉＮ膜6 がない部分で露出しているポリ
シリコン膜5 を高温熱酸化により酸化し、５０ｎｍのＳ
ｉＯ2 膜9 を形成する。次に、熱Ｈ3 ＰＯ4 水溶液によ
りＳｉＮ膜6 を剥離する。次に高濃度のリンまたはヒ素
をポリシリコン膜5 にドーピングする。ここでポリシリ
コン膜5 を通して基板にリン又はヒ素が拡散し、拡散層
27を形成する。
【００２１】次に、図８に示されるように、１０ｎｍの
ＳｉＮ膜10をＣＶＤ法により堆積させる。そして高温熱
酸化によりＳｉＮ膜10の表面を薄く酸化する。これによ
り良質の容量絶縁膜を形成できる。あるいは、ＳｉＯ2
膜9 を形成した後ＳｉＮ膜6を剥離せずに、そのまま容
量絶縁膜としてもよい。次に４００ｎｍのポリシリコン
膜11を減圧ＣＶＤ法により被覆する。ここでポリシリコ
ン膜11はトレンチ内を完全に充填した形になる。また、
ポリシリコン膜11へのリン拡散をポリシリコン膜5 と同
様に行なう。次にトレンチ底から基板表面へ４．５μｍ
までポリシリコン膜11が残るように等方性エッチング技
術により選択的にポリシリコン膜のエッチバックを行な
う。次に高温熱酸化で、ポリシリコン膜11の表面を１０
ｎｍ酸化し、ＳｉＯ2 膜12を形成する。
ＳｉＮ膜10をＣＶＤ法により堆積させる。そして高温熱
酸化によりＳｉＮ膜10の表面を薄く酸化する。これによ
り良質の容量絶縁膜を形成できる。あるいは、ＳｉＯ2
膜9 を形成した後ＳｉＮ膜6を剥離せずに、そのまま容
量絶縁膜としてもよい。次に４００ｎｍのポリシリコン
膜11を減圧ＣＶＤ法により被覆する。ここでポリシリコ
ン膜11はトレンチ内を完全に充填した形になる。また、
ポリシリコン膜11へのリン拡散をポリシリコン膜5 と同
様に行なう。次にトレンチ底から基板表面へ４．５μｍ
までポリシリコン膜11が残るように等方性エッチング技
術により選択的にポリシリコン膜のエッチバックを行な
う。次に高温熱酸化で、ポリシリコン膜11の表面を１０
ｎｍ酸化し、ＳｉＯ2 膜12を形成する。
【００２２】その後は第１の実施例と同様のプロセスで
DRAMのメモリセルを形成することができる。図５に対応
した断面構造を図９に示す。すなわち、ポリシリコン膜
14のトレンチ内充填、ポリシリコン膜14の上面の酸化
（ＳｉＯ2 膜15）、ＳｉＯ2 膜2 上にゲート電極19を選
択的に形成し、一方領域が拡散層16と接するソース，ド
レイン領域18を形成する。
DRAMのメモリセルを形成することができる。図５に対応
した断面構造を図９に示す。すなわち、ポリシリコン膜
14のトレンチ内充填、ポリシリコン膜14の上面の酸化
（ＳｉＯ2 膜15）、ＳｉＯ2 膜2 上にゲート電極19を選
択的に形成し、一方領域が拡散層16と接するソース，ド
レイン領域18を形成する。
【００２３】図１０、図１１は第３の実施例を示すDRAM
におけるシースプレート型トレンチキャパシタの製造方
法を工程順に示す断面図である。同様箇所の符号は第
１、第２の実施例に準ずる。まず、図１０に示されるよ
うに、シリコン基板21表面から深さ５μｍ、穴径０．５
μｍのトレンチ22を形成する。次に１２ｎｍのＳｉＮ膜
6 、５０ｎｍのＳｉＯ2 膜7 を順番にＣＶＤ法により堆
積させる、次に、トレンチ底から３μｍまで埋め込んだ
レジスト8 をマスクにバッファＨＦ水溶液によりＳｉＯ
2 膜7 を剥離する。
におけるシースプレート型トレンチキャパシタの製造方
法を工程順に示す断面図である。同様箇所の符号は第
１、第２の実施例に準ずる。まず、図１０に示されるよ
うに、シリコン基板21表面から深さ５μｍ、穴径０．５
μｍのトレンチ22を形成する。次に１２ｎｍのＳｉＮ膜
6 、５０ｎｍのＳｉＯ2 膜7 を順番にＣＶＤ法により堆
積させる、次に、トレンチ底から３μｍまで埋め込んだ
レジスト8 をマスクにバッファＨＦ水溶液によりＳｉＯ
2 膜7 を剥離する。
【００２４】次に、図１１に示されるようにレジストを
除去し、図１０に示したＳｉＯ2 膜7 をマスクとし、露
出したＳｉＮ膜6 を熱Ｈ3 ＰＯ4 水溶液により剥離す
る。次にバッファＨＦ水溶液によりＳｉＯ2 膜7 を剥離
する。次に高温熱酸化により、ＳｉＮ膜6 の剥離後に露
出した部分のシリコン基板を酸化し５０ｎｍのＳｉＯ2
膜9 を形成する。次に、熱Ｈ3 ＰＯ4 水溶液によりＳｉ
Ｎ膜6 を剥離する。次に高濃度のリンまたはヒ素を基板
にドーピングし、拡散層27を形成する。
除去し、図１０に示したＳｉＯ2 膜7 をマスクとし、露
出したＳｉＮ膜6 を熱Ｈ3 ＰＯ4 水溶液により剥離す
る。次にバッファＨＦ水溶液によりＳｉＯ2 膜7 を剥離
する。次に高温熱酸化により、ＳｉＮ膜6 の剥離後に露
出した部分のシリコン基板を酸化し５０ｎｍのＳｉＯ2
膜9 を形成する。次に、熱Ｈ3 ＰＯ4 水溶液によりＳｉ
Ｎ膜6 を剥離する。次に高濃度のリンまたはヒ素を基板
にドーピングし、拡散層27を形成する。
【００２５】次に１０ｎｍのＳｉＮ膜10をＣＶＤ法によ
り堆積し、高温熱酸化によりＳｉＮ膜10の表面を薄く酸
化し、良質の容量絶縁膜を形成する。その後、前記図９
のように、実施例２と同様のプロセスによってＤＲＡＭ
のメモリセルを形成することができる。
り堆積し、高温熱酸化によりＳｉＮ膜10の表面を薄く酸
化し、良質の容量絶縁膜を形成する。その後、前記図９
のように、実施例２と同様のプロセスによってＤＲＡＭ
のメモリセルを形成することができる。
【００２６】図１２、図１３は第４の実施例を示すDRAM
におけるシースプレート型トレンチキャパシタの製造方
法を工程順に示す断面図である。同様箇所の符号は第１
の実施例に準ずる。まず図１２に示されるように、シリ
コン基板表面から深さ５μｍ、穴径０．５μｍのトレン
チを形成する。次に６０ｎｍのポリシリコン膜5 、１２
ｎｍのＳｉＮ膜6 を順番にＣＶＤ法により堆積させる。
ポリシリコン膜5 は成膜時又は成膜後に高濃度のリンま
たはヒ素をドーピングする。ここで、ドーピングしたリ
ンまたはヒ素は、後の熱工程を経ることで基板中へ拡散
する。次に高温熱酸化によりＳｉＮ膜6 の表面を薄く酸
化する。
におけるシースプレート型トレンチキャパシタの製造方
法を工程順に示す断面図である。同様箇所の符号は第１
の実施例に準ずる。まず図１２に示されるように、シリ
コン基板表面から深さ５μｍ、穴径０．５μｍのトレン
チを形成する。次に６０ｎｍのポリシリコン膜5 、１２
ｎｍのＳｉＮ膜6 を順番にＣＶＤ法により堆積させる。
ポリシリコン膜5 は成膜時又は成膜後に高濃度のリンま
たはヒ素をドーピングする。ここで、ドーピングしたリ
ンまたはヒ素は、後の熱工程を経ることで基板中へ拡散
する。次に高温熱酸化によりＳｉＮ膜6 の表面を薄く酸
化する。
【００２７】次に４００ｎｍのポリシリコン膜11をＣＶ
Ｄ法により形成する。次にトレンチ底から３μｍまでポ
リシリコン膜11が残るように等方性ドライエッチング技
術により選択的にポリシリコン膜のエッチバックを行な
う。次に、露出したＳｉＮ膜6 を熱Ｈ3 ＰＯ4 水溶液に
より剥離する。
Ｄ法により形成する。次にトレンチ底から３μｍまでポ
リシリコン膜11が残るように等方性ドライエッチング技
術により選択的にポリシリコン膜のエッチバックを行な
う。次に、露出したＳｉＮ膜6 を熱Ｈ3 ＰＯ4 水溶液に
より剥離する。
【００２８】次に、図１３に示されるようにＳｉＮ膜6
の剥離後に露出した部分のポリシリコン膜5 を高温熱酸
化により完全に酸化し、ＳｉＯ2 膜9 を形成する。この
ポリシリコン膜5 の酸化により基板の一部を酸化しても
よい。ここでポリシリコン膜5 の上面が酸化されＳｉＯ
2 膜12ができる（図示せず）。次に異方性エッチング技
術を用いてＳｉＯ2 膜9 をポリシリコン膜11の上面まで
選択的に剥離する。ここでＳｉＯ2 膜12はＳｉＯ2 と同
時に剥離される。後は実施例２と同様のプロセスでＤＲ
ＡＭのメモリセルを形成することができる。
の剥離後に露出した部分のポリシリコン膜5 を高温熱酸
化により完全に酸化し、ＳｉＯ2 膜9 を形成する。この
ポリシリコン膜5 の酸化により基板の一部を酸化しても
よい。ここでポリシリコン膜5 の上面が酸化されＳｉＯ
2 膜12ができる（図示せず）。次に異方性エッチング技
術を用いてＳｉＯ2 膜9 をポリシリコン膜11の上面まで
選択的に剥離する。ここでＳｉＯ2 膜12はＳｉＯ2 と同
時に剥離される。後は実施例２と同様のプロセスでＤＲ
ＡＭのメモリセルを形成することができる。
【００２９】上記第２〜第４の各実施例によれば、第１
の実施例と同様の効果が期待できる。すなわち、トレン
チキャパシタの容量を減少させることなくジャンクショ
ンリーク電流を低減できる。
の実施例と同様の効果が期待できる。すなわち、トレン
チキャパシタの容量を減少させることなくジャンクショ
ンリーク電流を低減できる。
【００３０】
【発明の効果】以上説明したようにこの発明によれば、
トレンチ側壁の上部に形成された絶縁膜は、トレンチ内
側に向かって張り出すように厚く形成され、その部分で
トレンチの外側に沿う反転層が形成されにくくしている
ため、キャパシタの実質的な面積をほとんど変えずに、
ジャンクションリーク電流を低減できる半導体装置の製
造方法を提供できる。
トレンチ側壁の上部に形成された絶縁膜は、トレンチ内
側に向かって張り出すように厚く形成され、その部分で
トレンチの外側に沿う反転層が形成されにくくしている
ため、キャパシタの実質的な面積をほとんど変えずに、
ジャンクションリーク電流を低減できる半導体装置の製
造方法を提供できる。
【図１】この発明の第１の実施例方法を工程順に示す第
１の断面図。
１の断面図。
【図２】この発明の第１の実施例方法を工程順に示す第
２の断面図。
２の断面図。
【図３】この発明の第１の実施例方法を工程順に示す第
３の断面図。
３の断面図。
【図４】この発明の第１の実施例方法を工程順に示す第
４の断面図。
４の断面図。
【図５】この発明の第１の実施例方法を工程順に示す第
５の断面図。
５の断面図。
【図６】この発明の第２の実施例方法を工程順に示す第
１の断面図。
１の断面図。
【図７】この発明の第２の実施例方法を工程順に示す第
２の断面図。
２の断面図。
【図８】この発明の第２の実施例方法を工程順に示す第
３の断面図。
３の断面図。
【図９】この発明の第２の実施例方法を工程順に示す第
４の断面図。
４の断面図。
【図１０】この発明の第３の実施例方法を工程順に示す
第１の断面図。
第１の断面図。
【図１１】この発明の第３の実施例方法を工程順に示す
第２の断面図。
第２の断面図。
【図１２】この発明の第４の実施例方法を工程順に示す
第１の断面図。
第１の断面図。
【図１３】この発明の第４の実施例方法を工程順に示す
第２の断面図。
第２の断面図。
【図１４】従来のシースプレート型トレンチキャパシタ
の構成を示す断面図。
の構成を示す断面図。
1…フィールド酸化膜、 2， 4， 7， 9，12，15…Ｓｉ
Ｏ2 膜、 3， 6，10…ＳｉＮ膜、5 ，11，14…ポリシリ
コン膜、8 ，13…レジスト、16，18…不純物拡散層。
Ｏ2 膜、 3， 6，10…ＳｉＮ膜、5 ，11，14…ポリシリ
コン膜、8 ，13…レジスト、16，18…不純物拡散層。
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フロントページの続き
(56)参考文献 特開 平５−13707（ＪＰ，Ａ)
特開 平５−63155（ＪＰ，Ａ)
特開 平２−128466（ＪＰ，Ａ)
特開 昭62−208659（ＪＰ，Ａ)
特開 平２−5467（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/8242
H01L 27/108
Claims (2)
- 【請求項１】 半導体基板内にトレンチを形成し、 前記トレンチ内に絶縁膜を形成し、 前記トレンチ上部の前記絶縁膜の一部を除いて、前記絶
縁膜を覆うマスク層を形成し、 前記マスク層をマスクとして前記トレンチの上部に残存
している前記絶縁膜を除去し、 前記マスク層を除去し、 残存している絶縁膜をマスクとして前記半導体基板の露
出した部分を酸化し、選択的に酸化層を形成し、 前記絶縁膜を除去し、前記酸化層以外の前記トレンチ側
面から前記半導体基板内に不純物を導入して第１の拡散
層を形成し、 前記トレンチ側面にキャパシタ絶縁膜を形成し、 前記トレンチ内を第１の導電材で充填する工程とを具備
し、 前記酸化層の上部の一部を除去し、 前記第１の導電材の上に不純物を含む第２の導電材を形
成し、 半導体基板内に前記第２の導電材から前記不純物を拡散
し、前記第２の導電材に接続された第２の拡散層を形成
し、 前記半導体基板内に一方が前記第２の拡散層と接するソ
ース、ドレイン領域を形成する工程 をさらに具備 するこ
とを特徴とする半導体装置の製造方法。 - 【請求項２】 半導体基板内にトレンチを形成し、 前記トレンチの表面上に絶縁膜を形成し、 前記絶縁膜上に酸化膜を形成し、 前記トレンチ上部の前記酸化膜の一部を除いて、前記酸
化膜を覆うマスク層を形成し、 前記マスク層をマスクとして前記トレンチ上部の前記酸
化膜を除去し、前記絶縁膜の一部を露出し、 前記マスク層を除去し、 残存している前記酸化膜をマスクとして前記絶縁膜を除
去することにより、トレンチ内の前記半導体基板の第１
の表面を露出し、 前記酸化膜を除去し、 前記第１の表面に酸化層を形成し、 前記絶縁膜を除去してトレンチ内の前記半導体基板の第
２の表面を露出し、 前記第２の表面に不純物を導入して拡散層を形成する工
程とを具備することを特徴とする半導体装置の製造方
法。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22995693A JP3480745B2 (ja) | 1993-09-16 | 1993-09-16 | 半導体装置の製造方法 |
| KR1019940022882A KR100226591B1 (ko) | 1993-09-16 | 1994-09-12 | 다이나믹 랜덤 액세스 메모리(dram)셀용의 트렌치캐패시터 및 그 제조방법과 트렌치캐태시터를 갖춘 다이나믹 랜덤에세스 메모리셀의 제조방법 |
| EP94114596A EP0644591B1 (en) | 1993-09-16 | 1994-09-16 | Trench capacitor cell structure of dram |
| DE69429146T DE69429146T2 (de) | 1993-09-16 | 1994-09-16 | DRAM-Zellenstruktur mit Grabenkondensator |
| TW083109729A TW262586B (ja) | 1993-09-16 | 1994-10-20 | |
| US08/825,993 US6100130A (en) | 1993-09-16 | 1997-04-04 | Method of manufacturing a semiconductor memory device having a trench capacitor |
| US09/497,690 US6534814B2 (en) | 1993-09-16 | 2000-02-04 | Method of manufacturing a semiconductor memory device having a trench capacitor with sufficient capacitance and small junction leak current |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22995693A JP3480745B2 (ja) | 1993-09-16 | 1993-09-16 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0786432A JPH0786432A (ja) | 1995-03-31 |
| JP3480745B2 true JP3480745B2 (ja) | 2003-12-22 |
Family
ID=16900348
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22995693A Expired - Lifetime JP3480745B2 (ja) | 1993-09-16 | 1993-09-16 | 半導体装置の製造方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (2) | US6100130A (ja) |
| EP (1) | EP0644591B1 (ja) |
| JP (1) | JP3480745B2 (ja) |
| KR (1) | KR100226591B1 (ja) |
| DE (1) | DE69429146T2 (ja) |
| TW (1) | TW262586B (ja) |
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| DE19843641A1 (de) | 1998-09-23 | 2000-04-20 | Siemens Ag | Grabenkondensator mit Isolationskragen und entsprechendes Herstellungsverfahren |
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