JPH025467A

JPH025467A - 半導体装置

Info

Publication number: JPH025467A
Application number: JP63155894A
Authority: JP
Inventors: Yoichi Miyai; 宮井　羊一; Takayuki Nibuya; 貴行丹生谷; Yoshihiro Ogata; 尾形　喜広; Yasuhiro Okumoto; 奥本　康博; Mitsuo Tomijima; 富島　光雄; Seishiyu Chiyou; 成洙趙
Original assignee: Texas Instruments Japan Ltd
Current assignee: Texas Instruments Japan Ltd
Priority date: 1988-06-23
Filing date: 1988-06-23
Publication date: 1990-01-10
Also published as: KR910001756A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】イ、産業上の利用分野本発明は半導体装置に関し、例えばダイナミックＲＡＭ
　（Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ　）に
関するものである。

口、従来技術従来、ダイナミックＲＡＭとして用いられているセル（
例えばメガビット用として好適な溝型トランジスタ・セ
ルと呼ばれるメモリセル）は、例えば第１２図に示すよ
うな構造からなっている。

即ち、Ｐ＋型シリコン基板１上にＰ型エピタキシャルＮ
２が形成され、このＰ型エピタキシャ／Ｌ／ＦＪ２を貫
通してＰ＋型シリコン基板１に達する所定深さのトレン
チ溝３が形成されている。このトレンチ溝には、薄いＳ
ｔｏ、膜４を介してＮ＋＋ポリシリコン５がキャパシタ
電極として所定の深さまで充填され、Ｎ＋＋ソース領域
６がトレンチ溝３の側壁の周りにそれぞれコンタクト部
１ｏを通して拡散形成（ポリシリコン層５からの自己拡
散で形成）されている。さらに、ポリシリコン層５上に
は、薄いゲート酸化膜７を介してポリシリコン層８が形
成されてゲート電極（ワード線）が構成されている。ま
た、図のように、Ｐ型エピタキシャル層２内の表面近く
にはトレンチ溝３の側壁の周りにそれぞれＮ＋型トドレ
イン領域９拡散形成され、ビット線が構成されている。

従って、この溝型トランジスタ・セルは、上述のように
トレンチ溝３の上部ではＮ＋＋ソース領域６とＮ士型ド
レイン領域９とでトランスファゲートが構成され、その
下部ではトレンチ溝３の中に埋めたポリシリコン層５が
記憶電極として用いられ、Ｐ＋型シリコン基板１及びＰ
型エピタキシャル層２と絶縁性酸化膜４からなるキャパ
シタが構成されている。なお、上部のトランスファゲー
トと下部のキャパシタとは、溝３の側面に設けられたＮ
中型ソース領域６を介して接続されることになる。

第１２図の構造によれば、コンタクト部１０を通してＮ
＋＋ソース領域６を拡散形成するため、この部分近傍の
基板側のＰ型不純物）局度が低く（即ち、Ｐ型エピタキ
シャルＮ２の形成）、更にキャパシタの容量を得る（空
乏層を抑える）ため、下方に向かってＰ型不純物濃度が
高くなっている（第１２図のグラフ参照）。なお、この
グラフにおいて、トレンチ溝３の上部でＰ型不純物濃度
が多少高（なっているのは、周辺回路の正常な動作に必
要なためである（この周辺回路の動作のために必要な不
純物濃度はｔｏ”　（個／ｃｆＡ）程度であり、これは
イオン注入により実現できる）。

第１３図はＮ“型ソース領域６近傍の拡大断面図であり
、第１４図は基板１のＰ型不純物濃度が約１０”　（個
／ｃｉａ）〜約１０”　（個／ＬＪｌ）付近において、
シリコン（基板）１がＳｉｎ、膜４に接する部分のエネ
ルギーバンド図を示す。

この第１３図及び第１４図において、上記を更に詳しく
説明すると、半導体層中のＰ型不純物濃度は、第１３図
のグラフに示されるように、Ｎ＋＋ソース領域６　（Ｐ
型領域２）の付近で１０”　（個／ｃｄ）以下となり、
最も低くなっているので、この付近で第１３図中に曲線
ａ　（空乏層の拡がりを示す。）のように空乏層が厚く
なっている。

他方、Ｐ＋型領域１では、不純物濃度が１０Ｉ８（個／
−）〜１０”　（個／　ｃｉ　）と高くなっているので
空乏層が薄＜、更にＮ＋＋ソース領域６の近傍のキャパ
シタ部分では、絶縁層４が一様に１５０人程度と薄いた
め、Ｎ＋型領領域５の電圧印加によりＰ″″型領域１に
加わる電界強度が高くなる。この結果、Ｎ＋＋ソース領
域６付近の絶縁層４に接するＰ型又はＰ＋型領域には深
い空乏化が生じ（第１３図参照）、チャネル（図示せず
）が形成される。そして、例えばＰ型不純物濃度が１０
１８（個／ａ）付近の領域（第１３図及び第１４図参照
）では、シリコン基板１の電界の強さが１（ＭＶ／ｃａ
＋）程度と高くなり、かつ、第１４図に示すように、バ
ンドの曲がりがシリコン基板１のバンドギャップを越え
るほど大きくなる。その結果、いわゆるツェナー効果に
よるバンド間のトンネル電流１２が生成されると考えら
れる。即ち、ソース領域６から上記したチャネルを通し
てのドリフト電流が、上記高濃度領域で、この領域が平
衡状態に達する前に生成され、トンネル電流１２となっ
て基板１側へ漏れ、キャパシタのリーク電流となり、デ
ータ保持時間が短くなるという問題点が生じる。なお、
第１４図において、不純物濃度が約１０”　（個／ｃｄ
）から１０”　（個／ｃ、り付近までの間では、図中の
エネルギーバンド図に示すように、バンドの曲がりがシ
リコン基板１のバンドギャップを越えるほど大きいが、
空乏層の幅１１が大きいため、電界強度がトンネリング
を起こすほど高くない（第１３図参照）。

また、不純物濃度が１０′８（個／ｃ１１り付近から約
１０”　（個／ｃｄ）までの間では、電界強度は高く（
第１３図参照）、空乏層の幅１１は小さくなるが、バン
ドの曲がりがシリコン基板１のバンドギャップを越える
ほど大きい箇所ではトンネリングは起こり、１２′で示
すトンネリングによる生成電子の流れが生じ、これが上
記ドリフト電界で絶縁層４に沿ってソース領域に到達し
、上記したリーク電流の原因になるものと考えられる。

ハ８発明の目的本発明の目的は、キャパシタのリーク電流を大幅に低減
することができる半導体装置を提供することにある。

二０発明の構成即ち、本発明は、半導体層に設けられた溝を用いてキャ
パシタが構成され、このキャパシタの絶縁層に接する前
記半導体層の電界を緩和させるための電界緩和手段が前
記キャパシタの領域において前記半４体層の内部に埋設
して設けられている半導体装置に係るものである。

また、本発明は、半導体層に設けられた溝を用いてキャ
パシタが構成され、このキャパシタの絶縁層に接する前
記半導体層を上下に実質的に分離するための分離手段が
前記キャパシタの領域に設けられている半導体装置も提
供するものである。

ホ、実施例以下、本発明の詳細な説明する。

第１図〜第３図は、本発明の第１の実施例を示すもので
ある。

本例による溝型トランジスタ・セルは、第１図に示すよ
うに、第１２図の従来例と同様にＰ′″型シリコン基板
１上にＰ型エピタキシャル層２が形成され、このＰ型エ
ピタキシャル層２を貫通してＰ＋型シリコン基板１に達
する所定深さのトレンチ溝３が形成されている。このト
レンチ溝には第１図のように、厚さ１５０人程変色薄い
絶縁膜２１（後述するシリコン酸化膜２１ａ、ナイトラ
イド膜２１ｂ及びナイトライド酸化物膜２１Ｃからなる
三層構造）及び厚さ１０００人程度変色い絶縁膜２０　
（後述するシリコン酸化膜２０ａ１ナイトライド膜２０
ｂ、ナイトライド酸化物膜２０Ｃ及び上記のナイトライ
ド膜２１ｂ、ナイトライド酸化物膜２１Ｇからなる五層
構造）を介してＮ＋型ポリシリコン５がキャパシタ電極
として所定の深さまで充填され、また、Ｎ＋型ソース領
域６が、トレンチ溝３の側壁の周りにそれぞれコンタク
ト部１０を通して拡散形成されている。他の構成は、第
１２図の従来例と同様である。

なお、絶縁膜２０の膜厚ｔは２００Å以上としてよく、
３００〜１０００人が好適であり、絶縁膜２１に対して
１．３以上：１、更には（２〜６．７）　　：　１の膜
厚比とするのがよい。また、絶縁膜２０の深さ方向の長
さｌは０．５μｍ以上がよく、１〜３μｍが更によく、
またキャパシタ絶縁膜全長の１／１４以上がよく、１／
７〜１／３が更によい。

上述のように、本実施例の溝型トランジスタ・セルによ
ると、キャパシタ絶縁膜のうちソース６１域６の下方の
所定領域の絶縁膜２０を厚めに（例えば１０００人に）
長さ０．５μｍ以上（例えば１．７μｍ程度）に設けて
いるので、この部分でのポリシリコン層５による電界が
緩和される。この結果、Ｎ１型ソース領域６付近の絶縁
膜２０に接するＰ型又はＰ＋型領域では第２図中に曲線
Ａで示すように、第１３図のａに比べ空乏層が比較的拡
がり難くて薄くなり、チャネルが形成されにくくなると
考えられる。即ちＰ型不純物濃度が例えばＩＱＩＢ（個
／ｃ、ｆｌ）付近の領域では、シリコン基板１の電界の
強さがＩ　Ｍ　Ｖ　／　ａｍ以下と低（なり、その上、
第３図に示すように、バンドの曲がりがシリコン基板１
のバンドギャップを越えるほど大きくないため、ツェナ
ー効果によるトンネル電流を防止できる上に、上記の如
くにチャネルも形成され難いことから、キャパシタのリ
ーク電流を十分に阻止することができると考えられる。

従って、メモリのデータ保持時間を長くすることができ
る。なお、第３図において、他の領域では第１４図の従
来例と同様の理由により、トンネル電流は生成されない
。

また、上記のキャパシタにおいては、膜厚の大きい絶縁
膜２０はキャパシタの絶縁膜の一部にのみ設け、他は薄
い絶縁膜２１としているので、キャパシタの容量は十分
に保持できる。そして、しかも、この絶縁膜２１は後述
の三層構造としているので、誘電率の高い材質（例えば
ナイトライド）を用いることができ、キャパシタの容量
を稼ぐのに非常に有利となる。

また、本実施例の溝型トランジスタ・セルは、縦型に深
いトレンチ溝３を用いて構成されているので、キャパシ
タの容量を稼ぐことができ、さらに高集積化にも適した
ものとなる。

第４図及び第５図は、本発明の他の実施例を示すもので
ある。

本例は、上述の例と異なり、Ｐ型不純物濃度が１０”　
（個／、ｆｆ１）付近では厚い絶縁膜を設けず、それよ
り低不純物濃度の領域に絶縁膜２０を設けている。例え
ばこの絶縁膜の基板深さ方向の長さを上記した０、５μ
ｍ以上（この値よりも少ないと、いわゆるパンチスルー
効果が起き易（なると考えられる。）例えば１．２μｍ
程度とする場合の例である。

この場合、第４図及び第５図（図中のＰ型不純物濃度が
１０”　（個／ｃＪ１）付近のエネルギーバンド図にお
いて、上の図は非平衡状態を示し、下の図は平衡状態を
示す。）に示すように、Ｐ型不純物濃度が１０”　（個
／ｄ）付近で、まず半導体層（シリコン基板１）が非平
衡状態では、シリコン基板１の電界の強さが例えば１　
　（Ｍ　Ｖ　／　ｃｍ　）程度と高（なり、しかもバン
ドの曲がりがシリコン基板１のバンドギャップを越える
ほど大きいため、トンネリングにより電子１２゛　（即
ち、上述のトンネル電流１２）が発生し易い。そして、
平衡状態では、第５図に示すように、トンネリングによ
り発生した電子１２′は絶縁膜２１の表面に流れ込んで
反転層１３を形成するが、局部的に厚い絶縁膜２０が基
板１中に生成するポテンシャル障壁（図示しない）によ
って、Ｎ　型ソース領域６方向ヘトリフトすることがで
きないと考えられる。この結果、キャパシタのリーク電
流が生じないことになる。

なお、その他の領域については、上述の第１の実施例と
同様の理由により、トンネル電流１２は生成されないの
で、キャパシタのリーク電流は生じない。

次に、第１図〜第３図又は第４図〜第５図の例による溝
型トランジスタ・セルの製造方法を第６図について説明
する。

まず、第６Ａ図のように、Ｐ＋型シリコン基板１上のＰ
型エピタキシャルＮ２表面の所定領域をマスク（例えば
フォトレジスト）６１で覆ってから、公知のイオン注入
法によりＮ型不純物（例えばＡｓ）のイオン６０を打ち
込み、Ｐ型エピタキシャル層２内にＮ＋型拡散領域９（
後にドレイン領域９となる。）を形成する。

次いで、Ｐ型エピタキシャル層２及びＰ　型シリコン基
板１内に公知のドライエツチング技術でトレンチ溝３を
選択的に形成し、しかる後に、第６Ｂ図のように熱酸化
法によって溝３を含む全面にシリコン酸化膜１４を成長
させる。このとき、同時にドレイン領域９がそれぞれ形
成される。

次いで、溝３を含む全面にポリシリコンをＣＶＤ（Ｃｈ
ｅｍｉｃａｌ　Ｖａｐｏｒ　　Ｄｅｐｏｓｉｔｉｏｎ）
で堆積させてから、ドライエツチングでそのポリシリコ
ンをエツチング（エッチバック）し、第３Ｃ図のように
溝３の底部にのみＮ＋型ポリシリコン１５を残す。

次いで、第６Ｄ図のように、溝３を含む全面にナイトラ
イド膜２０ｂを公知のＣＶ　Ｄ　（ＣｈｅｍｉｃａｌＶ
ａｐｏｒ　　Ｄｅｐｏｓｉｔｉｏｎ）で堆積させる。

次いで、第６Ｅ図のように、異方性エツチングによりナ
イトライド膜２０ｂをエツチングする。

次いで、第６Ｆ図のように、溝３の底部のポリシリコン
層１５をエツチング除去し、さらにこの底部の５ｉＯｚ
膜１４の一部を第６Ｇ図のようにエツチングする。なお
、この例とは異なり、Ｐ型エピタキシャル層２を形成す
ることなく最初にＰ型シリコン基板を用い、これに対し
第６Ａ図〜第６Ｇ図と同様の工程を施してもよい。この
場合、第６Ｇ図において一点鎖線で示すように、シリコ
ンナイトライド膜２０ｂ（第６Ｇ図参照）をマスクとじ
て、溝３の底部に気相または固相よりＰ型不純物（例え
ばボロン）を拡散してｐｔ型型数散層８０形成してもよ
い。この拡散Ｊ１８０はＰ＋型シリコン基板１に相当す
るものである。

次いで、まず第６Ｈ図のように、溝３を含む全面に熱酸
化法によりＳｉＯ□を成長させるが、このとき溝３の底
部にはシリコン酸化膜（ＳｉＯ□膜）２１ａが形成され
、溝３の上部では、ナイトライド膜２０ｂの表面にナイ
トライド酸化物膜２０ｃが形成される。そして、さらに
溝３を含む全面にＣＶＤによりナイトライド膜２１ｂを
堆積させてから、熱酸化法によりナイトライド酸化物膜
２１ｃを形成する。即ち、第６Ｈ図の部分拡大図に示す
ように、溝３の底部には、シリコン酸化膜２１ａ、ナイ
トライド膜２１ｂ及びナイトライド酸化物膜２１Ｃから
なる三層構造の例えば厚さ１５０人程変色薄い絶縁膜２
１が形成され、この溝の上部には、シリコン酸化膜１４
、ナイトライド膜２０ｂ、ナイトライド酸化物膜２０Ｃ
、ナイトライド膜２１ｂ及びナイトライド酸化物膜２１
Ｃからなる五層構造の例えば厚さ１０００人程度定厚い
絶縁膜２０が形成される。

次いで、溝３を含む全面にＣＶＤでドープド（Ｎ型不純
物、例えばＡｓを高濃度に含む）ポリシリコンを堆積さ
せてから、エッチバックして、第６Ｉ図のように所定の
深さまでポリシリコン層５を残す。

次いで、第６５図のように、Ｓｉｎｇ膜１４の溝３を含
む表面の絶縁膜２１及びナイトライド膜２０ｂを所定の
深さ（即ち、ポリシリコン層５の位置）まで順次エツチ
ングして５ｉｎ２膜１４を残す。

次いで、第６に図のよ・うに、熱酸化法により選択的に
ポリシリコン層５上にＳｉＯ□膜１６全１６させ、更に
第６Ｌ図のように、このＳｉｎ、膜１６をマスクとして
絶縁膜２０及び溝３を含む表面のＳｉＯ□膜１４全１４
チングして、所定の深さまで絶縁膜２０．１４を残す。

次いで、溝３を含む全面にドープド（Ｎ型不純物、例え
ばＡｓを高濃度に含む）ポリシリコンをＣＶＤで堆積さ
せてからエッチバンクして、第６Ｍ図のように所定深さ
（即ち、ポリシリコンＮ５の位置）までポリシリコン層
６を残す。

次いで、第６Ｎ図のように、熱酸化法により溝３を含む
全面にＳｉＯ□膜１７を成長させる。このとき、同時に
自己拡散によりＮ＋型ポリシリコンロ中の不純物が拡散
して、Ｐ型エピタキシャル層２内にＮ＋型ソース領域６
が形成される。

次いで、第６０図のように、３１０　ｚ膜１７をエツチ
ング除去してから、第６Ｐ図のように、上述した三層構
造（即ち、図中の部分拡大図に示すように、順次シリコ
ン酸化膜２２ａ、ナイトライド膜２２ｂ及びナイトライ
ド酸化物膜２２Ｃを形成する。）のゲート酸化膜２２を
形成する。この後は、溝３を含む全面にノンドープのポ
リシリコンをＣＶＤで堆積させてから、所定のエツチン
グを行うことにより、第１図に示すような溝型トランジ
スタ・セルが完成する。

以上に説明した製造方法から明らかなように、本例によ
る溝型トランジスタ・セルは、厚い絶縁膜２０を形成す
るために、既存の方法を変更することな〈実施できるの
で、目的とするデバイスを容易に製作できる。また、溝
３の底部の絶縁膜２１及びゲート酸化膜２２は、上述の
ような三層構造からなっているので誘電率を高くできる
。即ち、キャパシタの容量を稼ぐのに有利となり、また
、誘電率が高い材質を用いているため、耐圧性がよく、
しかも藩いゲート酸化膜２２を形成できる。

次に、本例による溝型トランジスタ・セルの他の製造方
法を第７図について説明する。

まず、上述の第６Ａ図と同様にしてＮｔ型拡散領域（ド
レイン領域）、９を形成してから、Ｐ型エピタキシャル
層２の表面を熱酸化してＳｉＯ□層１８全１８し、ＣＶ
Ｄでナイトライドを堆積させてナイトライド層１９を形
成する。そして、第７Ａ図のように、Ｐ型エピタキシャ
ル層２及びＰ＋型シリコン基板１内に公知のドライエツ
チング技術で′ａ３を選択的に形成する。

次いで、第７Ｂ図のように、熱酸化法により溝３内に選
択的にＳｉＯ□膜２４ａを形成してから、第７Ｃ図のよ
うに、ｍ３を含む全面に薄いナイトライド膜２４ｂをＣ
ＶＤで堆積させる。

次いで、溝３を含む全面にポリシリコンをＣＶＤで堆積
させてから、ドライエツチングでこのポリシリコンをエ
ツチング（エッチバック）して、第７Ｄ図のように溝３
の底部にのみポリシリコン層２５を残す。

次いで、第７Ｅ図のように、ポリシリコン層２５より上
部のナイトライド膜２４ａをエツチング除去する。そし
て、第７Ｆ図のように、ポリシリコン層２５をエツチン
グして取り除く。

次いで、第７Ｇ図のように、熱酸化法により例えば厚さ
１０００人程度定厚較的厚い５ｉ０２膜２４ｄ（上述の
絶縁膜２０に対応）を選択的に形成する。

このとき同時に溝３の底部では、図中の部分拡大図に示
すように、ナイトライド膜２４ｂ上に薄いＳｉｎ□膜２
４Ｃが形成され、Ｓ　ｉ　Ｏｚ膜２４ａ、ナイトライド
膜２４ｂ及びＳｉＯ□膜２４Ｃの三層構造からなる絶縁
膜２４（上述の絶縁膜２１に対応）が形成される。なお
、溝３の上部での酸化は、下部のナイトライド膜２４ｂ
がマスクとなって選択的に行われる。

次いで、溝３を含む全面にポリシリコンをＣＶＤで堆積
させてからエッチバックして、第７Ｈ図のようにポリシ
リコン層５を残す。

次いで、第７Ｉ図のように、Ｓ　ｉ　Ｏｚ膜２４ｄをポ
リシリコンＮ５よりも下方までエツチングしてから、溝
３を含む全面にポリシリコンをＣＶＤで堆積させて、第
７Ｊ図のようにエッチパックによりＮ＋型ポリシリコン
層６を形成する。

次いで、第７に図のように、ナイトライド層１９及びＳ
ｉＯ□膜１８全１８チング除去してから、第７Ｌ図のよ
うに、熱酸化法により溝３を含む全面にＳｉ０ｇ膜を成
長させて、ゲート酸化膜２６　（上述の２２に対応）を
形成する。このとき、同時に自己拡散によりＮ＋梨型ポ
リシリコン中不純物が拡散して、Ｐ型エピタキシャル層
２内にＮ″？型ソース領域６がそれぞれ形成される。こ
の後は、溝３を含む全面にポリシリコンをＣＶＤで堆積
させてから、所定のエツチングを行うことにより、第１
図と同様の溝型トランジスタ・セルが完成する。

但し、第７図のような製造方法により形成されたデバイ
スでは、第６図で形成されたデバイスと異なっている点
がある。即ち、上述したように、溝３底部の薄い絶縁膜
２４は、Ｓｉｎ、膜２４ａ、ナイトライド膜２４ｂ及び
ＳｉＯ□膜２４Ｃの三層構造からなっているが、溝３上
部の厚い絶縁膜２４ｄ及びゲート酸化膜２６はそれぞれ
ＳｉＯ□からなっている。また、第７図に説明した製造
方法によれば、第６図で示したと同様の利点を存する（
即ち、溝３底部の絶縁膜２４に誘電率の高い材質を用い
ることができるので、キャパシタの容量を稼ぐことがで
きる。）と共に、既存の熱酸化法により容易に厚い絶縁
膜２４ｄを形成できるので、目的とするデバイスの製作
が一層容易となる。

第８図及び第９図は、本発明の他の実施例を示膚し、第８図は第１の実施例と同様の薄型トランジスタ・
セル、第９図はその周辺回路として用いられているＣＭ
Ｏ３回路を示す。

この例では第８図に示すよ・うに、Ｐ＋型シリコン基板
１上にＰ型エピタキシャル層２を形成し、この後にイオ
ン注入法により酸素を所定の深さに注入してから、熱処
理を行って厚めのＳｉＯ□層３ｏをキャパシタの絶縁膜
２１に連ねて横方向に長く形成している。このＳｉＯ□
層３０層中０コン基板１とエピタキシャル層２との間を
分離し、縦方向のアイソレーションを行うものであり、
いわゆるＳ　ＯＩ　　（Ｓ　１ｌｉｃｏｎ　　ｏｎ　　
Ｉ　ｎ５ｕｌａｔｏｒ）構造となっている。さらに、基
板１には深いトレンチ溝３を形成し、第１図で述べたと
同様の構成の溝型トランジスタ・セルが形成されている
。また、周辺回路には、第９図のようにＰ１型シリコン
基板１上に第８図と同様の方法で、厚めのＳｉｎ。

Ｎ３０を共通に設け、Ｎ型ウェル領域３１、Ｐ型ウェル
領域３２を形成し、Ｎ型ウェル領域３１には、Ｐ′＋型
拡散領域３７．３８をソース又はドレイン領域とするＰ
チャネルＭＯ３）ランジスタが設けられている。これと
ＣＭＯＳを構成するＮチャネルＭＯ３）ランジスタはＰ
型ウェル領域３２に設けられており、３９．４０はＮ中
型ソース又はドレイン領域である。なお、３３ばフィー
ルド酸化膜、３４はゲート酸化膜、４１は５ｉｎ２膜、
４２．４４はソース電極、４３．４５はドレイン電極、
３５．３６はゲート電極である。

第８図のような構造によると、厚めの５ｉｎ２Ｎ３０が
Ｐ型エピタキシャル層２とＰ＋型シリコン基板１との間
を分離して、横方向に設けられているので、この部分で
上述したソース領域６からのキャリア（ドリフト電流）
がストップされ、上述と同様にリーク電流の防止効果が
より向上する。

さらに、ＳｉＯ□層３０層中０パシタの絶縁膜２１に接
して所定領域に局部的に設けられているので、キャパシ
タの容量を一層大きくすることができる。

また、第５図のように、Ｓ　１０　ｚ　Ｎ３０は第８図
の溝型トランジスタ・セルと共通に周辺回路にも設けら
れているので、周辺回路のＣＭＯＳデバイスに特有のラ
ンチアップという不安定動作を防ぐことができる。即ち
、近接する素子間（図示の例ではＰチャネル及びＮチャ
ネルＭＯ３Ｉ−ランジスタ）に生じる寄生サイリスク（
ＰＮＰＮ又はＮＰＮＰ構造）を流れる電流を５ｉＯｚ層
３０によって効果的に阻止できる。なお、表面からのイ
オン注入によりＳｉＯ２層３ｏを形成しているので、そ
の形成が容易である。

第１０図及び第１１図は、本発明の更に他の実施例を示
し、横型のＭＯ３Ｉ−ランジスタに適用した例を示す。

この例では第１０図に示すように、Ｐ＋型シリコン基板
１上にＰ型エピタキシャル層２を形成し、基板１には深
いトレンチ溝３を設け、第１図で述べたと同様にして、
薄い５ｉＯｚ膜２１及び厚めの絶縁膜２０を介してＮ１
型ポリシリンコン５を充填してＭ　ＯＳキャパシタを構
成している。また、エピタキシャル層２にはＮ＋型拡散
領域５１をソース領域とし、同じく拡散領域５２をドレ
イン領域とする横型のＭＯＳトランジスタを構成してい
る。なお、５０はドレイン領域、５３はゲート酸化膜、
５６はＳｉＯ，層、５７．５９ばドレイン電極、５５は
ゲート電極である。また、ソース領域５１の電極は他の
領域で取り出している。

第１０図のデバイスでは、キャパシタに厚い絶縁膜２０
を設けているので、第１図に示した第１の実施例のデバ
イスと同様の効果をもっている。

これに加えて、第１１図に示すように、ゲート酸化膜５
３の形成と同時に、自己拡散によりＮ　型ソース領域５
１を形成できるので、本例のようなデバイスを容易に実
施できる。

以上に述べた実施例は、本発明の技術的思想に基づいて
更に変形可能である。

例えば、第１図の厚い絶縁膜２０は、この実施例のよう
に同図に破線２０′で示すようにソース領域６から隔て
て形成してもよいし、第８図の絶縁層３０は全体に設け
ないで、同図に破線３０ａで示すように部分的に形成し
てもよい。そして、上述の厚い絶縁膜２０等の材質、厚
さ及びその形状は適宜であってよいし、この絶縁膜２０
等に代えて他の電界緩和手段を採用することもできる。

また、図示はしていないが、第１０図の例において、Ｐ
″″型の横型ＭＯＳトランジスタを考える。

即ち、第１０図に一点鎖線のようにＰ型エピタキシャル
層２内にＮ型ウェル７０を形成し、このＮ型ウェル内に
設けるソース領域５１及びドレイン領域５２、更にはポ
リシリコン層５をＰ＋型の導電型にする。この場合にも
溝３の上部に厚い絶縁膜２ｏを設けているので、溝３の
外側（ソース領域と、Ｐ型エピタキシャル層又はＰ＋型
シリコン基板との間のＮ型ウェル）で縦方向のＰ型チャ
ネルの形成を防止できる。この結果、トランスファゲー
トからのキャリアの漏れを阻止できる。

また、上述のトレンチ溝の形成方法も種々のドライエツ
チング法等が採用でき、ソース領域６の形成方法も上述
の熱酸化による自己拡散ではなく、ＥＣＲ（Ｅｌｅｃｔ
ｒｏｎ　Ｃｙｃｌｏｔｒｏｎ　Ｒｅ５ｏｎａｎｃｅ）プ
ラズマＣＶＤ法を採用することにより、薄（て、しかも
、不純物濃度の高い拡散領域（ソース領域）６が形成で
きる。

なお、上述のゲート電極もポリシリコンでなく、例えば
チタン、タングステン、タンタル等の高融点金属や金属
とＳｉの化合物であるシリサイドを用いてもよいし、上
述の各半導体領域の導電型を逆にしてよく、各領域等の
形状、配置等も変更できることは勿論である。

へ９発明の作用効果本発明は上述のように、キャパシタの絶縁層に接する半
導体層の電界を緩和させるための電界緩和手段が上記キ
ャパシタの領域において上記半導体層の内部に埋設して
設けられているので、所定領域の電界が緩和され、キャ
パシタの漏れ電流を少なくできる。また、半導体層分離
手段が上記キャパシタの領域に設けられているので、キ
ャリアの流れを阻止でき、キャパシタの漏れ電流を容易
に少なくできる。

【図面の簡単な説明】

第１図〜第１１図は本発明の実施例を示すものであって
、第１図は第１の実施例による溝型トランジスタ・セルの
断面図、第２図は第１図の一部分の拡大図、第３図は第２図の半導体層と絶縁層の接する部分のエネ
ルギーバンド図、第４図は他の実施例による第２図と同様の拡大図、第５図は第４図の半導体層と絶縁層の接する部分のエネ
ルギーバンド図、第６Ａ図、第６Ｂ図、第６Ｃ図、第６Ｄ図、第６Ｅ図、
第６Ｆ図、第６Ｇ図、第６Ｈ図、第６■図、第６Ｊ図、
第６に図、第６Ｌ図、第６Ｍ図、第６Ｎ図、第６０図、
第６Ｐ図は第１図のトランジスタ・セルの製造方法を主
要段階について順次示す各断面図、第７Ａ図、第７Ｂ図、第７Ｃ図、第７Ｄ図、第７Ｅ図、
第７Ｆ図、第７Ｇ図、第７Ｈ図、第７１図、第７Ｊ図、
第７に図、第７Ｌ図は第１図のトランジスタ・セルの他
の製造方法を主要段階について順次示す各断面図、第８図は他の実施例によるデバイスの断面図、第９図は
第８図の周辺回路に用いられているＣＭＯ３の断面図、第１０図は更に他の実施例によるデバイスの断面図、第１１図は第１０図に示すデバイスの製造プロセスの一
主要段階を示す断面図である。第１２図〜第１４図は従来例を示すものであって、第１２図は従来の溝型トランジスタ・セルの断面図、第１３図は第１２図の一部分の拡大図、第１４図は第１
３図の半導体層と絶縁層の接する部分のエネルギーバン
ド図である。なお、図面に示す符号において、１・・・・シリコン基板２・・・・エピタキシャル層３・・・・トレンチ溝４．２１．２４・・・・薄い絶縁層５・　・・　・ポリシリコン層６・・・・Ｎ＋型拡散領域（ソース領域）９・・・・Ｎ
“型拡散領域（ドレイン領域）２０．２４ｄ、３０・・・・厚い絶縁層である。

Claims

【特許請求の範囲】１、半導体層に設けられた溝を用いてキャパシタが構成
され、このキャパシタの絶縁層に接する前記半導体層の
電界を緩和させるための電界緩和手段が前記キャパシタ
の領域において前記半導体層の内部に埋設して設けられ
ている半導体装置。２、半導体層に設けられた溝を用いてキャパシタが構成
され、このキャパシタの絶縁層に接する前記半導体層を
上下に実質的に分離するための分離手段が前記キャパシ
タの領域に設けられている半導体装置。