JP2701902B2 - 多孔性歪み層を有する半導体構造とｓｏｉ半導体構造の製造方法 - Google Patents
多孔性歪み層を有する半導体構造とｓｏｉ半導体構造の製造方法Info
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Description
【発明の詳細な説明】 ＜産業上の利用分野＞ 本発明は半導体の分離に優れた構造並びにその製造技
術に関するものであり、特に絶縁体上のシリコン（SO
I）製造技術並びにその製造結果物の構造に関するもの
である。
術に関するものであり、特に絶縁体上のシリコン（SO
I）製造技術並びにその製造結果物の構造に関するもの
である。
＜従来の技術＞ 半導体上に集積されたデバイスに関しては、そのよう
なデバイス群ないしはデバイス群のグループが、チップ
基板上で相互に電気的に分離されていればこそ、優れた
性能を得ることが可能であることはよく知られている。
このような分離により、かかるデバイス間の不所望の寄
生結合の一切を取り除くことで基板表面上に形成された
相互接続配線により、所望の電気的接続が完全に達成さ
れるのである。
なデバイス群ないしはデバイス群のグループが、チップ
基板上で相互に電気的に分離されていればこそ、優れた
性能を得ることが可能であることはよく知られている。
このような分離により、かかるデバイス間の不所望の寄
生結合の一切を取り除くことで基板表面上に形成された
相互接続配線により、所望の電気的接続が完全に達成さ
れるのである。
集積回路の諸デバイスないし諸回路が基板から完全に
分離されている場合には、CMOS回路で多々見受けられる
ラッチアップ現象が撲滅され、あらゆるタイプの回路で
の寄生容量が実質的に減少する。寄生容量が減少する
と、回路は、より早い速度で作動可能となる。
分離されている場合には、CMOS回路で多々見受けられる
ラッチアップ現象が撲滅され、あらゆるタイプの回路で
の寄生容量が実質的に減少する。寄生容量が減少する
と、回路は、より早い速度で作動可能となる。
半導体製造技術の最近の開発動向は、絶縁体上のシリ
コン（SOI）技術へと指向しており、その技術により、
回路は半導体基板から電気的に完全に分離されるように
なる。SOI技術には、半導体基板と、デバイスや回路を
形成すべく上方に積層する半導体層との間に二酸化シリ
コン（酸化物）を形成することが関連している。デバイ
ス半導体層は、このようにして基板から電気的に分離さ
れる。更に、デバイス半導体層そのものも特定のデバイ
スないしは回路の領域に相当する部分を分離するように
後続の処理が施される。デバイス半導体層は、典型的に
トレンチ構造によって区分けされ、その後、トレンチが
分離用誘電体で充填され、それによって島半導体が形成
されて、相互にもチップ基板からも完全に分離される。
コン（SOI）技術へと指向しており、その技術により、
回路は半導体基板から電気的に完全に分離されるように
なる。SOI技術には、半導体基板と、デバイスや回路を
形成すべく上方に積層する半導体層との間に二酸化シリ
コン（酸化物）を形成することが関連している。デバイ
ス半導体層は、このようにして基板から電気的に分離さ
れる。更に、デバイス半導体層そのものも特定のデバイ
スないしは回路の領域に相当する部分を分離するように
後続の処理が施される。デバイス半導体層は、典型的に
トレンチ構造によって区分けされ、その後、トレンチが
分離用誘電体で充填され、それによって島半導体が形成
されて、相互にもチップ基板からも完全に分離される。
＜発明が解決しようとする問題点＞ 基板とデバイス半導体層との間に分離層を形成するた
めの技術の一つとして、高濃度にドープされた半導体の
下地層を陽極酸化し、それに続いて酸化により酸化シリ
コン誘電体を形成する技術が開発されている。そのよう
な技術が、1985年12月６日付出願の「厳密に画定した陽
極化下地層の境界」と題するスプラット他の米国特許出
願（出願番号第806,258号）中に開示されている。又別
のSOI分離技術が、ゾリンスキ他の発明の米国特許第4,6
28,591号中に開示されており、その特許の主題は本明細
書に参照文献として組込んである。当該技術分野で公知
のように、電気的に活性な不純物で高濃度にドープされ
た半導体材料を用いるが、陽極酸化プロセスにとっては
有利である。そのような、例えば燐などのような不純物
で高濃度にドープされた下地層は、優先的に陽極酸化可
能な下地層となる。そのような高濃度にドープされた層
は、より低濃度にドープされている隣設の半導体層より
も遥に先行して陽極酸化するからである。そのような高
濃度にドープされた下地層は、選択された領域を優先的
に陽極酸化する際に、良好に採用される一方、ドーパン
トは上方に積層するデバイス半導体層中に拡散しがちで
あり、それによってその中に形成されているデバイスの
性能を劣化させる。高性能デバイスを製作するために
は、後続のプロセス工程の配置により、不所望の上方拡
散が例えば逆ドープ法などで、除去されねばならない。
関連先行発明としてここで更に、1985年12月17日付出願
の「トレンチと陽極酸化シリコン下地層の酸化を用いた
半導体の分離」と題するスプラット他の米国特許出願
（出願番号第810,001号）を挙げておく。
めの技術の一つとして、高濃度にドープされた半導体の
下地層を陽極酸化し、それに続いて酸化により酸化シリ
コン誘電体を形成する技術が開発されている。そのよう
な技術が、1985年12月６日付出願の「厳密に画定した陽
極化下地層の境界」と題するスプラット他の米国特許出
願（出願番号第806,258号）中に開示されている。又別
のSOI分離技術が、ゾリンスキ他の発明の米国特許第4,6
28,591号中に開示されており、その特許の主題は本明細
書に参照文献として組込んである。当該技術分野で公知
のように、電気的に活性な不純物で高濃度にドープされ
た半導体材料を用いるが、陽極酸化プロセスにとっては
有利である。そのような、例えば燐などのような不純物
で高濃度にドープされた下地層は、優先的に陽極酸化可
能な下地層となる。そのような高濃度にドープされた層
は、より低濃度にドープされている隣設の半導体層より
も遥に先行して陽極酸化するからである。そのような高
濃度にドープされた下地層は、選択された領域を優先的
に陽極酸化する際に、良好に採用される一方、ドーパン
トは上方に積層するデバイス半導体層中に拡散しがちで
あり、それによってその中に形成されているデバイスの
性能を劣化させる。高性能デバイスを製作するために
は、後続のプロセス工程の配置により、不所望の上方拡
散が例えば逆ドープ法などで、除去されねばならない。
関連先行発明としてここで更に、1985年12月17日付出願
の「トレンチと陽極酸化シリコン下地層の酸化を用いた
半導体の分離」と題するスプラット他の米国特許出願
（出願番号第810,001号）を挙げておく。
上述のことから了解され得るところは、不純物の上方
拡散を除去することで、結果として、隣接の半導体領域
が分離用下地層形成による悪影響を被ることのないよう
な、そういう分離用下地層を形成するための改良技術へ
の需要が存在するということである。又その他に、現今
入手可能な半導体製造装置や製造方法を用いて容易に実
施しうるSOIの改良技術に体しても需要が存在する。
拡散を除去することで、結果として、隣接の半導体領域
が分離用下地層形成による悪影響を被ることのないよう
な、そういう分離用下地層を形成するための改良技術へ
の需要が存在するということである。又その他に、現今
入手可能な半導体製造装置や製造方法を用いて容易に実
施しうるSOIの改良技術に体しても需要が存在する。
＜問題点を解決するための手段＞ 本発明によれば、ここで開示済みの絶縁体上のシリコ
ン（SOI）技術は、従来のSOI構造並びにSOI技術に附髄
する不利益や欠点を減ずるか、あるいはこれを殆んど除
去するものである。本発明によれば、絶縁性の下地層
が、デバイス半導体物質中に拡散し得るような電気的に
活性な不純物を用いずに形成される。むしろ、本発明の
半導体下地層物質は、ゲルマニウムのように電気的に不
活性な添加物を含有するシリコン材料から成る。そのよ
うな下地層は、ドープされたシリコン層の間にはさまれ
て、内部電界を与える歪み層を形成し、それにより過剰
量のホールキャリアを生成する。かかる構造は高度に陽
極酸化作用を促進させ、それにより優先的に陽極酸化可
能な下地層を作り出す。
ン（SOI）技術は、従来のSOI構造並びにSOI技術に附髄
する不利益や欠点を減ずるか、あるいはこれを殆んど除
去するものである。本発明によれば、絶縁性の下地層
が、デバイス半導体物質中に拡散し得るような電気的に
活性な不純物を用いずに形成される。むしろ、本発明の
半導体下地層物質は、ゲルマニウムのように電気的に不
活性な添加物を含有するシリコン材料から成る。そのよ
うな下地層は、ドープされたシリコン層の間にはさまれ
て、内部電界を与える歪み層を形成し、それにより過剰
量のホールキャリアを生成する。かかる構造は高度に陽
極酸化作用を促進させ、それにより優先的に陽極酸化可
能な下地層を作り出す。
本発明の好ましい実施例においては、歪み下地層は、
10パーセント以下のゲルマニウムを含有し、１ミクロン
以下の厚みを持って構成される。そのような構造で提供
される技術上の利点は、基板とデバイス半導体層との間
に非常に薄い絶縁層が形成可能であるということと、デ
バイス半導体層中に拡散する電気的に活性な不純物を存
在しないということである。本発明の技術上のもう一つ
の利点は、シリコン／ゲルマニウムの歪み下地層が、従
来のエピタキシアル反応炉の使用により被着可能である
ということである。
10パーセント以下のゲルマニウムを含有し、１ミクロン
以下の厚みを持って構成される。そのような構造で提供
される技術上の利点は、基板とデバイス半導体層との間
に非常に薄い絶縁層が形成可能であるということと、デ
バイス半導体層中に拡散する電気的に活性な不純物を存
在しないということである。本発明の技術上のもう一つ
の利点は、シリコン／ゲルマニウムの歪み下地層が、従
来のエピタキシアル反応炉の使用により被着可能である
ということである。
更にこれ以上の特徴並びに利点は、本発明の実施例の
以下に特定され説明並びに添附図面に図示されるところ
と相まって、更に明確なものとなろう。本発明を理解す
るには、まず初めに、第１図を参照すれば、それが容易
になる。
以下に特定され説明並びに添附図面に図示されるところ
と相まって、更に明確なものとなろう。本発明を理解す
るには、まず初めに、第１図を参照すれば、それが容易
になる。
第１図には、絶縁体上のシリコン（SOI）構造が図示
されている。典型的なSOI構造は、ウェファーまたはス
ライスから成る半導体基板10を含むものであり、そこに
は、多数の集積回路チップが構成されている。基板10上
に製作されるのは、電気絶縁層12であり、シリコン陽極
酸化技術やその他公知の技術で形成される。分離用下地
層12の上に形成されるのは、デバイス半導体層14であ
る。デバイス半導体層14は、電気的絶縁を施すためのト
レンチ16により各部に区分される。図示するように、こ
のトレンチ16を酸化シリコン誘電体で充填すると、酸化
シリコンは酸化シリコン下地層12と均質になる。分離用
トレンチ構造16は、デバイス半導体層14の一つの部分を
取り囲み、それにより前記層14の隣接部からも、同じく
下方に積層する基板10からも、その全側面で電気的分離
を施す。それによって、デバイス半導体層14内に形成さ
れた例えば、MOSトランジスタ18に見られるような一個
ないしは複数個のデバイスに対して充分な分離が与えら
れる。金属またはその他の導電性接続が、ウェファーの
表面上で、トランジスタ18の各要素、即ち、ソース20、
ドレーン22、ゲート導電体24に対して実現可能である。
されている。典型的なSOI構造は、ウェファーまたはス
ライスから成る半導体基板10を含むものであり、そこに
は、多数の集積回路チップが構成されている。基板10上
に製作されるのは、電気絶縁層12であり、シリコン陽極
酸化技術やその他公知の技術で形成される。分離用下地
層12の上に形成されるのは、デバイス半導体層14であ
る。デバイス半導体層14は、電気的絶縁を施すためのト
レンチ16により各部に区分される。図示するように、こ
のトレンチ16を酸化シリコン誘電体で充填すると、酸化
シリコンは酸化シリコン下地層12と均質になる。分離用
トレンチ構造16は、デバイス半導体層14の一つの部分を
取り囲み、それにより前記層14の隣接部からも、同じく
下方に積層する基板10からも、その全側面で電気的分離
を施す。それによって、デバイス半導体層14内に形成さ
れた例えば、MOSトランジスタ18に見られるような一個
ないしは複数個のデバイスに対して充分な分離が与えら
れる。金属またはその他の導電性接続が、ウェファーの
表面上で、トランジスタ18の各要素、即ち、ソース20、
ドレーン22、ゲート導電体24に対して実現可能である。
上述したように、分離下地層12は、典型的には、シリ
コン半導体物質の高濃度にドープされたＮ＋層を用いて
形成される。同じく上述した欠点というのは、電気的に
活性なドーパントがデバイス半導体14中に拡散し、それ
によりそこに形成されているデバイスの性能を劣化させ
ることである。MOSデバイスを形成する場合には、その
バックチャンネルのドーピングが変化を被り、それによ
り、ソース／ドレーン領域20,22の間に位置するチャン
ネル領域を通ってよりもむしろ、バックチャンネルを通
ってトランジスタが意図しない導通状態に至るという潜
在的な問題が持ち上ってくる。バイポーラトランジス
タ、特に水平バイポーラデバイスの形成時に、デバイス
半導体層中に拡散する下地層12のドーパントがトランジ
スタのベースプロファイルを変化させてしまう。バイポ
ーラデバイスの利得は、ベース−エミッタ接合の均質性
と直接関連するので、またその速度特性は基板の寄生容
量で大部分決まるので、既述の上方拡散があると、この
ようなデバイスで実現可能な最適な電気的特性が犠牲に
なってしまう。
コン半導体物質の高濃度にドープされたＮ＋層を用いて
形成される。同じく上述した欠点というのは、電気的に
活性なドーパントがデバイス半導体14中に拡散し、それ
によりそこに形成されているデバイスの性能を劣化させ
ることである。MOSデバイスを形成する場合には、その
バックチャンネルのドーピングが変化を被り、それによ
り、ソース／ドレーン領域20,22の間に位置するチャン
ネル領域を通ってよりもむしろ、バックチャンネルを通
ってトランジスタが意図しない導通状態に至るという潜
在的な問題が持ち上ってくる。バイポーラトランジス
タ、特に水平バイポーラデバイスの形成時に、デバイス
半導体層中に拡散する下地層12のドーパントがトランジ
スタのベースプロファイルを変化させてしまう。バイポ
ーラデバイスの利得は、ベース−エミッタ接合の均質性
と直接関連するので、またその速度特性は基板の寄生容
量で大部分決まるので、既述の上方拡散があると、この
ようなデバイスで実現可能な最適な電気的特性が犠牲に
なってしまう。
＜実施例＞ さて第２図ないし第７図を参照すると、ここには、本
発明による絶縁体上シリコン構造（SOI:silicon on ins
ulator）を製作するプロセスの主要工程を図示してあ
る。
発明による絶縁体上シリコン構造（SOI:silicon on ins
ulator）を製作するプロセスの主要工程を図示してあ
る。
ここで特に第２図を参照すると、Ｎ−型基板30を選択
するが、この基板は例えば２ないし３オーム−cmの抵抗
を有し、かつ＜100＞型の結晶学的方位を有するもので
ある。基板30上に形成されるのは歪み層32であり、これ
は主として単結晶シリコン物質から成り、それに添加さ
れた少量の電気的に不活性な物質を含有する。本発明の
好ましい態様では、電気的に不活性な物質がゲルマニウ
ムから成るものである。本明細書中で用いられていると
ころの「電気的に不活性」という用語は、シリコン結晶
の格子構造中に侵入形に位置することができないので、
且つ、電子を付与することのできるドーパント物質をい
う。ゲルマニウムは半導体物質である反面、それ自体で
は電気的に不活性であって、それにより歪み下地層32の
構成に用いるのに誠に適切であるから、本発明の利点を
発揮するべく、電気的に不活性なその他の物質をシリコ
ン材料に添加してもよいことが了解されよう。
するが、この基板は例えば２ないし３オーム−cmの抵抗
を有し、かつ＜100＞型の結晶学的方位を有するもので
ある。基板30上に形成されるのは歪み層32であり、これ
は主として単結晶シリコン物質から成り、それに添加さ
れた少量の電気的に不活性な物質を含有する。本発明の
好ましい態様では、電気的に不活性な物質がゲルマニウ
ムから成るものである。本明細書中で用いられていると
ころの「電気的に不活性」という用語は、シリコン結晶
の格子構造中に侵入形に位置することができないので、
且つ、電子を付与することのできるドーパント物質をい
う。ゲルマニウムは半導体物質である反面、それ自体で
は電気的に不活性であって、それにより歪み下地層32の
構成に用いるのに誠に適切であるから、本発明の利点を
発揮するべく、電気的に不活性なその他の物質をシリコ
ン材料に添加してもよいことが了解されよう。
歪み下地層32は、従来技術のエピタキシアル法で基板
30上に形成される。特に歪み下地層32に関しては、反応
炉中でシリコベースガスとゲルマニウムベースガスとを
混合して本来のシリコン層形成用のエピタキシアル法を
用いてこれを被着することができ、それにより一般的な
シリコン層を形成して、ゲルマニウム原子がその中にほ
ぼ均一に分布するようにする。好ましくは、歪み下地層
32は約２〜５重量％のゲルマニウム原子から成るもので
ある。同様に、望ましいのは薄い歪み下地層32であっ
て、好ましくは0.1ないし1.5ミクロンの範囲の厚みのも
のである。そうであるから、目下注目している構造物の
歪み下地層32は、シリコン結晶とゲルマニウム結晶の格
子構造の違いに起因して、内部に残留歪を有するように
単結晶構造から成るものである。結晶の格子構造がミス
マッチしている歪み下地層32により、隣接のドープ済み
シリコン層のドーパント不純物が、ホール電荷ないしは
電子を歪み下地層32に対して付与可能である。例えば、
Ｎ−型基板30のドーパント不純物は、歪み下地層32に多
数のホール電荷を供給し、それにより陽極酸化プロセス
を容易にしている。従来技術の半導体陽極酸化技術によ
れば、ドーパント濃度が大きいことで、選択的陽極酸化
あるいは優先的陽極酸化が可能になる。
30上に形成される。特に歪み下地層32に関しては、反応
炉中でシリコベースガスとゲルマニウムベースガスとを
混合して本来のシリコン層形成用のエピタキシアル法を
用いてこれを被着することができ、それにより一般的な
シリコン層を形成して、ゲルマニウム原子がその中にほ
ぼ均一に分布するようにする。好ましくは、歪み下地層
32は約２〜５重量％のゲルマニウム原子から成るもので
ある。同様に、望ましいのは薄い歪み下地層32であっ
て、好ましくは0.1ないし1.5ミクロンの範囲の厚みのも
のである。そうであるから、目下注目している構造物の
歪み下地層32は、シリコン結晶とゲルマニウム結晶の格
子構造の違いに起因して、内部に残留歪を有するように
単結晶構造から成るものである。結晶の格子構造がミス
マッチしている歪み下地層32により、隣接のドープ済み
シリコン層のドーパント不純物が、ホール電荷ないしは
電子を歪み下地層32に対して付与可能である。例えば、
Ｎ−型基板30のドーパント不純物は、歪み下地層32に多
数のホール電荷を供給し、それにより陽極酸化プロセス
を容易にしている。従来技術の半導体陽極酸化技術によ
れば、ドーパント濃度が大きいことで、選択的陽極酸化
あるいは優先的陽極酸化が可能になる。
再び第２図を参照すると、デバイス半導体層34は、歪
み下地層32に被着したものとして示してある。デバイス
半導体層34は、好ましくはＮ−型不純物でドープされる
が、そのことにより、該層中に半導体デバイスを形成す
るための材料としての機能と、下方に積層されている歪
み下地層32内にホール電荷の生成を生じさせる機能との
双方が果される。好ましくは、上述したように、歪み下
地層32は薄いものであり、その結果、隣接の二つのＮ−
型層30、34からその中に展開するホール電荷が、歪み下
地層32の全体に亘って実質上均一に分布することにな
る。
み下地層32に被着したものとして示してある。デバイス
半導体層34は、好ましくはＮ−型不純物でドープされる
が、そのことにより、該層中に半導体デバイスを形成す
るための材料としての機能と、下方に積層されている歪
み下地層32内にホール電荷の生成を生じさせる機能との
双方が果される。好ましくは、上述したように、歪み下
地層32は薄いものであり、その結果、隣接の二つのＮ−
型層30、34からその中に展開するホール電荷が、歪み下
地層32の全体に亘って実質上均一に分布することにな
る。
歪み下地層32のもう一つの有利な性質は、陽極酸化処
理の間に、下地層32のアバランシェ降伏現象を促進強化
するのに充分な電界に特徴づけられるものであり、それ
により陽極酸化を更に進行させるような、付加的なホー
ル電荷が生成される。歪み下地層32内部の電界を強化し
た結果として、基板30とデバイス半導体層34のブレーク
電圧に比べて、下地層32のブレーク電圧の方が低くなっ
ている。歪み下地層32は、そこで減少したブレーク電圧
を持っているので、それにより、陽極酸化電流が、もと
もとより高いブレーク電圧を呈する基板30やデバイス半
導体34を通って流れるよりもむしろ、前記下地層32を通
って流れるようになることで、選択的陽極酸化も容易に
なる。
理の間に、下地層32のアバランシェ降伏現象を促進強化
するのに充分な電界に特徴づけられるものであり、それ
により陽極酸化を更に進行させるような、付加的なホー
ル電荷が生成される。歪み下地層32内部の電界を強化し
た結果として、基板30とデバイス半導体層34のブレーク
電圧に比べて、下地層32のブレーク電圧の方が低くなっ
ている。歪み下地層32は、そこで減少したブレーク電圧
を持っているので、それにより、陽極酸化電流が、もと
もとより高いブレーク電圧を呈する基板30やデバイス半
導体34を通って流れるよりもむしろ、前記下地層32を通
って流れるようになることで、選択的陽極酸化も容易に
なる。
上記のことに関連して、注記しておくべきことは、歪
み下地層32の更に別の利点は、バンドギャップエネルギ
ー特性が低くなっている点である。シリコンの本来のバ
ンドギャップ電位は約1.1から1.2ボルトであり、一方ゲ
ルマニウムのバンドギャップは約0.87ボルトである。シ
リコン材料とゲルマニウム材料とを混合することによ
り、そのバンドギャップエネルギーはゲルマニウム添加
物濃度に比例する量で低下してゆく。バンドギャップエ
ネルギーは、歪み下地層32のブレーク電圧に関係し、そ
のエネルギーが、アバランシェ現象、ひいては、多数の
ホール電荷の生成を促進強化して、低いブレーク電圧の
物質を提供する。
み下地層32の更に別の利点は、バンドギャップエネルギ
ー特性が低くなっている点である。シリコンの本来のバ
ンドギャップ電位は約1.1から1.2ボルトであり、一方ゲ
ルマニウムのバンドギャップは約0.87ボルトである。シ
リコン材料とゲルマニウム材料とを混合することによ
り、そのバンドギャップエネルギーはゲルマニウム添加
物濃度に比例する量で低下してゆく。バンドギャップエ
ネルギーは、歪み下地層32のブレーク電圧に関係し、そ
のエネルギーが、アバランシェ現象、ひいては、多数の
ホール電荷の生成を促進強化して、低いブレーク電圧の
物質を提供する。
第３図に図示するように、次いでウェファーを窒化シ
リコンの薄層38で被覆し、この層36はデバイス半導体層
34の上表面に対して酸化マスクとしての機能を呈する。
窒化シリコン層36をさらに被覆するのは、ダミー酸化シ
リコン層38である。二つの層36,38に関しては、減圧化
学蒸着法（減圧CVD）でこれを被着することができる。
窒化シリコン層36は約1,000オングストロームの厚さで
よく、一方ダミー酸化物38はそれよりも厚く、例えば約
6500オングストロームである。酸化シリコン層38は、下
方に積層している窒化シリコン層36を、歪み下地層32の
陽極酸化に用いられるる電解液によって分解しないよう
に保護するという点で「ダミー層」という用語で表わさ
れている。ダミー層38は、トレンチエッチングプロセス
用のハードマスクとしても役に立つ。
リコンの薄層38で被覆し、この層36はデバイス半導体層
34の上表面に対して酸化マスクとしての機能を呈する。
窒化シリコン層36をさらに被覆するのは、ダミー酸化シ
リコン層38である。二つの層36,38に関しては、減圧化
学蒸着法（減圧CVD）でこれを被着することができる。
窒化シリコン層36は約1,000オングストロームの厚さで
よく、一方ダミー酸化物38はそれよりも厚く、例えば約
6500オングストロームである。酸化シリコン層38は、下
方に積層している窒化シリコン層36を、歪み下地層32の
陽極酸化に用いられるる電解液によって分解しないよう
に保護するという点で「ダミー層」という用語で表わさ
れている。ダミー層38は、トレンチエッチングプロセス
用のハードマスクとしても役に立つ。
酸化物ダミー層38と下方に積層している窒化シリコン
層36は、ホトレジストによってパターン化されて基板に
開口部を形成するが、この開口部により、最終的にトレ
ンチ42の位置が画定される。Ｎ−型基板30に至るまで下
方に向けて層構造を取り除くには、通常的なプラズマイ
オンエッチングまたは反応性イオンエッチングを用いる
のがよい。幅１〜２ミクロンの分離用トレンチ42を反応
性イオンエッチング法で形成することができる。トレン
チ42は、歪み下地層32の端面44を露出するのに充分な深
さまで穿設される。陽極酸化プロセスの間、ウェファー
は電解液中に浸漬されているが、この電解液がトレンチ
42を満たし、低いブレーク電圧の歪み下地層32と接触し
てシリコン／ゲルマニウム材料の陽極酸化を可能にする
ための溶媒となる。
層36は、ホトレジストによってパターン化されて基板に
開口部を形成するが、この開口部により、最終的にトレ
ンチ42の位置が画定される。Ｎ−型基板30に至るまで下
方に向けて層構造を取り除くには、通常的なプラズマイ
オンエッチングまたは反応性イオンエッチングを用いる
のがよい。幅１〜２ミクロンの分離用トレンチ42を反応
性イオンエッチング法で形成することができる。トレン
チ42は、歪み下地層32の端面44を露出するのに充分な深
さまで穿設される。陽極酸化プロセスの間、ウェファー
は電解液中に浸漬されているが、この電解液がトレンチ
42を満たし、低いブレーク電圧の歪み下地層32と接触し
てシリコン／ゲルマニウム材料の陽極酸化を可能にする
ための溶媒となる。
第４図は陽極酸化プロセスのウェファーを図示するも
のであり、そこでは歪み下地層32が多孔性物質に変換さ
れている。図示されてはいないが、半導体陽極酸化を施
すための装置や機械器具は公知である。そして、そのこ
とについてのこれ以上の論議は記述の必要がない。実際
には、陽極酸化液（電解液）46と基板30の背側面との間
に電圧を印加し、それによりウェファーの両面間に電位
差を与え、ウェファーを通って陽極酸化電流が流れるよ
うにする。本発明の重要な特徴によれば、歪み下地層32
は多数のホール電荷と低いブレーク電圧とにより特徴づ
けられるものであり、これにより陽極酸化電流は歪み下
地層32を通って流れ、複数の孔部47を有する多孔性シリ
コン構造を形成するのである。陽極酸化プロセスは、約
50パーセントの歪み下地層32が除去されて、それによっ
て歪み下地層32全体に亘って地下迷路様の構造が形成さ
れるまで続行される。技術上公知のように、陽極酸化プ
ロセスの間に、空間電荷が多孔性物質周辺に形成され、
侵食がそれ以上に及ぶことを妨げ、それにより地下迷路
構造が結果として生ずる。このようにして、陽極酸化電
解液46は歪み下地層32全体を通じて浸透し、下地層構造
全体を側方向に向って陽極酸化する。同時的に、ダミー
酸化物層38は、陽極酸化プロセス中に、除去される。窒
化シリコン層36は、後続のプロセス期間中に酸化バリア
としての役割を果すが、そのプロセスでは、前記ウェフ
ァーが多孔性下地層32を酸化シリコンに変換するための
シリコン酸化の雰囲気に晒されるのである。
のであり、そこでは歪み下地層32が多孔性物質に変換さ
れている。図示されてはいないが、半導体陽極酸化を施
すための装置や機械器具は公知である。そして、そのこ
とについてのこれ以上の論議は記述の必要がない。実際
には、陽極酸化液（電解液）46と基板30の背側面との間
に電圧を印加し、それによりウェファーの両面間に電位
差を与え、ウェファーを通って陽極酸化電流が流れるよ
うにする。本発明の重要な特徴によれば、歪み下地層32
は多数のホール電荷と低いブレーク電圧とにより特徴づ
けられるものであり、これにより陽極酸化電流は歪み下
地層32を通って流れ、複数の孔部47を有する多孔性シリ
コン構造を形成するのである。陽極酸化プロセスは、約
50パーセントの歪み下地層32が除去されて、それによっ
て歪み下地層32全体に亘って地下迷路様の構造が形成さ
れるまで続行される。技術上公知のように、陽極酸化プ
ロセスの間に、空間電荷が多孔性物質周辺に形成され、
侵食がそれ以上に及ぶことを妨げ、それにより地下迷路
構造が結果として生ずる。このようにして、陽極酸化電
解液46は歪み下地層32全体を通じて浸透し、下地層構造
全体を側方向に向って陽極酸化する。同時的に、ダミー
酸化物層38は、陽極酸化プロセス中に、除去される。窒
化シリコン層36は、後続のプロセス期間中に酸化バリア
としての役割を果すが、そのプロセスでは、前記ウェフ
ァーが多孔性下地層32を酸化シリコンに変換するための
シリコン酸化の雰囲気に晒されるのである。
陽極酸化プロセスに次いで、後続する多孔性下地層32
のシリコン酸化のための準備に際しては、従来技術によ
って前記ウェファーを洗浄し、汚染除去を施す。多孔性
シリコン下地層32は、様々な技術で絶縁性の酸化シリコ
ン物質に変換可能である。本発明の好ましい実施例によ
れば、多孔性シリコン下地層32を、10気圧で約850℃の
熱蒸気の雰囲気中で酸化することができる。酸化プロセ
スは、多孔性シリコンの下地層32が絶縁性の酸化物に完
全に変換されるのに充分な時間だけ施される。下地層32
の厚みは、酸化プロセス期間中、有意な程には変化しな
い。これは主として、下地層32の材料の約50〜60％が陽
極酸化プロセス中に除去されているという、下地層32の
多孔性の材質によるものである。結果として、酸化プロ
セス中で下地層32の膨張あるいは成長が内部で発生し、
それにより地下迷路様構造を酸化シリコンの分離用物質
で充填する。勿論、陽極酸化されない層34の下方部や基
板30の頂部と同様に、トレンチ42のシリコン側壁の一部
も酸化シリコン絶縁層48（第５図）に変換される。それ
により、酸化後には、ウェファーに些かの膨張が認めら
れる。
のシリコン酸化のための準備に際しては、従来技術によ
って前記ウェファーを洗浄し、汚染除去を施す。多孔性
シリコン下地層32は、様々な技術で絶縁性の酸化シリコ
ン物質に変換可能である。本発明の好ましい実施例によ
れば、多孔性シリコン下地層32を、10気圧で約850℃の
熱蒸気の雰囲気中で酸化することができる。酸化プロセ
スは、多孔性シリコンの下地層32が絶縁性の酸化物に完
全に変換されるのに充分な時間だけ施される。下地層32
の厚みは、酸化プロセス期間中、有意な程には変化しな
い。これは主として、下地層32の材料の約50〜60％が陽
極酸化プロセス中に除去されているという、下地層32の
多孔性の材質によるものである。結果として、酸化プロ
セス中で下地層32の膨張あるいは成長が内部で発生し、
それにより地下迷路様構造を酸化シリコンの分離用物質
で充填する。勿論、陽極酸化されない層34の下方部や基
板30の頂部と同様に、トレンチ42のシリコン側壁の一部
も酸化シリコン絶縁層48（第５図）に変換される。それ
により、酸化後には、ウェファーに些かの膨張が認めら
れる。
第５図は下地層32の酸化に後続して窒化物層36が除去
された後のウェファーを図示するものである。
された後のウェファーを図示するものである。
前記ウェファーが更にトレンチ42を再充填するように
処理されて、デバイス半導体層間の横方向の電気的分離
が与えられる。
処理されて、デバイス半導体層間の横方向の電気的分離
が与えられる。
第６図に画かれているように、コンフォーマルなTEOS
酸化シリコンのような絶縁材料の層50が、ウェファーの
表面に亘って被着される。前述のように、TEOS被着はコ
ンフォーマルであり、表面の凹凸の代表である表面突起
52が結果として生ずる。ウェファーの表面から地形的な
凹凸を除去すべく、従来技術のコンフォーマルでないホ
トレジスト54を前記ウェファーの表面上に回転塗布す
る。ホトレジスト54は、好ましくは、コンフォーマルな
酸化物層50のエッチング速度とほぼ同じエッチング速度
特性を持つように選択される。前記ウェファーを次いで
エッチングしてホトレジスト54と表面の酸化物絶縁層50
の双方を除去する。この後者のエッチングプロセスは、
第７図に示すように、前記ウェファーの表面を平らに
し、それにより平坦面として、その上に後続とマスク処
理とプロセスを実施することができ、分離されたデバイ
ス半導体部の内部に種々の半導体装置と回路を形成する
ことができる。
酸化シリコンのような絶縁材料の層50が、ウェファーの
表面に亘って被着される。前述のように、TEOS被着はコ
ンフォーマルであり、表面の凹凸の代表である表面突起
52が結果として生ずる。ウェファーの表面から地形的な
凹凸を除去すべく、従来技術のコンフォーマルでないホ
トレジスト54を前記ウェファーの表面上に回転塗布す
る。ホトレジスト54は、好ましくは、コンフォーマルな
酸化物層50のエッチング速度とほぼ同じエッチング速度
特性を持つように選択される。前記ウェファーを次いで
エッチングしてホトレジスト54と表面の酸化物絶縁層50
の双方を除去する。この後者のエッチングプロセスは、
第７図に示すように、前記ウェファーの表面を平らに
し、それにより平坦面として、その上に後続とマスク処
理とプロセスを実施することができ、分離されたデバイ
ス半導体部の内部に種々の半導体装置と回路を形成する
ことができる。
上述したことから、絶縁体構造上の改良されたシリコ
ン層が開示されていることが了解できよう。本発明によ
って提示される重要な技術上の利点は、電気点に不活性
な下地層物質を分離層形成に用いることで、この下地層
物質が、上方に積層しているデバイス半導体層中への不
純物の上方拡散を起さないということである。デバイス
半導体層はそれにより不純物濃度を均一に保ち、それが
高品質性能の半導体デバイス製作に効果的である。本発
明の技術上のもう一つの利点は、本発明の下地層物質が
歪み層から成り、これは低いブレーク電圧を呈し、それ
により陽極酸化プロセスを容易にするということであ
る。本発明の技術上のさらに別の利点は、歪み層被着プ
ロセスと陽極酸化プロセスが、従来のシリコン半導体プ
ロセス用機器を用いて実施可能のものであるということ
である。本発明の技術上の利点として更に追加すべきこ
とは、歪み下地層が電気的に活性なドーパントを含有せ
ず、むしろ低いブレーク電圧、低いバンドギャップエネ
ルギーを呈し、さらには隣接のシリコン半導体層から電
荷を帯びたホールを蓄積するのに有効であるような高い
電界を呈しているということである。この方法で、前記
歪み下地層を優先的に陽極酸化することができ、それに
より薄くて多孔性の下地層物質を形成することができ
る。
ン層が開示されていることが了解できよう。本発明によ
って提示される重要な技術上の利点は、電気点に不活性
な下地層物質を分離層形成に用いることで、この下地層
物質が、上方に積層しているデバイス半導体層中への不
純物の上方拡散を起さないということである。デバイス
半導体層はそれにより不純物濃度を均一に保ち、それが
高品質性能の半導体デバイス製作に効果的である。本発
明の技術上のもう一つの利点は、本発明の下地層物質が
歪み層から成り、これは低いブレーク電圧を呈し、それ
により陽極酸化プロセスを容易にするということであ
る。本発明の技術上のさらに別の利点は、歪み層被着プ
ロセスと陽極酸化プロセスが、従来のシリコン半導体プ
ロセス用機器を用いて実施可能のものであるということ
である。本発明の技術上の利点として更に追加すべきこ
とは、歪み下地層が電気的に活性なドーパントを含有せ
ず、むしろ低いブレーク電圧、低いバンドギャップエネ
ルギーを呈し、さらには隣接のシリコン半導体層から電
荷を帯びたホールを蓄積するのに有効であるような高い
電界を呈しているということである。この方法で、前記
歪み下地層を優先的に陽極酸化することができ、それに
より薄くて多孔性の下地層物質を形成することができ
る。
本発明の好ましい実施例は、特定の歪み下地層に関し
て開示してきたが、細部の数多くの変更が、特許請求の
範囲により限定されるような本発明の精神ならびに範囲
を離れることなく、工業技術上の選択としてなされるの
は、一向に差支えない。
て開示してきたが、細部の数多くの変更が、特許請求の
範囲により限定されるような本発明の精神ならびに範囲
を離れることなく、工業技術上の選択としてなされるの
は、一向に差支えない。
本発明を要約するに、シリコン層間に挟まれた歪み下
地層（32）を有する半導体構造において、その下地層
（32）に電気的に不活性な物質をドープして絶縁分離構
造を形成するための方法を開示する。歪み下地層（32）
はゲルマニウム添加物を有するシリコンであってもよ
く、低いブレーク電圧を呈し、それにより選択的陽極酸
化に有効な下地層を形成する。
地層（32）を有する半導体構造において、その下地層
（32）に電気的に不活性な物質をドープして絶縁分離構
造を形成するための方法を開示する。歪み下地層（32）
はゲルマニウム添加物を有するシリコンであってもよ
く、低いブレーク電圧を呈し、それにより選択的陽極酸
化に有効な下地層を形成する。
＜その他の開示事項＞ 以上の説明に関連してさらに以下の項を開示する。
（１）（ａ）電気的に不活性であり且つ多数のホール電
荷を支えることのできる物質で基板上にひずみ層を形成
し； （ｂ）該ひずみ層上に半導体物質を形成し； （ｃ）該ひずみ層にアクセスを与えるために該構造にト
レンチを形成し； （ｄ）多孔質物質を形成するために該ひずみ層を陽極化
し； （ｅ）該半導体物質の下に積層する絶縁体を形成するた
めに該多孔質物質を酸化する； 諸工程を特徴とする絶縁体半導体構造上のシリコンを
製造する方法。
荷を支えることのできる物質で基板上にひずみ層を形成
し； （ｂ）該ひずみ層上に半導体物質を形成し； （ｃ）該ひずみ層にアクセスを与えるために該構造にト
レンチを形成し； （ｄ）多孔質物質を形成するために該ひずみ層を陽極化
し； （ｅ）該半導体物質の下に積層する絶縁体を形成するた
めに該多孔質物質を酸化する； 諸工程を特徴とする絶縁体半導体構造上のシリコンを
製造する方法。
（２）シリコンとゲルマニウムを用いて形成せられる該
ひずみ層を特徴とする付記第１項の方法。
ひずみ層を特徴とする付記第１項の方法。
（３）そのために適切なプロセルを用いてシリコンとゲ
ルマニウムを被着することにより該ひずみ層を形成する
ことを更に特徴とする付記第１項の方法。
ルマニウムを被着することにより該ひずみ層を形成する
ことを更に特徴とする付記第１項の方法。
（４）10パーセント以下のゲルマニウムを含有するシリ
コンを用いて該ひずみ層を形成することを更に特徴とす
る付記第１項の方法。
コンを用いて該ひずみ層を形成することを更に特徴とす
る付記第１項の方法。
（５）ホール電荷が該ひずみ層に亘って分布するように
充分薄い該ひずみ層を形成することを更に特徴とする付
記第１項の方法。
充分薄い該ひずみ層を形成することを更に特徴とする付
記第１項の方法。
（６）該半導体物質に横方向の電気的分離を与えるた
め、該トレンチを絶縁体で充填することを更に特徴とす
る付記第１項の方法。
め、該トレンチを絶縁体で充填することを更に特徴とす
る付記第１項の方法。
（７）約２％〜５％のゲルマニウム含有を有する該ひず
み層を形成することを更に特徴とする付記第４項の方
法。
み層を形成することを更に特徴とする付記第４項の方
法。
（８）約0.1から1.5ミクロンの厚みの該ひずみ層を形成
することを更に特徴とする付記第５項の方法。
することを更に特徴とする付記第５項の方法。
（９）（ａ）基板； （ｂ）該基板上に形成され、電気的に不活性でシリコン
とゲルマニウムを材料から成るひずみ層； （ｃ）該ひずみ層上に積層して形成され、半導体デバイ
スを内部に製造するのに有効な半導体デバイス層； （ｄ）該ひずみ層の少なくとも一部を露出するために半
導体構造内に形成したトレンチ； から成る半導体装置。
とゲルマニウムを材料から成るひずみ層； （ｃ）該ひずみ層上に積層して形成され、半導体デバイ
スを内部に製造するのに有効な半導体デバイス層； （ｄ）該ひずみ層の少なくとも一部を露出するために半
導体構造内に形成したトレンチ； から成る半導体装置。
（10）約0.1から1.5ミクロンの範囲の厚みを有する該ひ
ずみ層を更に特徴とする、付記第９項の半導体構造。
ずみ層を更に特徴とする、付記第９項の半導体構造。
（11）約２％から約５％の範囲のゲルマニウム濃度を有
する単結晶シリコンを含有する該ひずみ層を更に特徴と
する付記第９項の半導体構造。
する単結晶シリコンを含有する該ひずみ層を更に特徴と
する付記第９項の半導体構造。
第１図は従来技術により製作されたSOI半導体ウェファ
ーを説明する断面図である。 第２図から第７図は本発明のSOI構造を形成するための
連続するプロセス工程期間の半導体ウェファーの断面図
である。 図中参照番号は以下の通りである。 10、30……基板 12……分離層 14、34……デバイス半導体層 32……歪み層 36……窒化物層 38……ダミー層 42……トレンチ
ーを説明する断面図である。 第２図から第７図は本発明のSOI構造を形成するための
連続するプロセス工程期間の半導体ウェファーの断面図
である。 図中参照番号は以下の通りである。 10、30……基板 12……分離層 14、34……デバイス半導体層 32……歪み層 36……窒化物層 38……ダミー層 42……トレンチ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ケネス イー．ビーン アメリカ合衆国テキサス州，ガーランド フレームリーフ 3205 (72)発明者 リチャード エル．イークリー アメリカ合衆国テキサス州，リチャード ソン グレンコヴ 1204
Claims (2)
- 【請求項１】（ａ）基板と、 （ｂ）該基板上に形成され、電気的に不活性にしてシリ
コンとゲルマニウムから成る多孔性歪み層と、 （ｃ）該歪み層上に積層して形成され、その中に半導体
デバイスを構成するのに有効な半導体デバイス層と、 （ｄ）該歪み層の少なくとも一部を露出するために半導
体構造中に形成されるトレンチと から成る多孔性歪み層を有する半導体構造。 - 【請求項２】（ａ）基板上に、電気的に不活性にして且
つ多数のホール電荷担持可能である物質で、引き続くプ
ロセスで多孔性となる歪み層を形成する工程と、 （ｂ）該歪み層上に半導体物質を形成する工程と、 （ｃ）該歪み層に到達するように該半導体物質にトレン
チを穿設する工程と、 （ｄ）多孔性物質を形成するように該歪み層を陽極酸化
する工程と、 （ｅ）該半導体物質の下方に積層する絶縁体を形成する
ように該多孔性物質を酸化する工程と から成るSOI半導体構造の製造方法。
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|---|---|---|---|
| US07/136,225 US4849370A (en) | 1987-12-21 | 1987-12-21 | Anodizable strain layer for SOI semiconductor structures |
| US136,225 | 1987-12-21 |
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| Publication Number | Publication Date |
|---|---|
| JPH01287942A JPH01287942A (ja) | 1989-11-20 |
| JP2701902B2 true JP2701902B2 (ja) | 1998-01-21 |
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| US4659400A (en) * | 1985-06-27 | 1987-04-21 | General Instrument Corp. | Method for forming high yield epitaxial wafers |
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| US4760036A (en) * | 1987-06-15 | 1988-07-26 | Delco Electronics Corporation | Process for growing silicon-on-insulator wafers using lateral epitaxial growth with seed window oxidation |
-
1987
- 1987-12-21 US US07/136,225 patent/US4849370A/en not_active Expired - Lifetime
-
1988
- 1988-12-21 JP JP63323209A patent/JP2701902B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US4849370A (en) | 1989-07-18 |
| JPH01287942A (ja) | 1989-11-20 |
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