JPS6227744B2 - - Google Patents
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- JPS6227744B2 JPS6227744B2 JP55038070A JP3807080A JPS6227744B2 JP S6227744 B2 JPS6227744 B2 JP S6227744B2 JP 55038070 A JP55038070 A JP 55038070A JP 3807080 A JP3807080 A JP 3807080A JP S6227744 B2 JPS6227744 B2 JP S6227744B2
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- H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
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- H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
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Description
【発明の詳細な説明】
本発明は半導体装置の製造方法にかかり、詳し
くは半導体装置に於ける絶縁分離層の形成方法に
関する。
くは半導体装置に於ける絶縁分離層の形成方法に
関する。
バイポーラ型半導体集積回路装置に於ては、素
子間の分離を行う際に、従来の分離拡散層にくら
べ、分離層領域の専有面積を減らし、且つ分離層
と素子の機能層が接近した場合の素子性能に及ぼ
す悪影響をなくして、集積度の向上をはかるため
にＶ溝構造の絶縁分離層が用いられる。
子間の分離を行う際に、従来の分離拡散層にくら
べ、分離層領域の専有面積を減らし、且つ分離層
と素子の機能層が接近した場合の素子性能に及ぼ
す悪影響をなくして、集積度の向上をはかるため
にＶ溝構造の絶縁分離層が用いられる。
従来のＶ溝構造の絶縁分離層は、一例として第
１図に示すようにＰ型シリコン（Ｐ−si）基板１
上にエピタキシヤル層からなるＮ型シリコン（Ｎ
−Si）層２が形成されてなる二層構造のSi基板に
形成された前記Ｎ−Si層２を貫いてＰ−Si基板１
内に達する表面に二酸化シリコン（SiO2）膜３を
有するＶ溝４内に高比抵抗を有する高純度多結晶
シリコン５を充たし、該多結晶シリコン５の表出
面に厚いSiO2膜３′を形成せしめた構造を有して
いた。図中６は絶縁膜を示す。
１図に示すようにＰ型シリコン（Ｐ−si）基板１
上にエピタキシヤル層からなるＮ型シリコン（Ｎ
−Si）層２が形成されてなる二層構造のSi基板に
形成された前記Ｎ−Si層２を貫いてＰ−Si基板１
内に達する表面に二酸化シリコン（SiO2）膜３を
有するＶ溝４内に高比抵抗を有する高純度多結晶
シリコン５を充たし、該多結晶シリコン５の表出
面に厚いSiO2膜３′を形成せしめた構造を有して
いた。図中６は絶縁膜を示す。
そして従来該絶縁分離層は多結晶シリコンを用
いて形成しているにもかかわらず、専ら絶縁分離
のみにしか用いられていなかつた。そこで上記Ｖ
溝内の多結晶シリコンに導電性を附与して該絶縁
分離層を電極配線層の一部として活用し、更に集
積度の向上をはかろうとする試みがなされた。
いて形成しているにもかかわらず、専ら絶縁分離
のみにしか用いられていなかつた。そこで上記Ｖ
溝内の多結晶シリコンに導電性を附与して該絶縁
分離層を電極配線層の一部として活用し、更に集
積度の向上をはかろうとする試みがなされた。
然し従来試みられた前記第１図に示す構造に於
て内面にSiO2膜３を有するＶ溝４内に化学気相
成長（CVD）法を用いてＮ型或るいはＰ型の導
電性を有する多結晶シリコン層を充たす方法に於
ては、該Ｖ溝内の導電性を有する多結晶シリコン
が基板面全面にわたつて連続している事、多結晶
シリコン層の比抵抗が余り低く形成できない事、
多結晶シリコン層に高電位を与えると、該多結晶
シリコン層と基板のシリコン層との間に介在する
SiO2膜が比較的薄いためにＶ溝先端部周辺のＰ
−Si基板内にMOS効果によりチヤンネルが形成
され素子の分離が不完全になる等の問題があり、
バイポーラ型集積回路装置に於ては上記絶縁分離
層を電極配線層として活用することは実用化され
ていなかつた。
て内面にSiO2膜３を有するＶ溝４内に化学気相
成長（CVD）法を用いてＮ型或るいはＰ型の導
電性を有する多結晶シリコン層を充たす方法に於
ては、該Ｖ溝内の導電性を有する多結晶シリコン
が基板面全面にわたつて連続している事、多結晶
シリコン層の比抵抗が余り低く形成できない事、
多結晶シリコン層に高電位を与えると、該多結晶
シリコン層と基板のシリコン層との間に介在する
SiO2膜が比較的薄いためにＶ溝先端部周辺のＰ
−Si基板内にMOS効果によりチヤンネルが形成
され素子の分離が不完全になる等の問題があり、
バイポーラ型集積回路装置に於ては上記絶縁分離
層を電極配線層として活用することは実用化され
ていなかつた。
本発明は上記問題点に鑑み多結晶シリコンを充
たして形成されるＶ溝状の絶縁分離層に於ける限
定された所望の領域に素子領域との間の絶縁性が
極めて高く、且つ高い導電性を有するシリコン層
からなる電極配線層を形成せしめる方法を提供
し、半導体集積回路装置の集積度を向上せしめよ
うとするものである。
たして形成されるＶ溝状の絶縁分離層に於ける限
定された所望の領域に素子領域との間の絶縁性が
極めて高く、且つ高い導電性を有するシリコン層
からなる電極配線層を形成せしめる方法を提供
し、半導体集積回路装置の集積度を向上せしめよ
うとするものである。
即ち本発明は半導体装置の製造方法に於て、
（100）面を主面とし一導電型を有する第１の半導
体層上に、該第１の半導体層と異種の導電型を有
し且つ（100）面を主面とする第２の半導体層が
形成されてなる半導体基板の、前記第２の半導体
層を貫いて第１の半導体層内に達するＶ溝からな
る素子分離領域を形成する工程、Ｖ溝内面に絶縁
膜を形成する工程、上記半導体基板上に前記Ｖ溝
を充たし且つ該基板面全面を覆う高純度又は所望
の導電型を有する多結晶シリコン層を形成する工
程、上記多結晶シリコン層をＶ溝部のみ残して除
去する工程、上記Ｖ溝内の高純度多結晶シリコン
層に対してはその所望の領域にＰ型或るいはＮ型
の何れか、又上記Ｖ溝内の所望の導電型を有する
多結晶シリコン層に対してはその所望の領域に該
所望の導電型を有する多結晶シリコン層に対し異
種導電型を附与する不純物を選択的に導入する工
程、及び上記不純物注入領域を含む所望の領域の
多結晶シリコン層を選択的にアニールし、且つ再
結晶化する工程を有することを特徴とする。
（100）面を主面とし一導電型を有する第１の半導
体層上に、該第１の半導体層と異種の導電型を有
し且つ（100）面を主面とする第２の半導体層が
形成されてなる半導体基板の、前記第２の半導体
層を貫いて第１の半導体層内に達するＶ溝からな
る素子分離領域を形成する工程、Ｖ溝内面に絶縁
膜を形成する工程、上記半導体基板上に前記Ｖ溝
を充たし且つ該基板面全面を覆う高純度又は所望
の導電型を有する多結晶シリコン層を形成する工
程、上記多結晶シリコン層をＶ溝部のみ残して除
去する工程、上記Ｖ溝内の高純度多結晶シリコン
層に対してはその所望の領域にＰ型或るいはＮ型
の何れか、又上記Ｖ溝内の所望の導電型を有する
多結晶シリコン層に対してはその所望の領域に該
所望の導電型を有する多結晶シリコン層に対し異
種導電型を附与する不純物を選択的に導入する工
程、及び上記不純物注入領域を含む所望の領域の
多結晶シリコン層を選択的にアニールし、且つ再
結晶化する工程を有することを特徴とする。
以下本発明を第２図ａ乃至ｊに示す一実施例の
工程断面図に従つて詳細に説明する。
工程断面図に従つて詳細に説明する。
本発明の方法は第２図ａに示すように、例えば
（100）面を主面とするＰ型シリコン（Ｐ−Si）基
板１１上にエピタキシヤル成長により形成せしめ
た厚さ２〜３〔μｍ〕程度のＮ型シリコン（Ｎ−
Si）層１２を有し、該Ｎ−Si層１２の底部に於け
る所望の複数領域にN+型シリコン（N+−Si）層
からなる内面方位＜１１０＞及び＜１１０＞方向
に二辺を有する正方形又は長方形の埋没層１３が
形成されているバイポーラ集積回路（IC）用のSi
基板上に、先ず厚さ1000〔Å〕程度の第１の二酸
化シリコン（SiO2）膜１４を熱酸化等の方法によ
り形成し、次いで該第１のSiO2膜１４上に化学
気相成長（CVD）法により厚さ2500〔Å〕程度
の第１の窒化シリコン（Si3N4）膜１５を形成した
後、フオト・エツチング等の方法により前記第１
のSi3N4膜１５及びその下層の第１のSiO2膜１４
に、前記埋没層１３の上部領域を面内方位＜１10
＞及び＜１１０＞方向に囲む幅６〜７〔μｍ〕程
度のＶ溝形成窓１６を形成する。
（100）面を主面とするＰ型シリコン（Ｐ−Si）基
板１１上にエピタキシヤル成長により形成せしめ
た厚さ２〜３〔μｍ〕程度のＮ型シリコン（Ｎ−
Si）層１２を有し、該Ｎ−Si層１２の底部に於け
る所望の複数領域にN+型シリコン（N+−Si）層
からなる内面方位＜１１０＞及び＜１１０＞方向
に二辺を有する正方形又は長方形の埋没層１３が
形成されているバイポーラ集積回路（IC）用のSi
基板上に、先ず厚さ1000〔Å〕程度の第１の二酸
化シリコン（SiO2）膜１４を熱酸化等の方法によ
り形成し、次いで該第１のSiO2膜１４上に化学
気相成長（CVD）法により厚さ2500〔Å〕程度
の第１の窒化シリコン（Si3N4）膜１５を形成した
後、フオト・エツチング等の方法により前記第１
のSi3N4膜１５及びその下層の第１のSiO2膜１４
に、前記埋没層１３の上部領域を面内方位＜１10
＞及び＜１１０＞方向に囲む幅６〜７〔μｍ〕程
度のＶ溝形成窓１６を形成する。
次いで苛性カリ（KOH）等のアルカリ水溶液
からなる異方性エツチング液を用い、前記Ｖ溝形
成窓１６の領域に露出しているSi層の異方性エツ
チングを行い、第２図ｂに示すように該基板面に
Ｎ−Si層１２を貫いてＰ−Si基板１１内に達する
Ｖ溝１７を前記埋没層１３の周辺部に形成する。
からなる異方性エツチング液を用い、前記Ｖ溝形
成窓１６の領域に露出しているSi層の異方性エツ
チングを行い、第２図ｂに示すように該基板面に
Ｎ−Si層１２を貫いてＰ−Si基板１１内に達する
Ｖ溝１７を前記埋没層１３の周辺部に形成する。
次いで熱酸化法により第２図ｃに示すように該
基板の前記Ｖ溝１７の内面に厚さ0.5〔μｍ〕程
度の第２のSiO2膜１８を形成した後、CVD法を
用いて該基板面に６〜７〔μｍ〕程度の厚さの、
例えば高純度の多結晶シリコン（ポリSi）層１９
を形成し、前記Ｖ溝１７を該ポリSi層１９で完全
に埋める。
基板の前記Ｖ溝１７の内面に厚さ0.5〔μｍ〕程
度の第２のSiO2膜１８を形成した後、CVD法を
用いて該基板面に６〜７〔μｍ〕程度の厚さの、
例えば高純度の多結晶シリコン（ポリSi）層１９
を形成し、前記Ｖ溝１７を該ポリSi層１９で完全
に埋める。
次いで該基板を平面研摩し、該基板面に堆積し
ているポリSi層１９を除去し、第２図ｄに示すよ
うに前記ポリSi層の下層のSi3N4膜１５を表出せ
しめる。なお比の際Ｖ溝１７の中にはポリSi層１
９が残留する。
ているポリSi層１９を除去し、第２図ｄに示すよ
うに前記ポリSi層の下層のSi3N4膜１５を表出せ
しめる。なお比の際Ｖ溝１７の中にはポリSi層１
９が残留する。
次いで第２図ｅに示すように該基板上に、所望
のＶ溝１７上に所望形状の電導層形成窓２０を有
するレジスト層２１を形成して後、該基板面に前
記レジスト層２１をマスクとして例えば注入量
1015〔cm-2〕注入エネルギ60〔KeV〕の条件で燐
イオン（P+）の注入を行い、前記Ｖ溝１７部のポ
リSi層１９に所望の形状を有する深さ0.15〔μ
ｍ〕程度の燐イオン注入層２２を形成する。
のＶ溝１７上に所望形状の電導層形成窓２０を有
するレジスト層２１を形成して後、該基板面に前
記レジスト層２１をマスクとして例えば注入量
1015〔cm-2〕注入エネルギ60〔KeV〕の条件で燐
イオン（P+）の注入を行い、前記Ｖ溝１７部のポ
リSi層１９に所望の形状を有する深さ0.15〔μ
ｍ〕程度の燐イオン注入層２２を形成する。
次いで該基板上のレジスト層２１を除去して
後、第２図ｆに示すように前記イオン注入層２２
を含む領域上に例えばＱスイツチ・ルビー・レー
ザー光Ｌをパワー密度107〜108〔Ｗ／cm2〕で20〜
50〔nS〕の短時間照射し描画することにより、
該イオン注入層２２をアニールしてN+型Si単結
晶層からなる電導層２３及びそれを囲む高純度再
結晶Si層を形成して後、該電導層２３及びポリSi
層１９の表面を絶縁するために電導層２３を含む
ポリSi層１９上に熱酸化により１〔μｍ〕程度の
厚い第４のSiO2膜２８を形成せしめるが、この
ような厚いSiO2膜に後工程に於て電導層２３の
コンタクト窓を形成せしめることは容易でない。
従つて上記電導層２３の形成が完了して後の工程
は例えば次に述べるように進められる。
後、第２図ｆに示すように前記イオン注入層２２
を含む領域上に例えばＱスイツチ・ルビー・レー
ザー光Ｌをパワー密度107〜108〔Ｗ／cm2〕で20〜
50〔nS〕の短時間照射し描画することにより、
該イオン注入層２２をアニールしてN+型Si単結
晶層からなる電導層２３及びそれを囲む高純度再
結晶Si層を形成して後、該電導層２３及びポリSi
層１９の表面を絶縁するために電導層２３を含む
ポリSi層１９上に熱酸化により１〔μｍ〕程度の
厚い第４のSiO2膜２８を形成せしめるが、この
ような厚いSiO2膜に後工程に於て電導層２３の
コンタクト窓を形成せしめることは容易でない。
従つて上記電導層２３の形成が完了して後の工程
は例えば次に述べるように進められる。
即ち、上記基板上に1000〔Å〕程度の厚さの第
３のSiO2膜２７とその上層の1000〔Å〕程度の
厚さを有する第２のSi3N4膜２６をCVD法により
被着せしめ、公知の方法によりパターンニングを
行つて第２図ｇに示すように前記電導層２３のコ
ンタクト窓形成領域２４上に第２のSi3N4膜２６
からなる下層に第３のSiO2膜２７を有する耐酸
化マスク層を形成する。此の際基板面の素子形成
領域２５上にも上記耐酸化マスク層を残留せしめ
る。
３のSiO2膜２７とその上層の1000〔Å〕程度の
厚さを有する第２のSi3N4膜２６をCVD法により
被着せしめ、公知の方法によりパターンニングを
行つて第２図ｇに示すように前記電導層２３のコ
ンタクト窓形成領域２４上に第２のSi3N4膜２６
からなる下層に第３のSiO2膜２７を有する耐酸
化マスク層を形成する。此の際基板面の素子形成
領域２５上にも上記耐酸化マスク層を残留せしめ
る。
次いで該基板の熱酸化を行つて第３図ｈに示す
ように前記耐酸化マスク層に覆われていない電導
層２３及び前記再結晶化領域を含むポリSi層１９
上に１〔μｍ〕程度の厚い第４のSiO2膜２８を
形成した後前記耐酸化マスク層としての機能を果
たした第２のSi3N4膜２６を除去して、前記電導
層２３上の厚い第４のSiO2膜２８に薄い第３の
SiO2膜２７を底部に有する電導層コンタクト窓
２９を形成せしめる。なお、此の際前記素子形成
領域２５の第１のSi3N4膜１５上にも第３のSiO2
膜２７が残留する。
ように前記耐酸化マスク層に覆われていない電導
層２３及び前記再結晶化領域を含むポリSi層１９
上に１〔μｍ〕程度の厚い第４のSiO2膜２８を
形成した後前記耐酸化マスク層としての機能を果
たした第２のSi3N4膜２６を除去して、前記電導
層２３上の厚い第４のSiO2膜２８に薄い第３の
SiO2膜２７を底部に有する電導層コンタクト窓
２９を形成せしめる。なお、此の際前記素子形成
領域２５の第１のSi3N4膜１５上にも第３のSiO2
膜２７が残留する。
以後通常行われる方法により該基板の素子形成
領域２５にトランジスタ等の素子（図示せず）を
形成した後、第２図ｉに示すように該基板上を燐
珪酸ガラス（PSG）等の絶縁保護層３０で覆つた
後通常の方法により前記Ｖ溝１７内のポリSi層１
９に形成されている電極配線層として用いる電導
層２３に対する配線接続窓３１を前記Ｖ溝１７上
に形成されている電導層コンタクト窓２９を貫い
て、前記絶縁保護層３０，２７，１５，１４を貫
いて形成せしめられる半導体素子の各機能層に対
する接続窓（図示せず）と同時に形成した後、公
知の方法により第２図ｊに示すように該配線接続
窓３１上にアルミニウム等の金属配線層３２の形
成を行う。
領域２５にトランジスタ等の素子（図示せず）を
形成した後、第２図ｉに示すように該基板上を燐
珪酸ガラス（PSG）等の絶縁保護層３０で覆つた
後通常の方法により前記Ｖ溝１７内のポリSi層１
９に形成されている電極配線層として用いる電導
層２３に対する配線接続窓３１を前記Ｖ溝１７上
に形成されている電導層コンタクト窓２９を貫い
て、前記絶縁保護層３０，２７，１５，１４を貫
いて形成せしめられる半導体素子の各機能層に対
する接続窓（図示せず）と同時に形成した後、公
知の方法により第２図ｊに示すように該配線接続
窓３１上にアルミニウム等の金属配線層３２の形
成を行う。
以上の実施例に示したように本発明の方法によ
るＶ溝分離領域内の電導層（電極配線層）は、不
純物が高濃度に導入され、且つ再結晶化されたシ
リコン層よりなるので、極めて低い電気抵抗に形
成される。
るＶ溝分離領域内の電導層（電極配線層）は、不
純物が高濃度に導入され、且つ再結晶化されたシ
リコン層よりなるので、極めて低い電気抵抗に形
成される。
そして半導体素子領域との間が、Ｖ溝内面に形
成された絶縁膜（二酸化シリコン膜）と高抵抗を
有する前記再結晶化領域を含む高純度多結晶シリ
コン層との両者によつて絶縁されるので、素子領
域との間に高絶縁性及び高絶縁耐力を有する。
成された絶縁膜（二酸化シリコン膜）と高抵抗を
有する前記再結晶化領域を含む高純度多結晶シリ
コン層との両者によつて絶縁されるので、素子領
域との間に高絶縁性及び高絶縁耐力を有する。
更にまた、該Ｖ溝分離領域内の電導層はＶ溝底
部の基板との間に、再結晶化された電導層と同じ
く再結晶化された該電導層近傍領域の高純度多結
晶シリコン層との間に形成される良質なｎ−ｉ
（若しくはｐ−ｉ）接合の逆方向の高抵抗と、該
電導層下部の２〜３μｍ程度の厚い高純度シリコ
ン層による高抵抗及びＶ溝内面の絶縁膜による高
抵抗によつて、電導層−基板間の寄生容量は極め
て小さくなり、通常の動作電圧が電導層に印加さ
れる際に、Ｖ溝下部の基板内に反転層によるチヤ
ネルが形成されて素子間分離が損なわれる所謂寄
生MOS効果による分離障害を発生させることは
ない。
部の基板との間に、再結晶化された電導層と同じ
く再結晶化された該電導層近傍領域の高純度多結
晶シリコン層との間に形成される良質なｎ−ｉ
（若しくはｐ−ｉ）接合の逆方向の高抵抗と、該
電導層下部の２〜３μｍ程度の厚い高純度シリコ
ン層による高抵抗及びＶ溝内面の絶縁膜による高
抵抗によつて、電導層−基板間の寄生容量は極め
て小さくなり、通常の動作電圧が電導層に印加さ
れる際に、Ｖ溝下部の基板内に反転層によるチヤ
ネルが形成されて素子間分離が損なわれる所謂寄
生MOS効果による分離障害を発生させることは
ない。
上記実施例に於ては本発明をＶ溝内に高抵抗を
有する高純度多結晶シリコンを充たし、該高純度
多結晶シリコン内に電導層を形成する場合につい
て説明したが、本発明に於てはＶ溝内を充たす多
結晶シリコン層に一導電型を附与した多結晶シリ
コン層を用い、該第１の導電型を有する第１の多
結晶シリコン層の所望の領域に、イオン注入法に
より前記第１の導電型と反対の第２の導電型を有
する第２の多結晶シリコン層を形成し、レーザ・
アニールを行つて前記第２の多結晶シリコン層を
含む第１の多結晶シリコン層の上部領域を選択的
に再結晶化し、第１の導電型を有する再結晶シリ
コン層と第２の導電型を有する再結晶シリコン層
よりなる電導層（電極配線層）との間に良質のｐ
−ｎジヤンクシヨンを形成せしめ、該ジヤンクシ
ヨンの逆方向の高抵抗とＶ溝内面の絶縁膜とによ
つて該電導層（電極配線層）と素子領域との間の
高絶縁性を確保すると同時に、第１の実施例と同
様に寄生MOS効果による分離障害の発生を抑止
する。
有する高純度多結晶シリコンを充たし、該高純度
多結晶シリコン内に電導層を形成する場合につい
て説明したが、本発明に於てはＶ溝内を充たす多
結晶シリコン層に一導電型を附与した多結晶シリ
コン層を用い、該第１の導電型を有する第１の多
結晶シリコン層の所望の領域に、イオン注入法に
より前記第１の導電型と反対の第２の導電型を有
する第２の多結晶シリコン層を形成し、レーザ・
アニールを行つて前記第２の多結晶シリコン層を
含む第１の多結晶シリコン層の上部領域を選択的
に再結晶化し、第１の導電型を有する再結晶シリ
コン層と第２の導電型を有する再結晶シリコン層
よりなる電導層（電極配線層）との間に良質のｐ
−ｎジヤンクシヨンを形成せしめ、該ジヤンクシ
ヨンの逆方向の高抵抗とＶ溝内面の絶縁膜とによ
つて該電導層（電極配線層）と素子領域との間の
高絶縁性を確保すると同時に、第１の実施例と同
様に寄生MOS効果による分離障害の発生を抑止
する。
又イオン注入層のアニールにはレーザ光以外に
電子ビームを用いることもできる。
電子ビームを用いることもできる。
以上説明したように本発明によればＶ溝素子分
離領域内の所望の領域に、素子分離障害を発生せ
しめずに、素子領域に対して高い絶縁性を有する
電気抵抗の低い電極配線層を形成せしめることが
できるので、バイポーラIC等の半導体装置の集
積度の向上がはかれる。
離領域内の所望の領域に、素子分離障害を発生せ
しめずに、素子領域に対して高い絶縁性を有する
電気抵抗の低い電極配線層を形成せしめることが
できるので、バイポーラIC等の半導体装置の集
積度の向上がはかれる。
第１図は従来のＶ溝構造絶縁分離層の断面構造
図で第２図ａ乃至ｊは本発明の方法の工程断面図
である。 図に於て、１１はＰ型シリコン基板、１２はＮ
型シリコン層、１３は埋没層、１４は第１の
SiO2膜、１５は第１のSi3N4膜、１６はＶ溝形成
窓、１７はＶ溝、１８は第２のSiO2膜、１９は
多結晶シリコン層、２０は電導層形成窓、２１は
レジスト層、２２はイオン注入層、２３は電導
層、２４はコンタクト窓形成領域、２５は素子形
成領域、２６は第２のSi3N4膜、２７は第３の
SiO2膜、２８は第４のSiO2膜、２９は電導層コ
ンタクト窓、３０は絶縁保護層、３１は配線接続
窓、３２は金属配線層、P+は燐イオン、ＬはＱ
スイツチ・ルビー・レーザー光、を表わす。
図で第２図ａ乃至ｊは本発明の方法の工程断面図
である。 図に於て、１１はＰ型シリコン基板、１２はＮ
型シリコン層、１３は埋没層、１４は第１の
SiO2膜、１５は第１のSi3N4膜、１６はＶ溝形成
窓、１７はＶ溝、１８は第２のSiO2膜、１９は
多結晶シリコン層、２０は電導層形成窓、２１は
レジスト層、２２はイオン注入層、２３は電導
層、２４はコンタクト窓形成領域、２５は素子形
成領域、２６は第２のSi3N4膜、２７は第３の
SiO2膜、２８は第４のSiO2膜、２９は電導層コ
ンタクト窓、３０は絶縁保護層、３１は配線接続
窓、３２は金属配線層、P+は燐イオン、ＬはＱ
スイツチ・ルビー・レーザー光、を表わす。
Claims (1)
- 【特許請求の範囲】 １ （100）面を主面とし一導電型を有する第１
の半導体層上に、該第１の半導体層と異種の導電
型を有し且つ（100）面を主面とする第２の半導
体層が形成されてなる半導体基板の、前記第２の
半導体層を貫いて第１の半導体層内に達するＶ溝
からなる素子分離領域を形成する工程、上記Ｖ溝
内面に絶縁膜を形成する工程、上記半導体基板上
に前記Ｖ溝を充たし且つ該基板面全面を覆う多結
晶シリコン層を形成する工程、上記多結晶シリコ
ン層をＶ溝部のみを残して除去する工程、上記Ｖ
溝内の多結晶シリコン層の所望の領域に該多結晶
シリコン層に対して所望の導電型を付与する不純
物を選択的に導入する工程、及び上記不純物導入
領域を含む所望領域の多結晶シリコン層を選択的
にアニールし且つ再結晶化する工程を有すること
を特徴とする半導体装置の製造方法。 ２ 前記多結晶シリコン層が高純度の多結晶シリ
コン層よりなることを特徴とする特許請求の範囲
第１項記載の半導体装置の製造方法。 ３ 前記多結晶シリコン層が一導電型を有する多
結晶シリコン層よりなり、且つ前記導入不純物が
該一導電型多結晶シリコン層に対して異種の導電
型を付与する不純物よりなることを特徴とする特
許請求の範囲第１項記載の半導体装置の製造方
法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3807080A JPS56146247A (en) | 1980-03-25 | 1980-03-25 | Manufacture of semiconductor device |
| EP81301189A EP0036764B1 (en) | 1980-03-25 | 1981-03-19 | A semiconductor device with a v-groove insulating isolation structure and a method of manufacturing such a device |
| DE8181301189T DE3175640D1 (en) | 1980-03-25 | 1981-03-19 | A semiconductor device with a v-groove insulating isolation structure and a method of manufacturing such a device |
| IE631/81A IE52351B1 (en) | 1980-03-25 | 1981-03-20 | A semiconductor device with a v-groove insulating isolation structure and a method of manufacturing such a device |
| US06/455,327 US4497665A (en) | 1980-03-25 | 1983-01-03 | Method for manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3807080A JPS56146247A (en) | 1980-03-25 | 1980-03-25 | Manufacture of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56146247A JPS56146247A (en) | 1981-11-13 |
| JPS6227744B2 true JPS6227744B2 (ja) | 1987-06-16 |
Family
ID=12515223
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3807080A Granted JPS56146247A (en) | 1980-03-25 | 1980-03-25 | Manufacture of semiconductor device |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4497665A (ja) |
| EP (1) | EP0036764B1 (ja) |
| JP (1) | JPS56146247A (ja) |
| DE (1) | DE3175640D1 (ja) |
| IE (1) | IE52351B1 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58105551A (ja) * | 1981-11-20 | 1983-06-23 | Fujitsu Ltd | 半導体装置 |
| JPS59155944A (ja) * | 1983-02-25 | 1984-09-05 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| US4610730A (en) * | 1984-12-20 | 1986-09-09 | Trw Inc. | Fabrication process for bipolar devices |
| US4849371A (en) * | 1986-12-22 | 1989-07-18 | Motorola Inc. | Monocrystalline semiconductor buried layers for electrical contacts to semiconductor devices |
| JPS6467945A (en) * | 1987-09-08 | 1989-03-14 | Mitsubishi Electric Corp | Wiring layer formed on buried dielectric and manufacture thereof |
| CN1034228C (zh) * | 1993-08-04 | 1997-03-12 | 株洲冶炼厂 | 一种自萃除有色金属的富铁有机相中除铁的方法 |
| DE19538005A1 (de) * | 1995-10-12 | 1997-04-17 | Fraunhofer Ges Forschung | Verfahren zum Erzeugen einer Grabenisolation in einem Substrat |
| US20110241185A1 (en) * | 2010-04-05 | 2011-10-06 | International Business Machines Corporation | Signal shielding through-substrate vias for 3d integration |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3956033A (en) * | 1974-01-03 | 1976-05-11 | Motorola, Inc. | Method of fabricating an integrated semiconductor transistor structure with epitaxial contact to the buried sub-collector |
| US4037306A (en) * | 1975-10-02 | 1977-07-26 | Motorola, Inc. | Integrated circuit and method |
| US4048649A (en) * | 1976-02-06 | 1977-09-13 | Transitron Electronic Corporation | Superintegrated v-groove isolated bipolar and vmos transistors |
| DE2837800A1 (de) * | 1978-08-30 | 1980-03-13 | Philips Patentverwaltung | Verfahren zum herstellen von halbleiterbauelementen |
| JPS5534442A (en) * | 1978-08-31 | 1980-03-11 | Fujitsu Ltd | Preparation of semiconductor device |
| US4214918A (en) * | 1978-10-12 | 1980-07-29 | Stanford University | Method of forming polycrystalline semiconductor interconnections, resistors and contacts by applying radiation beam |
| US4269636A (en) * | 1978-12-29 | 1981-05-26 | Harris Corporation | Method of fabricating self-aligned bipolar transistor process and device utilizing etching and self-aligned masking |
| JPS6043024B2 (ja) * | 1978-12-30 | 1985-09-26 | 富士通株式会社 | 半導体装置の製造方法 |
| EP0030286B1 (de) * | 1979-11-23 | 1987-09-09 | Alcatel N.V. | Dielektrisch isoliertes Halbleiterbauelement und Verfahren zur Herstellung |
| US4295924A (en) * | 1979-12-17 | 1981-10-20 | International Business Machines Corporation | Method for providing self-aligned conductor in a V-groove device |
| US4260436A (en) * | 1980-02-19 | 1981-04-07 | Harris Corporation | Fabrication of moat resistor ram cell utilizing polycrystalline deposition and etching |
-
1980
- 1980-03-25 JP JP3807080A patent/JPS56146247A/ja active Granted
-
1981
- 1981-03-19 EP EP81301189A patent/EP0036764B1/en not_active Expired
- 1981-03-19 DE DE8181301189T patent/DE3175640D1/de not_active Expired
- 1981-03-20 IE IE631/81A patent/IE52351B1/en unknown
-
1983
- 1983-01-03 US US06/455,327 patent/US4497665A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| IE52351B1 (en) | 1987-09-30 |
| DE3175640D1 (en) | 1987-01-08 |
| IE810631L (en) | 1981-09-25 |
| EP0036764A2 (en) | 1981-09-30 |
| US4497665A (en) | 1985-02-05 |
| EP0036764B1 (en) | 1986-11-20 |
| EP0036764A3 (en) | 1984-01-18 |
| JPS56146247A (en) | 1981-11-13 |
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