JPS61123181A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS61123181A JPS61123181A JP59241206A JP24120684A JPS61123181A JP S61123181 A JPS61123181 A JP S61123181A JP 59241206 A JP59241206 A JP 59241206A JP 24120684 A JP24120684 A JP 24120684A JP S61123181 A JPS61123181 A JP S61123181A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に係り、特にＭＩＳ型半
導体装置におけるソース・ドレイン領域の形成及び該ソ
ース・ドレイン領域に対するアルミニウム配線の接続方
法の改良に関する。
導体装置におけるソース・ドレイン領域の形成及び該ソ
ース・ドレイン領域に対するアルミニウム配線の接続方
法の改良に関する。
半導体集積回路装置はＬＳＩからＶＬＳ Ｉへと大規模
化が急速に進められている。
化が急速に進められている。
かかる状況において、Ｍ＋ＳＩ−ランジスタをショート
チャネル化し、且つ小型化して動作速度及び集積度の向
上が図られるが、この際、一様な特性を有するショート
チャネル・トランジスタか形成出来、且つトランジスタ
と配線との良好な電気的接続がセルファラインで形成で
きる製造方法の開発が強く要望されている。
チャネル化し、且つ小型化して動作速度及び集積度の向
上が図られるが、この際、一様な特性を有するショート
チャネル・トランジスタか形成出来、且つトランジスタ
と配線との良好な電気的接続がセルファラインで形成で
きる製造方法の開発が強く要望されている。
′従来のＭＩＳトランジスタ例えばＭＯＳトランジスタ
の製造方法においては通常、。
の製造方法においては通常、。
第３図（ａｌに示すように、例えばｐ型ノリコン基板１
面のフィールド酸化膜２によって分離表出された素子形
成領域面３上にゲート酸化膜４を下部に有するゲート電
極５を形成し、 第３図（ｂ）に示すように、該ゲート電極５及びフィー
ルド酸化膜２をマスクにして該シリコン基板１面に選択
的にｎ型不純物をイオン注入し、所定の熱処理を行い該
ｎ型不純物を活性化再分布させて、ｎ゛゛ソース領域６
ａ及びｎ゛型トドレイン領域６ｂ形成し、 第３図（Ｃ１に示すように、表出しているゲート酸化膜
４を除去した後、シリコン表出面に薄い酸化シリコン膜
７を形成し、その上に燐珪酸ガラス等の絶縁膜８を堆積
形成し、通常のマスク工程を経て該絶縁膜８及びその下
部の酸化シリコン膜７にコンタクト窓９ａ及び９ｂを形
成し、リフロー処理を行って該コンタクト窓９ａ及び９
ｂの側面を斜面状にし、 第３図（ｄ＋に示すように、通常の方法で該絶縁膜８上
に前記コンタクト窓９ａ及び９ｂにおいてそれぞれソー
ス領域６ａ若しくはドレイン領域６ｂに接続するアルミ
ニウム配線ｔＯａ及び１０ｂを形成していた。
面のフィールド酸化膜２によって分離表出された素子形
成領域面３上にゲート酸化膜４を下部に有するゲート電
極５を形成し、 第３図（ｂ）に示すように、該ゲート電極５及びフィー
ルド酸化膜２をマスクにして該シリコン基板１面に選択
的にｎ型不純物をイオン注入し、所定の熱処理を行い該
ｎ型不純物を活性化再分布させて、ｎ゛゛ソース領域６
ａ及びｎ゛型トドレイン領域６ｂ形成し、 第３図（Ｃ１に示すように、表出しているゲート酸化膜
４を除去した後、シリコン表出面に薄い酸化シリコン膜
７を形成し、その上に燐珪酸ガラス等の絶縁膜８を堆積
形成し、通常のマスク工程を経て該絶縁膜８及びその下
部の酸化シリコン膜７にコンタクト窓９ａ及び９ｂを形
成し、リフロー処理を行って該コンタクト窓９ａ及び９
ｂの側面を斜面状にし、 第３図（ｄ＋に示すように、通常の方法で該絶縁膜８上
に前記コンタクト窓９ａ及び９ｂにおいてそれぞれソー
ス領域６ａ若しくはドレイン領域６ｂに接続するアルミ
ニウム配線ｔＯａ及び１０ｂを形成していた。
しかし上記従来方法で形成したＭＯＳトランジスタにお
いては、下記に示すような種々の問題点が生じていた。
いては、下記に示すような種々の問題点が生じていた。
即ち
ｉ、イオン注入法によりソース・ドレイン領域を形成す
るので、浅い接合が形成できず、該接合の横方向への拡
がりによって均一なチャネル長を有するシートチャネル
・トランジスタの形成が困難である、 ｉｉ、上記接合の横方向への拡がりによってソース・ド
レイン領域がゲートの下部に大きく食い込むのでゲート
の寄生容量が増大し動作速度の低下を招く、 ｉｉｉ 、マスク工程でゲート電極を基準にしてコンタ
クト窓の位置合わせがなされるので、その位置合わせ誤
差を吸収するためにソース・ドレイン領域の面積が広く
なり集積度の向上が妨げられる、１ｖ、ジャンクション
破壊を防止するためにシリコンを含んだアルミニウムが
アルミニウム配線の材料として多く用いられるが、この
場合コンタクト窓部において、ソース・ドレイン領域即
ち単結晶シリコン面に上記シリコンを含んだ一アルミニ
ウム配線が直に接するので、長時間駆動した時、固相エ
ピタキシャル成長により該コンタクト部に高抵抗の単結
晶シリコンが成長しコンタクト抵抗が増大する、 等である。
るので、浅い接合が形成できず、該接合の横方向への拡
がりによって均一なチャネル長を有するシートチャネル
・トランジスタの形成が困難である、 ｉｉ、上記接合の横方向への拡がりによってソース・ド
レイン領域がゲートの下部に大きく食い込むのでゲート
の寄生容量が増大し動作速度の低下を招く、 ｉｉｉ 、マスク工程でゲート電極を基準にしてコンタ
クト窓の位置合わせがなされるので、その位置合わせ誤
差を吸収するためにソース・ドレイン領域の面積が広く
なり集積度の向上が妨げられる、１ｖ、ジャンクション
破壊を防止するためにシリコンを含んだアルミニウムが
アルミニウム配線の材料として多く用いられるが、この
場合コンタクト窓部において、ソース・ドレイン領域即
ち単結晶シリコン面に上記シリコンを含んだ一アルミニ
ウム配線が直に接するので、長時間駆動した時、固相エ
ピタキシャル成長により該コンタクト部に高抵抗の単結
晶シリコンが成長しコンタクト抵抗が増大する、 等である。
上記問題点の解決は、−導電型半導体基板上に側面及び
上面に第１の絶縁膜を有するゲート電極を形成し、該ゲ
ート電極を有する該基板上に多結晶シリコン層を形成し
、該多結晶シリコン層に反対導電型不純物をイオン注入
し、該ゲート電極及びその側面の絶縁膜をマスクにし該
多結晶シリコン層から該半導体基板面に選択的に反対導
電型不純物を熱拡散せしめて該半導体基板面に反対導電
型のソース及びドレイン領域を形成し、該多結晶シリコ
ン層をパターンニングして該ソース領域及びドレイン領
域の少なくとも一方に接する多結晶シリコン接続パター
ンを形成し、該基板上に該多結晶シリコン接続パターン
を表出する開孔を存する第２の絶縁膜を形成し、該第２
の絶縁膜上に該開孔において該多結晶シリコン接続パタ
ーンに接する配線パターンを形成する工程を有するる本
発明による半導体装置の製造方法によって達成される。
上面に第１の絶縁膜を有するゲート電極を形成し、該ゲ
ート電極を有する該基板上に多結晶シリコン層を形成し
、該多結晶シリコン層に反対導電型不純物をイオン注入
し、該ゲート電極及びその側面の絶縁膜をマスクにし該
多結晶シリコン層から該半導体基板面に選択的に反対導
電型不純物を熱拡散せしめて該半導体基板面に反対導電
型のソース及びドレイン領域を形成し、該多結晶シリコ
ン層をパターンニングして該ソース領域及びドレイン領
域の少なくとも一方に接する多結晶シリコン接続パター
ンを形成し、該基板上に該多結晶シリコン接続パターン
を表出する開孔を存する第２の絶縁膜を形成し、該第２
の絶縁膜上に該開孔において該多結晶シリコン接続パタ
ーンに接する配線パターンを形成する工程を有するる本
発明による半導体装置の製造方法によって達成される。
即ち本発明においては、ゲート電極の側面に所定の厚さ
の絶縁膜を形成し、これをマスクにし、不純物をドーズ
した多結晶シリコン層から基板面に固相−固相拡散によ
って不純物を専大することによって、極めて浅いソース
、ドレイン領域を形成する。従ってゲート下部へのソー
ス、ドレイン領域の食い込みは大幅に減少し、これによ
って均一なショートチャネル・トランジスタを形成する
ことが可能になり、且つゲートの寄生容量の低減が図ら
・れる。 更に本発明においては、ゲート電極にその側
面の絶縁膜を介してセルファラインされている上記多結
晶ソリコン層上でソース、ドレイン領域に対するアルミ
ニウム配線のコンタクトがとられるので集積度の向上が
図れると同時に、アルミニウム配線中に含まれるシリコ
ンの同相エピタキシャル成長は回避され、コンタクト抵
抗の増大が防止される。
の絶縁膜を形成し、これをマスクにし、不純物をドーズ
した多結晶シリコン層から基板面に固相−固相拡散によ
って不純物を専大することによって、極めて浅いソース
、ドレイン領域を形成する。従ってゲート下部へのソー
ス、ドレイン領域の食い込みは大幅に減少し、これによ
って均一なショートチャネル・トランジスタを形成する
ことが可能になり、且つゲートの寄生容量の低減が図ら
・れる。 更に本発明においては、ゲート電極にその側
面の絶縁膜を介してセルファラインされている上記多結
晶ソリコン層上でソース、ドレイン領域に対するアルミ
ニウム配線のコンタクトがとられるので集積度の向上が
図れると同時に、アルミニウム配線中に含まれるシリコ
ンの同相エピタキシャル成長は回避され、コンタクト抵
抗の増大が防止される。
以下本発明を、図を参照し実施例により具体的に説明す
る。
る。
第１図（ａｌ乃至（ｆ）はＭＯ３Ｉ−ランジスタを形成
する際の一実施例を示す工程断面図、第２図（ａ）乃至
（ｅ）はスタック構造の１トランジスタｌキヤパシタ型
メモリセルを形成する際の一実施例を示す工程断面図で
ある。
する際の一実施例を示す工程断面図、第２図（ａ）乃至
（ｅ）はスタック構造の１トランジスタｌキヤパシタ型
メモリセルを形成する際の一実施例を示す工程断面図で
ある。
全図を通じ同一対象物は同一符号で示す。
第１図（ａ）参照
本発明の方法によりＭＯＳ）ランジスタを形成するに際
しては、例えばｐ型シリコン基板１１上に通常の方法に
より素子形成領域１３を分離表出するフィールド酸化膜
１２を形成し、熱酸化により該素子形成領域１３上に例
えば３００人程０の厚さのゲート酸化膜１４を形成し、
該基板−ヒに厚さ４０００人程度０多結晶シリコン層を
形成し、該多結晶シリコン層にイオン注入若しくはガス
拡散により所定量のｎ型不純物（通常燐を用いる）を導
入して該多結晶シリコン層にｎ゛型の導電性を付与し、
該ｎ゛型型詰結晶９９３７層上ＣＶＤ法により厚さ２０
００人程度０絶縁物層例えば二酸化シリコン（ＳｉＯ２
）膜１５を形成し、リアクティブ・イオンエツチング法
によりパターンニングを行って該ゲート酸化膜１４上に
前記厚さ２０００人程度０絶ｈｏ、膜１５を上部に有す
る多結晶シリコン・ゲート電極１６を形成する。
しては、例えばｐ型シリコン基板１１上に通常の方法に
より素子形成領域１３を分離表出するフィールド酸化膜
１２を形成し、熱酸化により該素子形成領域１３上に例
えば３００人程０の厚さのゲート酸化膜１４を形成し、
該基板−ヒに厚さ４０００人程度０多結晶シリコン層を
形成し、該多結晶シリコン層にイオン注入若しくはガス
拡散により所定量のｎ型不純物（通常燐を用いる）を導
入して該多結晶シリコン層にｎ゛型の導電性を付与し、
該ｎ゛型型詰結晶９９３７層上ＣＶＤ法により厚さ２０
００人程度０絶縁物層例えば二酸化シリコン（ＳｉＯ２
）膜１５を形成し、リアクティブ・イオンエツチング法
によりパターンニングを行って該ゲート酸化膜１４上に
前記厚さ２０００人程度０絶ｈｏ、膜１５を上部に有す
る多結晶シリコン・ゲート電極１６を形成する。
なおチャネルストッパについての記述及び図示は省略す
る。
る。
第１図（ｂｌ参照
次いで該基板上に、ソース・ドレイン領域の深さ例えば
２０００人にほぼ相当する厚さの絶縁物層例えば５ｉＯ
ｚ膜１５をＣＶＤ法により形成する。
２０００人にほぼ相当する厚さの絶縁物層例えば５ｉＯ
ｚ膜１５をＣＶＤ法により形成する。
第１図（Ｃ１参照
次いで基板面に対して垂直の異方性を有するリアクティ
ブ・イオンエツチング法により前記ＳｉＯ２膜１５及び
その下部のゲート酸化膜１４を基板面が表出するまでエ
ツチングし、側面及び上面にほぼ２０００人程度の厚さ
のＳｉＯ□層１５全１５るゲート電極１６を形成する。
ブ・イオンエツチング法により前記ＳｉＯ２膜１５及び
その下部のゲート酸化膜１４を基板面が表出するまでエ
ツチングし、側面及び上面にほぼ２０００人程度の厚さ
のＳｉＯ□層１５全１５るゲート電極１６を形成する。
なお本工程は、基板面に対して垂直にＳｉｎ。
層１５に不純物をイオン注入し、その後弗酸系の液によ
りエツチングすることによって同様な形状を形成しても
良い。
りエツチングすることによって同様な形状を形成しても
良い。
第１図（ｄｌ参照
次いで該基板上に厚さ２０００人程度０絶結晶シリコン
層１７をＣＶＤ法により形成し、該多結晶シリコン層１
７にｎ型不純物例えば砒素（Ａｓ ）を加速エネルギー
５０ ＫｅＶ、ドーズ量１〜４Ｘ１０”程度の条件でイ
オン注入する。（Ａｓ ”は砒素イオンを示す） 第１図（８１参照 次いで該基板を例えば９００℃程度に所定の時間加熱し
、Ａｓを再分布せしめて該多結晶シリコン層を一様な不
純物濃度を有する口型にすると同時に、咳多鈷晶シリコ
ン層１７から基板にＡｓを固相−固相拡散せしめて例え
ば深さ２０００人程度０絶゛゛ソース領域１８ａ及びｎ
°型トドレイン領域１８ｂ形成する。
層１７をＣＶＤ法により形成し、該多結晶シリコン層１
７にｎ型不純物例えば砒素（Ａｓ ）を加速エネルギー
５０ ＫｅＶ、ドーズ量１〜４Ｘ１０”程度の条件でイ
オン注入する。（Ａｓ ”は砒素イオンを示す） 第１図（８１参照 次いで該基板を例えば９００℃程度に所定の時間加熱し
、Ａｓを再分布せしめて該多結晶シリコン層を一様な不
純物濃度を有する口型にすると同時に、咳多鈷晶シリコ
ン層１７から基板にＡｓを固相−固相拡散せしめて例え
ば深さ２０００人程度０絶゛゛ソース領域１８ａ及びｎ
°型トドレイン領域１８ｂ形成する。
このように本実施例においては、ゲート電極【６の側面
に予めソース・ドレイン領域の横方向への拡がり分に相
当する所定厚さのＳ ｒ Ｏｚ膜１５を形成し、ソース
・ドレインがゲート下部に食い込むことを防止して極度
のショートチャネル化を可能ならしめ、且つゲート寄生
容量の減少が図られるが、上記固相−固相拡散によれば
浅いソース・トレイン領域の形成が可能なので横方向へ
の拡がりも小さく、従ってゲート電極１６の側面に形成
するＳｉｎ、膜の厚さも薄くて済むので該方法の通用が
容易であり、且つこれによって素子面積が拡大すること
はない。
に予めソース・ドレイン領域の横方向への拡がり分に相
当する所定厚さのＳ ｒ Ｏｚ膜１５を形成し、ソース
・ドレインがゲート下部に食い込むことを防止して極度
のショートチャネル化を可能ならしめ、且つゲート寄生
容量の減少が図られるが、上記固相−固相拡散によれば
浅いソース・トレイン領域の形成が可能なので横方向へ
の拡がりも小さく、従ってゲート電極１６の側面に形成
するＳｉｎ、膜の厚さも薄くて済むので該方法の通用が
容易であり、且つこれによって素子面積が拡大すること
はない。
第１図（ｆｌ参照
次いで通常の方法により上記多結晶シリコン層ｊ７を、
ソース領域１８ａ及びドレイン領域１８ｂの上部からそ
れぞれゲート電極１６の上部及びフィールド酸化膜１２
の上部にオーバラップするようにパターンニングして多
結晶シリコン座蒲団１７ａ及び１７ｂを形成し、次いで
該基板上に例えば燐珪酸ガラス（ＰＳＧ）絶縁膜１９を
ＣＶＤ法により形成し、次いで通常のりソグラフィ技術
により該ＰＳＧ絶縁膜Ｉ９に前記多結晶シリコン座蒲団
１７ａ及び１７ｂの一部を表出するコンタクト窓２０ａ
及び２０ｂを形成し、該ＰＳＧ′４＠縁膜１９をリフロ
ーして該コンタクト窓の側面を斜面状に形成し、次いで
通常の方法により該ＰＳＧ絶縁膜１９上に、前記コンタ
クト窓２０ａ及び２０ｂにおいて多結晶シリコン座蒲団
り７ａ若しくは１７ｂにそれぞれ接続するアルミニウム
配線２１ａ及び２１ｂを形成する。該アルミニウム配線
２］、ａ及び２１ｂには、通常シリコンを１〜２％程度
含んだものが使用される。
ソース領域１８ａ及びドレイン領域１８ｂの上部からそ
れぞれゲート電極１６の上部及びフィールド酸化膜１２
の上部にオーバラップするようにパターンニングして多
結晶シリコン座蒲団１７ａ及び１７ｂを形成し、次いで
該基板上に例えば燐珪酸ガラス（ＰＳＧ）絶縁膜１９を
ＣＶＤ法により形成し、次いで通常のりソグラフィ技術
により該ＰＳＧ絶縁膜Ｉ９に前記多結晶シリコン座蒲団
１７ａ及び１７ｂの一部を表出するコンタクト窓２０ａ
及び２０ｂを形成し、該ＰＳＧ′４＠縁膜１９をリフロ
ーして該コンタクト窓の側面を斜面状に形成し、次いで
通常の方法により該ＰＳＧ絶縁膜１９上に、前記コンタ
クト窓２０ａ及び２０ｂにおいて多結晶シリコン座蒲団
り７ａ若しくは１７ｂにそれぞれ接続するアルミニウム
配線２１ａ及び２１ｂを形成する。該アルミニウム配線
２］、ａ及び２１ｂには、通常シリコンを１〜２％程度
含んだものが使用される。
なお多結晶シリコン座蒲団１７ａ及び１７ｂは、上記の
ようにゲート及びフィールド酸化膜上にオーハラツブせ
しめることによりソース、ドレイン領域１８ａ、１８ｂ
より広い面積に形成できるので、ソース、ドレイン領域
１８ａ、１８ｂを縮小してもコンタクト窓の位置合わせ
誤差の吸収が可能であり、従ってトランジスタを従来よ
り縮小することが可能になる。
ようにゲート及びフィールド酸化膜上にオーハラツブせ
しめることによりソース、ドレイン領域１８ａ、１８ｂ
より広い面積に形成できるので、ソース、ドレイン領域
１８ａ、１８ｂを縮小してもコンタクト窓の位置合わせ
誤差の吸収が可能であり、従ってトランジスタを従来よ
り縮小することが可能になる。
またアルミニウム配＆１１２１ａ及び２１ｂが直接接続
されるのは多結晶シリコンよりなる座蒲団１７ａ及び１
７ｂであるので、該アルミニウム配線中に含まれるシリ
コンがコンタクト部に固相エピタキシャル成長すること
がなく、従って長時間動作によってコンタクト抵抗が増
大することがなくなる。
されるのは多結晶シリコンよりなる座蒲団１７ａ及び１
７ｂであるので、該アルミニウム配線中に含まれるシリ
コンがコンタクト部に固相エピタキシャル成長すること
がなく、従って長時間動作によってコンタクト抵抗が増
大することがなくなる。
次ぎにスタック構造の１トランジスタ１キヤパシタ型メ
モリの形成に本発明を適用した実施例について述べる。
モリの形成に本発明を適用した実施例について述べる。
第２図（ａｌ参照
前記実施例と同様な手法により、素子形成領域１３上に
側面及び上面にＳｉＯ□膜１５を存するゲート電極１６
ａ及び１６ｂを形成する。ここでゲート電極１６ｂは隣
接する他の素子形成領域からフィールド酸化膜１２上に
延在するゲート電極である。
側面及び上面にＳｉＯ□膜１５を存するゲート電極１６
ａ及び１６ｂを形成する。ここでゲート電極１６ｂは隣
接する他の素子形成領域からフィールド酸化膜１２上に
延在するゲート電極である。
第２図（ｂ）参照
次いで前記実施例同様な手法により、該基板上に厚さ２
０００人程度０多結晶シリコン層１７を形成し、該多結
晶シリコン層１７にＡｓをイオン注入し、所定の熱処理
をおこなって浅いｎ゛型ソース・ドレイン領域１１８ａ
及びｎ１型キヤパシタ・コンタクト領域１１８ｂを形成
する。
０００人程度０多結晶シリコン層１７を形成し、該多結
晶シリコン層１７にＡｓをイオン注入し、所定の熱処理
をおこなって浅いｎ゛型ソース・ドレイン領域１１８ａ
及びｎ１型キヤパシタ・コンタクト領域１１８ｂを形成
する。
第２図（Ｃ１参照
次いで通常の方法により上記多結晶シリコン層１７を、
ソース・ドレイン領域１１８ａ上からゲート電極１６ａ
上及びフィールド酸化膜１２上にオーバラップする座蒲
団１１７ ａとキャパシタ・コンタクト領域１１８ｂ上
から当該トランジスタのゲート電極＋６３の上部にオー
バラップし、且つ隣接するゲート電極１６ｂの上部越え
た領域迄延在する第１のキャパシタ電極１１７ ｂにパ
ターンニングし、熱酸化により第１のキャパシタ電極パ
ターン１１７ｂの表面に例えばｌＯＯ人程０の厚さのＳ
ｉＯ□誘電体膜２２を形成する。なおこの際座１団パタ
ーン１１７ａ上にも該５４０２誘電体膜２２が形成され
る。
ソース・ドレイン領域１１８ａ上からゲート電極１６ａ
上及びフィールド酸化膜１２上にオーバラップする座蒲
団１１７ ａとキャパシタ・コンタクト領域１１８ｂ上
から当該トランジスタのゲート電極＋６３の上部にオー
バラップし、且つ隣接するゲート電極１６ｂの上部越え
た領域迄延在する第１のキャパシタ電極１１７ ｂにパ
ターンニングし、熱酸化により第１のキャパシタ電極パ
ターン１１７ｂの表面に例えばｌＯＯ人程０の厚さのＳ
ｉＯ□誘電体膜２２を形成する。なおこの際座１団パタ
ーン１１７ａ上にも該５４０２誘電体膜２２が形成され
る。
第２図（ｄ）参照
次いで通常の方法により該基板上に導電性を有する多結
晶シリコン等よりなる第２のキャパシタ電極２３を形成
し、次いで通常のエツチング手段により該第２のキャパ
シタ電極２３に前記多結晶シリコン座蒲団１１７ａを該
第２のキャパシタ電極２３から離れて表出する窓２４を
形成する。
晶シリコン等よりなる第２のキャパシタ電極２３を形成
し、次いで通常のエツチング手段により該第２のキャパ
シタ電極２３に前記多結晶シリコン座蒲団１１７ａを該
第２のキャパシタ電極２３から離れて表出する窓２４を
形成する。
第２図（ｅｌ参照
次いで前記実施例同様、該基板上にｐｓｃ絶縁膜１９形
成し、該絶縁膜１９に多結晶シリコン座蒲団１１７ａの
上面の一部を表出するコンタクト窓２０を形成し、該絶
縁膜１９のリフロー処理を行って該コンタクト窓２０の
側面を斜面化し、次いで該絶縁膜１９上に該コンタクト
窓２０において多結晶シリコン座蒲団ＬＩ７ａを介しソ
ース・ドレイン領域１１８ａに接続するアルミニウム・
ビット配線１２１を形成する。
成し、該絶縁膜１９に多結晶シリコン座蒲団１１７ａの
上面の一部を表出するコンタクト窓２０を形成し、該絶
縁膜１９のリフロー処理を行って該コンタクト窓２０の
側面を斜面化し、次いで該絶縁膜１９上に該コンタクト
窓２０において多結晶シリコン座蒲団ＬＩ７ａを介しソ
ース・ドレイン領域１１８ａに接続するアルミニウム・
ビット配線１２１を形成する。
該実施例における本発明の効果は、前記実施例において
述べたのと同様な理由により、ソース・トレイン領域が
縮小できるので集積度の向−ヒが図れること、均一なソ
ートチャネル・トランジスタが形成出来ること、ゲート
電極下部へのソース・ドレイン領域及びキャパシタ・コ
ンタクト領域の食い込みが減少できるので動作速度の向
上が図れること、及びビット配線とソース・ドレイン領
域とのコンタクト部に、ビット配線に含まれるシリコン
の固相エピタキシャル成長による高抵抗ソリコンの析出
がなくコンタクト不良が防止されること、等である。
述べたのと同様な理由により、ソース・トレイン領域が
縮小できるので集積度の向−ヒが図れること、均一なソ
ートチャネル・トランジスタが形成出来ること、ゲート
電極下部へのソース・ドレイン領域及びキャパシタ・コ
ンタクト領域の食い込みが減少できるので動作速度の向
上が図れること、及びビット配線とソース・ドレイン領
域とのコンタクト部に、ビット配線に含まれるシリコン
の固相エピタキシャル成長による高抵抗ソリコンの析出
がなくコンタクト不良が防止されること、等である。
以上説明のように本発明によれば、ＭＯ３Ｉ−ランジス
タのショートチャネル化、動作速度の向上、専有面積の
縮小が図れ、更に配線コンタクト部の性能劣化が防止さ
れる。
タのショートチャネル化、動作速度の向上、専有面積の
縮小が図れ、更に配線コンタクト部の性能劣化が防止さ
れる。
従って本発明は、論理或いはメモリ等の半導体集積回路
装置の高密度高集積化及び信頼性の向上に有効である。
装置の高密度高集積化及び信頼性の向上に有効である。
第１図（ａ）乃至（ｆｌはＭＯ３Ｉ−ランジスタを形成
する際の一実施例を示す工程断面図、 ′ 第２図（ａｌ乃至（ｅ）ばスタック構造の１１−ノ
ノノスタ１キャパシタ型メモリセルを形成する際の一実
施例を示す工程断面図、 第３図（ａｌ乃至（ｄ）は従来のＭＯ３Ｉ−ランシスタ
製造方法の工程断面図である。 図において、 １１はｐ型シリコン基板、 １２はフィールド酸化膜、 １３は素子形成領域、 １４はゲート酸化膜、 １５は二酸化シリコン膜、 １６はゲート電極、 １７ａ、１７ｂは多結晶シリコン座蒲団、１８ａはｎ°
°ソース領域、 １８ｂはｎ°型トドレイン領域 １９はＰＳＧ絶縁膜、 ２Ｑａ、２０ｂはコンタクト窓、 ２１３．２１ｂはアルミニウム配線、 茅１ 図 爵１ 閣 ｌり 第２図 卒２間 第 ３ 図［
する際の一実施例を示す工程断面図、 ′ 第２図（ａｌ乃至（ｅ）ばスタック構造の１１−ノ
ノノスタ１キャパシタ型メモリセルを形成する際の一実
施例を示す工程断面図、 第３図（ａｌ乃至（ｄ）は従来のＭＯ３Ｉ−ランシスタ
製造方法の工程断面図である。 図において、 １１はｐ型シリコン基板、 １２はフィールド酸化膜、 １３は素子形成領域、 １４はゲート酸化膜、 １５は二酸化シリコン膜、 １６はゲート電極、 １７ａ、１７ｂは多結晶シリコン座蒲団、１８ａはｎ°
°ソース領域、 １８ｂはｎ°型トドレイン領域 １９はＰＳＧ絶縁膜、 ２Ｑａ、２０ｂはコンタクト窓、 ２１３．２１ｂはアルミニウム配線、 茅１ 図 爵１ 閣 ｌり 第２図 卒２間 第 ３ 図［
Claims (1)
- 一導電型半導体基板上に側面及び上面に第１の絶縁膜を
有するゲート電極を形成し、該ゲート電極を有する該基
板上に多結晶シリコン層を形成し、該多結晶シリコン層
に反対導電型不純物をイオン注入し、該ゲート電極及び
その側面の絶縁膜をマスクにし該多結晶シリコン層から
該半導体基板面に選択的に反対導電型不純物を熱拡散せ
しめて該半導体基板面に反対導電型のソース及びドレイ
ン領域を形成し、該多結晶シリコン層をパターンニング
して該ソース領域及びドレイン領域の少なくとも一方に
接する多結晶シリコン接続パターンを形成し、該基板上
に該多結晶シリコン接続パターンを表出する開孔を有す
る第２の絶縁膜を形成し、該第２の絶縁膜上に該開孔に
おいて該多結晶シリコン接続パターンに接する配線パタ
ーンを形成する工程を有することを特徴とする半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59241206A JPS61123181A (ja) | 1984-11-15 | 1984-11-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59241206A JPS61123181A (ja) | 1984-11-15 | 1984-11-15 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61123181A true JPS61123181A (ja) | 1986-06-11 |
Family
ID=17070777
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59241206A Pending JPS61123181A (ja) | 1984-11-15 | 1984-11-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61123181A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6373553A (ja) * | 1986-08-22 | 1988-04-04 | シ−メンス、アクチエンゲゼルシヤフト | トランジスタバラクタ装置及びその製造方法 |
| JPS63199455A (ja) * | 1987-02-16 | 1988-08-17 | Toshiba Corp | 半導体記憶装置 |
| JPH0279461A (ja) * | 1988-09-14 | 1990-03-20 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JPH0750345A (ja) * | 1994-06-17 | 1995-02-21 | Toshiba Corp | 半導体記憶装置の製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5087784A (ja) * | 1973-12-08 | 1975-07-15 | ||
| JPS5444482A (en) * | 1977-09-14 | 1979-04-07 | Matsushita Electric Ind Co Ltd | Mos type semiconductor device and its manufacture |
-
1984
- 1984-11-15 JP JP59241206A patent/JPS61123181A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5087784A (ja) * | 1973-12-08 | 1975-07-15 | ||
| JPS5444482A (en) * | 1977-09-14 | 1979-04-07 | Matsushita Electric Ind Co Ltd | Mos type semiconductor device and its manufacture |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6373553A (ja) * | 1986-08-22 | 1988-04-04 | シ−メンス、アクチエンゲゼルシヤフト | トランジスタバラクタ装置及びその製造方法 |
| JPS63199455A (ja) * | 1987-02-16 | 1988-08-17 | Toshiba Corp | 半導体記憶装置 |
| JPH0279461A (ja) * | 1988-09-14 | 1990-03-20 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JPH0750345A (ja) * | 1994-06-17 | 1995-02-21 | Toshiba Corp | 半導体記憶装置の製造方法 |
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