JPH0555475A - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
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- JPH0555475A JPH0555475A JP3214922A JP21492291A JPH0555475A JP H0555475 A JPH0555475 A JP H0555475A JP 3214922 A JP3214922 A JP 3214922A JP 21492291 A JP21492291 A JP 21492291A JP H0555475 A JPH0555475 A JP H0555475A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】
【構成】素子分離絶縁膜２で区画された素子領域とその
周辺に半導体層１２を設ける。タングステンの埋め込み
プラグ１０Ｄ，１０Ｓを半導体層１２に接触させる。 【効果】素子分離絶縁膜２端部のシリコン基板の結晶欠
陥にタングステンが拡散して漏れ電流の原因となるのを
防止でき、素子の微細化、高集積化に有効である。
周辺に半導体層１２を設ける。タングステンの埋め込み
プラグ１０Ｄ，１０Ｓを半導体層１２に接触させる。 【効果】素子分離絶縁膜２端部のシリコン基板の結晶欠
陥にタングステンが拡散して漏れ電流の原因となるのを
防止でき、素子の微細化、高集積化に有効である。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置およ
びその製造方法に関し、特に半導体素子及びその引き出
し電極の構造並びにその形成方法に関する。
びその製造方法に関し、特に半導体素子及びその引き出
し電極の構造並びにその形成方法に関する。
【０００２】
【従来の技術】従来の技術についてＭＯＳ型電界効果ト
ランジスタを例にあげて説明する。
ランジスタを例にあげて説明する。
【０００３】図３はＭＯＳ型電界効果トランジスタの一
例を示す半導体チップの断面図である。
例を示す半導体チップの断面図である。
【０００４】ｐ型シリコン基板１０１に、選択酸化法で
形成された素子分離絶縁膜１０２と、チャネルストッパ
領域１０３とで区画された素子領域を有し、その素子領
域にはゲート絶縁膜１０４を介してゲート電極１０５が
設けられている。このゲート電極１０５に対し自己整合
的に形成されＬＤＤ構造をもつソース・ドレイン領域
（詳しくは、低濃度ソース拡散層１０６ａ、高濃度ソー
ス拡散層１０６ｂからなるソース領域と、低濃度ドレイ
ン拡散層１０７ａ、高濃度ドレイン拡散層１０７ｂから
なるドレイン領域）と、このソース・ドレイン領域か
ら、電極を引き出すためのコンタクトホール１０８，１
０９とこのコンタクトホール内に、ＷＦ6 のＳｉＨ4 還
元法により選択的に成長したタングステン材料より成る
埋め込みプラグ１１０Ｄ，１１０Ｓと、アルミニウム配
線層１１４Ｄ，１１４Ｓより成る。
形成された素子分離絶縁膜１０２と、チャネルストッパ
領域１０３とで区画された素子領域を有し、その素子領
域にはゲート絶縁膜１０４を介してゲート電極１０５が
設けられている。このゲート電極１０５に対し自己整合
的に形成されＬＤＤ構造をもつソース・ドレイン領域
（詳しくは、低濃度ソース拡散層１０６ａ、高濃度ソー
ス拡散層１０６ｂからなるソース領域と、低濃度ドレイ
ン拡散層１０７ａ、高濃度ドレイン拡散層１０７ｂから
なるドレイン領域）と、このソース・ドレイン領域か
ら、電極を引き出すためのコンタクトホール１０８，１
０９とこのコンタクトホール内に、ＷＦ6 のＳｉＨ4 還
元法により選択的に成長したタングステン材料より成る
埋め込みプラグ１１０Ｄ，１１０Ｓと、アルミニウム配
線層１１４Ｄ，１１４Ｓより成る。
【０００５】素子寸法の縮小及び高性能化のため、ソー
ス・ドレイン領域からの引き出し電極用のコンタクトホ
ールのサイズは小さくなり、そのアスペクト比は大きく
なる。そこで、昨今は、導電材料により、コンタクト内
部を埋め込む方法が提案されている。その一つの技術と
して、上述のように、タングステンをコンタクト部に選
択的に成長させるタングステンプラグが、有望となって
いる。
ス・ドレイン領域からの引き出し電極用のコンタクトホ
ールのサイズは小さくなり、そのアスペクト比は大きく
なる。そこで、昨今は、導電材料により、コンタクト内
部を埋め込む方法が提案されている。その一つの技術と
して、上述のように、タングステンをコンタクト部に選
択的に成長させるタングステンプラグが、有望となって
いる。
【０００６】
【発明が解決しようとする課題】この従来のＭＯＳ型電
界効果トランジスタ構造は、コンタクト部にタングステ
ン埋込みプラグを使用している。そのため、開口したコ
ンタクトが、ＬＯＣＯＳ端に生じている結晶欠陥の上に
位置するとタングステンが結晶欠陥に拡散して漏れ電流
が増加する問題点があった。従って、コンタクトホール
が、ＬＯＣＯＳ端に接しないようあらかじめパターンレ
イアウト上余裕を取る必要があり、微細化に適さない。
界効果トランジスタ構造は、コンタクト部にタングステ
ン埋込みプラグを使用している。そのため、開口したコ
ンタクトが、ＬＯＣＯＳ端に生じている結晶欠陥の上に
位置するとタングステンが結晶欠陥に拡散して漏れ電流
が増加する問題点があった。従って、コンタクトホール
が、ＬＯＣＯＳ端に接しないようあらかじめパターンレ
イアウト上余裕を取る必要があり、微細化に適さない。
【０００７】またコンタクト内壁にサイドウォールを形
成し、実質的にコンタクト開口部をＬＯＣＯＳ端から離
す手段があるが、コンタクト面積の低減によるコンタク
ト抵抗の増大があり、デバイスの微細化に適さない。
成し、実質的にコンタクト開口部をＬＯＣＯＳ端から離
す手段があるが、コンタクト面積の低減によるコンタク
ト抵抗の増大があり、デバイスの微細化に適さない。
【０００８】このような問題は、一般の半導体素子につ
いても起りうることである。
いても起りうることである。
【０００９】
【課題を解決するための手段】本発明の半導体集積回路
装置は、一導電型半導体基板の表面部に選択的に形成さ
れた素子分離領域により区画された素子領域において前
記半導体基板に接し、その一部が前記素子分離領域上に
延びて設けられた半導体層と、前記半導体層に設けられ
た不純物拡散領域を有する半導体素子と、前記不純物拡
散領域を覆う層間絶縁膜に前記半導体層に達するように
開口されたコンタクトホールと、前記コンタクトホール
に形成されたタングステン材料による埋め込みプラグと
を有するというものである。
装置は、一導電型半導体基板の表面部に選択的に形成さ
れた素子分離領域により区画された素子領域において前
記半導体基板に接し、その一部が前記素子分離領域上に
延びて設けられた半導体層と、前記半導体層に設けられ
た不純物拡散領域を有する半導体素子と、前記不純物拡
散領域を覆う層間絶縁膜に前記半導体層に達するように
開口されたコンタクトホールと、前記コンタクトホール
に形成されたタングステン材料による埋め込みプラグと
を有するというものである。
【００１０】また、本発明の半導体集積回路装置の製造
方法は、一導電型半導体基板の表面部に選択的に素子分
離領域を形成して素子領域を区画する工程と、前記素子
領域に直接接するアモルファス状態の半導体層を被着す
る工程と、少なくとも前記素子領域に接している部分の
前記半導体層を単結晶化する工程と、前記半導体層に選
択的に不純物拡散領域を半導体素子の能動領域として形
成する工程と、前記不純物拡散領域を覆って層間絶縁膜
を形成する工程と、前記層間絶縁膜に前記不純物拡散領
域に達するコンタクトホールを形成する工程と、前記コ
ンタクトホールにタングステンを選択的に成長させて埋
め込みプラグを形成する工程とを有するというものであ
る。
方法は、一導電型半導体基板の表面部に選択的に素子分
離領域を形成して素子領域を区画する工程と、前記素子
領域に直接接するアモルファス状態の半導体層を被着す
る工程と、少なくとも前記素子領域に接している部分の
前記半導体層を単結晶化する工程と、前記半導体層に選
択的に不純物拡散領域を半導体素子の能動領域として形
成する工程と、前記不純物拡散領域を覆って層間絶縁膜
を形成する工程と、前記層間絶縁膜に前記不純物拡散領
域に達するコンタクトホールを形成する工程と、前記コ
ンタクトホールにタングステンを選択的に成長させて埋
め込みプラグを形成する工程とを有するというものであ
る。
【００１１】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１２】図１（ａ）は本発明の一実施例を示す平面
図、図１（ｂ）は図１（ａ）のＸ−Ｘ線断面図である。
図、図１（ｂ）は図１（ａ）のＸ−Ｘ線断面図である。
【００１３】この実施例は、ｐ型シリコン基板１の表面
に選択的に形成された素子分離絶縁膜２により区画され
た素子領域においてｐ型シリコン基板に接し、その一部
が素子分離絶縁膜２上に延びて設けられた半導体層１２
を有している。半導体層１２はシリコン膜であり、ｐ型
シリコン基板１と接している部分は単結晶シリコン膜に
なっている。この半導体層１２の単結晶領域上にゲート
絶縁膜４，ゲート電極５が設けられている。タングステ
ンによる埋め込みプラグ１０Ｄ，１０Ｓがこの半導体層
と接しているわけである。その他の点は従来のＭＯＳ型
電界効果型トランジスタと同じである。
に選択的に形成された素子分離絶縁膜２により区画され
た素子領域においてｐ型シリコン基板に接し、その一部
が素子分離絶縁膜２上に延びて設けられた半導体層１２
を有している。半導体層１２はシリコン膜であり、ｐ型
シリコン基板１と接している部分は単結晶シリコン膜に
なっている。この半導体層１２の単結晶領域上にゲート
絶縁膜４，ゲート電極５が設けられている。タングステ
ンによる埋め込みプラグ１０Ｄ，１０Ｓがこの半導体層
と接しているわけである。その他の点は従来のＭＯＳ型
電界効果型トランジスタと同じである。
【００１４】次に、この実施例の製造方法について説明
する。
する。
【００１５】図２（ａ）〜（ｄ）は本発明の一実施例の
製造方法の説明に使用する工程順断面図である。
製造方法の説明に使用する工程順断面図である。
【００１６】まず、図２（ａ）に示すように、ｐ型シリ
コン基板１の主表面に、ＬＯＣＯＳ法で素子分離用絶縁
膜２を形成し、素子領域を区画する。なお、素子分離絶
縁膜２の下にはチャネルストッパ領域３を備えている。
コン基板１の主表面に、ＬＯＣＯＳ法で素子分離用絶縁
膜２を形成し、素子領域を区画する。なお、素子分離絶
縁膜２の下にはチャネルストッパ領域３を備えている。
【００１７】次に、ウェハーを希フッ酸で処理し、素子
領域上の自然酸化膜を除去した後、ＣＶＤ法で、アモル
ファス状態のシリコン膜を厚さ１００ｎｍ成長する。５
００〜６００℃の低温で、１０時間〜１００時間窒素雰
囲気中でアニールすることにより、少なくともシリコン
基板１に接している部分を固相成長により単結晶化した
後所定のパターンにエッチングし、半導体層１２を形成
する。アモルファスシリコンの単結晶化の方法は、ラン
プ加熱法、レーザビームの照射等の技術によっても可能
である。さらに、低温熱処理後に高温の熱処理を行なう
２段階方式でもよい。次に、ボロンなどの不純物により
チャネルドーピングを行なう。
領域上の自然酸化膜を除去した後、ＣＶＤ法で、アモル
ファス状態のシリコン膜を厚さ１００ｎｍ成長する。５
００〜６００℃の低温で、１０時間〜１００時間窒素雰
囲気中でアニールすることにより、少なくともシリコン
基板１に接している部分を固相成長により単結晶化した
後所定のパターンにエッチングし、半導体層１２を形成
する。アモルファスシリコンの単結晶化の方法は、ラン
プ加熱法、レーザビームの照射等の技術によっても可能
である。さらに、低温熱処理後に高温の熱処理を行なう
２段階方式でもよい。次に、ボロンなどの不純物により
チャネルドーピングを行なう。
【００１８】次に、図２（ｂ）に示すように、８５０℃
の水蒸気雰囲気による熱酸化またはＣＶＤ法によりゲー
ト絶縁膜４を形成し、リンを拡散したポリシコンよりな
るゲート電極５を形成する。
の水蒸気雰囲気による熱酸化またはＣＶＤ法によりゲー
ト絶縁膜４を形成し、リンを拡散したポリシコンよりな
るゲート電極５を形成する。
【００１９】次に、ゲート電極５をマスクにイオン注入
を行ないｎ型の低濃度ソース拡散層６ａ，低濃度ドレイ
ン拡散層７ａを形成する。
を行ないｎ型の低濃度ソース拡散層６ａ，低濃度ドレイ
ン拡散層７ａを形成する。
【００２０】次に、図２（ｃ）に示すように、厚さ１０
０〜２００ｎｍの酸化シリコン膜１１ａを堆積し、異方
性エッチングを行ない、図２（ｄ）に示すように、ゲー
ト電極５の側面にスペーサ１１を形成し、ゲート電極５
およびスペーサ１１をマスクにイオン注入を行ないｎ型
の高濃度ソース拡散層６ｂ、高濃度ドレイン拡散層７ｂ
を形成する。このようにして形成されたソース・ドレイ
ン領域は、主に半導体層１２に形成されているが、ｐ型
シリコン基板１内部にも及んでいる。
０〜２００ｎｍの酸化シリコン膜１１ａを堆積し、異方
性エッチングを行ない、図２（ｄ）に示すように、ゲー
ト電極５の側面にスペーサ１１を形成し、ゲート電極５
およびスペーサ１１をマスクにイオン注入を行ないｎ型
の高濃度ソース拡散層６ｂ、高濃度ドレイン拡散層７ｂ
を形成する。このようにして形成されたソース・ドレイ
ン領域は、主に半導体層１２に形成されているが、ｐ型
シリコン基板１内部にも及んでいる。
【００２１】次に、図１に示すように、層間絶縁膜１３
を表面に被着後コンタクトホール８，９を形成する。こ
のコンタクトホールは、前述の半導体層１２上に開口す
るのである。
を表面に被着後コンタクトホール８，９を形成する。こ
のコンタクトホールは、前述の半導体層１２上に開口す
るのである。
【００２２】次に、気相成長法でＷＦ6 のＳｉＨ4 還元
法によりコンタクトホールの内部のみにタングステンを
選択成長し埋め込みプラグ１０Ｄ，１０Ｓを形成し、ゲ
ート電極上にコンタクトホール１５を形成し、アルミニ
ウム配線層１４Ｄ，１４Ｇ，１４Ｄ素子間配線層を形成
する。
法によりコンタクトホールの内部のみにタングステンを
選択成長し埋め込みプラグ１０Ｄ，１０Ｓを形成し、ゲ
ート電極上にコンタクトホール１５を形成し、アルミニ
ウム配線層１４Ｄ，１４Ｇ，１４Ｄ素子間配線層を形成
する。
【００２３】本実施例では、コンタクトホールが半導体
層１２の上に開口されているので、ＬＯＣＯＳ端に結晶
欠陥が存在しても、タングステンが、欠陥部に拡散する
のを防止でき、コンタクト部の接合電流の原因とはなら
ない。
層１２の上に開口されているので、ＬＯＣＯＳ端に結晶
欠陥が存在しても、タングステンが、欠陥部に拡散する
のを防止でき、コンタクト部の接合電流の原因とはなら
ない。
【００２４】以上、ＭＯＳ型電界効果トランジスタを例
にあげて説明したが、バイポーラトランジスタやダイオ
ードなど半導体素子一般に本発明を適用できることは改
めていうまでもない。
にあげて説明したが、バイポーラトランジスタやダイオ
ードなど半導体素子一般に本発明を適用できることは改
めていうまでもない。
【００２５】
【発明の効果】以上説明したように本発明は、素子領域
からその周辺の素子分離領域上にかけて半導体層を設
け、その上に形成された層間絶縁膜にコンタクトホール
を開口し、タングステンの埋め込みプラグを設けること
により、素子分離領域端部に発生した結晶欠陥にタング
ステンが拡散して生じる接合漏れ電流を防止できる。ま
た、レイアウト的にもコンタクト部を素子分離領域と重
なるように形成できる。従って、何ら特性の劣化を起こ
すことなく半導体集積回路装置の微細化を促進すること
ができるという効果を有する。
からその周辺の素子分離領域上にかけて半導体層を設
け、その上に形成された層間絶縁膜にコンタクトホール
を開口し、タングステンの埋め込みプラグを設けること
により、素子分離領域端部に発生した結晶欠陥にタング
ステンが拡散して生じる接合漏れ電流を防止できる。ま
た、レイアウト的にもコンタクト部を素子分離領域と重
なるように形成できる。従って、何ら特性の劣化を起こ
すことなく半導体集積回路装置の微細化を促進すること
ができるという効果を有する。
【図１】本発明の一実施例を示す平面図（図１（ａ））
および断面図（図１（ｂ））である。
および断面図（図１（ｂ））である。
【図２】本発明の一実施例の製造方法の説明に使用する
ため（ａ）〜（ｄ）に分図して示す工程順断面図であ
る。
ため（ａ）〜（ｄ）に分図して示す工程順断面図であ
る。
【図３】従来の技術の説明に使用する断面図である。
１，１０１ ｐ型シリコン基板 ２，１０２ 素子分離絶縁膜 ３，１０３ チャネルストッパ領域 ４，１０４ ゲート絶縁膜 ５，１０５ ゲート電極 ６ａ，１０６ａ 低濃度ソース拡散層 ６ｂ，１０６ｂ 高濃度ソース拡散層 ７ａ，１０７ａ 低濃度ドレイン拡散層 ７ｂ，１０７ｂ 高濃度ドレイン拡散層 ８，１０８，９，１０９ コンタクトホール １０Ｄ，１０Ｓ，１１０Ｄ，１１０Ｓ 埋め込みプラ
グ １１，１１１ スペーサ １２ 半導体層 １３，１１３ 層間絶縁膜 １４Ｄ，１４Ｇ，１４Ｓ，１１４Ｄ，１１４Ｓ アル
ミニウム配線層 １５ コンタクトホール
グ １１，１１１ スペーサ １２ 半導体層 １３，１１３ 層間絶縁膜 １４Ｄ，１４Ｇ，１４Ｓ，１１４Ｄ，１１４Ｓ アル
ミニウム配線層 １５ コンタクトホール
Claims (2)
- 【請求項１】 一導電型半導体基板の表面部に選択的に
形成された素子分離領域により区画された素子領域にお
いて前記半導体基板に接し、その一部が前記素子分離領
域上に延びて設けられた半導体層と、前記半導体層に設
けられた不純物拡散領域を有する半導体素子と、前記不
純物拡散領域を覆う層間絶縁膜に前記半導体層に達する
ように開口されたコンタクトホールと、前記コンタクト
ホールに形成されたタングステン材料による埋め込みプ
ラグとを有することを特徴とする半導体集積回路装置。 - 【請求項２】 一導電型半導体基板の表面部に選択的に
素子分離領域を形成して素子領域を区画する工程と、前
記素子領域に直接接するアモルファス状態の半導体層を
被着する工程と、少なくとも前記素子領域に接している
部分の前記半導体層を単結晶化する工程と、前記半導体
層に選択的に不純物拡散領域を半導体素子の能動領域と
して形成する工程と、前記不純物拡散領域を覆って層間
絶縁膜を形成する工程と、前記層間絶縁膜に前記不純物
拡散領域に達するコンタクトホールを形成する工程と、
前記コンタクトホールにタングステンを選択的に成長さ
せて埋め込みプラグを形成する工程とを有することを特
徴とする半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3214922A JPH0555475A (ja) | 1991-08-27 | 1991-08-27 | 半導体集積回路装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3214922A JPH0555475A (ja) | 1991-08-27 | 1991-08-27 | 半導体集積回路装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0555475A true JPH0555475A (ja) | 1993-03-05 |
Family
ID=16663804
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3214922A Pending JPH0555475A (ja) | 1991-08-27 | 1991-08-27 | 半導体集積回路装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0555475A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6878594B2 (en) | 1997-07-16 | 2005-04-12 | Fujitsu Limited | Semiconductor device having an insulation film with reduced water content |
| US11239314B2 (en) | 2018-04-18 | 2022-02-01 | Hitachi, Ltd. | Semiconductor device and method of manufacturing the same |
-
1991
- 1991-08-27 JP JP3214922A patent/JPH0555475A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6878594B2 (en) | 1997-07-16 | 2005-04-12 | Fujitsu Limited | Semiconductor device having an insulation film with reduced water content |
| US7232720B2 (en) | 1997-07-16 | 2007-06-19 | Fujitsu Limited | Method for fabricating a semiconductor device having an insulation film with reduced water content |
| US7422942B2 (en) | 1997-07-16 | 2008-09-09 | Fujitsu Limited | Method for fabricating a semiconductor device having an insulation film with reduced water content |
| US11239314B2 (en) | 2018-04-18 | 2022-02-01 | Hitachi, Ltd. | Semiconductor device and method of manufacturing the same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19991130 |