JP2013197171A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】２層ＳＯＩ構造の半導体装置の提供
【解決手段】
半導体基板１上に第１の層間絶縁膜（２〜４）を介し、一部を第１の埋め込み絶縁膜７により規定された第１層目の半導体層（５、６）が設けられ、半導体層の一部６の周囲をゲート絶縁膜１２を介して包囲したゲート電極１３を有し、ゲート電極１３に自己整合してソースドレイン領域（８〜１１）が設けられた構造のＭＩＳＦＥＴが第１層目の半導体層に形成され、さらに積層された第２の層間絶縁膜（１５〜１８）を介し、一部を第２の埋め込み絶縁膜２１により規定された第２層目の半導体層（１９、２０）が設けられ、半導体層の一部２０の周囲をゲート絶縁膜２６を介して包囲したゲート電極２７を有し、ゲート電極２７に自己整合してソースドレイン領域（２２〜２５）が設けられた構造のＭＩＳＦＥＴが第２層目の半導体層に形成された半導体装置。
【選択図】図１
【解決手段】
半導体基板１上に第１の層間絶縁膜（２〜４）を介し、一部を第１の埋め込み絶縁膜７により規定された第１層目の半導体層（５、６）が設けられ、半導体層の一部６の周囲をゲート絶縁膜１２を介して包囲したゲート電極１３を有し、ゲート電極１３に自己整合してソースドレイン領域（８〜１１）が設けられた構造のＭＩＳＦＥＴが第１層目の半導体層に形成され、さらに積層された第２の層間絶縁膜（１５〜１８）を介し、一部を第２の埋め込み絶縁膜２１により規定された第２層目の半導体層（１９、２０）が設けられ、半導体層の一部２０の周囲をゲート絶縁膜２６を介して包囲したゲート電極２７を有し、ゲート電極２７に自己整合してソースドレイン領域（２２〜２５）が設けられた構造のＭＩＳＦＥＴが第２層目の半導体層に形成された半導体装置。
【選択図】図１
Description
本発明はＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造の半導体集積回路に係り、特に半導体基板（バルクウエハー）に容易な製造プロセスにより、単結晶シリコンからなる低コストの多層のＳＯＩ基板を形成し、これらのＳＯＩ基板に、高集積、高速、低電力、高性能且つ高信頼なショートチャネルのＭＩＳ電界効果トランスタを含む半導体集積回路を形成することに関する。
図３４は従来の半導体装置の模式側断面図で、貼り合わせＳＯＩウエハーを使用して形成したＳＯＩ構造のＮチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、６１はｐ型のシリコン（Ｓｉ）基板、６２は絶縁膜、６３は素子分離領域の埋め込み絶縁膜、６４はｐ型のＳＯＩ基板（張り合わせＳｉ基板）、６５はｎ＋型ソース領域、６６はｎ型ソース領域、６７はｎ型ドレイン領域、６８はｎ＋型ドレイン領域、６９はゲート酸化膜、７０はゲート電極、７１はサイドウォール、７２はＰＳＧ膜、７３は絶縁膜、７４はバリアメタル、７５は導電プラグ、７６は層間絶縁膜、７７はバリアメタル、７８はＣｕ配線、７９はバリア絶縁膜を示している。
同図においては、ｐ型のシリコン基板６１上に絶縁膜６２を介して貼り合わせられ、素子分離領域形成用トレンチ及び埋め込み絶縁膜６３により島状に絶縁分離された薄膜のｐ型のＳＯＩ基板６４が形成され、このｐ型のＳＯＩ基板６４上にはゲート酸化膜６９を介してゲート電極７０が設けられ、ゲート電極７０の側壁にサイドウォール７１が設けられ、ｐ型のＳＯＩ基板６４には、ゲート電極７０に自己整合してｎ型ソースドレイン領域（６６、６７）及びサイドウォール７１に自己整合してｎ＋型ソースドレイン領域（６５、６８）が設けられ、ｎ＋型ソースドレイン領域（６５、６８）にはそれぞれバリアメタル７４を有する導電プラグ７５を介してバリアメタル７７を有するＣｕ配線７８が接続されている慣例的なＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造からなるＮチャネルのＭＩＳ電界効果トランジスタが形成されている。
したがって、周囲を絶縁膜で囲まれたソースドレイン領域を形成できることによる接合容量の低減、ＳＯＩ基板を完全空乏化できることによる空乏層容量の低減及びサブスレッショルド特性を改善できることによる閾値電圧の低減、ＳＯＩ基板へのコンタクト領域の除去等により通常のバルクウエハーに形成するＭＩＳ電界効果トランジスタからなる半導体集積回路に比較し、高速化、低電力化及び高集積化が可能となる。
しかし、このようなＳＯＩ構造をつくるために、市販されている、貼り合わせＳＯＩウエハーを購入しなければならず、ウエハーメーカーの低コスト化技術に頼ったとしても、量産段階においてバルクウエハーの３倍程度と極めてコスト高であるという欠点があった。
また大口径ウエハーにおけるＳＯＩ基板の安定した薄膜化が難しく、完全空乏型のＳＯＩ基板の形成が難しいため、高速特性の安定性に問題があった。
またＳＯＩ構造をつくる別の手段として、バルクウエハーを利用し、酸素イオンを注入して高温の熱処理によりバルクウエハー内部にシリコン酸化膜を形成する、いわゆるＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉｍｐｌａｎｔｅｄ Ｏｘｙｇｅｎ）法によるＳＯＩ基板の形成を使用しても、極めて高価な高ドーズのイオン注入マシンを購入しなければならないこと及び高ドーズ量の酸素をイオン注入するために長時間の製造工程を要することによるコスト高の問題、シリコン酸化膜厚の制御が難しく、完全空乏型のＳＯＩ基板の形成が難しいこと、あるいは１０インチ〜１２インチの大口径ウエハーの使用における酸素イオン注入による結晶欠陥のダメージ修復による特性の不安定性等の欠点があった。
またＳＯＩ基板下の導電体(半導体基板又は下層配線)に、ゲート電極に印加される電圧と異なる電圧が印加された場合、ＳＯＩ基板底部に生ずる微小なバックチャネルリークを防止できなかったことによる高信頼性が達成されていないという欠点もあった。
また貼り合わせＳＯＩ基板を使用しても、ＳＩＭＯＸによるＳＯＩ基板を使用しても、いずれも高温の熱処理が必要で、単結晶シリコンからなるＳＯＩ基板を多層化することが不可能であり、３次元の半導体集積回路を形成することができなかった。
また化学気相成長により成長した多結晶シリコン層を、レーザーアニールにより再結晶化させ、単結晶シリコン層に変換させる試みは、以前さかんに試みられたが、結晶粒界が存在し、完全な単結晶シリコン層が得られず、極めてリーク電流が多いため実用化できず、多層のＳＯＩ基板に関しては、実現の可能性が全く見出されていなかった。
同図においては、ｐ型のシリコン基板６１上に絶縁膜６２を介して貼り合わせられ、素子分離領域形成用トレンチ及び埋め込み絶縁膜６３により島状に絶縁分離された薄膜のｐ型のＳＯＩ基板６４が形成され、このｐ型のＳＯＩ基板６４上にはゲート酸化膜６９を介してゲート電極７０が設けられ、ゲート電極７０の側壁にサイドウォール７１が設けられ、ｐ型のＳＯＩ基板６４には、ゲート電極７０に自己整合してｎ型ソースドレイン領域（６６、６７）及びサイドウォール７１に自己整合してｎ＋型ソースドレイン領域（６５、６８）が設けられ、ｎ＋型ソースドレイン領域（６５、６８）にはそれぞれバリアメタル７４を有する導電プラグ７５を介してバリアメタル７７を有するＣｕ配線７８が接続されている慣例的なＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造からなるＮチャネルのＭＩＳ電界効果トランジスタが形成されている。
したがって、周囲を絶縁膜で囲まれたソースドレイン領域を形成できることによる接合容量の低減、ＳＯＩ基板を完全空乏化できることによる空乏層容量の低減及びサブスレッショルド特性を改善できることによる閾値電圧の低減、ＳＯＩ基板へのコンタクト領域の除去等により通常のバルクウエハーに形成するＭＩＳ電界効果トランジスタからなる半導体集積回路に比較し、高速化、低電力化及び高集積化が可能となる。
しかし、このようなＳＯＩ構造をつくるために、市販されている、貼り合わせＳＯＩウエハーを購入しなければならず、ウエハーメーカーの低コスト化技術に頼ったとしても、量産段階においてバルクウエハーの３倍程度と極めてコスト高であるという欠点があった。
また大口径ウエハーにおけるＳＯＩ基板の安定した薄膜化が難しく、完全空乏型のＳＯＩ基板の形成が難しいため、高速特性の安定性に問題があった。
またＳＯＩ構造をつくる別の手段として、バルクウエハーを利用し、酸素イオンを注入して高温の熱処理によりバルクウエハー内部にシリコン酸化膜を形成する、いわゆるＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉｍｐｌａｎｔｅｄ Ｏｘｙｇｅｎ）法によるＳＯＩ基板の形成を使用しても、極めて高価な高ドーズのイオン注入マシンを購入しなければならないこと及び高ドーズ量の酸素をイオン注入するために長時間の製造工程を要することによるコスト高の問題、シリコン酸化膜厚の制御が難しく、完全空乏型のＳＯＩ基板の形成が難しいこと、あるいは１０インチ〜１２インチの大口径ウエハーの使用における酸素イオン注入による結晶欠陥のダメージ修復による特性の不安定性等の欠点があった。
またＳＯＩ基板下の導電体(半導体基板又は下層配線)に、ゲート電極に印加される電圧と異なる電圧が印加された場合、ＳＯＩ基板底部に生ずる微小なバックチャネルリークを防止できなかったことによる高信頼性が達成されていないという欠点もあった。
また貼り合わせＳＯＩ基板を使用しても、ＳＩＭＯＸによるＳＯＩ基板を使用しても、いずれも高温の熱処理が必要で、単結晶シリコンからなるＳＯＩ基板を多層化することが不可能であり、３次元の半導体集積回路を形成することができなかった。
また化学気相成長により成長した多結晶シリコン層を、レーザーアニールにより再結晶化させ、単結晶シリコン層に変換させる試みは、以前さかんに試みられたが、結晶粒界が存在し、完全な単結晶シリコン層が得られず、極めてリーク電流が多いため実用化できず、多層のＳＯＩ基板に関しては、実現の可能性が全く見出されていなかった。
電子情報通信学会技術研究報告、ＣＰＭ、電子部品材料、９７（６１）４７〜５２、１９９７−０５−２３
本発明が解決しょうとする課題は、従来例に示されるように、ＳＯＩ構造を形成するために、ＳＩＭＯＸ法によりＳＯＩ基板を形成しても、あるいは、貼り合わせＳＯＩウエハーを使用しても、
（１）かなりのコスト高になり、付加価値の高い特殊用途の製品にしか使用できず、廉価な汎用品に適用できる技術に乏しかったこと。
（２）大口径ウエハーにおけるＳＯＩ基板の薄膜化の制御性が難しいため、完全空乏化させたＳＯＩ基板の形成が難しく、内蔵する多数のＭＩＳ電界効果トランジスタの特性の安定性が得られにくかったこと。
（３）ＳＯＩ構造に形成したＭＩＳ電界効果トランジスタのＳＯＩ基板下に導電体(半導体基板又は下層配線)が存在した場合、ゲート電極に印加される電圧と異なる電圧が印加された場合（特にオン電圧が印加された場合）、ＳＯＩ基板底部に生ずる微小なバックチャネルリークを防止できなかったこと。
（４）ＳＯＩ基板を形成する際、高温処理が必要であり、多層のＳＯＩ基板を形成し、それぞれのＳＯＩ基板にＭＩＳ電界効果トランジスタを形成することが不可能であったこと。
等の問題が顕著になりつつあり、現状技術により微細なＳＯＩ構造のＭＩＳ電界効果トランジスタを形成しているだけでは、さらなる高集積化を達成する３次元化が実現できなかったことである。
（１）かなりのコスト高になり、付加価値の高い特殊用途の製品にしか使用できず、廉価な汎用品に適用できる技術に乏しかったこと。
（２）大口径ウエハーにおけるＳＯＩ基板の薄膜化の制御性が難しいため、完全空乏化させたＳＯＩ基板の形成が難しく、内蔵する多数のＭＩＳ電界効果トランジスタの特性の安定性が得られにくかったこと。
（３）ＳＯＩ構造に形成したＭＩＳ電界効果トランジスタのＳＯＩ基板下に導電体(半導体基板又は下層配線)が存在した場合、ゲート電極に印加される電圧と異なる電圧が印加された場合（特にオン電圧が印加された場合）、ＳＯＩ基板底部に生ずる微小なバックチャネルリークを防止できなかったこと。
（４）ＳＯＩ基板を形成する際、高温処理が必要であり、多層のＳＯＩ基板を形成し、それぞれのＳＯＩ基板にＭＩＳ電界効果トランジスタを形成することが不可能であったこと。
等の問題が顕著になりつつあり、現状技術により微細なＳＯＩ構造のＭＩＳ電界効果トランジスタを形成しているだけでは、さらなる高集積化を達成する３次元化が実現できなかったことである。
上記課題は、半導体基板と、前記半導体基板上に設けられた複数層からなる第１の層間絶縁膜と、前記第１の層間絶縁膜に平坦に埋め込まれて選択的に設けられた第１の半導体層と、少なくとも前記第１の半導体層及び前記第１の層間絶縁膜により側面を包囲されて設けられた第１の埋め込み絶縁膜と、前記第１の半導体層に設けられた第１のＭＩＳ電界効果トランジスタと、前記第１の半導体層上に設けられた複数層からなる第２の層間絶縁膜と、前記第２の層間絶縁膜に平坦に埋め込まれて選択的に設けられた第２の半導体層と、少なくとも前記第２の半導体層及び前記第２の層間絶縁膜により側面を包囲されて設けられた第２の埋め込み絶縁膜と、前記第２の半導体層に設けられた第２のＭＩＳ電界効果トランジスタとを備え、且つ前記第１及び第２のＭＩＳ電界効果トランジスタは、それぞれ前記第１あるいは第２の半導体層の一部の周囲をゲート絶縁膜を介して包囲する構造に設けられたゲート電極と、前記ゲート電極に自己整合して前記第１あるいは第２の半導体層に設けられたソースドレイン領域と、を有している本発明の半導体装置によって解決される。
以上説明のように本発明によれば、通常の安価な半導体基板を使用して、エピタキシャル成長技術を利用して、それぞれ絶縁膜上に積層した単結晶シリコンからなる第１層目及び第２層目の半導体層（ＳＯＩ基板）を設け、それぞれのＳＯＩ基板において、ＳＯＩ基板の一部の周囲にゲート酸化膜を介して包囲型ゲート電極を設け、チャネル領域を形成し、概略残りのＳＯＩ基板にソースドレイン領域を設けたＳＯＩ構造のＭＩＳ電界効果トランジスタを形成できるため、ソースドレイン領域の接合容量の低減（実質ゼロ）、空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減が可能である。
また成長するシリコン窒化膜（Ｓｉ３Ｎ４）の膜厚により、第１層目及び第２層目の半導体層（ＳＯＩ基板）の膜厚を決定できるため、大口径ウエハーによる製造にも対応できる、完全空乏型のＳＯＩ構造の半導体層を容易に形成することが可能である。
また第１層目及び第２層目の半導体層（ＳＯＩ基板）を形成するために必要な、第１及び第２の縦（垂直）方向エピタキシャル半導体層を自己整合して素子分離領域の一部を形成する第１及び第２の埋め込み絶縁膜に変換できることにより、高信頼性及び高集積化を可能にすることができる。
また下地の絶縁膜の影響のない結晶性が極めて良好な半導体層の箇所にのみチャネル領域を形成できるため（第１層目及び第２層目の半導体層共）、安定した特性を持つＭＳＯＩ構造（呼称の詳細は後述）のＭＩＳ電界効果トランジスタを形成することが可能である。
またゲート酸化膜を介して設けられた包囲型ゲート電極によりチャネル領域を完全に包囲して形成できるため、チャネル以外の電流経路を遮断でき、完全なチャネル制御が可能であり、バックチャネルリークを改善するばかりでなく、４面（上下面及びチャネル幅方向の２側面）にチャネルを形成できるため、表面(上面)の占有面積を増やすことなくチャネル幅を増加できるため、駆動電流を増加させることが可能である。
また微細な、結晶性が極めて良好な半導体層の一部（チャネル領域形成箇所）に自己整合して、ＭＩＳ電界効果トランジスタの構成要素（低濃度及び高濃度のソースドレイン領域、ゲート酸化膜及び包囲型ゲート電極）を微細に形成することも可能である。
また容易な製造プロセスにより、複数層の単結晶半導体層を形成でき、且つそれぞれの単結晶半導体層にＭＩＳ電界効果トランジスタを形成できるため、極めて高集積化及び大規模化が可能である。
また格子定数の小さなＳｉ層を、左右から格子定数の大きなＳｉＧｅ層により挟んだ構造の単結晶半導体層を形成することも可能で、左右のＳｉＧｅ層から歪みＳｉ層の格子定数を広げることができるので、キャリアの移動度を増加させることができることにより、さらなる高速化が可能である。
即ち、高速大容量通信、携帯情報端末、各種電子機械機器、宇宙関連機器等に対応可能な大規模半導体集積回路の製造を可能とする、高速、高信頼、高性能及び高集積を併せ持つ半導体装置を得ることができる。
本発明者は当該技術を、絶縁膜上の多層単結晶半導体層（Ｍｕｌｔｉｌａｙｅｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造と命名し、ＭＳＯＩ（エムソイ）と略称する。
また成長するシリコン窒化膜（Ｓｉ３Ｎ４）の膜厚により、第１層目及び第２層目の半導体層（ＳＯＩ基板）の膜厚を決定できるため、大口径ウエハーによる製造にも対応できる、完全空乏型のＳＯＩ構造の半導体層を容易に形成することが可能である。
また第１層目及び第２層目の半導体層（ＳＯＩ基板）を形成するために必要な、第１及び第２の縦（垂直）方向エピタキシャル半導体層を自己整合して素子分離領域の一部を形成する第１及び第２の埋め込み絶縁膜に変換できることにより、高信頼性及び高集積化を可能にすることができる。
また下地の絶縁膜の影響のない結晶性が極めて良好な半導体層の箇所にのみチャネル領域を形成できるため（第１層目及び第２層目の半導体層共）、安定した特性を持つＭＳＯＩ構造（呼称の詳細は後述）のＭＩＳ電界効果トランジスタを形成することが可能である。
またゲート酸化膜を介して設けられた包囲型ゲート電極によりチャネル領域を完全に包囲して形成できるため、チャネル以外の電流経路を遮断でき、完全なチャネル制御が可能であり、バックチャネルリークを改善するばかりでなく、４面（上下面及びチャネル幅方向の２側面）にチャネルを形成できるため、表面(上面)の占有面積を増やすことなくチャネル幅を増加できるため、駆動電流を増加させることが可能である。
また微細な、結晶性が極めて良好な半導体層の一部（チャネル領域形成箇所）に自己整合して、ＭＩＳ電界効果トランジスタの構成要素（低濃度及び高濃度のソースドレイン領域、ゲート酸化膜及び包囲型ゲート電極）を微細に形成することも可能である。
また容易な製造プロセスにより、複数層の単結晶半導体層を形成でき、且つそれぞれの単結晶半導体層にＭＩＳ電界効果トランジスタを形成できるため、極めて高集積化及び大規模化が可能である。
また格子定数の小さなＳｉ層を、左右から格子定数の大きなＳｉＧｅ層により挟んだ構造の単結晶半導体層を形成することも可能で、左右のＳｉＧｅ層から歪みＳｉ層の格子定数を広げることができるので、キャリアの移動度を増加させることができることにより、さらなる高速化が可能である。
即ち、高速大容量通信、携帯情報端末、各種電子機械機器、宇宙関連機器等に対応可能な大規模半導体集積回路の製造を可能とする、高速、高信頼、高性能及び高集積を併せ持つ半導体装置を得ることができる。
本発明者は当該技術を、絶縁膜上の多層単結晶半導体層（Ｍｕｌｔｉｌａｙｅｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造と命名し、ＭＳＯＩ（エムソイ）と略称する。
本願発明は、
（１）Ｓｉ基板上に複数層からなる第１の層間絶縁膜を形成し、選択的に開孔し、第１の縦（垂直）方向エピタキシャルＳｉ層を成長させる。
（２）縦（垂直）方向エピタキシャルＳｉ層の側面の一部から絶縁膜上に横（水平）方向エピタキシャルＳｉ層を成長させる。（第１のＭＩＳ電界効果トランジスタのソースドレイン領域形成用半導体層）
（３）第１の縦（垂直）方向エピタキシャルＳｉ層を除去し、形成された開孔部に第１の埋め込み絶縁膜を平坦に形成する。（第１の縦（垂直）方向エピタキシャルＳｉ層を第１の埋め込み絶縁膜に置換する。）
（４）チャネル部に相当する箇所のＳｉ層及びその周囲の絶縁膜を除去する開孔部を形成する。
（５）露出したＳｉ層の側面間にチャネル領域形成用のＳｉ層を成長する。（第１のＭＩＳ電界効果トランジスタのチャネル領域形成用半導体層、（２）及び（５）の半導体層により第１層目の半導体層形成）
（６）チャネル領域形成用のＳｉ層の周囲にゲート絶縁膜を介して包囲型ゲート電極を平坦に埋め込む。（第１のＭＩＳ電界効果トランジスタのゲート酸化膜及び包囲型ゲート電極形成）
（７）包囲型ゲート電極に自己整合して第１のＭＩＳ電界効果トランジスタのソースドレイン領域を形成する。
（８）第１のＭＩＳ電界効果トランジスタが形成された第１層目の半導体層上に複数層からなる第２の層間絶縁膜を平坦に形成する。
（９）第２の層間絶縁膜を選択的に開孔し、第１層目の半導体層の一部の側面を露出する。
（１０）露出した第１層目の半導体層の一部の側面から横（水平）方向エピタキシャルＳｉ層及び第２の縦（垂直）方向エピタキシャルＳｉ層を成長させる。
（１１）第２の縦（垂直）方向エピタキシャルＳｉ層の側面の一部から絶縁膜上に横（水平）方向エピタキシャルＳｉ層を成長させる。（第２のＭＩＳ電界効果トランジスタのソースドレイン領域形成用半導体層）
（１２）第２の縦（垂直）方向エピタキシャルＳｉ層を除去し、形成された開孔部に第２の埋め込み絶縁膜を平坦に形成する。（横（水平）方向エピタキシャルＳｉ層及び第２の縦（垂直）方向エピタキシャルＳｉ層を第２の埋め込み絶縁膜に置換する。）
（１３）チャネル部に相当する箇所のＳｉ層及びその周囲の絶縁膜を除去する開孔部を形成する。
（１４）露出したＳｉ層の側面間にチャネル領域形成用のＳｉ層を成長する。（第２のＭＩＳ電界効果トランジスタのチャネル領域形成用半導体層、（１１）及び（１４）の半導体層により第２層目の半導体層形成）
（１５）チャネル領域形成用のＳｉ層の周囲にゲート絶縁膜を介して包囲型ゲート電極を平坦に埋め込む。（第２のＭＩＳ電界効果トランジスタのゲート酸化膜及び包囲型ゲート電極形成）
（１６）包囲型ゲート電極に自己整合して第２のＭＩＳ電界効果トランジスタのソースドレイン領域を形成する。
（１７）配線を形成し、第１及び第２のＭＩＳ電界効果トランジスタを適宜接続する。
等の技術を使用して、
多層のＳＯＩ基板を形成する点として、特に重要視される、第１層目の半導体層にソースドレイン領域形成用の不純物をイオン注入後のプロセスの低温化、
１）ＥＣＲプラズマＣＶＤによるエピタキシャル成長半導体層の低温化
２）第２層目の半導体層のゲート絶縁膜の低温化
３）第１層目及び第２層目の半導体層に形成するソースドレイン領域の活性化及び深さ制御用アニールの一本化（同時アニール）
等を十分考慮して、
半導体基板上に複数層からなる第１の層間絶縁膜を介して設けられた第１層目の半導体層を第１のＳＯＩ基板とし、第１層目の半導体層の一部の周囲にゲート絶縁膜を介して包囲する構造に設けられたゲート電極を有し、ゲート電極に自己整合してソースドレイン領域が第１層目の半導体層に設けられた構造を有する第１のＭＩＳ電界効果トランジスタが第１層目の半導体層に形成され、さらに積層された複数層からなる第２の層間絶縁膜を介して設けられた第２層目の半導体層を第２のＳＯＩ基板とし、第２層目の半導体層の一部の周囲にゲート絶縁膜を介して包囲する構造に設けられたゲート電極を有し、ゲート電極に自己整合してソースドレイン領域が第２層目の半導体層に設けられた構造を有する第２のＭＩＳ電界効果トランジスタが第２層目の半導体層に形成された半導体装置を形成したものである。
（１）Ｓｉ基板上に複数層からなる第１の層間絶縁膜を形成し、選択的に開孔し、第１の縦（垂直）方向エピタキシャルＳｉ層を成長させる。
（２）縦（垂直）方向エピタキシャルＳｉ層の側面の一部から絶縁膜上に横（水平）方向エピタキシャルＳｉ層を成長させる。（第１のＭＩＳ電界効果トランジスタのソースドレイン領域形成用半導体層）
（３）第１の縦（垂直）方向エピタキシャルＳｉ層を除去し、形成された開孔部に第１の埋め込み絶縁膜を平坦に形成する。（第１の縦（垂直）方向エピタキシャルＳｉ層を第１の埋め込み絶縁膜に置換する。）
（４）チャネル部に相当する箇所のＳｉ層及びその周囲の絶縁膜を除去する開孔部を形成する。
（５）露出したＳｉ層の側面間にチャネル領域形成用のＳｉ層を成長する。（第１のＭＩＳ電界効果トランジスタのチャネル領域形成用半導体層、（２）及び（５）の半導体層により第１層目の半導体層形成）
（６）チャネル領域形成用のＳｉ層の周囲にゲート絶縁膜を介して包囲型ゲート電極を平坦に埋め込む。（第１のＭＩＳ電界効果トランジスタのゲート酸化膜及び包囲型ゲート電極形成）
（７）包囲型ゲート電極に自己整合して第１のＭＩＳ電界効果トランジスタのソースドレイン領域を形成する。
（８）第１のＭＩＳ電界効果トランジスタが形成された第１層目の半導体層上に複数層からなる第２の層間絶縁膜を平坦に形成する。
（９）第２の層間絶縁膜を選択的に開孔し、第１層目の半導体層の一部の側面を露出する。
（１０）露出した第１層目の半導体層の一部の側面から横（水平）方向エピタキシャルＳｉ層及び第２の縦（垂直）方向エピタキシャルＳｉ層を成長させる。
（１１）第２の縦（垂直）方向エピタキシャルＳｉ層の側面の一部から絶縁膜上に横（水平）方向エピタキシャルＳｉ層を成長させる。（第２のＭＩＳ電界効果トランジスタのソースドレイン領域形成用半導体層）
（１２）第２の縦（垂直）方向エピタキシャルＳｉ層を除去し、形成された開孔部に第２の埋め込み絶縁膜を平坦に形成する。（横（水平）方向エピタキシャルＳｉ層及び第２の縦（垂直）方向エピタキシャルＳｉ層を第２の埋め込み絶縁膜に置換する。）
（１３）チャネル部に相当する箇所のＳｉ層及びその周囲の絶縁膜を除去する開孔部を形成する。
（１４）露出したＳｉ層の側面間にチャネル領域形成用のＳｉ層を成長する。（第２のＭＩＳ電界効果トランジスタのチャネル領域形成用半導体層、（１１）及び（１４）の半導体層により第２層目の半導体層形成）
（１５）チャネル領域形成用のＳｉ層の周囲にゲート絶縁膜を介して包囲型ゲート電極を平坦に埋め込む。（第２のＭＩＳ電界効果トランジスタのゲート酸化膜及び包囲型ゲート電極形成）
（１６）包囲型ゲート電極に自己整合して第２のＭＩＳ電界効果トランジスタのソースドレイン領域を形成する。
（１７）配線を形成し、第１及び第２のＭＩＳ電界効果トランジスタを適宜接続する。
等の技術を使用して、
多層のＳＯＩ基板を形成する点として、特に重要視される、第１層目の半導体層にソースドレイン領域形成用の不純物をイオン注入後のプロセスの低温化、
１）ＥＣＲプラズマＣＶＤによるエピタキシャル成長半導体層の低温化
２）第２層目の半導体層のゲート絶縁膜の低温化
３）第１層目及び第２層目の半導体層に形成するソースドレイン領域の活性化及び深さ制御用アニールの一本化（同時アニール）
等を十分考慮して、
半導体基板上に複数層からなる第１の層間絶縁膜を介して設けられた第１層目の半導体層を第１のＳＯＩ基板とし、第１層目の半導体層の一部の周囲にゲート絶縁膜を介して包囲する構造に設けられたゲート電極を有し、ゲート電極に自己整合してソースドレイン領域が第１層目の半導体層に設けられた構造を有する第１のＭＩＳ電界効果トランジスタが第１層目の半導体層に形成され、さらに積層された複数層からなる第２の層間絶縁膜を介して設けられた第２層目の半導体層を第２のＳＯＩ基板とし、第２層目の半導体層の一部の周囲にゲート絶縁膜を介して包囲する構造に設けられたゲート電極を有し、ゲート電極に自己整合してソースドレイン領域が第２層目の半導体層に設けられた構造を有する第２のＭＩＳ電界効果トランジスタが第２層目の半導体層に形成された半導体装置を形成したものである。
以下本発明を図示実施例により具体的に説明する。
全図を通じ同一対象物は同一符号で示す。ただし、側断面図における斜線は主要な絶縁膜のみに記載し、配線は若干の前後のずれを含んで描かれており、また発明の要部を示すため、水平方向及び垂直方向のサイズは正確な寸法を示していない。
図１〜図２５は本発明の半導体装置における第１の実施例で、図１はチャネル長方向の模式側断面図、図２はチャネル幅方向の模式側断面図、図３〜図２５は製造方法の工程断面図である。
図１及び図２はシリコン（Ｓｉ）基板を使用し、ＭＳＯＩ構造に形成したショートチャネルのＮチャネルＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１は１０１５ｃｍ−３程度のｐ型のシリコン（Ｓｉ）基板、２は１００ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）、３は１００ｎｍ程度のシリコン酸化膜（ＳｉＯ２）、４は５０ｎｍ程度の素子分離領域のシリコン窒化膜（Ｓｉ３Ｎ４）、５は１０１７ｃｍ−３程度のｐ型の第１の横（水平）方向エピタキシャルＳｉ層（第１層目の半導体層）、６は１０１７ｃｍ−３程度のｐ型の第２の横（水平）方向エピタキシャルＳｉ層（第１層目の半導体層）、７は第１の埋め込み絶縁膜（Ｓｉ３Ｎ４）、８は１０２０ｃｍ−３程度のｎ＋型ソース領域、９は５×１０１７ｃｍ−３程度のｎ型ソース領域、１０は５×１０１７ｃｍ−３程度のｎ型ドレイン領域、１１は１０２０ｃｍ−３程度のｎ＋型ドレイン領域、１２は５ｎｍ程度のゲート酸化膜（ＳｉＯ２）、１３は長さ３５ｎｍ程度、厚さ１００ｎｍ程度の包囲型ゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）、１４は２５ｎｍ程度のサイドウォール（ＳｉＯ２）、１５は３００ｎｍ程度の燐珪酸ガラス（ＰＳＧ）膜、１６は１００ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）、１７は１００ｎｍ程度のシリコン酸化膜（ＳｉＯ２）、１８は５０ｎｍ程度の素子分離領域のシリコン窒化膜（Ｓｉ３Ｎ４）、１９は１０１７ｃｍ−３程度のｐ型の第１の横（水平）方向エピタキシャルＳｉ層（第２層目の半導体層）、２０は１０１７ｃｍ−３程度のｐ型の第２の横（水平）方向エピタキシャルＳｉ層（第２層目の半導体層）、２１は第２の埋め込み絶縁膜（Ｓｉ３Ｎ４）、２２は１０２０ｃｍ−３程度のｎ＋型ソース領域、２３は５×１０１７ｃｍ−３程度のｎ型ソース領域、２４は５×１０１７ｃｍ−３程度のｎ型ドレイン領域、２５は１０２０ｃｍ−３程度のｎ＋型ドレイン領域、２６は５ｎｍ程度のゲート酸化膜（ＳｉＯ２）、２７は長さ３５ｎｍ程度、厚さ１００ｎｍ程度の包囲型ゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）、２８は２５ｎｍ程度のサイドウォール（ＳｉＯ２）、２９は４００ｎｍ程度の燐珪酸ガラス（ＰＳＧ）膜、３０は２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）、３１は１０ｎｍ程度のバリアメタル（ＴｉＮ）、３２は導電プラグ（Ｗ）、３３は５００ｎｍ程度の絶縁膜（ＳｉＯＣ）、３４は１０ｎｍ程度のバリアメタル（ＴａＮ）、３５は５００ｎｍ程度のＣｕ配線（Ｃｕシード層含む）、３６は２０ｎｍ程度のバリア絶縁膜（Ｓｉ３Ｎ４）を示している。
同図においては、ｐ型のシリコン基板１上にシリコン窒化膜（Ｓｉ３Ｎ４）２が設けられ、シリコン窒化膜（Ｓｉ３Ｎ４）２上には、選択的にシリコン酸化膜（ＳｉＯ２）３が設けられ、シリコン酸化膜（ＳｉＯ２）３上に設けられたｐ型のＳｉ層５間に、シリコン酸化膜（ＳｉＯ２）３が設けられていない部分上に設けられたｐ型のＳｉ層６が挟まれている構造からなる第１層目の半導体層が素子分離領域のシリコン窒化膜（Ｓｉ３Ｎ４）４及び第１の埋め込み絶縁膜７（一部は第２の埋め込み絶縁膜２１）により島状に絶縁分離されて設けられている。Ｓｉ層６の周囲にはゲート酸化膜（ＳｉＯ２）１２を介して包囲型ゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）１３が設けられ、包囲型ゲート電極１３の上面部の側壁にはサイドウォール１４が設けられ、Ｓｉ層５には、概略ｎ型ソースドレイン領域（９、１０）及びｎ＋型ソースドレイン領域（８、１１）が設けられ、Ｓｉ層６には、概略チャネル領域が設けられている（実際にはｎ型ソースドレイン領域（９、１０）が若干横方向拡散されている）ＬＤＤ構造からなるＮチャネルのＭＩＳ電界効果トランジスタが第１層目の半導体層に形成されている。第１層目の半導体層に設けられたＭＩＳ電界効果トランジスタ上には燐珪酸ガラス（ＰＳＧ）膜１５が平坦化されて設けられ、燐珪酸ガラス（ＰＳＧ）膜１５上にはシリコン窒化膜（Ｓｉ３Ｎ４）１６が設けられ、シリコン窒化膜（Ｓｉ３Ｎ４）１６上には、選択的にシリコン酸化膜（ＳｉＯ２）１７が設けられ、シリコン酸化膜（ＳｉＯ２）１７上に設けられたｐ型のＳｉ層１９間に、シリコン酸化膜（ＳｉＯ２）１７が設けられていない部分上に設けられたｐ型のＳｉ層２０が挟まれている構造からなる第２層目の半導体層が素子分離領域のシリコン窒化膜（Ｓｉ３Ｎ４）１８及び第２の埋め込み絶縁膜２１により島状に絶縁分離されて設けられている。Ｓｉ層２０の周囲にはゲート酸化膜（ＳｉＯ２）２６を介して包囲型ゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）２７が設けられ、包囲型ゲート電極２７の上面部の側壁にはサイドウォール２８が設けられ、Ｓｉ層１９には、概略ｎ型ソースドレイン領域（２３、２４）及びｎ＋型ソースドレイン領域（２２、２５）が設けられ、Ｓｉ層２０には、概略チャネル領域が設けられている（実際にはｎ型ソースドレイン領域（２３、２４）が若干横方向拡散されている）ＬＤＤ構造からなるＮチャネルのＭＩＳ電界効果トランジスタが第２層目の半導体層に形成されている。また、ｎ＋型ソースドレイン領域（８、１１、２２、２５）及び包囲型ゲート電極（１３、２７）には、それぞれバリアメタル（ＴｉＮ）３１を有する導電プラグ（Ｗ）３２を介してバリアメタル（ＴａＮ）３４を有するＣｕ配線３５が接続されている。
したがって、通常の安価な半導体基板を使用して、エピタキシャル成長技術を利用して（製造方法については別途詳述）それぞれ絶縁膜上に積層した単結晶シリコンからなる第１層目及び第２層目の半導体層（ＳＯＩ基板）を設け、それぞれのＳＯＩ基板において、ＳＯＩ基板の一部の周囲にゲート酸化膜を介して包囲型ゲート電極を設け、チャネル領域を形成し、概略残りのＳＯＩ基板にソースドレイン領域を設けたＳＯＩ構造のＭＩＳ電界効果トランジスタを形成できるため、ソースドレイン領域の接合容量の低減（実質ゼロ）、空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減が可能である。
また成長するシリコン窒化膜（Ｓｉ３Ｎ４）の膜厚により、第１層目及び第２層目の半導体層（ＳＯＩ基板）の膜厚を決定できるため、大口径ウエハーによる製造にも対応できる、完全空乏型のＳＯＩ構造の半導体層を容易に形成することが可能である。
また第１層目及び第２層目の半導体層（ＳＯＩ基板）を形成するために必要な、第１及び第２の縦（垂直）方向エピタキシャル半導体層を自己整合して素子分離領域の一部を形成する第１及び第２の埋め込み絶縁膜に変換できることによる高信頼性及び高集積化を可能にすることができる。
また下地の絶縁膜の影響のない結晶性が極めて良好な半導体層の箇所にのみチャネル領域を形成できるため（第１層目及び第２層目の半導体層共）、安定した特性を持つＭＳＯＩ構造のＭＩＳ電界効果トランジスタを形成することが可能である。
またゲート酸化膜を介して設けられた包囲型ゲート電極によりチャネル領域を完全に包囲して形成できるため、チャネル以外の電流経路を遮断でき、完全なチャネル制御が可能であり、バックチャネルリークを改善するばかりでなく、４面（上下面及びチャネル幅方向の２側面）にチャネルを形成できるため、表面(上面)の占有面積を増やすことなくチャネル幅を増加できるため、駆動電流を増加させることが可能である。
また微細な、結晶性が極めて良好な半導体層の一部（チャネル領域形成箇所）に自己整合して、ＭＩＳ電界効果トランジスタの構成要素（低濃度及び高濃度のソースドレイン領域、ゲート酸化膜及び包囲型ゲート電極）を微細に形成することも可能である。
また容易な製造プロセスにより、複数層の単結晶半導体層を形成でき、且つそれぞれの単結晶半導体層にＭＩＳ電界効果トランジスタを形成できるため、極めて高集積化及び大規模化が可能である。
即ち、高速大容量通信、携帯情報端末、各種電子機械機器、宇宙関連機器等に対応可能な大規模半導体集積回路の製造を可能とする、高速、高信頼、高性能及び高集積を併せ持つ半導体装置を得ることができる。
全図を通じ同一対象物は同一符号で示す。ただし、側断面図における斜線は主要な絶縁膜のみに記載し、配線は若干の前後のずれを含んで描かれており、また発明の要部を示すため、水平方向及び垂直方向のサイズは正確な寸法を示していない。
図１〜図２５は本発明の半導体装置における第１の実施例で、図１はチャネル長方向の模式側断面図、図２はチャネル幅方向の模式側断面図、図３〜図２５は製造方法の工程断面図である。
図１及び図２はシリコン（Ｓｉ）基板を使用し、ＭＳＯＩ構造に形成したショートチャネルのＮチャネルＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１は１０１５ｃｍ−３程度のｐ型のシリコン（Ｓｉ）基板、２は１００ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）、３は１００ｎｍ程度のシリコン酸化膜（ＳｉＯ２）、４は５０ｎｍ程度の素子分離領域のシリコン窒化膜（Ｓｉ３Ｎ４）、５は１０１７ｃｍ−３程度のｐ型の第１の横（水平）方向エピタキシャルＳｉ層（第１層目の半導体層）、６は１０１７ｃｍ−３程度のｐ型の第２の横（水平）方向エピタキシャルＳｉ層（第１層目の半導体層）、７は第１の埋め込み絶縁膜（Ｓｉ３Ｎ４）、８は１０２０ｃｍ−３程度のｎ＋型ソース領域、９は５×１０１７ｃｍ−３程度のｎ型ソース領域、１０は５×１０１７ｃｍ−３程度のｎ型ドレイン領域、１１は１０２０ｃｍ−３程度のｎ＋型ドレイン領域、１２は５ｎｍ程度のゲート酸化膜（ＳｉＯ２）、１３は長さ３５ｎｍ程度、厚さ１００ｎｍ程度の包囲型ゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）、１４は２５ｎｍ程度のサイドウォール（ＳｉＯ２）、１５は３００ｎｍ程度の燐珪酸ガラス（ＰＳＧ）膜、１６は１００ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）、１７は１００ｎｍ程度のシリコン酸化膜（ＳｉＯ２）、１８は５０ｎｍ程度の素子分離領域のシリコン窒化膜（Ｓｉ３Ｎ４）、１９は１０１７ｃｍ−３程度のｐ型の第１の横（水平）方向エピタキシャルＳｉ層（第２層目の半導体層）、２０は１０１７ｃｍ−３程度のｐ型の第２の横（水平）方向エピタキシャルＳｉ層（第２層目の半導体層）、２１は第２の埋め込み絶縁膜（Ｓｉ３Ｎ４）、２２は１０２０ｃｍ−３程度のｎ＋型ソース領域、２３は５×１０１７ｃｍ−３程度のｎ型ソース領域、２４は５×１０１７ｃｍ−３程度のｎ型ドレイン領域、２５は１０２０ｃｍ−３程度のｎ＋型ドレイン領域、２６は５ｎｍ程度のゲート酸化膜（ＳｉＯ２）、２７は長さ３５ｎｍ程度、厚さ１００ｎｍ程度の包囲型ゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）、２８は２５ｎｍ程度のサイドウォール（ＳｉＯ２）、２９は４００ｎｍ程度の燐珪酸ガラス（ＰＳＧ）膜、３０は２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）、３１は１０ｎｍ程度のバリアメタル（ＴｉＮ）、３２は導電プラグ（Ｗ）、３３は５００ｎｍ程度の絶縁膜（ＳｉＯＣ）、３４は１０ｎｍ程度のバリアメタル（ＴａＮ）、３５は５００ｎｍ程度のＣｕ配線（Ｃｕシード層含む）、３６は２０ｎｍ程度のバリア絶縁膜（Ｓｉ３Ｎ４）を示している。
同図においては、ｐ型のシリコン基板１上にシリコン窒化膜（Ｓｉ３Ｎ４）２が設けられ、シリコン窒化膜（Ｓｉ３Ｎ４）２上には、選択的にシリコン酸化膜（ＳｉＯ２）３が設けられ、シリコン酸化膜（ＳｉＯ２）３上に設けられたｐ型のＳｉ層５間に、シリコン酸化膜（ＳｉＯ２）３が設けられていない部分上に設けられたｐ型のＳｉ層６が挟まれている構造からなる第１層目の半導体層が素子分離領域のシリコン窒化膜（Ｓｉ３Ｎ４）４及び第１の埋め込み絶縁膜７（一部は第２の埋め込み絶縁膜２１）により島状に絶縁分離されて設けられている。Ｓｉ層６の周囲にはゲート酸化膜（ＳｉＯ２）１２を介して包囲型ゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）１３が設けられ、包囲型ゲート電極１３の上面部の側壁にはサイドウォール１４が設けられ、Ｓｉ層５には、概略ｎ型ソースドレイン領域（９、１０）及びｎ＋型ソースドレイン領域（８、１１）が設けられ、Ｓｉ層６には、概略チャネル領域が設けられている（実際にはｎ型ソースドレイン領域（９、１０）が若干横方向拡散されている）ＬＤＤ構造からなるＮチャネルのＭＩＳ電界効果トランジスタが第１層目の半導体層に形成されている。第１層目の半導体層に設けられたＭＩＳ電界効果トランジスタ上には燐珪酸ガラス（ＰＳＧ）膜１５が平坦化されて設けられ、燐珪酸ガラス（ＰＳＧ）膜１５上にはシリコン窒化膜（Ｓｉ３Ｎ４）１６が設けられ、シリコン窒化膜（Ｓｉ３Ｎ４）１６上には、選択的にシリコン酸化膜（ＳｉＯ２）１７が設けられ、シリコン酸化膜（ＳｉＯ２）１７上に設けられたｐ型のＳｉ層１９間に、シリコン酸化膜（ＳｉＯ２）１７が設けられていない部分上に設けられたｐ型のＳｉ層２０が挟まれている構造からなる第２層目の半導体層が素子分離領域のシリコン窒化膜（Ｓｉ３Ｎ４）１８及び第２の埋め込み絶縁膜２１により島状に絶縁分離されて設けられている。Ｓｉ層２０の周囲にはゲート酸化膜（ＳｉＯ２）２６を介して包囲型ゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）２７が設けられ、包囲型ゲート電極２７の上面部の側壁にはサイドウォール２８が設けられ、Ｓｉ層１９には、概略ｎ型ソースドレイン領域（２３、２４）及びｎ＋型ソースドレイン領域（２２、２５）が設けられ、Ｓｉ層２０には、概略チャネル領域が設けられている（実際にはｎ型ソースドレイン領域（２３、２４）が若干横方向拡散されている）ＬＤＤ構造からなるＮチャネルのＭＩＳ電界効果トランジスタが第２層目の半導体層に形成されている。また、ｎ＋型ソースドレイン領域（８、１１、２２、２５）及び包囲型ゲート電極（１３、２７）には、それぞれバリアメタル（ＴｉＮ）３１を有する導電プラグ（Ｗ）３２を介してバリアメタル（ＴａＮ）３４を有するＣｕ配線３５が接続されている。
したがって、通常の安価な半導体基板を使用して、エピタキシャル成長技術を利用して（製造方法については別途詳述）それぞれ絶縁膜上に積層した単結晶シリコンからなる第１層目及び第２層目の半導体層（ＳＯＩ基板）を設け、それぞれのＳＯＩ基板において、ＳＯＩ基板の一部の周囲にゲート酸化膜を介して包囲型ゲート電極を設け、チャネル領域を形成し、概略残りのＳＯＩ基板にソースドレイン領域を設けたＳＯＩ構造のＭＩＳ電界効果トランジスタを形成できるため、ソースドレイン領域の接合容量の低減（実質ゼロ）、空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減が可能である。
また成長するシリコン窒化膜（Ｓｉ３Ｎ４）の膜厚により、第１層目及び第２層目の半導体層（ＳＯＩ基板）の膜厚を決定できるため、大口径ウエハーによる製造にも対応できる、完全空乏型のＳＯＩ構造の半導体層を容易に形成することが可能である。
また第１層目及び第２層目の半導体層（ＳＯＩ基板）を形成するために必要な、第１及び第２の縦（垂直）方向エピタキシャル半導体層を自己整合して素子分離領域の一部を形成する第１及び第２の埋め込み絶縁膜に変換できることによる高信頼性及び高集積化を可能にすることができる。
また下地の絶縁膜の影響のない結晶性が極めて良好な半導体層の箇所にのみチャネル領域を形成できるため（第１層目及び第２層目の半導体層共）、安定した特性を持つＭＳＯＩ構造のＭＩＳ電界効果トランジスタを形成することが可能である。
またゲート酸化膜を介して設けられた包囲型ゲート電極によりチャネル領域を完全に包囲して形成できるため、チャネル以外の電流経路を遮断でき、完全なチャネル制御が可能であり、バックチャネルリークを改善するばかりでなく、４面（上下面及びチャネル幅方向の２側面）にチャネルを形成できるため、表面(上面)の占有面積を増やすことなくチャネル幅を増加できるため、駆動電流を増加させることが可能である。
また微細な、結晶性が極めて良好な半導体層の一部（チャネル領域形成箇所）に自己整合して、ＭＩＳ電界効果トランジスタの構成要素（低濃度及び高濃度のソースドレイン領域、ゲート酸化膜及び包囲型ゲート電極）を微細に形成することも可能である。
また容易な製造プロセスにより、複数層の単結晶半導体層を形成でき、且つそれぞれの単結晶半導体層にＭＩＳ電界効果トランジスタを形成できるため、極めて高集積化及び大規模化が可能である。
即ち、高速大容量通信、携帯情報端末、各種電子機械機器、宇宙関連機器等に対応可能な大規模半導体集積回路の製造を可能とする、高速、高信頼、高性能及び高集積を併せ持つ半導体装置を得ることができる。
次いで本発明に係る半導体装置における第１の実施例の第１の製造方法について図１〜図２５を参照し、チャネル長方向を示す図面を用いて説明する。ただし、ここでは本発明の半導体装置の形成に関する製造方法のみを記述し、一般の半導体集積回路に搭載される各種の素子（他のトランジスタ、抵抗、容量等）の形成に関する製造方法の記述は省略する。
図３
化学気相成長により、ｐ型のシリコン基板１上にシリコン窒化膜（Ｓｉ３Ｎ４）２を１００ｎｍ程度成長する。次いで化学気相成長により、１００ｎｍ程度のシリコン酸化膜（ＳｉＯ２）３を成長する。次いで化学気相成長により、シリコン窒化膜（Ｓｉ３Ｎ４）４を５０ｎｍ程度成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）４、シリコン酸化膜（ＳｉＯ２）３及びシリコン窒化膜（Ｓｉ３Ｎ４）２を順次異方性ドライエッチングし、開孔部を形成する。（開孔部幅は１００ｎｍ程度）次いでレジスト（図示せず）を除去する。
化学気相成長により、ｐ型のシリコン基板１上にシリコン窒化膜（Ｓｉ３Ｎ４）２を１００ｎｍ程度成長する。次いで化学気相成長により、１００ｎｍ程度のシリコン酸化膜（ＳｉＯ２）３を成長する。次いで化学気相成長により、シリコン窒化膜（Ｓｉ３Ｎ４）４を５０ｎｍ程度成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）４、シリコン酸化膜（ＳｉＯ２）３及びシリコン窒化膜（Ｓｉ３Ｎ４）２を順次異方性ドライエッチングし、開孔部を形成する。（開孔部幅は１００ｎｍ程度）次いでレジスト（図示せず）を除去する。
図４
次いで露出したｐ型のシリコン基板１上にｐ型の第１の縦（垂直）方向エピタキシャルＳｉ層３７を成長する。次いで化学的機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ 以後ＣＭＰと略称）し、シリコン窒化膜（Ｓｉ３Ｎ４）４の平坦面より突出した第１の縦（垂直）方向エピタキシャルＳｉ層３７を平坦化する。次いで選択化学気相成長法により５０ｎｍ程度のタングステン膜３８を成長する。
次いで露出したｐ型のシリコン基板１上にｐ型の第１の縦（垂直）方向エピタキシャルＳｉ層３７を成長する。次いで化学的機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ 以後ＣＭＰと略称）し、シリコン窒化膜（Ｓｉ３Ｎ４）４の平坦面より突出した第１の縦（垂直）方向エピタキシャルＳｉ層３７を平坦化する。次いで選択化学気相成長法により５０ｎｍ程度のタングステン膜３８を成長する。
図５
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）４を異方性ドライエッチングし、開孔部を形成する。次いでレジスト（図示せず）を除去する。
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）４を異方性ドライエッチングし、開孔部を形成する。次いでレジスト（図示せず）を除去する。
図６
次いで露出した第１の縦（垂直）方向エピタキシャルＳｉ層３７の側面にｐ型の横（水平）方向エピタキシャルＳｉ層５を成長し、シリコン窒化膜（Ｓｉ３Ｎ４）４の開孔部を埋め込む。ここで残されたシリコン窒化膜（Ｓｉ３Ｎ４）４は素子分離領域となる。次いでｐ型の横（水平）方向エピタキシャルＳｉ層５の表面を９００℃程度で酸化し、２０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）（図示せず）を成長する。
次いで露出した第１の縦（垂直）方向エピタキシャルＳｉ層３７の側面にｐ型の横（水平）方向エピタキシャルＳｉ層５を成長し、シリコン窒化膜（Ｓｉ３Ｎ４）４の開孔部を埋め込む。ここで残されたシリコン窒化膜（Ｓｉ３Ｎ４）４は素子分離領域となる。次いでｐ型の横（水平）方向エピタキシャルＳｉ層５の表面を９００℃程度で酸化し、２０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）（図示せず）を成長する。
図７
次いで熱酸化したシリコン酸化膜（ＳｉＯ２）（図示せず）及びシリコン窒化膜（Ｓｉ３Ｎ４）４をマスク層として、タングステン膜３８及び第１の縦（垂直）方向エピタキシャルＳｉ層３７を順次異方性ドライエッチングし、開孔部を形成する。
次いで熱酸化したシリコン酸化膜（ＳｉＯ２）（図示せず）及びシリコン窒化膜（Ｓｉ３Ｎ４）４をマスク層として、タングステン膜３８及び第１の縦（垂直）方向エピタキシャルＳｉ層３７を順次異方性ドライエッチングし、開孔部を形成する。
図８
次いで化学気相成長により、６０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）７を成長する。（開孔部の径は１００ｎｍ程度なので十分埋め込み可能である。）次いでシリコン窒化膜（Ｓｉ３Ｎ４）４及びｐ型の横（水平）方向エピタキシャルＳｉ層５の平坦面上のシリコン窒化膜（Ｓｉ３Ｎ４）７及び熱酸化したシリコン酸化膜（ＳｉＯ２）（図示せず）を化学的機械研磨（ＣＭＰ）し、シリコン窒化膜（Ｓｉ３Ｎ４）７を開孔部に平坦に埋め込む。（この領域が第１の縦（垂直）方向エピタキシャルＳｉ層３７を置換させた第１の埋め込み絶縁膜７となり、素子分離領域の一部となる。）
次いで化学気相成長により、６０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）７を成長する。（開孔部の径は１００ｎｍ程度なので十分埋め込み可能である。）次いでシリコン窒化膜（Ｓｉ３Ｎ４）４及びｐ型の横（水平）方向エピタキシャルＳｉ層５の平坦面上のシリコン窒化膜（Ｓｉ３Ｎ４）７及び熱酸化したシリコン酸化膜（ＳｉＯ２）（図示せず）を化学的機械研磨（ＣＭＰ）し、シリコン窒化膜（Ｓｉ３Ｎ４）７を開孔部に平坦に埋め込む。（この領域が第１の縦（垂直）方向エピタキシャルＳｉ層３７を置換させた第１の埋め込み絶縁膜７となり、素子分離領域の一部となる。）
図９
次いで化学気相成長により、１００ｎｍ程度のシリコン酸化膜（ＳｉＯ２）３９を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン酸化膜（ＳｉＯ２）３９、Ｓｉ層５、シリコン窒化膜（Ｓｉ３Ｎ４）４（Ｓｉ層５の両側面に存在）及びシリコン酸化膜（ＳｉＯ２）３を選択的に順次異方性ドライエッチングし、シリコン窒化膜（Ｓｉ３Ｎ４）２の一部を露出する開孔部を形成する。この際シリコン窒化膜（Ｓｉ３Ｎ４）２がエッチングのストッパー膜となる。次いでレジスト（図示せず）を除去する。
次いで化学気相成長により、１００ｎｍ程度のシリコン酸化膜（ＳｉＯ２）３９を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン酸化膜（ＳｉＯ２）３９、Ｓｉ層５、シリコン窒化膜（Ｓｉ３Ｎ４）４（Ｓｉ層５の両側面に存在）及びシリコン酸化膜（ＳｉＯ２）３を選択的に順次異方性ドライエッチングし、シリコン窒化膜（Ｓｉ３Ｎ４）２の一部を露出する開孔部を形成する。この際シリコン窒化膜（Ｓｉ３Ｎ４）２がエッチングのストッパー膜となる。次いでレジスト（図示せず）を除去する。
図１０
次いで露出したＳｉ層５の側面間にｐ型の横（水平）方向エピタキシャルＳｉ層６を成長し、一部の下部に空孔を有する第１層目の半導体層（５、６）を形成する。（この際、空孔直上は下地の影響が全くない単結晶シリコン層となる。）
次いで露出したＳｉ層５の側面間にｐ型の横（水平）方向エピタキシャルＳｉ層６を成長し、一部の下部に空孔を有する第１層目の半導体層（５、６）を形成する。（この際、空孔直上は下地の影響が全くない単結晶シリコン層となる。）
図１１
次いで露出しているＳｉ層６の全周囲を酸化し、５ｎｍ程度のゲート酸化膜（ＳｉＯ２）１２を成長する。次いでＳｉ層６に閾値電圧制御用の硼素のイオン注入をおこなう。次いで化学気相成長により、ゲート酸化膜（ＳｉＯ２）１２の全周囲を含む全面に１０ｎｍ程度の多結晶シリコン膜（ｐｏｌｙＳｉ）を成長する。次いで少なくとも残された開孔部を完全に埋め込むように１００ｎｍ程度のタングステンシリサイド膜（ＷＳｉ）を成長する。次いで化学的機械研磨（ＣＭＰ）し、シリコン酸化膜（ＳｉＯ２）３９上に成長した多結晶シリコン膜（ｐｏｌｙＳｉ）及びタングステンシリサイド膜（ＷＳｉ）を除去し、平坦化する。こうして開孔部に平坦に埋め込まれた包囲型ゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）１３が形成される。
次いで露出しているＳｉ層６の全周囲を酸化し、５ｎｍ程度のゲート酸化膜（ＳｉＯ２）１２を成長する。次いでＳｉ層６に閾値電圧制御用の硼素のイオン注入をおこなう。次いで化学気相成長により、ゲート酸化膜（ＳｉＯ２）１２の全周囲を含む全面に１０ｎｍ程度の多結晶シリコン膜（ｐｏｌｙＳｉ）を成長する。次いで少なくとも残された開孔部を完全に埋め込むように１００ｎｍ程度のタングステンシリサイド膜（ＷＳｉ）を成長する。次いで化学的機械研磨（ＣＭＰ）し、シリコン酸化膜（ＳｉＯ２）３９上に成長した多結晶シリコン膜（ｐｏｌｙＳｉ）及びタングステンシリサイド膜（ＷＳｉ）を除去し、平坦化する。こうして開孔部に平坦に埋め込まれた包囲型ゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）１３が形成される。
図１２
次いでシリコン酸化膜（ＳｉＯ２）３９をエッチング除去する。次いで化学気相成長により、５ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）を成長する。次いで包囲型ゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）１３をマスク層として、ｎ型ソースドレイン領域（９、１０）形成用の燐のイオン注入をおこなう。次いでイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）をエッチング除去する。次いで化学気相成長により、２５ｎｍ程度のシリコン酸化膜（ＳｉＯ２）を成長する。次いで全面異方性ドライエッチングし、包囲型ゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）１３の上面部の側壁にのみサイドウォール（ＳｉＯ２）１４を形成する。次いで化学気相成長により、５ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）を成長する。次いでサイドウォール（ＳｉＯ２）１４及び包囲型ゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）１３をマスク層として、ｎ＋型ソースドレイン領域（８、１１）形成用の砒素のイオン注入をおこなう。次いでイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）をエッチング除去する。（ここではソースドレイン領域の活性化及び深さ制御用の熱処理工程は行わないが、ソースドレイン領域は図示しておく。）
次いでシリコン酸化膜（ＳｉＯ２）３９をエッチング除去する。次いで化学気相成長により、５ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）を成長する。次いで包囲型ゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）１３をマスク層として、ｎ型ソースドレイン領域（９、１０）形成用の燐のイオン注入をおこなう。次いでイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）をエッチング除去する。次いで化学気相成長により、２５ｎｍ程度のシリコン酸化膜（ＳｉＯ２）を成長する。次いで全面異方性ドライエッチングし、包囲型ゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）１３の上面部の側壁にのみサイドウォール（ＳｉＯ２）１４を形成する。次いで化学気相成長により、５ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）を成長する。次いでサイドウォール（ＳｉＯ２）１４及び包囲型ゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）１３をマスク層として、ｎ＋型ソースドレイン領域（８、１１）形成用の砒素のイオン注入をおこなう。次いでイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）をエッチング除去する。（ここではソースドレイン領域の活性化及び深さ制御用の熱処理工程は行わないが、ソースドレイン領域は図示しておく。）
図１３
次いで化学気相成長により、３００ｎｍ程度のＰＳＧ膜１５を成長する。次いで化学的機械研磨（ＣＭＰ）し、平坦化する。次いで化学気相成長により、１００ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）１６を成長する。次いで化学気相成長により、１００ｎｍ程度のシリコン酸化膜（ＳｉＯ２）１７を成長する。次いで化学気相成長により、シリコン窒化膜（Ｓｉ３Ｎ４）１８を５０ｎｍ程度成長する。
次いで化学気相成長により、３００ｎｍ程度のＰＳＧ膜１５を成長する。次いで化学的機械研磨（ＣＭＰ）し、平坦化する。次いで化学気相成長により、１００ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）１６を成長する。次いで化学気相成長により、１００ｎｍ程度のシリコン酸化膜（ＳｉＯ２）１７を成長する。次いで化学気相成長により、シリコン窒化膜（Ｓｉ３Ｎ４）１８を５０ｎｍ程度成長する。
図１４
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）１８、シリコン酸化膜（ＳｉＯ２）１７、シリコン窒化膜（Ｓｉ３Ｎ４）１６、ＰＳＧ膜１５、シリコン窒化膜（Ｓｉ３Ｎ４）４及びシリコン酸化膜（ＳｉＯ２）３の一部を順次異方性ドライエッチングし、Ｓｉ層５の側面を露出する開孔部を形成する。次いでレジスト（図示せず）を除去する。
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）１８、シリコン酸化膜（ＳｉＯ２）１７、シリコン窒化膜（Ｓｉ３Ｎ４）１６、ＰＳＧ膜１５、シリコン窒化膜（Ｓｉ３Ｎ４）４及びシリコン酸化膜（ＳｉＯ２）３の一部を順次異方性ドライエッチングし、Ｓｉ層５の側面を露出する開孔部を形成する。次いでレジスト（図示せず）を除去する。
図１５
次いで低温成長（５００℃以下）が可能なＥＣＲプラズマＣＶＤ装置（ｅｌｅｃｔｒｏｎ ｃｏｕｐｌｉｎｇ ｒｅｓｏｎａｎｃｅ ｐｌａｓｍａ ｅｎｈａｎｃｅｄ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ ｓｙｓｔｅｍ）により、露出したＳｉ層５の側面に、ｐ型の横（水平）方向エピタキシャルＳｉ層を成長し、連続してｐ型の第２の縦（垂直）方向エピタキシャルＳｉ層４０を成長する。次いで化学的機械研磨（ＣＭＰ）し、シリコン窒化膜（Ｓｉ３Ｎ４）１８の平坦面より突出した第２の縦（垂直）方向エピタキシャルＳｉ層４０を平坦化する。この際、横（水平）方向エピタキシャルＳｉ層兼第２の縦（垂直）方向エピタキシャルＳｉ層４０直下部とシリコン酸化膜（ＳｉＯ２）３直上部間には空孔４１が形成される。次いで選択化学気相成長法により、Ｓｉ層４０上に５０ｎｍ程度のタングステン膜４２を成長する。
次いで低温成長（５００℃以下）が可能なＥＣＲプラズマＣＶＤ装置（ｅｌｅｃｔｒｏｎ ｃｏｕｐｌｉｎｇ ｒｅｓｏｎａｎｃｅ ｐｌａｓｍａ ｅｎｈａｎｃｅｄ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ ｓｙｓｔｅｍ）により、露出したＳｉ層５の側面に、ｐ型の横（水平）方向エピタキシャルＳｉ層を成長し、連続してｐ型の第２の縦（垂直）方向エピタキシャルＳｉ層４０を成長する。次いで化学的機械研磨（ＣＭＰ）し、シリコン窒化膜（Ｓｉ３Ｎ４）１８の平坦面より突出した第２の縦（垂直）方向エピタキシャルＳｉ層４０を平坦化する。この際、横（水平）方向エピタキシャルＳｉ層兼第２の縦（垂直）方向エピタキシャルＳｉ層４０直下部とシリコン酸化膜（ＳｉＯ２）３直上部間には空孔４１が形成される。次いで選択化学気相成長法により、Ｓｉ層４０上に５０ｎｍ程度のタングステン膜４２を成長する。
図１６
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）１８を異方性ドライエッチングし、開孔部を形成する。次いでレジスト（図示せず）を除去する。
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）１８を異方性ドライエッチングし、開孔部を形成する。次いでレジスト（図示せず）を除去する。
図１７
次いで低温成長（５００℃以下）が可能なＥＣＲプラズマＣＶＤ装置により、露出したＳｉ層４０の側面にｐ型の横（水平）方向エピタキシャルＳｉ層１９を成長し、シリコン窒化膜（Ｓｉ３Ｎ４）１８の開孔部を埋め込む。ここで残されたシリコン窒化膜（Ｓｉ３Ｎ４）１８は素子分離領域となる。次いでＳｉ層１９の表面を７５０℃程度で酸化し、１０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）（図示せず）を成長する。
次いで低温成長（５００℃以下）が可能なＥＣＲプラズマＣＶＤ装置により、露出したＳｉ層４０の側面にｐ型の横（水平）方向エピタキシャルＳｉ層１９を成長し、シリコン窒化膜（Ｓｉ３Ｎ４）１８の開孔部を埋め込む。ここで残されたシリコン窒化膜（Ｓｉ３Ｎ４）１８は素子分離領域となる。次いでＳｉ層１９の表面を７５０℃程度で酸化し、１０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）（図示せず）を成長する。
図１８
次いで熱酸化したシリコン酸化膜（ＳｉＯ２）（図示せず）及びシリコン窒化膜（Ｓｉ３Ｎ４）１８をマスク層として、タングステン膜４２及びＳｉ層４０を順次異方性ドライエッチングし、開孔部を形成する。（開孔部幅は１００ｎｍ程度）
次いで熱酸化したシリコン酸化膜（ＳｉＯ２）（図示せず）及びシリコン窒化膜（Ｓｉ３Ｎ４）１８をマスク層として、タングステン膜４２及びＳｉ層４０を順次異方性ドライエッチングし、開孔部を形成する。（開孔部幅は１００ｎｍ程度）
図１９
次いで化学気相成長により、６０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）２１を成長する。次いでシリコン窒化膜（Ｓｉ３Ｎ４）１８及びＳｉ層１９の平坦面上のシリコン窒化膜（Ｓｉ３Ｎ４）２１及び熱酸化したシリコン酸化膜（ＳｉＯ２）（図示せず）を化学的機械研磨（ＣＭＰ）し、シリコン窒化膜（Ｓｉ３Ｎ４）２１を開孔部に平坦に埋め込む。（この領域が第２の縦（垂直）方向エピタキシャルＳｉ層４０を置換させた第２の埋め込み絶縁膜２１となり、素子分離領域の一部となる。）
次いで化学気相成長により、６０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）２１を成長する。次いでシリコン窒化膜（Ｓｉ３Ｎ４）１８及びＳｉ層１９の平坦面上のシリコン窒化膜（Ｓｉ３Ｎ４）２１及び熱酸化したシリコン酸化膜（ＳｉＯ２）（図示せず）を化学的機械研磨（ＣＭＰ）し、シリコン窒化膜（Ｓｉ３Ｎ４）２１を開孔部に平坦に埋め込む。（この領域が第２の縦（垂直）方向エピタキシャルＳｉ層４０を置換させた第２の埋め込み絶縁膜２１となり、素子分離領域の一部となる。）
図２０
次いで化学気相成長により、１００ｎｍ程度のシリコン酸化膜（ＳｉＯ２）４３を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン酸化膜（ＳｉＯ２）４３、Ｓｉ層１９、シリコン窒化膜（Ｓｉ３Ｎ４）１８（Ｓｉ層１９の両側面に存在）及びシリコン酸化膜（ＳｉＯ２）１７を選択的に順次異方性ドライエッチングし、シリコン窒化膜（Ｓｉ３Ｎ４）１６の一部を露出する開孔部を形成する。この際シリコン窒化膜（Ｓｉ３Ｎ４）１６がエッチングのストッパー膜となる。次いでレジスト（図示せず）を除去する。
次いで化学気相成長により、１００ｎｍ程度のシリコン酸化膜（ＳｉＯ２）４３を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン酸化膜（ＳｉＯ２）４３、Ｓｉ層１９、シリコン窒化膜（Ｓｉ３Ｎ４）１８（Ｓｉ層１９の両側面に存在）及びシリコン酸化膜（ＳｉＯ２）１７を選択的に順次異方性ドライエッチングし、シリコン窒化膜（Ｓｉ３Ｎ４）１６の一部を露出する開孔部を形成する。この際シリコン窒化膜（Ｓｉ３Ｎ４）１６がエッチングのストッパー膜となる。次いでレジスト（図示せず）を除去する。
図２１
次いで低温成長（５００℃以下）が可能なＥＣＲプラズマＣＶＤ装置により、露出したＳｉ層１９の側面間にｐ型の横（水平）方向エピタキシャルＳｉ層２０を成長し、一部の下部に空孔を有する第２層目の半導体層（１９、２０）を形成する。（この際、空孔直上は下地の影響が全くない単結晶シリコン層となる。）
次いで低温成長（５００℃以下）が可能なＥＣＲプラズマＣＶＤ装置により、露出したＳｉ層１９の側面間にｐ型の横（水平）方向エピタキシャルＳｉ層２０を成長し、一部の下部に空孔を有する第２層目の半導体層（１９、２０）を形成する。（この際、空孔直上は下地の影響が全くない単結晶シリコン層となる。）
図２２
次いで露出しているＳｉ層２０の全周囲を７５０℃程度で酸化し、５ｎｍ程度のゲート酸化膜（ＳｉＯ２）２６を成長する。次いでＳｉ層２０に閾値電圧制御用の硼素のイオン注入をおこなう。次いで化学気相成長により、ゲート酸化膜（ＳｉＯ２）２６の全周囲を含む全面に５ｎｍ程度の多結晶シリコン膜（ｐｏｌｙＳｉ）を成長する。次いで少なくとも残された開孔部を完全に埋め込むように１００ｎｍ程度のタングステンシリサイド膜（ＷＳｉ）を成長する。次いで化学的機械研磨（ＣＭＰ）し、シリコン酸化膜（ＳｉＯ２）４３上に成長した多結晶シリコン膜（ｐｏｌｙＳｉ）及びタングステンシリサイド膜（ＷＳｉ）を除去し、平坦化する。こうして開孔部に平坦に埋め込まれた包囲型ゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）２７が形成される。
次いで露出しているＳｉ層２０の全周囲を７５０℃程度で酸化し、５ｎｍ程度のゲート酸化膜（ＳｉＯ２）２６を成長する。次いでＳｉ層２０に閾値電圧制御用の硼素のイオン注入をおこなう。次いで化学気相成長により、ゲート酸化膜（ＳｉＯ２）２６の全周囲を含む全面に５ｎｍ程度の多結晶シリコン膜（ｐｏｌｙＳｉ）を成長する。次いで少なくとも残された開孔部を完全に埋め込むように１００ｎｍ程度のタングステンシリサイド膜（ＷＳｉ）を成長する。次いで化学的機械研磨（ＣＭＰ）し、シリコン酸化膜（ＳｉＯ２）４３上に成長した多結晶シリコン膜（ｐｏｌｙＳｉ）及びタングステンシリサイド膜（ＷＳｉ）を除去し、平坦化する。こうして開孔部に平坦に埋め込まれた包囲型ゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）２７が形成される。
図２３
次いでシリコン酸化膜（ＳｉＯ２）４３をエッチング除去する。次いで化学気相成長により、５ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）を成長する。次いで包囲型ゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）２７をマスク層として、ｎ型ソースドレイン領域（２３、２４）形成用の燐のイオン注入をおこなう。次いでイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）をエッチング除去する。次いで化学気相成長により、２５ｎｍ程度のシリコン酸化膜（ＳｉＯ２）を成長する。次いで全面異方性ドライエッチングし、包囲型ゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）２７の上面部の側壁にのみサイドウォール（ＳｉＯ２）２８を形成する。次いで化学気相成長により、５ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）を成長する。次いでサイドウォール（ＳｉＯ２）２８及び包囲型ゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）２７をマスク層として、ｎ＋型ソースドレイン領域（２２、２５）形成用の砒素のイオン注入をおこなう。次いでイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）をエッチング除去する。次いでＲＴＰ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ｐｒｏｃｅｓｓｉｎｇ）法により活性化及び深さ制御用のアニールをおこない、第１層目の半導体層（５、６）にｎ型ソースドレイン領域（９、１０）及びｎ＋型ソースドレイン領域（８、９）を、第２層目の半導体層（１９、２０）にｎ型ソースドレイン領域（２３、２４）及びｎ＋型ソースドレイン領域（２２、２５）を形成する。
次いでシリコン酸化膜（ＳｉＯ２）４３をエッチング除去する。次いで化学気相成長により、５ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）を成長する。次いで包囲型ゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）２７をマスク層として、ｎ型ソースドレイン領域（２３、２４）形成用の燐のイオン注入をおこなう。次いでイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）をエッチング除去する。次いで化学気相成長により、２５ｎｍ程度のシリコン酸化膜（ＳｉＯ２）を成長する。次いで全面異方性ドライエッチングし、包囲型ゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）２７の上面部の側壁にのみサイドウォール（ＳｉＯ２）２８を形成する。次いで化学気相成長により、５ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）を成長する。次いでサイドウォール（ＳｉＯ２）２８及び包囲型ゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）２７をマスク層として、ｎ＋型ソースドレイン領域（２２、２５）形成用の砒素のイオン注入をおこなう。次いでイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）をエッチング除去する。次いでＲＴＰ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ｐｒｏｃｅｓｓｉｎｇ）法により活性化及び深さ制御用のアニールをおこない、第１層目の半導体層（５、６）にｎ型ソースドレイン領域（９、１０）及びｎ＋型ソースドレイン領域（８、９）を、第２層目の半導体層（１９、２０）にｎ型ソースドレイン領域（２３、２４）及びｎ＋型ソースドレイン領域（２２、２５）を形成する。
図２４
次いで化学気相成長により、４００ｎｍ程度のＰＳＧ膜２９を成長する。次いで化学的機械研磨（ＣＭＰ）し、平坦化する。次いで化学気相成長により、２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）３０を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）３０、ＰＳＧ膜２９、シリコン窒化膜（Ｓｉ３Ｎ４）１８、シリコン酸化膜（ＳｉＯ２）１７、シリコン窒化膜（Ｓｉ３Ｎ４）１６及びＰＳＧ膜１５を順次異方性ドライエッチングし、ビアを形成する。次いでレジスト（図示せず）を除去する。次いでスパッタにより、バリアメタルとなるＴｉＮ３１を成長する。次いで化学気相成長により、タングステン（Ｗ）３２を成長する。次いで化学的機械研磨（ＣＭＰ）により、ビアに平坦に埋め込み、バリアメタル（ＴｉＮ）３１を有する導電プラグ（Ｗ）３２を形成する。
次いで化学気相成長により、４００ｎｍ程度のＰＳＧ膜２９を成長する。次いで化学的機械研磨（ＣＭＰ）し、平坦化する。次いで化学気相成長により、２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）３０を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）３０、ＰＳＧ膜２９、シリコン窒化膜（Ｓｉ３Ｎ４）１８、シリコン酸化膜（ＳｉＯ２）１７、シリコン窒化膜（Ｓｉ３Ｎ４）１６及びＰＳＧ膜１５を順次異方性ドライエッチングし、ビアを形成する。次いでレジスト（図示せず）を除去する。次いでスパッタにより、バリアメタルとなるＴｉＮ３１を成長する。次いで化学気相成長により、タングステン（Ｗ）３２を成長する。次いで化学的機械研磨（ＣＭＰ）により、ビアに平坦に埋め込み、バリアメタル（ＴｉＮ）３１を有する導電プラグ（Ｗ）３２を形成する。
図１（チャネル長方向）図２（チャネル幅方向）
次いで化学気相成長により、５００ｎｍ程度の配線層絶縁膜（ＳｉＯＣ）３３を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、ＳｉＯＣ膜３３を異方性ドライエッチングし、開孔部を形成する。（この際、シリコン窒化膜（Ｓｉ３Ｎ４）３０がエッチングストッパー膜となる。）次いでレジスト（図示せず）を除去する。次いで化学気相成長により、１０ｎｍ程度のバリアメタル（ＴａＮ）３４を成長する。次いでスパッタにより、Ｃｕシード層を成長する。次いで電解メッキ法により５００ｎｍ程度のＣｕを成長する。次いで化学的機械研磨（ＣＭＰ）し、開孔部にＣｕを平坦に埋め込み、バリアメタル（ＴａＮ）３４を有するＣｕ配線３５を形成する。次いで化学気相成長により、Ｃｕのバリア絶縁膜となるシリコン窒化膜（Ｓｉ３Ｎ４）３６を成長し、本願発明のＭＳＯＩ構造の半導体装置を完成する。
次いで化学気相成長により、５００ｎｍ程度の配線層絶縁膜（ＳｉＯＣ）３３を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、ＳｉＯＣ膜３３を異方性ドライエッチングし、開孔部を形成する。（この際、シリコン窒化膜（Ｓｉ３Ｎ４）３０がエッチングストッパー膜となる。）次いでレジスト（図示せず）を除去する。次いで化学気相成長により、１０ｎｍ程度のバリアメタル（ＴａＮ）３４を成長する。次いでスパッタにより、Ｃｕシード層を成長する。次いで電解メッキ法により５００ｎｍ程度のＣｕを成長する。次いで化学的機械研磨（ＣＭＰ）し、開孔部にＣｕを平坦に埋め込み、バリアメタル（ＴａＮ）３４を有するＣｕ配線３５を形成する。次いで化学気相成長により、Ｃｕのバリア絶縁膜となるシリコン窒化膜（Ｓｉ３Ｎ４）３６を成長し、本願発明のＭＳＯＩ構造の半導体装置を完成する。
図２５は第１の実施例の第１の製造方法において、第１の縦（垂直）方向エピタキシャルＳｉ層と第２の縦（垂直）方向エピタキシャルＳｉ層を同じ位置、即ち横（水平）方向エピタキシャルＳｉ層兼第２の縦（垂直）方向エピタキシャルＳｉ層４０を第１の埋め込み絶縁膜７（第１の縦（垂直）方向エピタキシャルＳｉ層が存在した箇所）直上に形成したもので、これを置換させて第２の埋め込み絶縁膜を、第１の埋め込み絶縁膜直上に形成したものであり、第２の縦（垂直）方向エピタキシャルＳｉ層の成長個所は、第１の半導体層の一部の側面であれば自由に選んで差し支えない。
次いで本発明に係る半導体装置における第１の実施例の第２の製造方法について図２６〜図２８を参照し、チャネル長方向を示す図面を用いて説明する。
図３〜図１３の工程をおこなった後、図２６の工程をおこなう。ただし左側のＭＩＳ電界効果トランジスタを形成した第１層目の半導体層（５、６）の側面に接した左側の第１の埋め込み絶縁膜７（第１の縦（垂直）方向エピタキシャルＳｉ層を置換させ形成した領域）と、右側のＭＩＳ電界効果トランジスタを形成した第１層目の半導体層（５、６）の側面に接した右側の第１の埋め込み絶縁膜７（第１の縦（垂直）方向エピタキシャルＳｉ層を置換させ形成した領域）との間に、第１層目の半導体層の一部５が設けられている。
図２６
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）１８、シリコン酸化膜（ＳｉＯ２）１７、シリコン窒化膜（Ｓｉ３Ｎ４）１６及びＰＳＧ膜１５を順次異方性ドライエッチングし、Ｓｉ層５の表面を露出する開孔部を形成する。（開孔部の径は、Ｓｉ層５の径より位置合わせ余裕を含んで若干広めとする。）次いでレジスト（図示せず）を除去する。
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）１８、シリコン酸化膜（ＳｉＯ２）１７、シリコン窒化膜（Ｓｉ３Ｎ４）１６及びＰＳＧ膜１５を順次異方性ドライエッチングし、Ｓｉ層５の表面を露出する開孔部を形成する。（開孔部の径は、Ｓｉ層５の径より位置合わせ余裕を含んで若干広めとする。）次いでレジスト（図示せず）を除去する。
図２７
次いで低温成長（５００℃以下）が可能なＥＣＲプラズマＣＶＤ装置により、露出したＳｉ層５上にｐ型の第２の縦（垂直）方向エピタキシャルＳｉ層４４を成長する。次いで化学的機械研磨（ＣＭＰ）し、シリコン窒化膜（Ｓｉ３Ｎ４）１８の平坦面より突出した第２の縦（垂直）方向エピタキシャルＳｉ層４４を平坦化する。次いで選択化学気相成長法によりＳｉ層４４上に５０ｎｍ程度のタングステン膜４２を成長する。
次いで低温成長（５００℃以下）が可能なＥＣＲプラズマＣＶＤ装置により、露出したＳｉ層５上にｐ型の第２の縦（垂直）方向エピタキシャルＳｉ層４４を成長する。次いで化学的機械研磨（ＣＭＰ）し、シリコン窒化膜（Ｓｉ３Ｎ４）１８の平坦面より突出した第２の縦（垂直）方向エピタキシャルＳｉ層４４を平坦化する。次いで選択化学気相成長法によりＳｉ層４４上に５０ｎｍ程度のタングステン膜４２を成長する。
次いで図１６〜図２４の工程をおこなった後、図２８の工程をおこなう。（ただしエピタキシャル成長Ｓｉ層（１９、２０）はＥＣＲプラズマＣＶＤ装置による低温成長（５００℃以下）とする。）
図２８
次いで化学気相成長により、５００ｎｍ程度の配線層絶縁膜（ＳｉＯＣ）３３を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、ＳｉＯＣ膜３３を異方性ドライエッチングし、開孔部を形成する。（この際、シリコン窒化膜（Ｓｉ３Ｎ４）３０がエッチングストッパー膜となる。）次いでレジスト（図示せず）を除去する。次いで化学気相成長により、１０ｎｍ程度のバリアメタル（ＴａＮ）３４を成長する。次いでスパッタにより、Ｃｕシード層を成長する。次いで電解メッキ法により５００ｎｍ程度のＣｕを成長する。次いで化学的機械研磨（ＣＭＰ）し、開孔部にＣｕを平坦に埋め込み、バリアメタル（ＴａＮ）３４を有するＣｕ配線３５を形成する。次いで化学気相成長により、Ｃｕのバリア絶縁膜となるシリコン窒化膜（Ｓｉ３Ｎ４）３６を成長し、本願発明のＭＳＯＩ構造の半導体装置を完成する。
次いで化学気相成長により、５００ｎｍ程度の配線層絶縁膜（ＳｉＯＣ）３３を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、ＳｉＯＣ膜３３を異方性ドライエッチングし、開孔部を形成する。（この際、シリコン窒化膜（Ｓｉ３Ｎ４）３０がエッチングストッパー膜となる。）次いでレジスト（図示せず）を除去する。次いで化学気相成長により、１０ｎｍ程度のバリアメタル（ＴａＮ）３４を成長する。次いでスパッタにより、Ｃｕシード層を成長する。次いで電解メッキ法により５００ｎｍ程度のＣｕを成長する。次いで化学的機械研磨（ＣＭＰ）し、開孔部にＣｕを平坦に埋め込み、バリアメタル（ＴａＮ）３４を有するＣｕ配線３５を形成する。次いで化学気相成長により、Ｃｕのバリア絶縁膜となるシリコン窒化膜（Ｓｉ３Ｎ４）３６を成長し、本願発明のＭＳＯＩ構造の半導体装置を完成する。
図２９及び図３０は本発明の半導体装置における第２の実施例の模式側断面図（図２９はチャネル長方向、図３０はチャネル幅方向）で、シリコン（Ｓｉ）基板を使用し、ＭＳＯＩ構造に形成したショートチャネルのＮチャネルＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１〜１１、１４〜３６は図１と同じ物を、４５は上面ゲート酸化膜（ＳｉＯ２）、４６は上面ゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）、４７は空孔を示している。
同図においては、第１層目の半導体層に形成されたＭＩＳ電界効果トランジスタが包囲型ゲート電極を有さず、上面のみにゲート電極が形成されていること及び第１層目の半導体層のゲート電極直下部に空孔が形成されていること以外は図１とほぼ同じ構造の半導体装置が形成されている。
本実施例においては、第１層目の半導体層の上面にしかチャネルを形成できず、やや高速性に劣るが、半導体基板にＮチャネルＭＩＳ電界効果トランジスタのオフ電圧を印加することにより、バックチャネルリークを抑えることができ、それ以外はほぼ第１の実施例と同様の効果を得ることができる。
同図においては、第１層目の半導体層に形成されたＭＩＳ電界効果トランジスタが包囲型ゲート電極を有さず、上面のみにゲート電極が形成されていること及び第１層目の半導体層のゲート電極直下部に空孔が形成されていること以外は図１とほぼ同じ構造の半導体装置が形成されている。
本実施例においては、第１層目の半導体層の上面にしかチャネルを形成できず、やや高速性に劣るが、半導体基板にＮチャネルＭＩＳ電界効果トランジスタのオフ電圧を印加することにより、バックチャネルリークを抑えることができ、それ以外はほぼ第１の実施例と同様の効果を得ることができる。
図３１は本発明の半導体装置における第３の実施例で、シリコン（Ｓｉ）基板を使用し、ＭＳＯＩ構造に形成したショートチャネルのＮチャネルＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１〜４、７〜１８、２１〜３６は図１と同じ物を、４８はｐ型の第１の横（水平）方向エピタキシャルＳｉＧｅ層（第１層目の半導体層）、４９はｐ型の第２の横（水平）方向エピタキシャル歪みＳｉ層（第１層目の半導体層）、５０はｐ型の第１の横（水平）方向エピタキシャルＳｉＧｅ層（第２層目の半導体層）、５１はｐ型の第２の横（水平）方向エピタキシャル歪みＳｉ層（第２層目の半導体層）を示している。
同図においては、第１層目の半導体層（Ｓｉ層）及び第２層目の半導体層（Ｓｉ層）共に一対のＳｉＧｅ層間に歪みＳｉ層が挟まれた構造からなる半導体層が形成されていること以外は図１とほぼ同じ構造の半導体装置が形成されている。
本実施例においても第１の実施例と同様の効果を得ることができ、製造方法はやや複雑になるが、格子定数の小さなＳｉ層を、左右から格子定数の大きなＳｉＧｅ層により挟んだ構造の単結晶半導体層を形成できるため、左右のＳｉＧｅ層から歪みＳｉ層の格子定数を広げることが可能で、キャリアの移動度を増加させることができることにより、さらなる高速化が可能である。
同図においては、第１層目の半導体層（Ｓｉ層）及び第２層目の半導体層（Ｓｉ層）共に一対のＳｉＧｅ層間に歪みＳｉ層が挟まれた構造からなる半導体層が形成されていること以外は図１とほぼ同じ構造の半導体装置が形成されている。
本実施例においても第１の実施例と同様の効果を得ることができ、製造方法はやや複雑になるが、格子定数の小さなＳｉ層を、左右から格子定数の大きなＳｉＧｅ層により挟んだ構造の単結晶半導体層を形成できるため、左右のＳｉＧｅ層から歪みＳｉ層の格子定数を広げることが可能で、キャリアの移動度を増加させることができることにより、さらなる高速化が可能である。
図３２は本発明の半導体装置における第４の実施例で、シリコン（Ｓｉ）基板を使用し、ＭＳＯＩ構造に形成したショートチャネルのＮチャネルＭＩＳ電界効果トランジスタ及びＰチャネルＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１〜２１、２６〜３６は図１と同じ物を、５２はｎ型の第１の横（水平）方向エピタキシャルＳｉ層（第２層目の半導体層）、５３はｎ型の第２の横（水平）方向エピタキシャルＳｉ層（第２層目の半導体層）、５４はｐ＋型ソース領域、５５はｐ＋型ドレイン領域を示している。
同図においては、第２層目の半導体層において、ＮチャネルＭＩＳ電界効果トランジスタの替りにＰチャネルＭＩＳ電界効果トランジスタが形成されていること以外は図１とほぼ同じ構造の半導体装置が形成されている。
本実施例においてはＣＭＯＳを形成することも可能で、第１の実施例と同様の効果を得ることができる。
同図においては、第２層目の半導体層において、ＮチャネルＭＩＳ電界効果トランジスタの替りにＰチャネルＭＩＳ電界効果トランジスタが形成されていること以外は図１とほぼ同じ構造の半導体装置が形成されている。
本実施例においてはＣＭＯＳを形成することも可能で、第１の実施例と同様の効果を得ることができる。
図３３は本発明の半導体装置における第５の実施例で、シリコン（Ｓｉ）基板を使用し、ＭＳＯＩ構造に形成したショートチャネルのＮチャネルＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１〜３６は図１と同じ物を、５６はバリアメタル（ＴｉＮ）、５７は導電プラグ（Ｗ）、５８は下層配線（Ｗ）、５９は燐珪酸ガラス（ＰＳＧ）膜を示している。
同図においては、第１層目の半導体層に形成されたＭＩＳ電界効果トランジスタ用の下層配線が形成されていること以外は図１とほぼ同じ構造の半導体装置が形成されている。
本実施例においては製造方法がやや複雑になるが、配線の自由度が増すことにより、さらなる高集積化が可能で、それ以外は第１の実施例と同様の効果を得ることができる。
同図においては、第１層目の半導体層に形成されたＭＩＳ電界効果トランジスタ用の下層配線が形成されていること以外は図１とほぼ同じ構造の半導体装置が形成されている。
本実施例においては製造方法がやや複雑になるが、配線の自由度が増すことにより、さらなる高集積化が可能で、それ以外は第１の実施例と同様の効果を得ることができる。
上記実施例においては、半導体層を成長させる場合に化学気相成長を使用しているが、これに限定されず、分子線成長法（ＭＢＥ）によっても、有機金属気相成長法（ＭＯＣＶＤ）によっても、原子層結晶成長法（ＡＬＥ）によっても、また他のいかなる結晶成長法を利用してもよい。
上記実施例においては、ＮチャネルのＭＩＳ電界効果トランジスタを形成する場合について記載しているが、ＰチャネルのＭＩＳ電界効果トランジスタを形成してもよい。
またゲート電極、ゲート酸化膜、バリアメタル、導電プラグ、配線、絶縁膜等は上記実施例に限定されず、同様の特性を有する材料であればどのような材料を使用してもよい。
また上記実施例のすべてはエンハンスメント型のＭＩＳ電界効果トランジスタを形成する場合について記載しているが、デブリーション型のＭＩＳ電界効果トランジスタを形成してもよい。この場合は導電型が反対のエピタキシャル半導体層を成長するか、あるいはエピタキシャル半導体層を成長して後に反対導電型の不純物をイオン注入して導電型を変換したエピタキシャル半導体層を使用して同様構造のＭＩＳ電界効果トランジスタを形成すればよい。
また上記実施例においては、２層のＳＯＩ基板を形成する場合を説明しているが、３層以上のＳＯＩ基板を形成する場合にも本願発明を利用すれば製造は容易である。
上記実施例においては、ＮチャネルのＭＩＳ電界効果トランジスタを形成する場合について記載しているが、ＰチャネルのＭＩＳ電界効果トランジスタを形成してもよい。
またゲート電極、ゲート酸化膜、バリアメタル、導電プラグ、配線、絶縁膜等は上記実施例に限定されず、同様の特性を有する材料であればどのような材料を使用してもよい。
また上記実施例のすべてはエンハンスメント型のＭＩＳ電界効果トランジスタを形成する場合について記載しているが、デブリーション型のＭＩＳ電界効果トランジスタを形成してもよい。この場合は導電型が反対のエピタキシャル半導体層を成長するか、あるいはエピタキシャル半導体層を成長して後に反対導電型の不純物をイオン注入して導電型を変換したエピタキシャル半導体層を使用して同様構造のＭＩＳ電界効果トランジスタを形成すればよい。
また上記実施例においては、２層のＳＯＩ基板を形成する場合を説明しているが、３層以上のＳＯＩ基板を形成する場合にも本願発明を利用すれば製造は容易である。
本願発明は、特に極めて高集積、高速且つ高信頼な半導体装置を目指したものではあるが、高速に限らず、ＭＩＳ電界効果トランジスタを搭載するすべての半導体集積回路に利用することは可能である。
またＭＩＳ電界効果トランジスタばかりでなく、他の電界効果トランジスタ、バイポーラトランジスタ等からなる半導体集積回路に利用できる可能性がある。
またＭＩＳ電界効果トランジスタばかりでなく、他の電界効果トランジスタ、バイポーラトランジスタ等からなる半導体集積回路に利用できる可能性がある。
１ ｐ型のシリコン（Ｓｉ）基板
２ シリコン窒化膜（Ｓｉ３Ｎ４）
３ シリコン酸化膜（ＳｉＯ２）
４ 素子分離領域のシリコン窒化膜（Ｓｉ３Ｎ４）
５ ｐ型の第１の横（水平）方向エピタキシャルＳｉ層（第１層目の半導体層）
６ ｐ型の第２の横（水平）方向エピタキシャルＳｉ層（第１層目の半導体層）
７ 第１の埋め込み絶縁膜（Ｓｉ３Ｎ４）
８ ｎ＋型ソース領域
９ ｎ型ソース領域
１０ ｎ型ドレイン領域
１１ ｎ＋型ドレイン領域
１２ ゲート酸化膜（ＳｉＯ２）
１３ ゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）（第１層目の包囲型ゲート電極）
１４ サイドウォール（ＳｉＯ２）
１５ 燐珪酸ガラス（ＰＳＧ）膜
１６ シリコン窒化膜（Ｓｉ３Ｎ４）
１７ シリコン酸化膜（ＳｉＯ２）
１８ シリコン窒化膜（Ｓｉ３Ｎ４）
１９ ｐ型の第１の横（水平）方向エピタキシャルＳｉ層（第２層目の半導体層）
２０ ｐ型の第２の横（水平）方向エピタキシャルＳｉ層（第２層目の半導体層）
２１ 第２の埋め込み絶縁膜（Ｓｉ３Ｎ４）
２２ ｎ＋型ソース領域
２３ ｎ型ソース領域
２４ ｎ型ドレイン領域
２５ ｎ＋型ドレイン領域
２６ ゲート酸化膜（ＳｉＯ２）
２７ ゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）（第２層目の包囲型ゲート電極）
２８ サイドウォール（ＳｉＯ２）
２９ 燐珪酸ガラス（ＰＳＧ）膜
３０ シリコン窒化膜（Ｓｉ３Ｎ４）
３１ バリアメタル（ＴｉＮ）
３２ 導電プラグ（Ｗ）
３３ ＳｉＯＣ膜
３４ バリアメタル（ＴａＮ）
３５ Ｃｕ配線（Ｃｕシード層含む）
３６ バリア絶縁膜（Ｓｉ３Ｎ４）
３７ ｐ型の第１の縦（垂直）方向エピタキシャルＳｉ層
３８ 選択化学気相成長導電膜（Ｗ）
３９ シリコン酸化膜（ＳｉＯ２）
４０ ｐ型の第３の横（水平）方向エピタキシャルＳｉ層（第１層目の半導体層）兼第２の縦（垂直）方向エピタキシャルＳｉ層
４１ 空孔
４２ 選択化学気相成長導電膜（Ｗ）
４３ シリコン酸化膜（ＳｉＯ２）
４４ 第２の縦（垂直）方向エピタキシャルＳｉ層
４５ 上面ゲート酸化膜（ＳｉＯ２）
４６ 上面ゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）
４７ 空孔
４８ ｐ型の第１の横（水平）方向エピタキシャルＳｉＧｅ層（第１層目の半導体層）
４９ ｐ型の第２の横（水平）方向エピタキシャル歪みＳｉ層（第１層目の半導体層）
５０ ｐ型の第１の横（水平）方向エピタキシャルＳｉＧｅ層（第２層目の半導体層）
５１ ｐ型の第２の横（水平）方向エピタキシャル歪みＳｉ層（第２層目の半導体層）
５２ ｎ型の第１の横（水平）方向エピタキシャルＳｉ層（第２層目の半導体層）
５３ ｎ型の第２の横（水平）方向エピタキシャルＳｉ層（第２層目の半導体層）
５４ ｐ＋型ソース領域
５５ ｐ＋型ドレイン領域
５６ バリアメタル（ＴｉＮ）
５７ 導電プラグ（Ｗ）
５８ 下層配線（Ｗ）
５９ 燐珪酸ガラス（ＰＳＧ）膜
２ シリコン窒化膜（Ｓｉ３Ｎ４）
３ シリコン酸化膜（ＳｉＯ２）
４ 素子分離領域のシリコン窒化膜（Ｓｉ３Ｎ４）
５ ｐ型の第１の横（水平）方向エピタキシャルＳｉ層（第１層目の半導体層）
６ ｐ型の第２の横（水平）方向エピタキシャルＳｉ層（第１層目の半導体層）
７ 第１の埋め込み絶縁膜（Ｓｉ３Ｎ４）
８ ｎ＋型ソース領域
９ ｎ型ソース領域
１０ ｎ型ドレイン領域
１１ ｎ＋型ドレイン領域
１２ ゲート酸化膜（ＳｉＯ２）
１３ ゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）（第１層目の包囲型ゲート電極）
１４ サイドウォール（ＳｉＯ２）
１５ 燐珪酸ガラス（ＰＳＧ）膜
１６ シリコン窒化膜（Ｓｉ３Ｎ４）
１７ シリコン酸化膜（ＳｉＯ２）
１８ シリコン窒化膜（Ｓｉ３Ｎ４）
１９ ｐ型の第１の横（水平）方向エピタキシャルＳｉ層（第２層目の半導体層）
２０ ｐ型の第２の横（水平）方向エピタキシャルＳｉ層（第２層目の半導体層）
２１ 第２の埋め込み絶縁膜（Ｓｉ３Ｎ４）
２２ ｎ＋型ソース領域
２３ ｎ型ソース領域
２４ ｎ型ドレイン領域
２５ ｎ＋型ドレイン領域
２６ ゲート酸化膜（ＳｉＯ２）
２７ ゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）（第２層目の包囲型ゲート電極）
２８ サイドウォール（ＳｉＯ２）
２９ 燐珪酸ガラス（ＰＳＧ）膜
３０ シリコン窒化膜（Ｓｉ３Ｎ４）
３１ バリアメタル（ＴｉＮ）
３２ 導電プラグ（Ｗ）
３３ ＳｉＯＣ膜
３４ バリアメタル（ＴａＮ）
３５ Ｃｕ配線（Ｃｕシード層含む）
３６ バリア絶縁膜（Ｓｉ３Ｎ４）
３７ ｐ型の第１の縦（垂直）方向エピタキシャルＳｉ層
３８ 選択化学気相成長導電膜（Ｗ）
３９ シリコン酸化膜（ＳｉＯ２）
４０ ｐ型の第３の横（水平）方向エピタキシャルＳｉ層（第１層目の半導体層）兼第２の縦（垂直）方向エピタキシャルＳｉ層
４１ 空孔
４２ 選択化学気相成長導電膜（Ｗ）
４３ シリコン酸化膜（ＳｉＯ２）
４４ 第２の縦（垂直）方向エピタキシャルＳｉ層
４５ 上面ゲート酸化膜（ＳｉＯ２）
４６ 上面ゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）
４７ 空孔
４８ ｐ型の第１の横（水平）方向エピタキシャルＳｉＧｅ層（第１層目の半導体層）
４９ ｐ型の第２の横（水平）方向エピタキシャル歪みＳｉ層（第１層目の半導体層）
５０ ｐ型の第１の横（水平）方向エピタキシャルＳｉＧｅ層（第２層目の半導体層）
５１ ｐ型の第２の横（水平）方向エピタキシャル歪みＳｉ層（第２層目の半導体層）
５２ ｎ型の第１の横（水平）方向エピタキシャルＳｉ層（第２層目の半導体層）
５３ ｎ型の第２の横（水平）方向エピタキシャルＳｉ層（第２層目の半導体層）
５４ ｐ＋型ソース領域
５５ ｐ＋型ドレイン領域
５６ バリアメタル（ＴｉＮ）
５７ 導電プラグ（Ｗ）
５８ 下層配線（Ｗ）
５９ 燐珪酸ガラス（ＰＳＧ）膜
Claims (3)
- 半導体基板と、前記半導体基板上に設けられた複数層からなる第１の層間絶縁膜と、前記第１の層間絶縁膜に平坦に埋め込まれて選択的に設けられた第１の半導体層と、少なくとも前記第１の半導体層及び前記第１の層間絶縁膜により側面を包囲されて設けられた第１の埋め込み絶縁膜と、前記第１の半導体層に設けられた第１のＭＩＳ電界効果トランジスタと、前記第１の半導体層上に設けられた複数層からなる第２の層間絶縁膜と、前記第２の層間絶縁膜に平坦に埋め込まれて選択的に設けられた第２の半導体層と、少なくとも前記第２の半導体層及び前記第２の層間絶縁膜により側面を包囲されて設けられた第２の埋め込み絶縁膜と、前記第２の半導体層に設けられた第２のＭＩＳ電界効果トランジスタとを備え、且つ前記第１及び第２のＭＩＳ電界効果トランジスタは、それぞれ前記第１あるいは第２の半導体層の一部の周囲をゲート絶縁膜を介して包囲する構造に設けられたゲート電極と、前記ゲート電極に自己整合して前記第１あるいは第２の半導体層に設けられたソースドレイン領域と、を有していることを特徴とする半導体装置。
- 前記第１の半導体層は、前記半導体基板より形成された第１の縦（垂直）方向エピタキシャル半導体層を媒介して設けられ、前記第２の半導体層は、前記第１の半導体層より形成された第２の縦（垂直）方向エピタキシャル半導体層を媒介して設けられ、且つ前記第１の埋め込み絶縁膜は、前記第１の縦（垂直）方向エピタキシャル半導体層を除去して形成された開孔部を埋め込んだ絶縁膜からなり、前記第２の埋め込み絶縁膜は、前記第２の縦（垂直）方向エピタキシャル半導体層を除去して形成された開孔部を埋め込んだ絶縁膜からなることを特徴とする請求項１に記載の半導体装置。
- 半導体基板上に第１の層間絶縁膜を介して設けられた第１の半導体層に第１のＭＩＳ電界効果トランジスタが形成された半導体装置において、前記第１の半導体層上に第２の層間絶縁膜を形成する工程と、前記第２の層間絶縁膜及び前記第１の層間絶縁膜の一部を選択的にエッチング除去し、前記第１の半導体層の一部の側面を露出する第１の開孔部を形成する工程と、前記第１の開孔部を平坦に埋め込むように、前記第１の半導体層の側面より、連続して横（水平）方向及び縦（垂直）方向エピタキシャル成長半導体層を形成する工程と、前記縦（垂直）方向エピタキシャル成長半導体層上に選択化学気相成長導電膜を形成する工程と、前記縦（垂直）方向エピタキシャル成長半導体層の一部の側面を露出する第２の開孔部を形成する工程と、前記第２の開孔部を平坦に埋め込むように、前記縦（垂直）方向エピタキシャル成長半導体層の側面より横（水平）方向にエピタキシャル半導体層を成長させ、第２の半導体層を形成する工程と、前記第２の半導体層上に酸化膜を形成する工程と、前記酸化膜及び前記第２の層間絶縁膜をマスク層として、前記選択化学気相成長導電膜、前記横（水平）方向及び縦（垂直）方向エピタキシャル成長半導体層をエッチング除去し、第３の開孔部を形成する工程と、前記第３の開孔部に平坦に埋め込み絶縁膜を形成する工程と、前記第２の半導体層に第２のＭＩＳ電界効果トランジスタを形成する工程とをおこなうことを特徴とする半導体装置の製造方法。
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015103530A (ja) * | 2013-11-20 | 2015-06-04 | 猛英 白土 | 半導体装置及びその製造方法 |
| JP2015103531A (ja) * | 2013-11-20 | 2015-06-04 | 猛英 白土 | 半導体装置 |
| DE102020106233A1 (de) | 2020-02-27 | 2021-09-02 | Taiwan Semiconductor Manufacturing Co., Ltd. | Halbleiterbauelement |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05114563A (ja) * | 1991-10-23 | 1993-05-07 | Rohm Co Ltd | Ｓｏｉ構造の製造方法 |
| JPH05190854A (ja) * | 1992-01-13 | 1993-07-30 | Fujitsu Ltd | 半導体装置の製造方法 |
| JP2003298047A (ja) * | 2002-04-02 | 2003-10-17 | Takehide Shirato | 半導体装置及びその製造方法 |
| WO2010067517A1 (ja) * | 2008-12-11 | 2010-06-17 | 株式会社日立国際電気 | 半導体装置の製造方法 |
| JP2012039002A (ja) * | 2010-08-10 | 2012-02-23 | Takehide Shirato | 半導体装置及びその製造方法 |
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Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05114563A (ja) * | 1991-10-23 | 1993-05-07 | Rohm Co Ltd | Ｓｏｉ構造の製造方法 |
| JPH05190854A (ja) * | 1992-01-13 | 1993-07-30 | Fujitsu Ltd | 半導体装置の製造方法 |
| JP2003298047A (ja) * | 2002-04-02 | 2003-10-17 | Takehide Shirato | 半導体装置及びその製造方法 |
| WO2010067517A1 (ja) * | 2008-12-11 | 2010-06-17 | 株式会社日立国際電気 | 半導体装置の製造方法 |
| JP2012039002A (ja) * | 2010-08-10 | 2012-02-23 | Takehide Shirato | 半導体装置及びその製造方法 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015103530A (ja) * | 2013-11-20 | 2015-06-04 | 猛英 白土 | 半導体装置及びその製造方法 |
| JP2015103531A (ja) * | 2013-11-20 | 2015-06-04 | 猛英 白土 | 半導体装置 |
| DE102020106233A1 (de) | 2020-02-27 | 2021-09-02 | Taiwan Semiconductor Manufacturing Co., Ltd. | Halbleiterbauelement |
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