JP2015103531A - 半導体装置 - Google Patents
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Abstract
【解決手段】半導体基板1上に複数層からなる絶縁膜(2、3)を介して下層半導体層(7、8)が設けられ、さらに積層された層間絶縁膜9及び空孔16を介して上層半導体層(17〜19)が設けられ、下層及び上層半導体層の一部(8、17、18)の周囲にゲート絶縁膜10を介して、部分的にゲート電極長が異なり、一体化した、包囲する構造のゲート電極(変形一体化包囲型ゲート電極)11が設けられ、変形一体化包囲型ゲート電極11に自己整合して、下層及び上層半導体層の一部(7、17、19)にそれぞれ異なる導電型のソースドレイン領域(12、13、21〜24)が設けられた積層構造のNチャネル及びPチャネルMISFETからなるCMOS型半導体装置を形成したもの。
【選択図】図1
Description
同図においては、p型のシリコン基板71上に酸化膜72を介して貼り合わせられ、素子分離領域形成用トレンチ及び埋め込み酸化膜73により島状に絶縁分離された薄膜のp型の半導体層(SOI基板)74及びn型の半導体層(SOI基板)75が形成され、このp型のSOI基板74にはゲート電極83にセルフアライン形成されたn型ソースドレイン領域(77、78)、サイドウォール84にセルフアライン形成されたn+型ソースドレイン領域(76、79)からなるNチャネルのLDD(Lightly Doped Drain)構造のMIS電界効果トランジスタが形成され、n型のSOI基板75にはゲート電極83にセルフアライン形成されたサイドウォール84にセルフアライン形成されたp+型ソースドレイン領域(80、81)からなるPチャネルのMIS電界効果トランジスタが形成されている。さらにn+型ソースドレイン領域(76、79)及びp+型ソースドレイン領域(80、81)は、それぞれバリアメタル87を有する導電プラグ88を介して、バリアメタル90を有するCu配線91に接続され、所望の電圧が印加されている。
したがって、周囲を絶縁膜で囲まれたソースドレイン領域を形成できることによる接合容量の低減、SOI基板を完全空乏化できることによる空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減、SOI基板へのコンタクト領域の除去等により通常のバルクウエハーに形成するMIS電界効果トランジスタからなるCMOSに比較し、高速化、低電力化、高性能化及び高集積化が可能となる。
しかしSOI基板下の導電体(p型のシリコン基板)に接地電圧を印加するため、p型のSOI基板に形成するNチャネルのMIS電界効果トランジスタのバックチャネルはオフ状態が保たれるが、n型のSOI基板に形成するPチャネルのMIS電界効果トランジスタのバックチャネルは常にオン状態になってしまうため、NチャネルのMIS電界効果トランジスタにおいては、ゲート電極に印加される電圧が接地電圧でも電源電圧でも正常に動作するが、PチャネルのMIS電界効果トランジスタにおいては、接地電圧ではフロントチャネルにもバックチャネルにも電流が流れ、電源電圧ではフロントチャネルはオフ(電流が流れない)であるが、バックチャネルには微小な電流リークがあり、誤動作することが避けられないという欠点があった。
またCMOSを形成する場合、酸化膜上に貼り合わせたシリコン基板にNチャネル及びPチャネルMIS電界効果トランジスタを横方向に並べて形成しなければならなかったため、高集積化が達成されなかった。
またCMOSの集積回路を形成する場合、一対のNチャネル及びPチャネルMIS電界効果トランジスタのゲート電極は同電圧に接続されるのが一般的であり、Nチャネル及びPチャネルMIS電界効果トランジスタにそれぞれ固有のゲート電極を形成し、配線体によりそれぞれのゲート電極を接続しなければならなかったので、高集積化が達成されにくかった。
またこのようなSOI構造をつくるために、均一な単結晶を持つ半導体基板を、酸化膜を介して別の半導体基板に貼り合わせる、いわゆる貼り合わせSOIウエハーを購入しなければならず、ウエハーメーカーの低コスト化技術に頼ったとしても、量産段階においてバルクウエハーの2〜3倍程度と極めてコスト高であるという欠点もあった。
またSOI構造をつくる別の手段として、バルクウエハーを利用し、酸素イオンを注入して高温の熱処理によりバルクウエハー内部にシリコン酸化膜を形成する、いわゆるSIMOX(Separation by Implanted Oxygen)法によるSOI基板の形成を使用しても、極めて高価な高ドーズのイオン注入マシンを購入しなければならないこと及び高ドーズ量の酸素をイオン注入するために長時間の製造工程を要することによるコスト高の問題、シリコン酸化膜厚の制御が難しく、完全空乏型のSOI基板の形成が難しいこと、あるいは10インチ〜12インチの大口径ウエハーの使用における酸素イオン注入による結晶欠陥のダメージ修復に関する特性の不安定性等の欠点があった。
また貼り合わせSOI基板を使用しても、SIMOX法によるSOI基板を使用しても、いずれも高温の熱処理が必要で、単結晶シリコンからなるSOI基板を多層化することが不可能であり、3次元の半導体集積回路を形成することができなかった。
また化学気相成長により成長した多結晶シリコン層を、レーザーアニールにより再結晶化させ、単結晶シリコン層に変換させる試みは、以前さかんに試みられたが、結晶粒界が存在し、完全な単結晶シリコン層が得られず、極めてリーク電流が多いため実用化できず、多層のSOI基板に関しては、実現の可能性が全く見出されていなかった。
(1)かなりのコスト高になり、付加価値の高い特殊用途の製品にしか使用できず、廉価な汎用品に適用できる技術に乏しかったこと。
(2)大口径ウエハーにおけるSOI基板の薄膜化の制御性が難しいため、完全空乏化させたSOI基板の形成が難しく、内蔵する多数のMIS電界効果トランジスタの特性の安定性が得られにくかったこと。
(3)SOI構造に形成したMIS電界効果トランジスタのSOI基板下に導電体(半導体基板又は下層配線)が存在した場合、ゲート電極に印加される電圧と異なる電圧が印加された場合(特にオン電圧が印加された場合)、SOI基板底部に生ずる微小なバックチャネルリークを防止できなかったこと。
(4)貼り合わせあるいはSIMOX法によるSOI基板を形成する際、高温処理が必要であり、多層のSOI基板を形成し、それぞれのSOI基板にMIS電界効果トランジスタを形成することが不可能であったこと。
(5)CMOSを形成する場合、いずれか一方のMIS電界効果トランジスタのバックチャネルリークを防止できなかったこと、Nチャネル及びPチャネルMIS電界効果トランジスタ共に表面上の占有面積を有して形成しなければならないことにより、高集積化の妨げになっていること及びゲート電極配線の微細化が実現できないこと。
等の問題が顕著になりつつあり、現状技術により微細なSOI構造のCMOSを形成しているだけでは、さらなる高速化及び高集積化を達成する3次元化が実現できなかったことである。
また半導体層のチャネル領域形成箇所を、ゲート酸化膜を介して完全に包囲する包囲型ゲート電極を形成でき、且つ上下層に積層した半導体層に形成したPチャネルMIS電界効果トランジスタのゲート電極とNチャネルMIS電界効果トランジスタのゲート電極を自己整合して一体化(共通化)した一体化包囲型ゲート電極を形成でき、さらに部分的にゲート電極長が異なる変形一体化包囲型ゲート電極を自己整合して形成できるため、チャネル以外の電流経路を遮断でき、完全なチャネル制御が可能であり、バックチャネルリークを改善する(CMOSのSOI化を実現するために絶対に克服しなくてはならない課題)ことができることによる高信頼性及び高性能化を、4面(上下面及びチャネル幅方向の2側面)にチャネルを形成できるため、表面(上面)の占有面積を増やすことなくチャネル幅を増加できるので、駆動電流を増加できることによる高速化及び高集積化を、下層半導体層に形成したPチャネルMIS電界効果トランジスタの直上に上層半導体層に形成したNチャネルMIS電界効果トランジスタを積層して形成できることによる表面(上面)の占有面積の微細化による高集積化を、PチャネルMIS電界効果トランジスタのゲート電極とNチャネルMIS電界効果トランジスタのゲート電極を自己整合して一体化できることによるゲート電極配線の高集積化を達成でき、さらに上層半導体層に形成するNチャネルMIS電界効果トランジスタにおいて、実効チャネル長(ソースドレイン領域間の最短距離)を規定する上面部のゲート電極長と、実効チャネル長の規定には関与しない側面部及び下面部のゲート電極長を別扱いし、自己整合して側面部及び下面部のゲート電極長を上面部のゲート電極長より短くすることにより、側面部及び下面部の包囲型ゲート電極とソースドレイン領域との重なりを縮小し、浮遊容量を低減できることによる高速化を、半導体層に対向する包囲型ゲート電極の面積を縮小できることにより、ゲート容量を低減できることによる高速化を、達成することが可能である。
また成長するシリコン窒化膜(Si3N4)の膜厚により、下層半導体層及び上層半導体層(SOI基板)の膜厚を決定できるため、大口径ウエハーによる製造にも対応できる、完全空乏型のSOI構造の半導体層を容易に形成することが可能である。
また下層半導体層及び上層半導体層(SOI基板)を形成するために必要な、それぞれの縦(垂直)方向エピタキシャル半導体層を自己整合して素子分離領域の一部を形成する埋め込み絶縁膜に変換できることによる高信頼性及び高集積化を可能にすることができる。
またエピタキシャル成長半導体層形成後に、自己整合的に埋め込みシリコン酸化膜(SiO2)を形成できるため、完全な単結晶半導体層を得るために必要な下地絶縁膜バリア層(TiN)とバックチャネルリークを防止するために必要な変形一体化包囲型ゲート電極とを絶縁分離することが可能である。
また下層半導体層及び上層半導体層間に空孔を設けることにより、通常のシリコン酸化膜が形成された構造に比較し、p+型ソースドレイン領域とn+型ソースドレイン領域間の容量を大幅に低減することが可能(該当箇所では、空気とシリコン酸化膜(SiO2)との誘電率の相違で約1/4になる)で、高速化を可能にすることもできる。
また微細な、結晶性が極めて良好な半導体層の一部(チャネル領域形成箇所)に自己整合して、MIS電界効果トランジスタの構成要素(低濃度及び高濃度のソースドレイン領域、ゲート酸化膜及び変形一体化包囲型ゲート電極)を微細に形成することも可能である。
また格子定数の小さなSi層を、左右から格子定数の大きなSiGe層により挟んだ構造の単結晶半導体層を形成することも可能で、左右のSiGe層から歪みSi層に引っ張り応力を与えることにより、格子間隔を広げることができるので、キャリアの移動度を増加させることができることにより、さらなる高速化が可能である。
またインバータ回路等に必要なNチャネル及びPチャネルMIS電界効果トランジスタのドレイン領域を同電圧に接続する配線を、自己整合して微細に形成することも可能である。
またPチャネルMIS電界効果トランジスタのチャネル領域幅をNチャネルMIS電界効果トランジスタのチャネル領域幅より広くすることも可能で、バランスの良いスイッチング特性を有する高速なCMOS回路を形成することが可能である。
また上下の半導体層にそれぞれ形成するPチャネルMIS電界効果トランジスタのゲート電極長とNチャネルMIS電界効果トランジスタのゲート電極長を、相違させ、自由に設定することが可能で、バランスの良いスイッチング特性を有する高速なCMOS回路を形成することも可能である。
即ち、高速大容量通信装置、携帯情報端末、車載用機器、各種電子機械機器、宇宙関連機器等に対応可能な大規模半導体集積回路の製造を可能とする、高速、高信頼、高性能及び高集積を併せ持つ極めて低電力なCMOS型半導体装置を得ることができる。
本発明者は当該技術を、絶縁膜上の変形一体化包囲型ゲート電極を有するCMOS(CMOS with Transformed and Simplified Surrounding Gate on Insulator)と命名し、ゲート電極の構造をTSSG(ティーエスエスジー)構造と略称する。
なお本願発明で呼称する変形一体化包囲型ゲート電極(TSSG)とは、上下に積層したNチャネルMIS電界効果トランジスタの包囲型ゲート電極とPチャネルMIS電界効果トランジスタの包囲型ゲート電極が単一の包囲型ゲート電極として、一体化しており、さらにチャネル領域を包囲する箇所のゲート電極長が同一でなく、部分的に異なっている包囲型ゲート電極を示している。
(1)Si基板上に複数層からなる絶縁膜及び第1の下地絶縁膜バリア層(TiN)を形成し、選択的に開孔し、Si基板表面から第1の縦(垂直)方向エピタキシャルSi層を成長させる。
(2)第1の縦(垂直)方向エピタキシャルSi層の側面の一部から第1の下地絶縁膜バリア層(TiN)上に第1の横(水平)方向エピタキシャルSi層を成長させる。(下層半導体層の形成)
(3)第1の下地絶縁膜バリア層(TiN)直上の絶縁膜及び下層半導体層(Si)直下以外の第1の下地絶縁膜バリア層(TiN)を除去し、形成された開孔部に素子分離用の絶縁膜を平坦に埋め込み、下層半導体層の素子分離領域を形成する。
(4)下層半導体層上を含む全面に複数層からなる層間絶縁膜及び第2の下地絶縁膜バリア層(TiN)を形成し、選択的に開孔し、第1の縦(垂直)方向エピタキシャルSi層の表面を露出させる。
(5)第1の縦(垂直)方向エピタキシャルSi層上に第2の縦(垂直)方向エピタキシャルSi層を成長させる。
(6)第2の縦(垂直)方向エピタキシャルSi層の側面の一部から第2の下地絶縁膜バリア層(TiN)上に第2の横(水平)方向エピタキシャルSi層を成長させる。(上層半導体層の形成)
(7)上層半導体層の一部、直下の第2の下地絶縁膜バリア層(TiN)、層間絶縁膜の一部、第2及び第1の縦(垂直)方向エピタキシャルSi層を除去し、開孔部を形成する。
(8)開孔部下の下層半導体層の一部にp+型ソースドレイン領域を形成する。
(9)第2の下地絶縁膜バリア層(TiN)直上の絶縁膜及び上層半導体層(Si)直下以外の第2の下地絶縁膜バリア層(TiN)を除去し、形成された3段の開孔部に素子分離用の絶縁膜を平坦に埋め込み、上層半導体層の素子分離領域及び下層半導体層の素子分離領域の一部を形成する。
(10)上層半導体層上を含む全面に複数層からなる第1のマスク層を形成して後、チャネル部に相当する箇所の第1のマスク層の一部を除去し、第1段目の開孔部を形成する。
(11)異方性ドライエッチングにより、第1段目の開孔部の側壁に第2のマスク層を形成する。
(12)第2のマスク層により、チャネル部に相当する箇所の残りの第1のマスク層、上層半導体層、第2の下地絶縁膜バリア層、上層半導体層の素子分離用絶縁膜、層間絶縁膜、下層半導体層、第1の下地絶縁膜バリア層、下層半導体層の素子分離用絶縁膜及び下層絶縁膜の一部を選択的に順次異方性ドライエッチングし、第2段目の開孔部を形成する。
(13)開孔部を通じ、第1及び第2の下地絶縁膜バリア層を若干等方性エッチングし、上層及び下層半導体層下に間隙部を形成する。
(14)間隙部に絶縁膜を埋め込む。(以後形成する変形一体化包囲型ゲート電極と下地絶縁膜バリア層とを絶縁分離する。)
(15)第2のマスク層をエッチング除去し、2段になった第1段目及び第2段目の開孔部を形成する。
(16)露出した上層及び下層半導体層の側面間にそれぞれチャネル領域形成用のSi層を成長する。(直下は空孔で、完全な単結晶半導体層を形成、MIS電界効果トランジスタのチャネル領域形成用半導体層)
(17)チャネル領域形成用のそれぞれの半導体層の周囲にゲート絶縁膜を形成する。
(18)ゲート絶縁膜上から下層半導体層及び上層半導体層に閾値電圧制御用の不純物を順次イオン注入する。
(19)開孔部に変形一体化包囲型ゲート電極(上下に一体化(共通化)された、上層半導体層の上面部のゲート電極長が上層半導体層の側面部、下面部及び下層半導体層の全周囲のゲート電極長より長い包囲型ゲート電極)を平坦に埋め込む。(Nチャネル及びPチャネルMIS電界効果トランジスタの変形一体化包囲型ゲート電極形成)
(20)残りの第1のマスク層をすべてエッチング除去して後、変形一体化包囲型ゲート電極及び上層半導体層の素子分離領域をマスク層として、露出した上層半導体層及び層間絶縁膜を除去し、変形一体化包囲型ゲート電極に自己整合して下層半導体層にp+型ソースドレイン領域を形成する。
(21)露出した上層半導体層の側面から空孔上にソースドレイン領域形成用の上層半導体層を再形成する。
(22)変形一体化包囲型ゲート電極あるいは側壁に形成したサイドウォールに自己整合してn型ソースドレイン領域あるいはn+型ソースドレイン領域を上層半導体層に順次形成する。
(23)さらに層間絶縁膜を形成後、ビア及び配線を形成し、下層及び上層半導体層に形成したMIS電界効果トランジスタを適宜接続する。
等の技術を使用して、
1)変形一体化包囲型ゲート電極の形成によるバックチャネルリークの改善
2)ソースドレイン領域形成用の不純物のイオン注入後のエピタキシャル成長半導体層の低温化
等を考慮して、
半導体基板上に複数層からなる絶縁膜を介して下層半導体層が設けられ、さらに積層された層間絶縁膜及び空孔を介して上層半導体層が設けられ、自己整合して、下層及び上層半導体層の一部の周囲にゲート絶縁膜を介して包囲する構造に、上下に一体化(共通化)し、部分的にゲート電極長が異なる、ゲート電極(変形一体化包囲型ゲート電極)が設けられ、変形一体化包囲型ゲート電極に自己整合して、下層及び上層半導体層にそれぞれ異なる導電型のソースドレイン領域が設けられた積層構造のNチャネル及びPチャネルMIS電界効果トランジスタからなるCMOS型半導体装置を形成したものである。
全図を通じ同一対象物は同一符号で示す。ただし、側断面図における斜線は主要な絶縁膜のみに記載し、配線は若干の前後のずれを含んで描かれており、また発明の要部を示すため、水平方向及び垂直方向のサイズは正確な寸法を示していない。
図1〜図34は本発明の半導体装置における第1の実施例で、図1はチャネル長方向で、チャネル領域部の模式側断面図、図2はチャネル幅方向で、チャネル領域部の模式側断面図、図3はチャネル長方向で、変形一体化包囲型ゲート電極部の模式側断面図、図4〜図34は製造方法の工程断面図である。
また半導体層のチャネル領域形成箇所を、ゲート酸化膜を介して完全に包囲する包囲型ゲート電極を形成でき、且つ上下層に積層した半導体層に形成したPチャネルMIS電界効果トランジスタのゲート電極とNチャネルMIS電界効果トランジスタのゲート電極を自己整合して一体化(共通化)した一体化包囲型ゲート電極を形成でき、さらに部分的にゲート電極長が異なる変形一体化包囲型ゲート電極を自己整合して形成できるため、チャネル以外の電流経路を遮断でき、完全なチャネル制御が可能であり、バックチャネルリークを改善する(CMOSのSOI化を実現するために絶対に克服しなくてはならない課題)ことができることによる高信頼性及び高性能化を、4面(上下面及びチャネル幅方向の2側面)にチャネルを形成できるため、表面(上面)の占有面積を増やすことなくチャネル幅を増加できるので、駆動電流を増加できることによる高速化及び高集積化を、下層半導体層に形成したPチャネルMIS電界効果トランジスタの直上に上層半導体層に形成したNチャネルMIS電界効果トランジスタを積層して形成できることによる表面(上面)の占有面積の微細化による高集積化を、PチャネルMIS電界効果トランジスタのゲート電極とNチャネルMIS電界効果トランジスタのゲート電極を自己整合して一体化できることによるゲート電極配線の高集積化を達成でき、さらに上層半導体層に形成するNチャネルMIS電界効果トランジスタにおいて、実効チャネル長(ソースドレイン領域間の最短距離)を規定する上面部のゲート電極長と、実効チャネル長の規定には関与しない側面部及び下面部のゲート電極長を別扱いし、自己整合して側面部及び下面部のゲート電極長を上面部のゲート電極長より短くすることにより、側面部及び下面部の包囲型ゲート電極とソースドレイン領域との重なりを縮小し、浮遊容量を低減できることによる高速化を、半導体層に対向する包囲型ゲート電極の面積を縮小できることにより、ゲート容量を低減できることによる高速化を、達成することが可能である。
また成長するシリコン窒化膜(Si3N4)の膜厚により、下層半導体層及び上層半導体層(SOI基板)の膜厚を決定できるため、大口径ウエハーによる製造にも対応できる、完全空乏型のSOI構造の半導体層を容易に形成することが可能である。
また下層半導体層及び上層半導体層(SOI基板)を形成するために必要な、それぞれの縦(垂直)方向エピタキシャル半導体層を自己整合して素子分離領域の一部を形成する埋め込み絶縁膜に変換できることによる高信頼性及び高集積化を可能にすることができる。
またエピタキシャル成長半導体層形成後に、自己整合的に埋め込みシリコン酸化膜(SiO2)を形成できるため、完全な単結晶半導体層を得るために必要な下地絶縁膜バリア層(TiN)とバックチャネルリークを防止するために必要な変形一体化包囲型ゲート電極とを絶縁分離することが可能である。
また下層半導体層及び上層半導体層間に空孔を設けることにより、通常のシリコン酸化膜が形成された構造に比較し、p+型ソースドレイン領域とn+型ソースドレイン領域間の容量を大幅に低減することが可能(該当箇所では、空気とシリコン酸化膜(SiO2)との誘電率の相違で約1/4になる)で、高速化を可能にすることもできる。
また微細な、結晶性が極めて良好な半導体層の一部(チャネル領域形成箇所)に自己整合して、MIS電界効果トランジスタの構成要素(低濃度及び高濃度のソースドレイン領域、ゲート酸化膜及び変形一体化包囲型ゲート電極)を微細に形成することも可能である。
即ち、高速大容量通信装置、携帯情報端末、車載用機器、各種電子機械機器、宇宙関連機器等に対応可能な大規模半導体集積回路の製造を可能とする、高速、高信頼、高性能及び高集積を併せ持つ極めて低電力なCMOS型半導体装置を得ることができる。
化学気相成長により、p型のシリコン基板1上にシリコン窒化膜(Si3N4)2を100nm程度成長する。次いで化学気相成長により、80nm程度のシリコン酸化膜(SiO2)3を成長する。次いで化学気相成長により、20nm程度の下地絶縁膜バリア層(TiN)4を成長する。次いで化学気相成長により、エピタキシャル半導体層膜厚規定用絶縁膜となるシリコン窒化膜(Si3N4)33を50nm程度成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、シリコン窒化膜(Si3N4)33、下地絶縁膜バリア層(TiN)4、シリコン酸化膜(SiO2)3及びシリコン窒化膜(Si3N4)2を順次異方性ドライエッチングし、開孔部を形成する。次いでレジスト(図示せず)を除去する。
次いで露出したp型のシリコン基板1上にn型の縦(垂直)方向エピタキシャルSi層34を成長する。次いで化学的機械研磨(Chemical Mechanical Polishing 以後CMPと略称)し、シリコン窒化膜(Si3N4)33の平坦面より突出した縦(垂直)方向エピタキシャルSi層34を平坦化する。次いで選択化学気相成長法により30nm程度のタングステン膜35を成長する。
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、シリコン窒化膜(Si3N4)33を異方性ドライエッチングし、縦(垂直)方向エピタキシャルSi層34の一部側面及び下地絶縁膜バリア層(TiN)4の一部上面を露出する開孔部を形成する。次いでレジスト(図示せず)を除去する。
次いで露出した縦(垂直)方向エピタキシャルSi層34の側面から下地絶縁膜バリア層(TiN)4上にn型の横(水平)方向エピタキシャルSi層7を成長し、シリコン窒化膜(Si3N4)33の開孔部を埋め込む。ここで成長したSi層7は下地絶縁膜バリア層(TiN)4により下地のシリコン酸化膜(SiO2)3の影響を受けない完全な単結晶半導体層となる。(この下地絶縁膜バリア層(TiN)4がないと下地のシリコン酸化膜(SiO2)3の影響を受け一部が非晶質化した半導体層となってしまい、ソースドレイン領域間に微少な電流リークを生じる原因となる。)
次いでSi層7をマスク層として、タングステン膜35、シリコン窒化膜(Si3N4)33及び下地絶縁膜バリア層(TiN)4を順次異方性ドライエッチングし、開孔部を形成する。次いで化学気相成長により、70nm程度のシリコン窒化膜(Si3N4)を成長する。次いでSi層7の平坦面上のシリコン窒化膜(Si3N4)を化学的機械研磨(CMP)し、シリコン窒化膜(Si3N4)5を開孔部に平坦に埋め込み素子分離領域を形成する。
次いで化学気相成長により、シリコン窒化膜(Si3N4)9を10nm程度成長する。次いで化学気相成長により、70nm程度のシリコン酸化膜(SiO2)14を成長する。次いで化学気相成長により、20nm程度の下地絶縁膜バリア層(TiN)36を成長する。次いで化学気相成長により、エピタキシャル半導体層膜厚規定用絶縁膜となるシリコン窒化膜(Si3N4)37を50nm程度成長する。
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、シリコン窒化膜(Si3N4)37、下地絶縁膜バリア層(TiN)36、シリコン酸化膜(SiO2)14及びシリコン窒化膜(Si3N4)9を順次異方性ドライエッチングし、Si層34上に開孔部を形成する。次いでレジスト(図示せず)を除去する。
次いで露出したSi層34上にp型の縦(垂直)方向エピタキシャルSi層38を成長する。次いで化学的機械研磨(CMP)し、シリコン窒化膜(Si3N4)37の平坦面より突出した縦(垂直)方向エピタキシャルSi層38を平坦化する。次いで選択化学気相成長法により30nm程度のタングステン膜39を成長する。
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、シリコン窒化膜(Si3N4)37を異方性ドライエッチングし、縦(垂直)方向エピタキシャルSi層38の一部側面及び下地絶縁膜バリア層(TiN)36の一部上面を露出する開孔部を形成する。次いでレジスト(図示せず)を除去する。
次いで露出した縦(垂直)方向エピタキシャルSi層38の側面から下地絶縁膜バリア層(TiN)36上にp型の横(水平)方向エピタキシャルSi層17を成長し、シリコン窒化膜(Si3N4)37の開孔部を埋め込む。ここで成長したSi層17は下地絶縁膜バリア層(TiN)36により下地のシリコン酸化膜(SiO2)14の影響を受けない完全な単結晶半導体層となる。(この下地絶縁膜バリア層(TiN)36がないと下地のシリコン酸化膜(SiO2)14の影響を受け一部が非晶質化した半導体層となってしまい、ソースドレイン領域間に微少な電流リークを生じる原因となる。)
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、タングステン膜39、Si層38、Si層34、Si層17、下地絶縁膜バリア層(TiN)36及びシリコン酸化膜(SiO2)14を順次異方性ドライエッチングし、2段の開孔部を形成する。次いで露出したシリコン窒化膜(Si3N4)9を通してSi層7に硼素をイオン注入し、p+型ソースドレイン領域(12、13)の一部を形成する。この際、露出したp型のシリコン基板1にも硼素がイオン注入されるが、特に問題はない。次いでレジスト(図示せず)を除去する。(ここではp+型ソースドレイン領域の活性化及び深さ制御用の熱処理工程は行わないが、p+型ソースドレイン領域は図示しておく。)
次いでSi層17をマスク層として、シリコン窒化膜(Si3N4)(37、9)及び下地絶縁膜バリア層(TiN)36を順次異方性ドライエッチングする。この際、開孔部は3段になる。
次いで化学気相成長により、150nm程度のシリコン窒化膜(Si3N4)を成長する。次いでSi層17の平坦面より上に存在するシリコン窒化膜(Si3N4)を化学的機械研磨(CMP)し、シリコン窒化膜(Si3N4)15を開孔部に平坦に埋め込み素子分離領域を形成する。
次いで化学気相成長により、10nm程度のシリコン酸化膜(SiO2)40を成長する。次いで化学気相成長により、90nm程度のシリコン窒化膜(Si3N4)41を成長する。次いで化学気相成長により、30nm程度の多結晶シリコン膜(polySi)42を成長する。次いで化学気相成長により、20nm程度のシリコン窒化膜(Si3N4)43を成長する。
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、シリコン窒化膜(Si3N4)43、多結晶シリコン膜(polySi)42及びシリコン窒化膜(Si3N4)41を選択的に順次異方性ドライエッチングし、シリコン酸化膜(SiO2)40の一部を露出する開孔部を形成する。次いでレジスト(図示せず)を除去する。
次いで化学気相成長により、3nm程度のタングステン膜(W)44を成長する。次いで全面異方性ドライエッチングし、開孔部の側壁にのみタングステン膜(W)44を残す。
次いでタングステン膜(W)44及びシリコン窒化膜(Si3N4)43をマスク層として、シリコン酸化膜(SiO2)40、Si層17及び下地絶縁膜バリア層(TiN)36を順次異方性ドライエッチングする。次いでタングステン膜(W)44をマスク層として、シリコン窒化膜(Si3N4)15(Si層17の幅方向の両側に存在)を異方性ドライエッチングする。(その際、シリコン窒化膜(Si3N4)43もエッチング除去される。)次いでタングステン膜(W)44及び多結晶シリコン膜(polySi)42をマスク層として、シリコン酸化膜(SiO2)14、シリコン窒化膜(Si3N4)9及びシリコン窒化膜(Si3N4)5(Si層7の幅方向の両側に存在)を順次異方性ドライエッチングする。次いでタングステン膜(W)44をマスク層として、露出したSi層7の一部を異方性ドライエッチングする。(その際、多結晶シリコン膜(polySi)42もエッチング除去される。)次いでタングステン膜(W)44及びシリコン窒化膜(Si3N4)41をマスク層として、下地絶縁膜バリア層(TiN)4及びシリコン酸化膜(SiO2)3を選択的に順次異方性ドライエッチングし、シリコン窒化膜(Si3N4)2の一部を露出する開孔部を形成する。
次いで下地絶縁膜バリア層(TiN)(36、4)を20nm程度等方性ドライエッチングし、Si層(17、7)の一部下に間隙部を形成する。
次いで化学気相成長により、10nm程度のシリコン酸化膜(SiO2)6成長する。次いで全面異方性ドライエッチングし、間隙部以外のシリコン酸化膜(SiO2)を除去し、間隙部にシリコン酸化膜(SiO2)6を埋め込む。(このシリコン酸化膜(SiO2)6は後に形成する変形一体化包囲型ゲート電極(WSi)11と下地絶縁膜バリア層(TiN)(36、4)とを絶縁分離するためのものである。)
次いでタングステン膜(W)44をエッチング除去し、2段の開孔部を形成する。次いで低温成長(500℃以下)が可能なECRプラズマCVD装置(electron coupling resonance plasma enhanced chemical vapor deposition system)により側面がそれぞれ露出しているSi層7及びSi層17の側面間にn型の横(水平)方向エピタキシャルSi層8及びSi層18を成長し、下部に空孔を有する下層半導体層(7、8)及び上層半導体層(17、18)を形成する。(この際、空孔直上は下地の影響が全くない完全な単結晶半導体層となる。)
次いで露出しているシリコン酸化膜(SiO2)40を異方性ドライエッチングする。次いで露出しているSi層8及びSi層18の全周囲に5nm程度のゲート酸化膜(SiO2)10を成長する。次いでSi層18を貫通する、25kev程度の加速電圧でSi層8に閾値電圧制御用の硼素のイオン注入をおこなう。次いで10kev程度の加速電圧でSi層18に閾値電圧制御用の硼素のイオン注入をおこなう。次いで化学気相成長により、上下層ゲート酸化膜(SiO2)10の全周囲を含む全面に残された開孔部を完全に埋め込むように100nm程度のタングステンシリサイド膜(WSi)を成長する。次いで化学的機械研磨(CMP)し、シリコン窒化膜(Si3N4)41上に成長されたタングステンシリサイド膜(WSi)を除去し、平坦化する。こうして深い開孔部に平坦に埋め込まれた変形一体化包囲型ゲート電極(WSi)11が形成される。次いで800℃程度でランニングし、チャネル領域を活性化する。
次いでシリコン窒化膜(Si3N4)41及びシリコン酸化膜(SiO2)40をエッチング除去する。次いで変形一体化包囲型ゲート電極(WSi)11及びシリコン窒化膜(Si3N4)15をマスク層として、露出しているSi層17、下地絶縁膜バリア層(TiN)36及びシリコン酸化膜(SiO2)(14、6)を順次異方性ドライエッチングして、シリコン窒化膜(Si3N4)9を露出する開孔部を形成する。
次いで変形一体化包囲型ゲート電極(WSi)11及びシリコン窒化膜(Si3N4)15をマスク層として、Si層7に2回目のp+型ソースドレイン領域(12、13)形成用の硼素のイオン注入をおこなう。(ここではp+型ソースドレイン領域の活性化及び深さ制御用の熱処理工程は行わないが、p+型ソースドレイン領域は図示しておく。)次いで低温成長(500℃以下)が可能なECRプラズマCVD装置により露出しているSi層17の側面にp型の横(水平)方向エピタキシャルSi層19を成長し、下部に空孔16を有する上層半導体層(17、18、19)を形成する。
次いで化学気相成長により、5nm程度のイオン注入用のシリコン酸化膜(SiO2、図示せず)を成長する。次いで変形一体化包囲型ゲート電極(WSi)11及びシリコン窒化膜(Si3N4)15をマスク層として、Si層19にn型ソースドレイン領域(21、22)形成用の燐のイオン注入をおこなう。次いでイオン注入用のシリコン酸化膜(SiO2、図示せず)をエッチング除去する。次いで化学気相成長により、20nm程度のシリコン酸化膜(SiO2)を成長する。次いで全面異方性ドライエッチングし、変形一体化包囲型ゲート電極(WSi)11の上面部の側壁にサイドウォール(SiO2)24を形成する。次いで化学気相成長により、5nm程度のイオン注入用のシリコン酸化膜(SiO2、図示せず)を成長する。次いでサイドウォール(SiO2)24及び変形一体化包囲型ゲート電極(WSi)11をマスク層として、n+型ソースドレイン領域(20、23)形成用の砒素のイオン注入をおこなう。次いでイオン注入用のシリコン酸化膜(SiO2、図示せず)をエッチング除去する。次いでRTP(Rapid Thermal Processing)法によりアニールをおこない、n型ソースドレイン領域(21、22)、n+型ソースドレイン領域(20、23)及びp+型ソースドレイン領域(12、13)を形成する。
次いで化学気相成長により、300nm程度のPSG膜25を成長する。次いで化学的機械研磨(CMP)し、平坦化する。次いで化学気相成長により、20nm程度のシリコン窒化膜(Si3N4)26を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、シリコン窒化膜(Si3N4)26、PSG膜25及びシリコン窒化膜(Si3N4)15を順次異方性ドライエッチングし、ビアを形成する。次いでレジスト(図示せず)を除去する。
次いで化学気相成長により、バリアメタルとなるTiN27を成長する。次いで化学気相成長により、タングステン(W)28を成長する。次いで化学的機械研磨(CMP)により、ビアに平坦に埋め込み、バリアメタル(TiN)27を有する導電プラグ(W)28を形成する。
次いで化学気相成長により、500nm程度の絶縁膜(SiOC)29を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、絶縁膜(SiOC)29を異方性ドライエッチングし、開孔部を形成する。(この際、シリコン窒化膜(Si3N4)26がエッチングストッパー膜となる。)次いでレジスト(図示せず)を除去する。次いで化学気相成長により、10nm程度のバリアメタル(TaN)30を成長する。次いでスパッタにより、Cuシード層を成長する。次いで電解メッキ法により500nm程度のCuを成長する。次いで化学的機械研磨(CMP)し、開孔部にCuを平坦に埋め込み、バリアメタル(TaN)30を有するCu配線31を形成する。次いで化学気相成長により、Cuのバリア絶縁膜となるシリコン窒化膜(Si3N4)32を成長し、本願発明の積層TSSG構造のNチャネル及びPチャネルのMIS電界効果トランジスタからなるCMOS型の半導体集積回路を完成する。
同図においては、下層半導体層及び上層半導体層共に左右のSiGe層間に歪みSi層が挟まれた構造からなる半導体層が形成されていること以外は図1とほぼ同じ構造の半導体装置が形成されている。
本実施例においても第1の実施例と同様の効果を得ることができ、製造方法はやや複雑になるが、格子定数の小さなSi層を、左右から格子定数の大きなSiGe層により挟んだ構造の単結晶半導体層を形成できるため、左右のSiGe層から歪みSi層に引っ張り応力を与えることにより、格子間隔を広げることが可能で、キャリアの移動度を増加させることができることにより、さらなる高速化が可能である。
同図においては、下層半導体層の幅が上層半導体層の幅より広く形成されていること以外は図2とほぼ同じ構造の半導体装置が形成されている。
本実施例においては第1の実施例と同様の効果を得ることができ、またPチャネルMIS電界効果トランジスタのチャネル領域幅を大きくできるため、高速化が可能で、バランスの良いスイッチング特性を有する高速なCMOS回路を形成することが可能である。
同図においては、下層半導体層のドレイン領域に直接接続する配線体が形成されていないこと及び側面接続導電膜(WSi)50が形成され、Nチャネル及びPチャネルMIS電界効果トランジスタのドレイン領域が同電圧に側面接続されていること以外は図1とほぼ同じ構造の半導体装置が形成されている。
本実施例においては、第1の実施例と同様の効果を得ることができ、またドレイン領域側の占有面積を縮小できるため、インバータ回路等において、より高集積化が可能である。
同図においては、NチャネルMIS電界効果トランジスタのゲート電極長を長く、PチャネルMIS電界効果トランジスタのゲート電極長を短く形成していること、上層半導体層のn+型ソースドレイン領域直下に直接空孔が形成される替りに薄いシリコン酸化膜51で包囲された構造の空孔が形成されていること及び変形一体化包囲型ゲート電極の中間部(NチャネルMIS電界効果トランジスタの下面部)の側面にはシリコン酸化膜(SiO2)14が形成されていないこと以外は図1とほぼ同じ構造の半導体装置が形成されている。
本実施例においては第1の実施例と同様の効果を得ることができ、また製造方法がやや複雑になるが、NチャネルMIS電界効果トランジスタのゲート電極長とPチャネルMIS電界効果トランジスタのゲート電極長を独立して設定することが可能であり、またn+型ソースドレイン領域とp+型ソースドレイン領域間の電流リーク特性を強化することも可能である。
次いで化学気相成長により、10nm程度のシリコン酸化膜(SiO2)40を成長する。次いで化学気相成長により、90nm程度のシリコン窒化膜(Si3N4)41を成長する。次いで化学気相成長により、30nm程度の多結晶シリコン膜(polySi)42を成長する。
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、多結晶シリコン膜(polySi)42、シリコン窒化膜(Si3N4)41、シリコン酸化膜(SiO2)40、シリコン窒化膜(Si3N4)15(Si層17の幅方向の両側に存在)、Si層17、下地絶縁膜バリア層(TiN)36及びシリコン酸化膜(SiO2)14を選択的に順次異方性ドライエッチングし、シリコン窒化膜(Si3N4)9の一部を露出する開孔部を形成する。次いでレジスト(図示せず)を除去する。
次いで化学気相成長により、3nm程度のタングステン膜(W)44を成長する。次いで全面異方性ドライエッチングし、開孔部の側壁にのみタングステン膜(W)44を残す。
次いでタングステン膜(W)44及び多結晶シリコン膜(polySi)42をマスク層として、シリコン窒化膜(Si3N4)9及びシリコン窒化膜(Si3N4)5(Si層7の幅方向の両側に存在)を順次異方性ドライエッチングする。次いでタングステン膜(W)44をマスク層として、露出したSi層7の一部を異方性ドライエッチングする。(その際、多結晶シリコン膜(polySi)42もエッチング除去される。)次いでタングステン膜(W)44及びシリコン窒化膜(Si3N4)41をマスク層として、下地絶縁膜バリア層(TiN)4及びシリコン酸化膜(SiO2)3を選択的に順次異方性ドライエッチングし、シリコン窒化膜(Si3N4)2の一部を露出する開孔部を形成する。
次いで下地絶縁膜バリア層(TiN)4を20nm程度等方性ドライエッチングし、Si層7の一部下に間隙部を形成する。
次いで化学気相成長により、10nm程度のシリコン酸化膜(SiO2)6成長する。次いで全面異方性ドライエッチングし、間隙部以外のシリコン酸化膜(SiO2)を除去し、間隙部にシリコン酸化膜(SiO2)6を埋め込む。(このシリコン酸化膜(SiO2)6は後に形成する変形一体化包囲型ゲート電極(WSi)11と下地絶縁膜バリア層(TiN)4とを絶縁分離するためのものである。)
次いでタングステン膜(W)31をエッチング除去し、2段の開孔部を形成する。次いで低温成長(500℃以下)が可能なECRプラズマCVD装置により側面がそれぞれ露出しているSi層7及びSi層17の側面間にn型の横(水平)方向エピタキシャルSi層8及びSi層18を成長し、下部に空孔を有する下層半導体層(7、8)及び上層半導体層(17、18)を形成する。(この際、空孔直上は下地の影響が全くない完全な単結晶半導体層となる。)
次いで露出しているSi層8及びSi層18の全周囲に5nm程度のゲート酸化膜(SiO2)10を成長する。次いでSi層18を貫通する、25kev程度の加速電圧でSi層8に閾値電圧制御用の硼素のイオン注入をおこなう。次いで10kev程度の加速電圧でSi層18に閾値電圧制御用の硼素のイオン注入をおこなう。次いで化学気相成長により、上下層ゲート酸化膜(SiO2)10の全周囲を含む全面に残された開孔部を完全に埋め込むように100nm程度のタングステンシリサイド膜(WSi)を成長する。次いで化学的機械研磨(CMP)し、シリコン窒化膜(Si3N4)41上に成長されたタングステンシリサイド膜(WSi)を除去し、平坦化する。こうして深い開孔部に平坦に埋め込まれた変形一体化包囲型ゲート電極(WSi)11が形成される。次いで800℃程度でランニングし、チャネル領域を活性化する。
次いでシリコン窒化膜(Si3N4)41及びシリコン酸化膜(SiO2)40をエッチング除去する。次いで変形一体化包囲型ゲート電極(WSi)11及びシリコン窒化膜(Si3N4)15をマスク層として、露出しているSi層17、下地絶縁膜バリア層(TiN)36及びシリコン酸化膜(SiO2)14を順次異方性ドライエッチングして、シリコン窒化膜(Si3N4)9を露出する開孔部を形成する。
次いで変形一体化包囲型ゲート電極(WSi)11及びシリコン窒化膜(Si3N4)15をマスク層として、Si層7に2回目のp+型ソースドレイン領域(12、13)形成用の硼素のイオン注入をおこなう。(ここではp+型ソースドレイン領域の活性化及び深さ制御用の熱処理工程は行わないが、p+型ソースドレイン領域は図示しておく。)次いで低温成長(500℃以下)が可能なECRプラズマCVD装置により露出しているSi層18の側面にp型の横(水平)方向エピタキシャルSi層19を成長し、下部に空孔16を有する上層半導体層(18、19)を形成する。
次いで化学気相成長により、5nm程度のイオン注入用のシリコン酸化膜(SiO2、図示せず)を成長する。次いで変形一体化包囲型ゲート電極(WSi)11及びシリコン窒化膜(Si3N4)15をマスク層として、Si層19にn型ソースドレイン領域(21、22)形成用の燐のイオン注入をおこなう。(ここではn型ソースドレイン領域の活性化及び深さ制御用の熱処理工程は行わないが、n型ソースドレイン領域は図示しておく。)次いでイオン注入用のシリコン酸化膜(SiO2、図示せず)をエッチング除去する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト(図示せず)、変形一体化包囲型ゲート電極(WSi)11及びSi層19をマスク層として、シリコン窒化膜(Si3N4)15(Si層19の幅方向の両側に存在)及びシリコン酸化膜(SiO2)14を選択的に順次異方性ドライエッチングし、Si層19の幅方向の両側に空孔16に達する間隙部(幅40nm程度)を形成する。次いでレジスト(図示せず)を除去する。
次いで化学気相成長により、20nm程度のシリコン酸化膜(SiO2)を成長する。次いで全面異方性ドライエッチングすることにより、Si層19とシリコン窒化膜(Si3N4)15の間隙部を埋め込み、Si層19の下面、変形一体化包囲型ゲート電極(WSi)11の中間部の側面、シリコン窒化膜(Si3N4)15の側面、シリコン酸化膜(SiO2)14の側面、Si層7上のシリコン窒化膜(Si3N4)9の上面に20nm程度のシリコン酸化膜(SiO2)51を形成し、シリコン酸化膜(SiO2)51に包囲された空孔16を設け、ゲート酸化膜(SiO2)10を介した変形一体化包囲型ゲート電極(WSi)11の上面部の側壁にサイドウォール(SiO2)24を形成する。次いで化学気相成長により、5nm程度のイオン注入用のシリコン酸化膜(SiO2、図示せず)を成長する。次いでサイドウォール(SiO2)24及び変形一体化包囲型ゲート電極(WSi)11をマスク層として、n+型ソースドレイン領域(20、23)形成用の砒素のイオン注入をおこなう。次いでイオン注入用のシリコン酸化膜(SiO2、図示せず)をエッチング除去する。次いでRTP法によりアニールをおこない、n型ソースドレイン領域(21、22)、n+型ソースドレイン領域(20、23)及びp+型ソースドレイン領域(12、13)を形成する。
次いで化学気相成長により、500nm程度の絶縁膜(SiOC)29を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、SiOC膜29を異方性ドライエッチングし、開孔部を形成する。(この際、シリコン窒化膜(Si3N4)26がエッチングストッパー膜となる。)次いでレジスト(図示せず)を除去する。次いで化学気相成長により、10nm程度のバリアメタル(TaN)30を成長する。次いでスパッタにより、Cuシード層を成長する。次いで電解メッキ法により500nm程度のCuを成長する。次いで化学的機械研磨(CMP)し、開孔部にCuを平坦に埋め込み、バリアメタル(TaN)30を有するCu配線31を形成する。次いで化学気相成長により、Cuのバリア絶縁膜となるシリコン窒化膜(Si3N4)32を成長し、本願発明のTSSG構造のNチャネル及びPチャネルのMIS電界効果トランジスタからなるCMOS型の半導体集積回路を完成する。
また上記実施例においては、下層半導体層にPチャネルMIS電界効果トランジスタを形成し、上層半導体層にNチャネルMIS電界効果トランジスタを形成したCMOS型半導体集積回路を形成しているが、これを逆にして形成してもよい。
またゲート電極、ゲート酸化膜、下地絶縁膜バリア層、バリアメタル、導電プラグ、配線、絶縁膜等は上記実施例に限定されず、同様の特性を有する材料であればどのような材料を使用してもよい。
また上記実施例においては、2層のSOI基板を形成する場合を説明しているが、4層以上のSOI基板を形成する場合にも本願発明を利用すれば製造は容易である。
また上記実施例においては、異なる導電型のMIS電界効果トランジスタを上下2つの半導体層にそれぞれ形成したCMOS型半導体集積回路を形成しているが、同じ導電型のMIS電界効果トランジスタを形成する場合に利用することも可能である。
またMIS電界効果トランジスタばかりでなく、他の電界効果トランジスタからなる半導体集積回路に利用できる可能性がある。
2 シリコン窒化膜(Si3N4)
3 シリコン酸化膜(SiO2)
4 下地絶縁膜バリア層(TiN)
5 素子分離領域のシリコン窒化膜(Si3N4)
6 埋め込みシリコン酸化膜(SiO2)
7 n型のエピタキシャルSi層(下層半導体層、ソースドレイン領域形成部)
8 n型のエピタキシャルSi層(下層半導体層、チャネル領域形成部)
9 シリコン窒化膜(Si3N4)
10 ゲート酸化膜(SiO2)
11 変形一体化包囲型ゲート電極(WSi)
12 p+型ソース領域
13 p+型ドレイン領域
14 シリコン酸化膜(SiO2)
15 素子分離領域のシリコン窒化膜(Si3N4)
16 空孔
17 p型のエピタキシャルSi層(上層半導体層、ソースドレイン領域形成部の一部)
18 p型のエピタキシャルSi層(上層半導体層、、チャネル領域形成部)
19 p型のエピタキシャルSi層(上層半導体層、ソースドレイン領域形成部の一部)
20 n+型ソース領域
21 n型ソース領域
22 n型ドレイン領域
23 n+型ドレイン領域
24 サイドウォール(SiO2)
25 燐珪酸ガラス(PSG)膜
26 シリコン窒化膜(Si3N4)
27 バリアメタル(TiN)
28 導電プラグ(W)
29 SiOC膜
30 バリアメタル(TaN)
31 Cu配線(Cuシード層含む)
32 バリア絶縁膜(Si3N4)
33 シリコン窒化膜(Si3N4)
34 n型のエピタキシャルSi層
35 選択化学気相成長導電膜(W)
36 下地絶縁膜バリア層(TiN)
37 シリコン窒化膜(Si3N4)
38 p型のエピタキシャルSi層
39 選択化学気相成長導電膜(W)
40 シリコン酸化膜(SiO2)
41 シリコン窒化膜(Si3N4)
42 多結晶シリコン膜(polySi)
43 シリコン窒化膜(Si3N4)
44 側壁導電膜(WSi、変形一体化包囲型ゲート電極形成用のマスク層)
45 n型のエピタキシャルSiGe層(下層半導体層、ソースドレイン領域形成部)
46 n型のエピタキシャル歪みSi層(下層半導体層、チャネル領域形成部)
47 p型のエピタキシャルSiGe層(上層半導体層、ソースドレイン領域形成部の一部)
48 p型のエピタキシャル歪みSi層(上層半導体層、チャネル領域形成部)
49 p型のエピタキシャルSiGe層(上層半導体層、ソースドレイン領域形成部の一部)
50 側面接続導電膜(WSi)
51 空孔を包囲するシリコン酸化膜(SiO2)
Claims (4)
- 半導体基板上にそれぞれ絶縁膜を介して積層された下層半導体層及び上層半導体層を有し、前記下層半導体層及び前記上層半導体層の上下に重なる箇所の一部の周囲を、それぞれゲート絶縁膜を介して、一体化して包囲する構造に形成された包囲型ゲート電極を備える半導体装置であって、前記包囲型ゲート電極が部分的に異なるゲート電極長を備えていることを特徴とする半導体装置。
- 前記包囲型ゲート電極に自己整合して、前記下層半導体層には一導電型のソースドレイン領域が設けられ、前記上層半導体層には反対導電型のソースドレイン領域が設けられていることを特徴とする請求項1に記載の半導体装置。
- 前記下層半導体層と前記上層半導体層間の一部に空孔を備えていることを特徴とする請求項1あるいは請求項2に記載の半導体装置。
- 少なくとも前記下層半導体層あるいは前記上層半導体層が歪み構造を有していることを特徴とする請求項1〜請求項3に記載の半導体装置。
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102017122830A1 (de) * | 2017-09-18 | 2019-04-04 | Taiwan Semiconductor Manufacturing Co., Ltd. | Verfahren zur herstellung eines halbleiter-bauelements und ein halbleiter-bauelement |
DE102020106233A1 (de) | 2020-02-27 | 2021-09-02 | Taiwan Semiconductor Manufacturing Co., Ltd. | Halbleiterbauelement |
Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0468565A (ja) * | 1990-07-10 | 1992-03-04 | Fujitsu Ltd | 半導体装置及びその製造方法 |
JPH118390A (ja) * | 1997-06-18 | 1999-01-12 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
JP2001160612A (ja) * | 1999-12-01 | 2001-06-12 | Takehide Shirato | 半導体装置及びその製造方法 |
JP2005354023A (ja) * | 2004-05-14 | 2005-12-22 | Seiko Epson Corp | 半導体装置および半導体装置の製造方法 |
WO2009150999A1 (ja) * | 2008-06-09 | 2009-12-17 | 独立行政法人産業技術総合研究所 | ナノワイヤ電界効果トランジスタ及びその作製方法、並びにこれを含む集積回路 |
US20110254099A1 (en) * | 2009-12-01 | 2011-10-20 | Shanghai Institute of Microsystem and Information Technology Chinese Academy | Hybrid material accumulation mode GAA CMOSFET |
JP2012039003A (ja) * | 2010-08-10 | 2012-02-23 | Takehide Shirato | 半導体装置 |
JP2013197171A (ja) * | 2012-03-16 | 2013-09-30 | Takehide Shirato | 半導体装置及びその製造方法 |
-
2013
- 2013-11-20 JP JP2013240428A patent/JP6162583B2/ja not_active Expired - Fee Related
Patent Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0468565A (ja) * | 1990-07-10 | 1992-03-04 | Fujitsu Ltd | 半導体装置及びその製造方法 |
JPH118390A (ja) * | 1997-06-18 | 1999-01-12 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
JP2001160612A (ja) * | 1999-12-01 | 2001-06-12 | Takehide Shirato | 半導体装置及びその製造方法 |
JP2005354023A (ja) * | 2004-05-14 | 2005-12-22 | Seiko Epson Corp | 半導体装置および半導体装置の製造方法 |
WO2009150999A1 (ja) * | 2008-06-09 | 2009-12-17 | 独立行政法人産業技術総合研究所 | ナノワイヤ電界効果トランジスタ及びその作製方法、並びにこれを含む集積回路 |
US20110254099A1 (en) * | 2009-12-01 | 2011-10-20 | Shanghai Institute of Microsystem and Information Technology Chinese Academy | Hybrid material accumulation mode GAA CMOSFET |
JP2012039003A (ja) * | 2010-08-10 | 2012-02-23 | Takehide Shirato | 半導体装置 |
JP2013197171A (ja) * | 2012-03-16 | 2013-09-30 | Takehide Shirato | 半導体装置及びその製造方法 |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102017122830A1 (de) * | 2017-09-18 | 2019-04-04 | Taiwan Semiconductor Manufacturing Co., Ltd. | Verfahren zur herstellung eines halbleiter-bauelements und ein halbleiter-bauelement |
US10453752B2 (en) | 2017-09-18 | 2019-10-22 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method of manufacturing a gate-all-around semiconductor device |
DE102017122830B4 (de) * | 2017-09-18 | 2020-11-26 | Taiwan Semiconductor Manufacturing Co., Ltd. | Verfahren zur herstellung eines halbleiter-bauelements |
US11024548B2 (en) | 2017-09-18 | 2021-06-01 | Taiwan Semiconductor Manufacturing Co., Ltd. | Complementary MOS FETS vertically arranged and including multiple dielectric layers surrounding the MOS FETS |
US11728222B2 (en) | 2017-09-18 | 2023-08-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Complementary MOS FETS vertically arranged and including multiple dielectric layers surrounding the MOS FETS |
DE102020106233A1 (de) | 2020-02-27 | 2021-09-02 | Taiwan Semiconductor Manufacturing Co., Ltd. | Halbleiterbauelement |
US11469321B2 (en) | 2020-02-27 | 2022-10-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device |
Also Published As
Publication number | Publication date |
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