JP2005354023A - 半導体装置および半導体装置の製造方法 - Google Patents
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Abstract
【課題】 電界効果型トランジスタが形成される半導体層の結晶性の劣化を抑制しつつ、導電型の異なる電界効果型トランジスタを積層する。
【解決手段】 単結晶半導体層13a、絶縁層12bおよび単結晶半導体層13bを絶縁層12a上に順次積層し、単結晶半導体層13a、13bの両側の側面にそれぞれ形成されたゲート絶縁膜16a、16bを介して単結晶半導体層13a、13bの両側の側壁にゲート電極17を形成し、ゲート電極17の両側にそれぞれ配置されたソース/ドレイン層14a、15aを単結晶半導体層13aに形成するとともに、ゲート電極17の両側にそれぞれ配置されたソース/ドレイン層14b、15bを単結晶半導体層13bに形成することにより、Pチャンネル電界効果型トランジスタMP1とNチャンネル電界効果型トランジスタMN1とを積層させる。
【選択図】 図1
【解決手段】 単結晶半導体層13a、絶縁層12bおよび単結晶半導体層13bを絶縁層12a上に順次積層し、単結晶半導体層13a、13bの両側の側面にそれぞれ形成されたゲート絶縁膜16a、16bを介して単結晶半導体層13a、13bの両側の側壁にゲート電極17を形成し、ゲート電極17の両側にそれぞれ配置されたソース/ドレイン層14a、15aを単結晶半導体層13aに形成するとともに、ゲート電極17の両側にそれぞれ配置されたソース/ドレイン層14b、15bを単結晶半導体層13bに形成することにより、Pチャンネル電界効果型トランジスタMP1とNチャンネル電界効果型トランジスタMN1とを積層させる。
【選択図】 図1
Description
本発明は半導体装置および半導体装置の製造方法に関し、特に、導電型の異なる電界効果型トランジスタの積層構造に適用して好適なものである。
従来のCMOS(Complementally Metal Oxide Semiconductor)回路では、Pチャンネル電界効果型トランジスタとNチャンネル電界効果型トランジスタとが同一の2次元平面上に互いに隣接してレイアウトされていた。
また、例えば、特許文献1には、大面積の絶縁膜上に結晶性および均一性の良いシリコン薄膜を形成するために、絶縁膜上に成膜された非晶質もしくは多結晶シリコン層に紫外線ビームをパルス状に照射することにより、正方形に近い単結晶粒が碁盤の目状に配列された多結晶シリコン膜を絶縁膜上に形成し、この多結晶シリコン膜の表面をCMP(化学的機械的研磨)にて平坦化する方法が開示されている。
特開平10−261799号公報
また、例えば、特許文献1には、大面積の絶縁膜上に結晶性および均一性の良いシリコン薄膜を形成するために、絶縁膜上に成膜された非晶質もしくは多結晶シリコン層に紫外線ビームをパルス状に照射することにより、正方形に近い単結晶粒が碁盤の目状に配列された多結晶シリコン膜を絶縁膜上に形成し、この多結晶シリコン膜の表面をCMP(化学的機械的研磨)にて平坦化する方法が開示されている。
しかしながら、Pチャンネル電界効果型トランジスタとNチャンネル電界効果型トランジスタとを同一の2次元平面上に配置すると、CMOS回路を形成するために必要な面積が増大し、高密度集積化の妨げになるという問題があった。また、Pチャンネル電界効果型トランジスタとNチャンネル電界効果型トランジスタとの接続に必要な配線長も増大し、伝播遅延が大きくなるという問題があった。
また、シリコン薄膜に形成された電界効果型トランジスタを積層する場合、電界効果型トランジスタが下層に存在する。このため、上層のシリコン薄膜が形成される下地絶縁膜の平坦性が劣化するとともに、上層のシリコン薄膜を形成する際の熱処理条件などに制約がかかり、上層のシリコン薄膜の結晶性は下層のシリコン薄膜の結晶性に比べて劣るという問題があった。
そこで、本発明の目的は、電界効果型トランジスタが形成される半導体層の結晶性の劣化を抑制しつつ、導電型の異なる電界効果型トランジスタを積層することが可能な半導体装置および半導体装置の製造方法を提供することである。
上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、絶縁層を介して積層された第1および第2半導体層と、前記第1半導体層に形成されたPチャンネル電界効果型トランジスタと、前記第2半導体層に形成されたNチャンネル電界効果型トランジスタとを備えることを特徴とする。
これにより、Pチャンネル電界効果型トランジスタとNチャンネル電界効果型トランジスタを3次元的に配置することを可能としつつ、CMOSインバータ、NAND回路またはNOR回路などを構成することが可能となり、チップサイズの増大を抑制しつつ、様々の機能を有する素子を構成することができる。
これにより、Pチャンネル電界効果型トランジスタとNチャンネル電界効果型トランジスタを3次元的に配置することを可能としつつ、CMOSインバータ、NAND回路またはNOR回路などを構成することが可能となり、チップサイズの増大を抑制しつつ、様々の機能を有する素子を構成することができる。
また、本発明の一態様に係る半導体装置によれば、前記第1および第2半導体層の側壁に配置され、前記Pチャンネル電界効果型トランジスタおよび前記Nチャンネル電界効果型トランジスタに共通に形成されたゲート電極と、前記ゲート電極の両側に配置されるように前記第1半導体層に形成された第1ソース/ドレイン層と、前記ゲート電極の両側に配置されるように前記第2半導体層に形成された第2ソース/ドレイン層とを備えることを特徴とする。
これにより、半導体層の側面側にチャンネル領域を形成することが可能となり、ゲート電極を半導体層の表面に配置することなく、電界効果型トランジスタを構成することが可能となる。このため、電界効果型トランジスタを半導体層に形成した場合においても、半導体層の表面側の平坦性を確保することが可能となり、半導体層の結晶性の劣化を抑制することを可能としつつ、Pチャンネル電界効果型トランジスタとNチャンネル電界効果型トランジスタとを積層することができる。この結果、Pチャンネル電界効果型トランジスタとNチャンネル電界効果型トランジスタを低電圧で高速動作させることを可能としつつ、Pチャンネル電界効果型トランジスタとNチャンネル電界効果型トランジスタの高密度集積化を図ることができる。
また、本発明の一態様に係る半導体装置によれば、前記Pチャンネル電界効果型トランジスタまたはNチャンネル電界効果型トランジスタの少なくとも一方が完全空乏型電界効果トランジスタであることを特徴とする。
また、本発明の一態様に係る半導体装置によれば、前記第1および第2半導体層に接続された出力端子と、前記第1半導体層に接続された第1電位入力端子と、前記第2半導体層に接続された第2電位入力端子とを備えることを特徴とする。
また、本発明の一態様に係る半導体装置によれば、前記第1および第2半導体層に接続された出力端子と、前記第1半導体層に接続された第1電位入力端子と、前記第2半導体層に接続された第2電位入力端子とを備えることを特徴とする。
これにより、Pチャンネル電界効果型トランジスタとNチャンネル電界効果型トランジスタとを積層させた場合においても、Pチャンネル電界効果型トランジスタとNチャンネル電界効果型トランジスタとを接続することが可能となる。このため、チップサイズの縮小を可能としつつ、CMOSインバータを構成することが可能となり、CMOSインバータの高密度化、高速化および低価格化を実現することができる。
また、本発明の一態様に係る半導体装置によれば、前記Pチャンネル電界効果型トランジスタおよび前記Nチャンネル電界効果型トランジスタにてインバータ、NAND回路またはNOR回路が構成され、前記インバータ、NAND回路またはNOR回路は複数層積層されていることを特徴とする。
これにより、CMOSインバータ、NAND回路またはNOR回路などを3次元的に配置することが可能となり、チップサイズの増大を抑制しつつ、様々の機能を有する素子を構成することができる。
これにより、CMOSインバータ、NAND回路またはNOR回路などを3次元的に配置することが可能となり、チップサイズの増大を抑制しつつ、様々の機能を有する素子を構成することができる。
また、本発明の一態様に係る半導体装置によれば、前記第1半導体層と前記第2半導体層の膜厚は互いに異なることを特徴とする。
これにより、Nチャンネル電界効果型トランジスタに比べてPチャンネル電界効果型トランジスタのレイアウト面積を拡大することなく、Pチャンネル電界効果型トランジスタのゲート幅をNチャンネル電界効果型トランジスタのゲート幅よりも広くすることができる。このため、Pチャンネル電界効果型トランジスタとNチャンネル電界効果型トランジスタとのモビリティーが異なる場合においても、Nチャンネル電界効果型トランジスタとPチャンネル電界効果型トランジスタとの間のレイアウト配置のバランスを維持しつつ、Pチャンネル電界効果型トランジスタとNチャンネル電界効果型トランジスタとの電流駆動能力を一致させることが可能となる。この結果、CMOS回路のレイアウト設計を効率よく行うことが可能となるとともに、信号伝達速度の制約を緩和することが可能となり、半導体装置の高密度集積を図ることが可能となるとともに、半導体装置の高速化を図ることができる。
これにより、Nチャンネル電界効果型トランジスタに比べてPチャンネル電界効果型トランジスタのレイアウト面積を拡大することなく、Pチャンネル電界効果型トランジスタのゲート幅をNチャンネル電界効果型トランジスタのゲート幅よりも広くすることができる。このため、Pチャンネル電界効果型トランジスタとNチャンネル電界効果型トランジスタとのモビリティーが異なる場合においても、Nチャンネル電界効果型トランジスタとPチャンネル電界効果型トランジスタとの間のレイアウト配置のバランスを維持しつつ、Pチャンネル電界効果型トランジスタとNチャンネル電界効果型トランジスタとの電流駆動能力を一致させることが可能となる。この結果、CMOS回路のレイアウト設計を効率よく行うことが可能となるとともに、信号伝達速度の制約を緩和することが可能となり、半導体装置の高密度集積を図ることが可能となるとともに、半導体装置の高速化を図ることができる。
また、本発明の一態様に係る半導体装置によれば、前記第1半導体層と前記第2半導体層の膜厚比は、ホールと電子のモビリティー比の逆数比であることを特徴とする。
これにより、Pチャンネル電界効果型トランジスタとNチャンネル電界効果型トランジスタとのモビリティーが異なる場合においても、Nチャンネル電界効果型トランジスタに比べてPチャンネル電界効果型トランジスタのレイアウト面積を拡大することなく、Pチャンネル電界効果型トランジスタとNチャンネル電界効果型トランジスタとの電流駆動能力を一致させることが可能となる。
これにより、Pチャンネル電界効果型トランジスタとNチャンネル電界効果型トランジスタとのモビリティーが異なる場合においても、Nチャンネル電界効果型トランジスタに比べてPチャンネル電界効果型トランジスタのレイアウト面積を拡大することなく、Pチャンネル電界効果型トランジスタとNチャンネル電界効果型トランジスタとの電流駆動能力を一致させることが可能となる。
また、本発明の一態様に係る半導体装置によれば、前記第1および第2半導体層の側壁は{100}面であり、前記第1半導体層の膜厚は、前記第2半導体層の膜厚の2から3倍の範囲内であることを特徴とする。
これにより、Nチャンネル電界効果型トランジスタに比べてPチャンネル電界効果型トランジスタのレイアウト面積を拡大することなく、Pチャンネル電界効果型トランジスタとNチャンネル電界効果型トランジスタとの電流駆動能力を一致させることが可能となる。このため、Nチャンネル電界効果型トランジスタとPチャンネル電界効果型トランジスタとの間のレイアウト配置のバランスを維持しつつ、Nチャンネル電界効果型トランジスタとPチャンネル電界効果型トランジスタの電流駆動バランスをとることが可能となり、半導体装置の高密度集積を図ることが可能となるとともに、半導体装置の高速化を図ることができる。
これにより、Nチャンネル電界効果型トランジスタに比べてPチャンネル電界効果型トランジスタのレイアウト面積を拡大することなく、Pチャンネル電界効果型トランジスタとNチャンネル電界効果型トランジスタとの電流駆動能力を一致させることが可能となる。このため、Nチャンネル電界効果型トランジスタとPチャンネル電界効果型トランジスタとの間のレイアウト配置のバランスを維持しつつ、Nチャンネル電界効果型トランジスタとPチャンネル電界効果型トランジスタの電流駆動バランスをとることが可能となり、半導体装置の高密度集積を図ることが可能となるとともに、半導体装置の高速化を図ることができる。
また、本発明の一態様に係る半導体装置によれば、前記第1および第2半導体層の側壁は{110}面方位であることを特徴とする。
これにより、Nチャンネル電界効果型トランジスタとPチャンネル電界効果型トランジスタのレイアウト面積を異ならせることなく、Pチャンネル電界効果型トランジスタとNチャンネル電界効果型トランジスタとのモビリティーをほぼ一致させることが可能となる。このため、Pチャンネル電界効果型トランジスタとNチャンネル電界効果型トランジスタとの寄生容量のバランスをとりつつ、Nチャンネル電界効果型トランジスタとPチャンネル電界効果型トランジスタの電流駆動バランスをとることが可能となり、CMOS回路のS/N比を向上させることが可能となるとともに、半導体装置の高速化および高密度化を図ることができる。
これにより、Nチャンネル電界効果型トランジスタとPチャンネル電界効果型トランジスタのレイアウト面積を異ならせることなく、Pチャンネル電界効果型トランジスタとNチャンネル電界効果型トランジスタとのモビリティーをほぼ一致させることが可能となる。このため、Pチャンネル電界効果型トランジスタとNチャンネル電界効果型トランジスタとの寄生容量のバランスをとりつつ、Nチャンネル電界効果型トランジスタとPチャンネル電界効果型トランジスタの電流駆動バランスをとることが可能となり、CMOS回路のS/N比を向上させることが可能となるとともに、半導体装置の高速化および高密度化を図ることができる。
また、本発明の一態様に係る半導体装置によれば、絶縁層を介して積層された第1および第2半導体層と、前記第1および第2半導体層の積層面に直交するようにして、前記第1および第2半導体層の側壁に共通に形成されたN(Nは2以上の整数)個のゲート電極と、前記ゲート電極の両側および前記ゲート電極間に配置され、前記第1半導体層に形成された第1導電型不純物導入層と、前記ゲート電極の両側および前記ゲート電極間に配置され、前記第2半導体層に形成された第2導電型不純物導入層と、前記第1半導体層の一端に配置された第1導電型不純物導入層に接続されるとともに、前記第2半導体層に配置された第2導電型不純物導入層に1つ置きに接続された出力端子と、前記第1半導体層の他端に配置された第1導電型不純物導入層に接続された第1電位入力端子と、前記出力端子と交互に配置されるようにして、前記第2半導体層に配置された第2導電型不純物導入層に1つ置きに接続された第2電位入力端子とを備えることを特徴とする。
これにより、Pチャンネル電界効果型トランジスタとNチャンネル電界効果型トランジスタとを積層することを可能としつつ、N入力NAND回路またはN入力NOR回路を構成することが可能となるとともに、第1および第2半導体層に共通に用いられるゲート電極を立てて配置することが可能となる。このため、チップ面におけるゲート電極の占有面積を削減することが可能としつつ、ゲート電極の配線長を短くすることが可能となり、伝播遅延を抑制しつつ、チップサイズを縮小することが可能となる。この結果、様々の機能を有する素子を構成することを可能としつつ、半導体集積回路の高密度化、高性能化、高速化および低価格化を実現することができる。
また、本発明の一態様に係る半導体装置によれば、前記ゲート電極は、最上層の半導体層の表面上に跨るようにして前記半導体層の両側の側壁に延伸されていることを特徴とする。
これにより、半導体層の両側の側壁にチャンネル領域を形成することが可能となり、チップサイズの増大を抑制しつつ、電界効果型トランジスタの駆動能力を増大させることが可能となる。また、半導体層両側の側壁間幅を縮小することにより、二つの側壁ゲート電極に挟まれた完全空乏型電界効果トランジスタを形成することができる。また、最上層の半導体層の表面上に跨るようにゲート電極を配置することにより、半導体層の表面側からイオン注入を行った場合においても、ゲート電極をマスクとしてソース/ドレイン層を半導体層に形成することが可能となり、半導体層の側壁に配置されたゲート電極に対して自己整合的にソース/ドレイン層を形成することが可能となる。このため、製造工程の煩雑化を抑制しつつ、特性の良好な電界効果型トランジスタを再現性よく作製することができる。
これにより、半導体層の両側の側壁にチャンネル領域を形成することが可能となり、チップサイズの増大を抑制しつつ、電界効果型トランジスタの駆動能力を増大させることが可能となる。また、半導体層両側の側壁間幅を縮小することにより、二つの側壁ゲート電極に挟まれた完全空乏型電界効果トランジスタを形成することができる。また、最上層の半導体層の表面上に跨るようにゲート電極を配置することにより、半導体層の表面側からイオン注入を行った場合においても、ゲート電極をマスクとしてソース/ドレイン層を半導体層に形成することが可能となり、半導体層の側壁に配置されたゲート電極に対して自己整合的にソース/ドレイン層を形成することが可能となる。このため、製造工程の煩雑化を抑制しつつ、特性の良好な電界効果型トランジスタを再現性よく作製することができる。
また、本発明の一態様に係る半導体装置によれば、前記第1および第2半導体層は単結晶半導体層であることを特徴とする。
これにより、Pチャンネル電界効果型トランジスタとNチャンネル電界効果型トランジスタを単結晶半導体層に形成した場合においても、単結晶半導体層の結晶品質の劣化を抑制しつつ、Pチャンネル電界効果型トランジスタとNチャンネル電界効果型トランジスタを積層することが可能となる。このため、チップサイズの増大を抑制しつつ、電界効果型トランジスタの集積化を図ることが可能となるとともに、電界効果型トランジスタの寄生容量を削減することを可能としつつ、急峻なサブスレッシュホールド特性を得ることができ、低電圧で高速動作させることができる。
これにより、Pチャンネル電界効果型トランジスタとNチャンネル電界効果型トランジスタを単結晶半導体層に形成した場合においても、単結晶半導体層の結晶品質の劣化を抑制しつつ、Pチャンネル電界効果型トランジスタとNチャンネル電界効果型トランジスタを積層することが可能となる。このため、チップサイズの増大を抑制しつつ、電界効果型トランジスタの集積化を図ることが可能となるとともに、電界効果型トランジスタの寄生容量を削減することを可能としつつ、急峻なサブスレッシュホールド特性を得ることができ、低電圧で高速動作させることができる。
また、本発明の一態様に係る半導体装置によれば、上層の半導体層は、下層の半導体層に形成されたソース/ドレイン層の表面側が露出されるように構成されていることを特徴とする。
これにより、下層の半導体層に形成されたソース/ドレイン層とコンタクトをとる際に、上層の半導体層が邪魔になることを防止することができる。このため、Pチャンネル電界効果型トランジスタとNチャンネル電界効果型トランジスタとが積層された場合においても、製造工程の煩雑化を抑制しつつ、電界効果型トランジスタの接続を行うことができる。
これにより、下層の半導体層に形成されたソース/ドレイン層とコンタクトをとる際に、上層の半導体層が邪魔になることを防止することができる。このため、Pチャンネル電界効果型トランジスタとNチャンネル電界効果型トランジスタとが積層された場合においても、製造工程の煩雑化を抑制しつつ、電界効果型トランジスタの接続を行うことができる。
また、本発明の一態様に係る半導体装置によれば、側面が{110}面方位を持つ半導体層と、前記半導体層の側面に配置されたゲート電極と、前記ゲート電極の両側にそれぞれ配置されるように前記半導体層に形成されたソース/ドレイン層とを備えることを特徴とする。
これにより、半導体層の{110}方位面にチャネル領域を配置することが可能となり、Nチャンネル電界効果型トランジスタとPチャンネル電界効果型トランジスタのレイアウト面積を異ならせることなく、Pチャンネル電界効果型トランジスタとNチャンネル電界効果型トランジスタとのモビリティーをほぼ一致させることが可能となる。このため、Nチャンネル電界効果型トランジスタとPチャンネル電界効果型トランジスタとの間のレイアウト配置のバランスを維持しつつ、Nチャンネル電界効果型トランジスタとPチャンネル電界効果型トランジスタの電流駆動バランスをとることが可能となり、半導体装置の高密度集積を図ることが可能となるとともに、半導体装置の高速化を図ることができる。
これにより、半導体層の{110}方位面にチャネル領域を配置することが可能となり、Nチャンネル電界効果型トランジスタとPチャンネル電界効果型トランジスタのレイアウト面積を異ならせることなく、Pチャンネル電界効果型トランジスタとNチャンネル電界効果型トランジスタとのモビリティーをほぼ一致させることが可能となる。このため、Nチャンネル電界効果型トランジスタとPチャンネル電界効果型トランジスタとの間のレイアウト配置のバランスを維持しつつ、Nチャンネル電界効果型トランジスタとPチャンネル電界効果型トランジスタの電流駆動バランスをとることが可能となり、半導体装置の高密度集積を図ることが可能となるとともに、半導体装置の高速化を図ることができる。
また、本発明の一態様に係る半導体装置によれば、前記半導体層は、エピタキシャル成長にて形成された(100)単結晶半導体層であることを特徴とする。
これにより、SOIトランジスタを形成することを可能としつつ、CMOSトランジスタのレイアウトバランスをとることが可能となるとともに、CMOSトランジスタの電流駆動バランスをとることが可能となる。
これにより、SOIトランジスタを形成することを可能としつつ、CMOSトランジスタのレイアウトバランスをとることが可能となるとともに、CMOSトランジスタの電流駆動バランスをとることが可能となる。
また、本発明の一態様に係る半導体装置の製造方法によれば、絶縁層を介して積層された第1および第2半導体層の側面を露出させる開口部を形成する工程と、前記開口部を介して前記第1および第2半導体層の熱酸化を行うことにより、前記第1および第2半導体層の側壁にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜を介して前記開口部内に埋め込まれるとともに、最上層の半導体層の表面上に跨るように配置されたゲート電極を形成する工程と、前記ゲート電極をマスクとして、前記半導体層の表面側からP型不純物のイオン注入を行うことにより、前記ゲート電極の両側にそれぞれ配置された第1ソース/ドレイン層を第1半導体層に形成する工程と、前記ゲート電極をマスクとして、前記半導体層の表面側からN型不純物のイオン注入を行うことにより、前記ゲート電極の両側にそれぞれ配置された第2ソース/ドレイン層を第2半導体層に形成する工程とを備えることを特徴とする。
これにより、ゲート電極を半導体層の表面に配置することなく、電界効果型トランジスタを構成することが可能となるとともに、ゲート電極を開口部内に埋め込むことで、複数の電界効果型トランジスタに共通に用いられるゲート電極を立てて配置することが可能となる。また、半導体層の表面側からイオン注入を行った場合においても、ゲート電極をマスクとしてソース/ドレイン層を半導体層に形成することが可能となり、半導体層の側壁に配置されたゲート電極に対して自己整合的にソース/ドレイン層を形成することが可能となる。このため、伝播遅延を抑制しつつ、Pチャンネル電界効果型トランジスタとNチャンネル電界効果型トランジスタの高密度集積化を図ることが可能となるとともに、チップサイズを縮小することを可能としつつ、特性の良好なPチャンネル電界効果型トランジスタとNチャンネル電界効果型トランジスタを再現性よく作製することが可能となり、半導体集積回路の高密度化、高性能化、高速化および低価格化を実現することができる。
また、本発明の一態様に係る半導体装置の製造方法によれば、前記P型不純物のイオン注入にはBイオンを、前記N型不純物のイオン注入にはSb、AsまたはPイオンを用いることを特徴とする。
また、本発明の一態様に係る半導体装置の製造方法によれば、下層の半導体層を互いに分離する第1溝を形成する工程と、下層の半導体層の一部が露出するように上層の半導体層を互いに分離する第2溝を形成する工程と、前記第1溝および前記第2溝に絶縁体を埋め込む工程とを備えることを特徴とする。
また、本発明の一態様に係る半導体装置の製造方法によれば、下層の半導体層を互いに分離する第1溝を形成する工程と、下層の半導体層の一部が露出するように上層の半導体層を互いに分離する第2溝を形成する工程と、前記第1溝および前記第2溝に絶縁体を埋め込む工程とを備えることを特徴とする。
これにより、下層の半導体層に形成されたソース/ドレイン層の表面側が上層の半導体層から露出されるように、STI(Shallow Trench Isolation)構造を形成することが可能となる。このため、Pチャンネル電界効果型トランジスタとNチャンネル電界効果型トランジスタが積層された場合においても、製造工程の煩雑化を抑制しつつ、チャンネル電界効果型トランジスタとNチャンネル電界効果型トランジスタの接続を行うことが可能となるとともに、素子分離を安定して行うことを可能となる。
また、本発明の一態様に係る半導体装置の製造方法によれば、第1半導体層に形成された第1ソース/ドレイン層の表面または側壁のいずれか少なくとも一方を露出させる工程と、前記第1ソース/ドレイン層の表面または側壁のいずれか少なくとも一方に接触する第1コンタクト層を形成する工程と、第2半導体層に形成された第2ソース/ドレイン層の表面または側壁のいずれか少なくとも一方を露出させる工程と、前記第2ソース/ドレイン層の表面または側壁のいずれか少なくとも一方に接触する第2コンタクト層を形成する工程とを備えることを特徴とする。
これにより、ソース/ドレイン層が形成された半導体層の側壁にてコンタクトをとることが可能となる。このため、ソース/ドレイン層とコンタクトをとるために必要な面積を縮小することが可能となり、電界効果型トランジスタを微細化することを可能として、電界効果型トランジスタの小型化および低価格化を図ることができる。
また、本発明の一態様に係る半導体装置の製造方法によれば、絶縁層を介して積層された第1および第2半導体層上に絶縁膜を堆積させる工程と、前記第1および第2半導体層の側面および最上層の半導体層の表面のチャンネル領域となる部分を露出させる開口部を前記絶縁膜に形成する工程と、前記開口部を介して前記第1および第2半導体層の熱酸化を行うことにより、前記開口部内の第1および第2半導体層の側壁および最上層の半導体層の表面にゲート絶縁膜を形成する工程と、前記開口部が形成された絶縁膜を介して、前記半導体層の表面側からP型不純物のイオン注入を行うことにより、前記チャンネル領域の両側にそれぞれ配置された第1ソース/ドレイン層を第1半導体層に形成する工程と、前記開口部が形成された絶縁膜を介して、前記半導体層の表面側からN型不純物のイオン注入を行うことにより、前記チャンネル領域の両側にそれぞれ配置された第2ソース/ドレイン層を第2半導体層に形成する工程と、前記ゲート絶縁膜を介して前記開口部内に埋め込まれたゲート電極を形成する工程とを備えることを特徴とする。
また、本発明の一態様に係る半導体装置の製造方法によれば、絶縁層を介して積層された第1および第2半導体層上に絶縁膜を堆積させる工程と、前記第1および第2半導体層の側面および最上層の半導体層の表面のチャンネル領域となる部分を露出させる開口部を前記絶縁膜に形成する工程と、前記開口部を介して前記第1および第2半導体層の熱酸化を行うことにより、前記開口部内の第1および第2半導体層の側壁および最上層の半導体層の表面にゲート絶縁膜を形成する工程と、前記開口部が形成された絶縁膜を介して、前記半導体層の表面側からP型不純物のイオン注入を行うことにより、前記チャンネル領域の両側にそれぞれ配置された第1ソース/ドレイン層を第1半導体層に形成する工程と、前記開口部が形成された絶縁膜を介して、前記半導体層の表面側からN型不純物のイオン注入を行うことにより、前記チャンネル領域の両側にそれぞれ配置された第2ソース/ドレイン層を第2半導体層に形成する工程と、前記ゲート絶縁膜を介して前記開口部内に埋め込まれたゲート電極を形成する工程とを備えることを特徴とする。
これにより、積層された電界効果型トランジスタを単結晶半導体層に形成することを可能としつつ、開口部が形成された絶縁膜をマスクとしてソース/ドレイン層を半導体層に形成することが可能となる。このため、半導体層の側壁に配置されたゲート電極に対して自己整合的にソース/ドレイン層を形成することが可能となり、Pチャンネル電界効果型トランジスタとNチャンネル電界効果型トランジスタの3次元集積化を図ることを可能としつつ、特性の良好なPチャンネル電界効果型トランジスタとNチャンネル電界効果型トランジスタを再現性よく作製することができる。
また、本発明の一態様に係る半導体装置の製造方法によれば、絶縁層を介して積層された第1および第2半導体層の側面を露出させる第1開口部を形成する工程と、下層の半導体層の表面を露出させる第2開口部を形成する工程と、前記第1および第2開口部を介して前記第1および第2半導体層の熱酸化を行うことにより、前記第1開口部内の前記第1および第2半導体層の側壁および前記第2開口部内の前記半導体層の表面にゲート絶縁膜を形成する工程と、前記第2開口部内の前記半導体層の表面に形成されたゲート絶縁膜を除去する工程と、前記ゲート絶縁膜を介して前記第1開口部内に埋め込まれたゲート電極を形成するとともに、前記第2開口部内に埋め込まれ、下層の半導体層に接触する第1コンタクト層を形成する工程と、前記半導体層の表面側からP型不純物のイオン注入を行うことにより、前記ゲート電極の両側にそれぞれ配置された第1ソース/ドレイン層を第1半導体層に形成する工程と、前記半導体層の表面側からN型不純物のイオン注入を行うことにより、前記ゲート電極の両側にそれぞれ配置された第2ソース/ドレイン層を第2半導体層に形成する工程と、上層の半導体層に接触する第2コンタクト層を形成する工程とを備えることを特徴とする。深い領域に存在する、第1半導体層に表面からイオン注入を行う場合、その上層に位置する第2半導体層を前記イオンが通過する。この時、第2半導体層全てがアモルファス化しないイオン種と注入加速エネルギーを選択することが、第2半導体層の結晶性向上に重要である。例えば、深い領域に存在する第1半導体層に表面から質量数の小さいボロンを注入することにより、上層の第2半導体層の結晶性を損ねることなく第1半導体層のP型ソース・ドレイン形成が可能になる。
これにより、Pチャンネル電界効果型トランジスタとNチャンネル電界効果型トランジスタを積層することを可能としつつ、ゲート電極と下層の半導体層に接触する第1コンタクト層とを一括して形成することが可能となる。このため、製造工程の簡略化を可能としつつ、Pチャンネル電界効果型トランジスタとNチャンネル電界効果型トランジスタの3次元集積化を図ることが可能となるとともに、特性の良好なPチャンネル電界効果型トランジスタとNチャンネル電界効果型トランジスタを再現性よく作製することができる。
また、本発明の一態様に係る半導体装置の製造方法によれば、(100)単結晶半導体層のエッチングを行うことにより、{110}面方位を持つ側面を露出させる工程と、前記側面にゲートが配置されたトランジスタを前記単結晶半導体層に形成する工程とを備えることを特徴とする。
これにより、半導体層の{110}方位面にチャネル領域を配置することが可能となり、Nチャンネル電界効果型トランジスタとPチャンネル電界効果型トランジスタのレイアウト面積を異ならせることなく、Pチャンネル電界効果型トランジスタとNチャンネル電界効果型トランジスタとのモビリティーをほぼ一致させることが可能となる。
これにより、半導体層の{110}方位面にチャネル領域を配置することが可能となり、Nチャンネル電界効果型トランジスタとPチャンネル電界効果型トランジスタのレイアウト面積を異ならせることなく、Pチャンネル電界効果型トランジスタとNチャンネル電界効果型トランジスタとのモビリティーをほぼ一致させることが可能となる。
以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照しながら説明する。
図1は、本発明の第1実施形態に係る半導体装置の概略構成を示す斜視図、図2は、図1の半導体装置の概略構成を示す図、図3は、図1の半導体装置の回路構成を示す図である。
図1は、本発明の第1実施形態に係る半導体装置の概略構成を示す斜視図、図2は、図1の半導体装置の概略構成を示す図、図3は、図1の半導体装置の回路構成を示す図である。
図1および図2において、支持基板11上には絶縁層12aが形成されている。そして、半導体層13a、絶縁層12bおよび半導体層13bが絶縁層12a上に順次積層されている。なお、支持基板11としては、Si、Ge、SiGe、GaAs、InP、GaP、GaN、SiCなどの半導体基板を用いるようにしてもよく、ガラス、サファイアまたはセラミックなどの絶縁性基板を用いるようにしてもよい。また、半導体層13a、13bの材質としては、例えば、Si、Ge、SiGe、SiC、SiSn、PbS、GaAs、InP、GaP、GaN、ZnSeなどを用いることができ、絶縁層12a、12bとしては、例えば、SiO2、SiONまたはSi3N4などの絶縁層または埋め込み絶縁膜を用いることができる。また、半導体層13a、絶縁層12bおよび半導体層13bが絶縁層12a上に順次積層された半導体基板としては、例えば、SOI基板を用いることができ、SOI基板としては、SIMOX(Separation by Implanted Oxgen)基板、貼り合わせ基板またはレーザアニール基板などを用いることができる。また、半導体層13a、13bとしては、単結晶半導体層の他、多結晶半導体層あるいはアモルファス半導体層を用いるようにしてもよい。なお、半導体層13bは、半導体層13aの幅よりも小さくなるように構成し、半導体層13aの両端部の近傍の表面を半導体層13bから露出させるようにしてもよい。
そして、半導体層13aの両側の側面にはゲート絶縁膜16aが形成されている。また、半導体層13bの両側の側面にはゲート絶縁膜16bが形成されるとともに、半導体層13bの表面にはゲート絶縁膜16cが形成されている。そして、ゲート絶縁膜16a〜16cの表面には、半導体層13bの表面上に跨るようにして半導体層13a、13bの両側の側壁に延伸されるとともに、半導体層13a、13bの積層面に対して直交するように配置されたゲート電極17が形成されている。
また、半導体層13aには、ゲート電極17の両側にそれぞれ配置されたソース/ドレイン層14a、15aが形成されている。また、半導体層13bには、ゲート電極17の両側にそれぞれ配置されたソース/ドレイン層14b、15bが形成されている。ここで、半導体層13aをp型とするとともに、ソース/ドレイン層14a、15aをn型とすることにより、図3のNチャンネル電界効果型トランジスタMN1を構成することができる。また、半導体層13bをn型とするとともに、ソース/ドレイン層14b、15bをp型とすることにより、図3のPチャンネル電界効果型トランジスタMP1を構成することができる。
そして、ソース/ドレイン層14b、15bが形成された半導体層13b上には、絶縁層20が堆積されている。そして、ソース/ドレイン層14a、15aとそれぞれコンタクトをとるためのコンタクト層18a、19aが絶縁層20上に形成されるとともに、ソース/ドレイン層14b、15bとそれぞれコンタクトをとるためのコンタクト層18b、19bが絶縁層20上に形成されている。ここで、ゲート電極17を入力端子Vinに接続し、コンタクト層18a、18bを介してドレイン層14a、14bを出力端子Voutに接続し、コンタクト層19aを介してソース層15aを電位入力端子Vssに接続し、コンタクト層19bを介してソース層15bを電位入力端子VDDに接続することにより、図3に示すように、Pチャンネル電界効果型トランジスタMP1およびNチャンネル電界効果型トランジスタMN1からなるCMOSインバータを構成することができる。
これにより、Pチャンネル電界効果型トランジスタMP1とNチャンネル電界効果型トランジスタMN1とを積層させることを可能としつつ、CMOSインバータを構成することが可能となり、CMOSインバータの高密度化、高速化および低価格化を実現することができる。
また、半導体層13a、13bの両側の側壁にゲート電極17を形成することにより、半導体層13a、13bの側面側にチャンネル領域を形成することが可能となり、ゲート電極17を半導体層13a、13b間に配置することなく、Pチャンネル電界効果型トランジスタMP1およびNチャンネル電界効果型トランジスタMN1を積層させることが可能となる。このため、Pチャンネル電界効果型トランジスタMP1およびNチャンネル電界効果型トランジスタMN1を積層させた場合においても、半導体層13a、13bの表面側の平坦性を確保することが可能となり、結晶性の劣化を抑制することが可能となるとともに、半導体層13a、13bとゲート絶縁膜16a、16bとの界面の欠陥を低減させることができる。この結果、Pチャンネル電界効果型トランジスタMP1とNチャンネル電界効果型トランジスタMN1を低電圧で高速動作させることを可能としつつ、Pチャンネル電界効果型トランジスタMP1とNチャンネル電界効果型トランジスタMN1の高密度集積化を図ることができる。
また、半導体層13a、13bの両側の側壁にゲート電極17を形成することにより、半導体層13a、13bの側面側にチャンネル領域を形成することが可能となり、ゲート電極17を半導体層13a、13b間に配置することなく、Pチャンネル電界効果型トランジスタMP1およびNチャンネル電界効果型トランジスタMN1を積層させることが可能となる。このため、Pチャンネル電界効果型トランジスタMP1およびNチャンネル電界効果型トランジスタMN1を積層させた場合においても、半導体層13a、13bの表面側の平坦性を確保することが可能となり、結晶性の劣化を抑制することが可能となるとともに、半導体層13a、13bとゲート絶縁膜16a、16bとの界面の欠陥を低減させることができる。この結果、Pチャンネル電界効果型トランジスタMP1とNチャンネル電界効果型トランジスタMN1を低電圧で高速動作させることを可能としつつ、Pチャンネル電界効果型トランジスタMP1とNチャンネル電界効果型トランジスタMN1の高密度集積化を図ることができる。
また、半導体層13a、13bの積層面に対して直交するように半導体層13a、13bの側壁にゲート電極17を配置することにより、半導体層13a、13bに共通に用いられるゲート電極17を立てて配置することが可能となる。このため、チップ面におけるゲート電極17の占有面積を削減することが可能としつつ、ゲート電極17の配線長を短くすることが可能となり、伝播遅延を抑制しつつ、チップサイズを縮小することが可能となる。
なお、上述した実施形態では、コンタクト層18a、19aをソース/ドレイン層14a、15a上にそれぞれ配置するとともに、コンタクト層18b、19bをソース/ドレイン層14b、15b上にそれぞれ配置する方法について説明したが、コンタクト層18a、19aをソース/ドレイン層14a、15aの側壁に配置するとともに、コンタクト層18b、19bをソース/ドレイン層14b、15bの側壁に配置するようにしてもよい。
これにより、ソース/ドレイン層14a、15aおよびソース/ドレイン層14b、15bの表面側でコンタクトをとる必要がなくなり、ソース/ドレイン層14a、15aおよびソース/ドレイン層14b、15bの表面側の面積を縮小することが可能となる。このため、Pチャンネル電界効果型トランジスタMP1とNチャンネル電界効果型トランジスタMN1を微細化することが可能となり、Pチャンネル電界効果型トランジスタMP1とNチャンネル電界効果型トランジスタMN1の小型化および低価格化を図ることができる。
図4(a)〜図13(a)は、本発明の第4実施形態に係る半導体装置の製造方法を示す平面図、図4(b)〜図13(b)は、図4(a)〜図13(a)のA1−A1´〜A10−A10´線でそれぞれ切断した断面図、図4(c)〜図13(c)は、図4(a)〜図13(a)のB1−B1´〜B10−B10´線でそれぞれ切断した断面図である。
図4において、絶縁層32、単結晶半導体層33、絶縁層34および単結晶半導体層35が半導体基板31上に順次積層されている。なお、半導体基板31および単結晶半導体層33、35としては、例えば、Siを用いることができる。また、半導体基板31上に順次積層された絶縁層32、単結晶半導体層33、絶縁層34および単結晶半導体層35を形成する場合、注入エネルギーの異なる高濃度の酸素イオンを半導体基板31に導入し、酸素イオンが導入された領域の熱酸化を行うことにより、絶縁層32、34を半導体基板31上に形成することができる。
図4において、絶縁層32、単結晶半導体層33、絶縁層34および単結晶半導体層35が半導体基板31上に順次積層されている。なお、半導体基板31および単結晶半導体層33、35としては、例えば、Siを用いることができる。また、半導体基板31上に順次積層された絶縁層32、単結晶半導体層33、絶縁層34および単結晶半導体層35を形成する場合、注入エネルギーの異なる高濃度の酸素イオンを半導体基板31に導入し、酸素イオンが導入された領域の熱酸化を行うことにより、絶縁層32、34を半導体基板31上に形成することができる。
次に、図5に示すように、フォトリソグラフィー技術およびエッチング技術を用いて、単結晶半導体層35、絶縁層34、単結晶半導体層33および絶縁層32をパターニングすることにより、半導体基板31を露出させる溝36を所定の方向に沿って形成するとともに、半導体基板31を露出させる溝38を溝36と直交する方向に沿って形成する。
なお、溝36、38の形成時に半導体基板31を露出させる場合、半導体基板31の表面でエッチングを止めるようにしてもよいし、半導体基板31をオーバーエッチングして半導体基板31に凹部を形成するようにしてもよい。
なお、溝36、38の形成時に半導体基板31を露出させる場合、半導体基板31の表面でエッチングを止めるようにしてもよいし、半導体基板31をオーバーエッチングして半導体基板31に凹部を形成するようにしてもよい。
さらに、フォトリソグラフィー技術およびエッチング技術を用いて、単結晶半導体層35および絶縁層34をパターニングすることにより、溝36と重なるように配置された溝36よりも幅の広い溝37を形成し、単結晶半導体層33の両端部の近傍の表面を露出させる。なお、溝36、38の配置位置は、半導体層33の素子分離領域に対応させることができ、溝37、38の配置位置は、半導体層35の素子分離領域に対応させることができる。
次に、図6に示すように、半導体基板31および単結晶半導体層33、35の熱酸化を行うことにより、単結晶半導体層33、35の側壁および溝36、38内の半導体基板31の表面に酸化膜39を形成する。そして、CVDなどの方法により、酸化膜39が形成された溝36〜38内が埋め込まれるようにして、単結晶半導体層35上に絶縁層を堆積する。そして、CMP(化学的機械的研磨)などの方法を用いて絶縁層を平坦化することにより、単結晶半導体層35の表面を露出させ、埋め込み絶縁層40を溝36〜38内に形成する。なお、埋め込み絶縁層40としては、例えば、SiO2またはSi3N4などを用いることができる。
次に、図7に示すように、CVDなどの方法により、単結晶半導体層35上に絶縁層41を堆積する。なお、絶縁層41としては、例えば、SiO2などを用いることができる。
次に、図8に示すように、フォトリソグラフィー技術およびエッチング技術を用いて、絶縁層41、埋め込み絶縁層40および酸化膜39をパターニングすることにより、単結晶半導体層33、35の側面を露出させる開口部42を形成する。なお、開口部42は、溝38が形成された素子分離領域内に配置することができる。
次に、図8に示すように、フォトリソグラフィー技術およびエッチング技術を用いて、絶縁層41、埋め込み絶縁層40および酸化膜39をパターニングすることにより、単結晶半導体層33、35の側面を露出させる開口部42を形成する。なお、開口部42は、溝38が形成された素子分離領域内に配置することができる。
ここで、結晶半導体層33、35の側面を露出させる開口部42を形成する場合、半導体基板31の表面でエッチングを止めるようにしてもよいし、半導体基板31をオーバーエッチングして半導体基板31に凹部を形成するようにしてもよい。なお、結晶半導体層33、35の側面を露出させる開口部42を形成する場合、半導体基板31を必ずしも露出させる必要はなく、絶縁層32の表面でエッチングを止めるようにしてもよいし、絶縁層32をオーバーエッチングして絶縁層32に凹部を形成するようにしてもよい。
次に、図9に示すように、半導体基板31および単結晶半導体層33、35の熱酸化を行うことにより、単結晶半導体層35、33の側壁にゲート絶縁膜43a、43bをそれぞれ形成するとともに、開口部42内の半導体基板31の表面にゲート絶縁膜43cを形成する。なお、熱酸化にて単結晶半導体層35、33の側壁に犠牲酸化膜を一旦形成し、その犠牲酸化膜を除去してから、単結晶半導体層35、33の側壁にゲート絶縁膜43a、43bを形成するようにしてもよい。
そして、CVDなどの方法により、開口部42内が埋め込まれるようにして、導電層を絶縁層41上に堆積する。そして、フォトリソグラフィー技術およびエッチング技術を用いて導電層をパターニングすることにより、半導体層35の表面上に跨るようにして、開口部42内に埋め込まれたゲート電極44を形成する。
これにより、ゲート電極44を開口部42内に埋め込むことで、半導体基板31上にゲート電極44を立てて配置することが可能となるとともに、単結晶半導体層33、35にそれぞれ形成される電界効果型トランジスタに対してゲート電極44を共用することが可能となる。このため、チップ面におけるゲート電極44の占有面積を削減することが可能となるとともに、ゲート電極44の配線長を短くすることができ、伝播遅延を抑制しつつ、電界効果型トランジスタの高密度集積化を図ることが可能となるとともに、チップサイズを縮小することが可能となり、電界効果型トランジスタの高速化、小型化および低価格化を図ることができる。
これにより、ゲート電極44を開口部42内に埋め込むことで、半導体基板31上にゲート電極44を立てて配置することが可能となるとともに、単結晶半導体層33、35にそれぞれ形成される電界効果型トランジスタに対してゲート電極44を共用することが可能となる。このため、チップ面におけるゲート電極44の占有面積を削減することが可能となるとともに、ゲート電極44の配線長を短くすることができ、伝播遅延を抑制しつつ、電界効果型トランジスタの高密度集積化を図ることが可能となるとともに、チップサイズを縮小することが可能となり、電界効果型トランジスタの高速化、小型化および低価格化を図ることができる。
なお、ゲート電極44の材質としては、多結晶シリコンの他、WやTiNなどの金属膜を用いるようにしてもよい。
次に、図10に示すように、単結晶半導体層35の表面側からN型不純物のイオン注入P1を選択的に行うことにより、ゲート電極44の両側にそれぞれ配置されたソース/ドレイン層45a、45bを単結晶半導体層33に形成する。なお、ソース/ドレイン層45a、45bを単結晶半導体層33に形成する場合、不純物の飛程距離が単結晶半導体層33の深さに対応するようにN型不純物のイオン注入P1のエネルギーを選択することができる。
次に、図10に示すように、単結晶半導体層35の表面側からN型不純物のイオン注入P1を選択的に行うことにより、ゲート電極44の両側にそれぞれ配置されたソース/ドレイン層45a、45bを単結晶半導体層33に形成する。なお、ソース/ドレイン層45a、45bを単結晶半導体層33に形成する場合、不純物の飛程距離が単結晶半導体層33の深さに対応するようにN型不純物のイオン注入P1のエネルギーを選択することができる。
ここで、最上層の単結晶半導体層35の表面上に跨るようにゲート電極44を配置することにより、単結晶半導体層35の表面側からN型不純物のイオン注入を行った場合においても、ゲート電極44をマスクとして単結晶半導体層33にソース/ドレイン層45a、45bを形成することが可能となり、単結晶半導体層33の側壁に配置されたゲート電極44に対して自己整合的にソース/ドレイン層45a、45bを形成することが可能となる。このため、製造工程の煩雑化を抑制しつつ、特性の良好なNチャンネル電界効果型トランジスタを単結晶半導体層33に再現性よく作製することができる。
次に、図11に示すように、単結晶半導体層35の表面側からP型不純物のイオン注入P2を選択的に行うことにより、ゲート電極44の両側にそれぞれ配置されたソース/ドレイン層46a、46bを単結晶半導体層35に形成する。なお、ソース/ドレイン層46a、46bを単結晶半導体層35に形成する場合、不純物の飛程距離が単結晶半導体層35の深さに対応するようにP型不純物のイオン注入P2のエネルギーを選択することができる。
ここで、最上層の単結晶半導体層35のソース・ドレイン46a、46bには、Sb、AsまたはPイオンを、前記ソース・ドレイン半導体層表面に注入すれば、下層の単結晶半導体層33に損傷を与えず、かつ、上層単結晶半導体層35の注入損傷による表面アモルファス層は、注入後のアニールにより固相エピタキシャル成長し、良好な結晶性を確保できる。また、下層の単結晶半導体層33のソース・ドレイン45a、45bには、Bイオンを注入することにより、Bイオンが軽いため上層単結晶半導体層35の損傷は小さく、上層の単結晶半導体層は良好な結晶性を保つことが出来、下層単結晶半導体層の33のソース・ドレイン結晶性もアニールにより回復できる。
ここで、最上層の単結晶半導体層35の表面上に跨るようにゲート電極44を配置することにより、単結晶半導体層35の表面側からP型不純物のイオン注入を行った場合においても、ゲート電極44をマスクとして単結晶半導体層35にソース/ドレイン層46a、46bを形成することが可能となり、単結晶半導体層35の側壁に配置されたゲート電極44に対して自己整合的にソース/ドレイン層46a、46bを形成することが可能となる。
また、単結晶半導体層33、35の両側の側壁にゲート電極44を設けることで、単結晶半導体層33、35の両側の側壁にチャンネル領域をそれぞれ形成することが可能となる。このため、製造工程の煩雑化を抑制しつつ、電界効果型トランジスタの駆動能力を増大させることが可能となるとともに、チップサイズの増大を抑制することが可能となり、電界効果型トランジスタの高速化、小型化および低価格化を図ることができる。
また、Pチャンネル電界効果型トランジスタMP1およびNチャンネル電界効果型トランジスタNP1とを互いに積層させることにより、Pチャンネル電界効果型トランジスタMP1およびNチャンネル電界効果型トランジスタNP1を3次元的に配置することを可能としつつ、CMOSインバータ、NAND回路またはNOR回路などを構成することが可能となり、チップサイズの増大を抑制しつつ、様々の機能を有する素子を構成することができる。
次に、図12に示すように、フォトリソグラフィー技術およびエッチング技術を用いて、絶縁層41、埋め込み絶縁層40および酸化膜39をパターニングすることにより、ソース/ドレイン層45a、45bの表面を露出させる開口部50を形成する。そして、CVDなどの方法により、開口部50内が埋め込まれるようにして、絶縁層41上に導電層を堆積する。そして、フォトリソグラフィー技術およびエッチング技術を用いて導電層をパターニングすることにより、ソース/ドレイン層45a、45bとコンタクトをとるためのコンタクト層47を絶縁層41上に形成する。
ここで、溝36より溝37の幅を広くすることにより、下層の単結晶半導体層33に形成されたソース/ドレイン層45a、45bの両端部の近傍を上層の単結晶半導体層35から露出させることができる。このため、製造工程の煩雑化を抑制しつつ、ソース/ドレイン層45a、45bとコンタクトをとることが可能となる。
次に、図13に示すように、フォトリソグラフィー技術およびエッチング技術を用いて、絶縁層41をパターニングすることにより、ソース/ドレイン層46a、46bの表面を露出させる開口部51を形成する。そして、CVDなどの方法により、開口部51内が埋め込まれるようにして、絶縁層41上に導電層を堆積する。そして、フォトリソグラフィー技術およびエッチング技術を用いて導電層をパターニングすることにより、ソース/ドレイン層46a、46bとコンタクトをとるためのコンタクト層48を絶縁層41上に形成する。
次に、図13に示すように、フォトリソグラフィー技術およびエッチング技術を用いて、絶縁層41をパターニングすることにより、ソース/ドレイン層46a、46bの表面を露出させる開口部51を形成する。そして、CVDなどの方法により、開口部51内が埋め込まれるようにして、絶縁層41上に導電層を堆積する。そして、フォトリソグラフィー技術およびエッチング技術を用いて導電層をパターニングすることにより、ソース/ドレイン層46a、46bとコンタクトをとるためのコンタクト層48を絶縁層41上に形成する。
なお、上述した実施形態では、ゲート電極44をマスクとしてソース/ドレイン層45a、45b、46a、46bを形成する方法について説明したが、ソース/ドレイン層45a、45b、46a、46bを形成する際に、ゲート電極44を形成するためのレジストパターンをイオン注入用のマスクとして用いるようにしてもよい。
さらに、ソース/ドレイン層45a、45b、46a、46bをゲート電極44に対して自己整合的に形成する場合、ゲート電極44を形成する前に、単結晶半導体層35の表面および単結晶半導体層33、35の側面のチャンネル領域となる部分を露出させる開口部を絶縁層41に形成し、チャンネル領域となる部分を露出させる開口部が形成された絶縁層41をマスクとしてイオン注入を行うことにより、ソース/ドレイン層45a、45b、46a、46bをそれぞれ形成するようにしてもよい。そして、ソース/ドレイン層45a、45b、46a、46bがそれぞれ形成された後、絶縁層41に形成された開口部にゲート電極44を埋め込むことにより、ソース/ドレイン層45a、45b、46a、46bをゲート電極44に対して自己整合的に配置することができる。
さらに、ソース/ドレイン層45a、45b、46a、46bをゲート電極44に対して自己整合的に形成する場合、ゲート電極44を形成する前に、単結晶半導体層35の表面および単結晶半導体層33、35の側面のチャンネル領域となる部分を露出させる開口部を絶縁層41に形成し、チャンネル領域となる部分を露出させる開口部が形成された絶縁層41をマスクとしてイオン注入を行うことにより、ソース/ドレイン層45a、45b、46a、46bをそれぞれ形成するようにしてもよい。そして、ソース/ドレイン層45a、45b、46a、46bがそれぞれ形成された後、絶縁層41に形成された開口部にゲート電極44を埋め込むことにより、ソース/ドレイン層45a、45b、46a、46bをゲート電極44に対して自己整合的に配置することができる。
また、上述した実施形態では、ゲート電極44を形成した後、ゲート電極44をマスクとして、ソース/ドレイン層45a、45b、46a、46bを形成し、その後にコンタクト層47、48を形成する方法について説明したが、ゲート電極44とコンタクト層47とを一括して形成するようにしてもよい。
図14は、本発明の第3実施形態に係る半導体装置の概略構成を示す断面図、図15は、図14の半導体装置の回路構成を示す図である。
図14は、本発明の第3実施形態に係る半導体装置の概略構成を示す断面図、図15は、図14の半導体装置の回路構成を示す図である。
図14において、支持基板61上には絶縁層62aが形成されている。そして、半導体層63a、絶縁層62bおよび半導体層63bが絶縁層62a上に順次積層されている。なお、半導体層63bは、半導体層63aの幅よりも小さくなるように構成し、半導体層63aの両端部の近傍の表面を半導体層63bから露出させるようにしてもよい。
そして、半導体層63aの側面にはゲート絶縁膜66aが形成されている。また、半導体層63bの側面にはゲート絶縁膜66bが形成されるとともに、半導体層63bの表面にはゲート絶縁膜66cが形成されている。そして、ゲート絶縁膜66a〜66cの表面には、半導体層63bの表面上に跨るようにして半導体層63a、63bの側壁に延伸されるとともに、半導体層63a、63bの積層面に対して直交するように配置されたゲート電極67a〜67dが形成されている。
そして、半導体層63aの側面にはゲート絶縁膜66aが形成されている。また、半導体層63bの側面にはゲート絶縁膜66bが形成されるとともに、半導体層63bの表面にはゲート絶縁膜66cが形成されている。そして、ゲート絶縁膜66a〜66cの表面には、半導体層63bの表面上に跨るようにして半導体層63a、63bの側壁に延伸されるとともに、半導体層63a、63bの積層面に対して直交するように配置されたゲート電極67a〜67dが形成されている。
また、半導体層63aには、ゲート電極67a〜67dの両側およびゲート電極67a〜67d間に配置されたn型不純物導入層64a〜64eが形成され、図15のNチャンネル電界効果型トランジスタMN11〜MN14が構成されている。また、半導体層63bには、ゲート電極67a〜67dの両側およびゲート電極67a〜67d間に配置されたp型不純物導入層65a〜65eが形成され、図15のPチャンネル電界効果型トランジスタMP11〜MP14が構成されている。
そして、p型不純物導入層65a〜65eが形成された半導体層63b上には、絶縁層70が堆積されている。そして、n型不純物導入層64a、64eとそれぞれコンタクトをとるためのコンタクト層68a、68bが絶縁層70上に形成されるとともに、p型不純物導入層65a〜65eとそれぞれコンタクトをとるためのコンタクト層69a〜69eが絶縁層70上に形成されている。ここで、ゲート電極67a〜67dを入力端子A〜Dにそれぞれ接続し、コンタクト層68bを介してn型不純物導入層64eを出力端子Voutに接続するとともに、コンタクト層69b、69dをそれぞれ介してp型不純物導入層65b、65dを出力端子Voutに接続し、コンタクト層69a、69c、69eをそれぞれ介してp型不純物導入層65a、65c、65eを電位入力端子VDDに接続し、コンタクト層68aを介してn型不純物導入層64aを電位入力端子Vssに接続することにより、図15に示すように、Pチャンネル電界効果型トランジスタMP11〜MP14およびNチャンネル電界効果型トランジスタMN11〜MN14からなる4入力NAND回路を構成することができる。
これにより、Pチャンネル電界効果型トランジスタMP11〜MP14とNチャンネル電界効果型トランジスタMN11〜MN14とを積層することを可能としつつ、4入力NAND回路を構成することが可能となるとともに、半導体層63a、63bに共通に用いられるゲート電極67a〜67dを立てて配置することが可能となる。このため、チップ面におけるゲート電極67a〜67dの占有面積を削減することが可能としつつ、ゲート電極67a〜67dの配線長を短くすることが可能となり、伝播遅延を抑制しつつ、チップサイズを縮小することが可能となる。
なお、図14の実施形態では、Nチャンネル電界効果型トランジスタMN11〜MN14上にPチャンネル電界効果型トランジスタMP11〜MP14が積層された4入力NAND回路を構成する方法について説明したが、N(Nは2以上の整数)入力NAND回路を構成する方法に適用してもよい。
図16は、本発明の第4実施形態に係る半導体装置の概略構成を示す断面図、図17は、図16の半導体装置の回路構成を示す図である。
図16は、本発明の第4実施形態に係る半導体装置の概略構成を示す断面図、図17は、図16の半導体装置の回路構成を示す図である。
図16において、支持基板81上には絶縁層82aが形成されている。そして、半導体層83a、絶縁層82bおよび半導体層83bが絶縁層82a上に順次積層されている。なお、半導体層83bは、半導体層83aの幅よりも小さくなるように構成し、半導体層83aの両端部の近傍の表面を半導体層83bから露出させるようにしてもよい。
そして、半導体層83aの側面にはゲート絶縁膜86aが形成されている。また、半導体層83bの側面にはゲート絶縁膜86bが形成されるとともに、半導体層83bの表面にはゲート絶縁膜86cが形成されている。そして、ゲート絶縁膜86a〜86cの表面には、半導体層83bの表面上に跨るようにして半導体層83a、83bの側壁に延伸されるとともに、半導体層83a、83bの積層面に対して直交するように配置されたゲート電極87a〜87dが形成されている。
そして、半導体層83aの側面にはゲート絶縁膜86aが形成されている。また、半導体層83bの側面にはゲート絶縁膜86bが形成されるとともに、半導体層83bの表面にはゲート絶縁膜86cが形成されている。そして、ゲート絶縁膜86a〜86cの表面には、半導体層83bの表面上に跨るようにして半導体層83a、83bの側壁に延伸されるとともに、半導体層83a、83bの積層面に対して直交するように配置されたゲート電極87a〜87dが形成されている。
また、半導体層83aには、ゲート電極87a〜87dの両側およびゲート電極87a〜87d間に配置されたp型不純物導入層84a〜84eが形成され、図17のPチャンネル電界効果型トランジスタMP21〜MP24が構成されている。また、半導体層83bには、ゲート電極87a〜87dの両側およびゲート電極87a〜87d間に配置されたn型不純物導入層85a〜85eが形成され、図17のNチャンネル電界効果型トランジスタMN21〜MN24が構成されている。
そして、n型不純物導入層85a〜85eが形成された半導体層83b上には、絶縁層90が堆積されている。そして、p型不純物導入層84a、84eとそれぞれコンタクトをとるためのコンタクト層88a、88bが絶縁層90上に形成されるとともに、n型不純物導入層85a〜85eとそれぞれコンタクトをとるためのコンタクト層89a〜89eが絶縁層90上に形成されている。ここで、ゲート電極87a〜87dを入力端子A〜Dにそれぞれ接続し、コンタクト層88bを介してp型不純物導入層84eを出力端子Voutに接続するとともに、コンタクト層89b、89dをそれぞれ介してn型不純物導入層85b、85dを出力端子Voutに接続し、コンタクト層89a、89c、89eをそれぞれ介してn型不純物導入層85a、85c、85eを電位入力端子Vssに接続し、コンタクト層88aを介してp型不純物導入層84aを電位入力端子VDDに接続することにより、図17に示すように、Pチャンネル電界効果型トランジスタMP21〜MP24およびNチャンネル電界効果型トランジスタMN21〜MN24からなる4入力NOR回路を構成することができる。
これにより、Pチャンネル電界効果型トランジスタMP21〜MP24とNチャンネル電界効果型トランジスタMN21〜MN24とを積層することを可能としつつ、4入力NOR回路を構成することが可能となるとともに、半導体層83a、83bに共通に用いられるゲート電極87a〜87dを立てて配置することが可能となる。このため、チップ面におけるゲート電極87a〜87dの占有面積を削減することが可能としつつ、ゲート電極87a〜87dの配線長を短くすることが可能となり、伝播遅延を抑制しつつ、チップサイズを縮小することが可能となる。
なお、図16の実施形態では、Nチャンネル電界効果型トランジスタMN21〜MN24上にPチャンネル電界効果型トランジスタMP21〜MP24が積層された4入力NOR回路を構成する方法について説明したが、N(Nは2以上の整数)入力NOR回路を構成する方法に適用してもよい。
図18は、本発明の第5実施形態に係る半導体装置の概略構成を示す平面図、図19(a)は、図18のA11−A11´線で切断した断面図、図19(b)は、図18のB11−B11´線で切断した断面図、図20は、図18の半導体装置の回路構成を示す図である。
図18は、本発明の第5実施形態に係る半導体装置の概略構成を示す平面図、図19(a)は、図18のA11−A11´線で切断した断面図、図19(b)は、図18のB11−B11´線で切断した断面図、図20は、図18の半導体装置の回路構成を示す図である。
図18および図19において、支持基板101上には絶縁層102aが形成されている。そして、半導体層103a、絶縁層102b、半導体層103b、絶縁層102c、半導体層103c、絶縁層102dおよび半導体層103dが絶縁層102a上に順次積層されている。なお、半導体層103a〜103dは、上層に配置されるに従って幅が徐々に小さくなるように構成し、半導体層103a〜103dの両端部の近傍の表面を上層の半導体層103a〜103dから露出させるようにしてもよい。
そして、半導体層103aの側面にはゲート絶縁膜106aが形成されるとともに、半導体層103bの側面にはゲート絶縁膜106bが形成されている。そして、ゲート絶縁膜106a、106bの表面には、半導体層103a、103bの積層面に対して直交するように配置されたゲート電極107a、107bが半導体層103a、103bの側壁に共通に形成されている。
また、半導体層103cの側面にはゲート絶縁膜106cが形成されるとともに、半導体層103dの側面にはゲート絶縁膜106dが形成されている。そして、ゲート絶縁膜106c、106dの表面には、半導体層103c、103dの積層面に対して直交するように配置されたゲート電極117a、117bが半導体層103c、103dの側壁に共通に形成されている。
そして、半導体層103aには、ゲート電極107a、107bの両側およびゲート電極107a、107b間に配置されたn型不純物導入層104a〜104cが形成され、図20のNチャンネル電界効果型トランジスタMN31、MN32が構成されている。また、半導体層103bには、ゲート電極107a、107bの両側およびゲート電極107a、107b間に配置されたp型不純物導入層105a〜105cが形成され、図20のPチャンネル電界効果型トランジスタMP31、MP32が構成されている。
また、半導体層103cには、ゲート電極117a、117bの両側およびゲート電極117a、117b間に配置されたn型不純物導入層114a〜114cが形成され、図20のNチャンネル電界効果型トランジスタMN41、MN42が構成されている。また、半導体層103dには、ゲート電極117a、117bの両側およびゲート電極117a、117b間に配置されたp型不純物導入層115a〜115cが形成され、図20のPチャンネル電界効果型トランジスタMP41、MP42が構成されている。
そして、p型不純物導入層115a〜115cが形成された半導体層103d上には、絶縁層110が堆積されている。そして、n型不純物導入層104a、104cとそれぞれコンタクトをとるためのコンタクト層108a、108bが絶縁層110上に形成されるとともに、p型不純物導入層105a、105cとそれぞれコンタクトをとるためのコンタクト層109a、109bが絶縁層110上に形成されている。また、n型不純物導入層114a、114cとそれぞれコンタクトをとるためのコンタクト層118a、118bが絶縁層110上に形成されるとともに、p型不純物導入層115a、115cとそれぞれコンタクトをとるためのコンタクト層119a、119cが絶縁層110上に形成されている。さらに、p型不純物導入層105bとコンタクトをとるためのコンタクト層109cが絶縁層110上に形成されるとともに、p型不純物導入層115bとコンタクトをとるためのコンタクト層119bが絶縁層110上に形成されている。
ここで、ゲート電極107a、107bを入力端子A1、B1にそれぞれ接続し、コンタクト層108aを介してn型不純物導入層104aを出力端子Vout1に接続するとともに、コンタクト層109a、109bをそれぞれ介してp型不純物導入層105a、105cを出力端子Vout1に接続し、コンタクト層109cを介してp型不純物導入層105bを電位入力端子VDD1に接続し、コンタクト層108bを介してn型不純物導入層104cを電位入力端子Vss1に接続することにより、図20に示すように、Pチャンネル電界効果型トランジスタMP31、MP32およびNチャンネル電界効果型トランジスタMN31、MN32からなる2入力NAND回路を構成することができる。
また、ゲート電極117a、117bを入力端子A2、B2にそれぞれ接続し、コンタクト層118aを介してn型不純物導入層114aを出力端子Vout2に接続するとともに、コンタクト層119a、119cをそれぞれ介してp型不純物導入層115a、115cを出力端子Vout2に接続し、コンタクト層119bを介してp型不純物導入層115bを電位入力端子VDD2に接続し、コンタクト層118bを介してn型不純物導入層114cを電位入力端子Vss2に接続することにより、図20に示すように、Pチャンネル電界効果型トランジスタMP41、MP42およびNチャンネル電界効果型トランジスタMN41、MN42からなる2入力NAND回路を構成することができる。
これにより、複数の2入力NAND回路を3次元的に配置することが可能となり、チップサイズの増大を抑制しつつ、様々の機能を有する素子を構成することができる。
図21は、本発明の第6実施形態に係る半導体装置の概略構成を示す斜視図である。
図21において、(100)単結晶半導体基板21上には絶縁層22が形成されている。そして、単結晶半導体層23a、絶縁層28a、単結晶半導体層23bおよび絶縁層28bが絶縁層22上に順次積層され、単結晶半導体層23a、23bは{100}面方位の側面が露出するように素子分離されている。そして、単結晶半導体層23aの両側の側面にはゲート絶縁膜26aが形成されるとともに、単結晶半導体層23bの両側の側面にはゲート絶縁膜26bが形成されている。そして、ゲート絶縁膜26a、26bの表面には、単結晶半導体層23bの表面上に跨るようにして単結晶半導体層23a、23bの両側の側壁に延伸されるとともに、単結晶半導体層23a、23bの積層面に対して直交するように配置されたゲート電極27が形成されている。また、単結晶半導体層23aには、ゲート電極27の両側にそれぞれ配置されたソース/ドレイン層24a、25aが形成されている。また、単結晶半導体層23bには、ゲート電極27の両側にそれぞれ配置されたソース/ドレイン層24b、25bが形成されている。
図21は、本発明の第6実施形態に係る半導体装置の概略構成を示す斜視図である。
図21において、(100)単結晶半導体基板21上には絶縁層22が形成されている。そして、単結晶半導体層23a、絶縁層28a、単結晶半導体層23bおよび絶縁層28bが絶縁層22上に順次積層され、単結晶半導体層23a、23bは{100}面方位の側面が露出するように素子分離されている。そして、単結晶半導体層23aの両側の側面にはゲート絶縁膜26aが形成されるとともに、単結晶半導体層23bの両側の側面にはゲート絶縁膜26bが形成されている。そして、ゲート絶縁膜26a、26bの表面には、単結晶半導体層23bの表面上に跨るようにして単結晶半導体層23a、23bの両側の側壁に延伸されるとともに、単結晶半導体層23a、23bの積層面に対して直交するように配置されたゲート電極27が形成されている。また、単結晶半導体層23aには、ゲート電極27の両側にそれぞれ配置されたソース/ドレイン層24a、25aが形成されている。また、単結晶半導体層23bには、ゲート電極27の両側にそれぞれ配置されたソース/ドレイン層24b、25bが形成されている。
これにより、単結晶半導体層23a、23bの側面側にチャネル領域を形成することが可能となり、単結晶半導体層23a、23bの表面側にゲート電極27を配置することなく、電界効果型トランジスタを構成することが可能となる。このため、電界効果型トランジスタを単結晶半導体層23a、23bにそれぞれ形成した場合においても、単結晶半導体層23a、23bの表面側の平坦性を確保することが可能となり、単結晶半導体層23a、23bを積層した場合においても、単結晶半導体層23a、23bの結晶性の劣化を抑制することができる。このため、チップサイズの増大を抑制しつつ、電界効果型トランジスタの集積化を図ることが可能となるとともに、電界効果型トランジスタの寄生容量を削減することを可能としつつ、急峻なサブスレッシュホールド特性を得ることができ、低電圧で高速動作させることができる。
また、単結晶半導体層23a、23bの積層面と直交するようにゲート電極27を配置することにより、チップ面内におけるゲート電極27の占有面積を削減することが可能となるとともに、ゲート電極27の配線長を短くすることができる。このため、伝播遅延を抑制しつつ、電界効果型トランジスタの高密度集積化を図ることが可能となるとともに、チップサイズを縮小することが可能となり、電界効果型トランジスタの高速化、小型化および低価格化を図ることができる。
また、最上層の単結晶半導体層23bの表面上に跨るようにゲート電極27を配置することにより、単結晶半導体層23bの表面側からイオン注入を行った場合においても、ゲート電極27をマスクとして単結晶半導体層23a、23bにソース/ドレイン層24a、25aおよびソース/ドレイン層24b、25bをそれぞれ形成することが可能となる。このため、単結晶半導体層23a、23bの側壁に配置されたゲート電極27に対して自己整合的にソース/ドレイン層24a、25aおよびソース/ドレイン層24b、25bをそれぞれ形成することが可能となり、製造工程の煩雑化を抑制しつつ、特性の良好な電界効果型トランジスタを再現性よく作製することができる。
また、例えば、Pチャンネル電界効果型トランジスタが単結晶半導体層23aに形成され、Nチャンネル電界効果型トランジスタが単結晶半導体層23bに形成される場合、単結晶半導体層23aの膜厚Taは単結晶半導体層23bの膜厚Tbより厚くなるようにしてもよい。ここで、単結晶半導体層23aと単結晶半導体層23bの膜厚比は、ホールと電子のモビリティー比の逆数比であることが好ましい。例えば、単結晶半導体層23aの膜厚Taは、単結晶半導体層23bの膜厚Tbの2から3倍の範囲内とすることができる。
これにより、Nチャンネル電界効果型トランジスタに比べてPチャンネル電界効果型トランジスタのレイアウト面積を拡大することなく、Pチャンネル電界効果型トランジスタのゲート幅をNチャンネル電界効果型トランジスタのゲート幅よりも広くすることができる。このため、Pチャンネル電界効果型トランジスタとNチャンネル電界効果型トランジスタとのモビリティーが異なる場合においても、Nチャンネル電界効果型トランジスタとPチャンネル電界効果型トランジスタとの間のレイアウト配置のバランスを維持しつつ、Pチャンネル電界効果型トランジスタとNチャンネル電界効果型トランジスタとの電流駆動能力を一致させることが可能となる。この結果、CMOS回路のレイアウト設計を効率よく行うことが可能となるとともに、信号伝達速度の制約を緩和することが可能となり、半導体装置の高密度集積を図ることが可能となるとともに、半導体装置の高速化を図ることができる。
図22は、本発明の第7実施形態に係る半導体装置の概略構成を示す斜視図である。
図22において、(100)単結晶半導体基板121上には絶縁層122が形成されている。そして、単結晶半導体層123a、絶縁層128a、単結晶半導体層123bおよび絶縁層128bが絶縁層122上に順次積層され、単結晶半導体層123a、123bは{110}面方位の側面が露出するように素子分離されている。そして、単結晶半導体層123aの両側の側面にはゲート絶縁膜126aが形成されるとともに、単結晶半導体層123bの両側の側面にはゲート絶縁膜126bが形成されている。そして、ゲート絶縁膜126a、126bの表面には、単結晶半導体層123bの表面上に跨るようにして単結晶半導体層123a、123bの両側の側壁に延伸されるとともに、単結晶半導体層123a、123bの積層面に対して直交するように配置されたゲート電極127が形成されている。また、単結晶半導体層123aには、ゲート電極127の両側にそれぞれ配置されたソース/ドレイン層124a、125aが形成されている。また、単結晶半導体層123bには、ゲート電極127の両側にそれぞれ配置されたソース/ドレイン層124b、125bが形成されている。
図22において、(100)単結晶半導体基板121上には絶縁層122が形成されている。そして、単結晶半導体層123a、絶縁層128a、単結晶半導体層123bおよび絶縁層128bが絶縁層122上に順次積層され、単結晶半導体層123a、123bは{110}面方位の側面が露出するように素子分離されている。そして、単結晶半導体層123aの両側の側面にはゲート絶縁膜126aが形成されるとともに、単結晶半導体層123bの両側の側面にはゲート絶縁膜126bが形成されている。そして、ゲート絶縁膜126a、126bの表面には、単結晶半導体層123bの表面上に跨るようにして単結晶半導体層123a、123bの両側の側壁に延伸されるとともに、単結晶半導体層123a、123bの積層面に対して直交するように配置されたゲート電極127が形成されている。また、単結晶半導体層123aには、ゲート電極127の両側にそれぞれ配置されたソース/ドレイン層124a、125aが形成されている。また、単結晶半導体層123bには、ゲート電極127の両側にそれぞれ配置されたソース/ドレイン層124b、125bが形成されている。
ここで、単結晶半導体層123aをp型とするとともに、ソース/ドレイン層124a、125aをn型とすることにより、Nチャンネル電界効果型トランジスタを単結晶半導体層123aに形成することができる。また、単結晶半導体層123bをn型とするとともに、ソース/ドレイン層124b、125bをp型とすることにより、Pチャンネル電界効果型トランジスタを単結晶半導体層123bに形成することができる。
これにより、Nチャンネル電界効果型トランジスタとPチャンネル電界効果型トランジスタのレイアウト面積を異ならせることなく、Pチャンネル電界効果型トランジスタとNチャンネル電界効果型トランジスタとのモビリティーをほぼ一致させることが可能となる。このため、Pチャンネル電界効果型トランジスタとNチャンネル電界効果型トランジスタとの寄生容量のバランスをとりつつ、Nチャンネル電界効果型トランジスタとPチャンネル電界効果型トランジスタの電流駆動バランスをとることが可能となり、CMOS回路のS/N比を向上させることが可能となるとともに、半導体装置の高速化および高密度化を図ることができる。
11、21、31、61、81、101、121 半導体基板、12a、12b、22、28a、28b、32、34、41、62a、62b、70、90、102a〜102d、110 絶縁層、13a、13b、23a、23b、33、35、63a、63b、73a、73b、103a〜103d、122、128a、128b 単結晶半導体層、14a、15a、14b、15b、24a、25a、24b、25b、45a、45b、46a、46b、124a、125a、124b、125b ソース/ドレイン層、16a、16b、16c、26a、26b、43a〜43c、66a〜66c、76a〜76c、106a〜106d、126a、126b ゲート絶縁膜、17、27、44、67a〜67d、77a〜77d、107a、107b、117a、117b、127 ゲート電極、18a、18b、19a、19b、47、48、49、68a、68b、69a〜69e、78a、78b、79a〜79e、108a、108b、109a、109b、118a、118b、119a〜119c コンタクト層、36、37、38 溝、39 酸化膜、40 埋め込み絶縁層、42、50、51 開口部、64a〜64e、85a〜85e、104a〜104c、114a〜114c n型不純物導入層、65a〜65e、84a〜84e、105a〜105c、115a〜115c p型不純物導入層、MP1、MP11〜MP14、MP21〜MP24、MP31、MP32、MP41、MP42 Pチャンネル電界効果型トランジスタ、MP2、MN11〜MN14、MN21〜MN24、MN31、MN32、MN41、MN42 Nチャンネル電界効果型トランジスタ
Claims (22)
- 絶縁層を介して積層された第1および第2半導体層と、
前記第1半導体層に形成されたPチャンネル電界効果型トランジスタと、
前記第2半導体層に形成されたNチャンネル電界効果型トランジスタとを備えることを特徴とする半導体装置。 - 前記第1および第2半導体層の側壁に配置され、前記Pチャンネル電界効果型トランジスタおよび前記Nチャンネル電界効果型トランジスタに共通に形成されたゲート電極と、
前記ゲート電極の両側に配置されるように前記第1半導体層に形成された第1ソース/ドレイン層と、
前記ゲート電極の両側に配置されるように前記第2半導体層に形成された第2ソース/ドレイン層とを備えることを特徴とする請求項1記載の半導体装置。 - 前記Pチャンネル電界効果型トランジスタまたはNチャンネル電界効果型トランジスタの少なくとも一方が完全空乏型電界効果トランジスタであることを特徴とする請求項1または2記載の半導体装置。
- 前記第1および第2半導体層に接続された出力端子と、
前記第1半導体層に接続された第1電位入力端子と、
前記第2半導体層に接続された第2電位入力端子とを備えることを特徴とする請求項1から3のいずれか1項記載の半導体装置。 - 前記Pチャンネル電界効果型トランジスタおよび前記Nチャンネル電界効果型トランジスタにてインバータ、NAND回路またはNOR回路が構成され、前記インバータ、NAND回路またはNOR回路は複数層積層されていることを特徴とする請求項1から4のいずれか1項記載の半導体装置。
- 前記第1半導体層と前記第2半導体層の膜厚は互いに異なることを特徴とする請求項1から5のいずれか1項記載の半導体装置。
- 前記第1半導体層と前記第2半導体層の膜厚比は、ホールと電子のモビリティー比の逆数比であることを特徴とする請求項6記載の半導体装置。
- 前記第1および第2半導体層の側壁は{100}面であり、前記第1半導体層の膜厚は、前記第2半導体層の膜厚の2から3倍の範囲内であることを特徴とする請求項6記載の半導体装置。
- 前記第1および第2半導体層の側壁は{110}面方位であることを特徴とする請求項1から5のいずれか1項記載の半導体装置。
- 絶縁層を介して積層された第1および第2半導体層と、
前記第1および第2半導体層の積層面に直交するようにして、前記第1および第2半導体層の側壁に共通に形成されたN(Nは2以上の整数)個のゲート電極と、
前記ゲート電極の両側および前記ゲート電極間に配置され、前記第1半導体層に形成された第1導電型不純物導入層と、
前記ゲート電極の両側および前記ゲート電極間に配置され、前記第2半導体層に形成された第2導電型不純物導入層と、
前記第1半導体層の一端に配置された第1導電型不純物導入層に接続されるとともに、前記第2半導体層に配置された第2導電型不純物導入層に1つ置きに接続された出力端子と、
前記第1半導体層の他端に配置された第1導電型不純物導入層に接続された第1電位入力端子と、
前記出力端子と交互に配置されるようにして、前記第2半導体層に配置された第2導電型不純物導入層に1つ置きに接続された第2電位入力端子とを備えることを特徴とする半導体装置。 - 前記ゲート電極は、最上層の半導体層の表面上に跨るようにして前記半導体層の両側の側壁に延伸されていることを特徴とする請求項1から10のいずれか1項記載の半導体装置。
- 前記第1および第2半導体層は単結晶半導体層であることを特徴とする請求項1から11のいずれか1項記載の半導体装置。
- 上層の半導体層は、下層の半導体層に形成されたソース/ドレイン層の表面側が露出されるように構成されていることを特徴とする請求項1から12のいずれか1項記載の半導体装置。
- 側面が{110}面方位を持つ半導体層と、
前記半導体層の側面に配置されたゲート電極と、
前記ゲート電極の両側にそれぞれ配置されるように前記半導体層に形成されたソース/ドレイン層とを備えることを特徴とする半導体装置。 - 前記半導体層は、絶縁体上にエピタキシャル成長にて形成された(100)単結晶半導体層であることを特徴とする請求項14記載の半導体装置。
- 絶縁層を介して積層された第1および第2半導体層の側面を露出させる開口部を形成する工程と、
前記開口部を介して前記第1および第2半導体層の熱酸化を行うことにより、前記第1および第2半導体層の側壁にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜を介して前記開口部内に埋め込まれるとともに、最上層の半導体層の表面上に跨るように配置されたゲート電極を形成する工程と、
前記ゲート電極をマスクとして、前記半導体層の表面側からP型不純物のイオン注入を行うことにより、前記ゲート電極の両側にそれぞれ配置された第1ソース/ドレイン層を第1半導体層に形成する工程と、
前記ゲート電極をマスクとして、前記半導体層の表面側からN型不純物のイオン注入を行うことにより、前記ゲート電極の両側にそれぞれ配置された第2ソース/ドレイン層を第2半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。 - 前記P型不純物のイオン注入にはBイオンを、前記N型不純物のイオン注入にはSb、AsまたはPイオンを用いることを特徴とする請求項16記載の半導体装置の製造方法。
- 下層の半導体層を互いに分離する第1溝を形成する工程と、
下層の半導体層の一部が露出するように上層の半導体層を互いに分離する第2溝を形成する工程と、
前記第1溝および前記第2溝に絶縁体を埋め込む工程とを備えることを特徴とする請求項16または17記載の半導体装置の製造方法。 - 第1半導体層に形成された第1ソース/ドレイン層の表面または側壁のいずれか少なくとも一方を露出させる工程と、
前記第1ソース/ドレイン層の表面または側壁のいずれか少なくとも一方に接触する第1コンタクト層を形成する工程と、
第2半導体層に形成された第2ソース/ドレイン層の表面または側壁のいずれか少なくとも一方を露出させる工程と、
前記第2ソース/ドレイン層の表面または側壁のいずれか少なくとも一方に接触する第2コンタクト層を形成する工程とを備えることを特徴とする請求項18記載の半導体装置の製造方法。 - 絶縁層を介して積層された第1および第2半導体層上に絶縁膜を堆積させる工程と、
前記第1および第2半導体層の側面および最上層の半導体層の表面のチャンネル領域となる部分を露出させる開口部を前記絶縁膜に形成する工程と、
前記開口部を介して前記第1および第2半導体層の熱酸化を行うことにより、前記開口部内の第1および第2半導体層の側壁および最上層の半導体層の表面にゲート絶縁膜を形成する工程と、
前記開口部が形成された絶縁膜を介して、前記半導体層の表面側からP型不純物のイオン注入を行うことにより、前記チャンネル領域の両側にそれぞれ配置された第1ソース/ドレイン層を第1半導体層に形成する工程と、
前記開口部が形成された絶縁膜を介して、前記半導体層の表面側からN型不純物のイオン注入を行うことにより、前記チャンネル領域の両側にそれぞれ配置された第2ソース/ドレイン層を第2半導体層に形成する工程と、
前記ゲート絶縁膜を介して前記開口部内に埋め込まれたゲート電極を形成する工程とを備えることを特徴とする半導体装置の製造方法。 - 絶縁層を介して積層された第1および第2半導体層の側面を露出させる第1開口部を形成する工程と、
下層の半導体層の表面を露出させる第2開口部を形成する工程と、
前記第1および第2開口部を介して前記第1および第2半導体層の熱酸化を行うことにより、前記第1開口部内の前記第1および第2半導体層の側壁および前記第2開口部内の前記半導体層の表面にゲート絶縁膜を形成する工程と、
前記第2開口部内の前記半導体層の表面に形成されたゲート絶縁膜を除去する工程と、
前記ゲート絶縁膜を介して前記第1開口部内に埋め込まれたゲート電極を形成するとともに、前記第2開口部内に埋め込まれ、下層の半導体層に接触する第1コンタクト層を形成する工程と、
前記半導体層の表面側からP型不純物のイオン注入を行うことにより、前記ゲート電極の両側にそれぞれ配置された第1ソース/ドレイン層を第1半導体層に形成する工程と、
前記半導体層の表面側からP型不純物のイオン注入を行うことにより、前記ゲート電極の両側にそれぞれ配置された第2ソース/ドレイン層を第2半導体層に形成する工程と、
上層の半導体層に接触する第2コンタクト層を形成する工程とを備えることを特徴とする半導体装置の製造方法。 - (100)単結晶半導体層のエッチングを行うことにより、{110}面方位を持つ側面を露出させる工程と、
前記側面にゲートが配置されたトランジスタを前記単結晶半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。
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