JP4595935B2 - 半導体装置および半導体装置の製造方法 - Google Patents
半導体装置および半導体装置の製造方法 Download PDFInfo
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Description
Ψsbh(h)=Eg/q−(ψm−Xs)
Eg/q=Ψsbh(e)+Ψsbh(h)
ただし、Ψsbh(e)は、金属から半導体への自由電子のショットキー障壁、Ψsbh(h)は、金属から半導体へのホールのショットキー障壁である。
Claims (9)
- 絶縁層上に形成された、単結晶半導体層である第1半導体層と、
前記第1半導体層に形成されたゲート電極と、
前記ゲート電極の両側に配置され、前記第1半導体層に形成されたソース層及びドレイン層と、
前記ソース層または前記ドレイン層と接触するように前記ソース層または前記ドレイン層上に積層され、前記第1半導体層とバンドギャップまたは電子親和力が異なる、単結晶半導体層である第2半導体層と、
前記第2半導体層を貫通して前記ソース層または前記ドレイン層を露出するように形成された開口部と、
前記開口部に埋め込まれ、前記開口部の底面にてソース層またはドレイン層と接触するとともに、前記開口部の側面にて前記第2半導体層と接触する第1金属配線とを備えることを特徴とする半導体装置。 - 前記開口部によって前記ソース層または前記ドレイン層には凹部が形成されており、前記第1金属配線の少なくとも一部は前記凹部に埋め込まれていることを特徴とする請求項1に記載の半導体装置。
- 絶縁層上に形成された、単結晶半導体層である第1半導体層と、
前記第1半導体層に形成されたゲート電極と、
前記ゲート電極の両側に配置されるとともに、前記絶縁層に底部が到達するようにして前記第1半導体層に形成されたソース層及びレイン層と、
前記ソース層または前記ドレイン層と接触するように前記ソース層または前記ドレイン層上に積層され、前記第1半導体層とバンドギャップまたは電子親和力が異なる、単結晶半導体層である第2半導体層と、
前記ソース層または前記ドレイン層及び前記第2半導体層を貫通して前記絶縁層に到達するように形成された開口部と、
前記開口部に埋め込まれ、前記開口部の側面にて前記第2半導体層及び前記ソース層または前記ドレイン層と接触する第1金属配線とを備えることを特徴とする半導体装置。 - 前記第2半導体層の上方に前記第1金属配線と接続する第2金属配線をさらに有し、前記第1金属配線は第1金属膜を有し、前記第1金属膜は前記第1半導体層、前記第2半導体層及び前記第2金属配線と接触していることを特徴とする請求項1から3のいずれか1項に記載の半導体装置。
- 前記第1半導体層は、Si、Ge、SiGe、SiC、SiSn、PbS、GaAs、InP、GaP、GaN、またはZnSeであることを特徴とする請求項1〜4のいずれか1項に記載の半導体装置。
- 前記第2半導体層はSiGeであることを特徴とする請求項1〜5のいずれか1項に記載の半導体装置。
- 前記第1半導体層はSi、前記第2半導体層はSiGeであることを特徴とする請求項1〜5のいずれか1項に記載の半導体装置。
- 絶縁層上に形成された第1半導体層を有する基板を用意する工程と、
前記第1半導体層上に絶縁膜を形成する工程と、
前記絶縁膜上に多結晶半導体層を形成する工程と、
前記絶縁膜及び前記多結晶半導体層をパターニングすることによりゲート電極及びゲート絶縁膜を形成する工程と、
前記第1半導体層上に前記第1半導体層と接触し、前記第1半導体層とバンドギャップまたは電子親和力が異なる第2半導体層を形成する工程と、
前記第1半導体層にイオン注入することにより、前記第1半導体層にソース層及びドレイン層を形成する工程と、
前記第2半導体層上に層間絶縁膜を形成する工程と、
前記層間絶縁膜、前記第2半導体層及び前記ソース層または前記ドレイン層を貫通して前記絶縁層を露出させる開口部を形成する工程と、
前記開口部に埋め込まれ、前記開口部の底面にて前記絶縁層と接触するとともに、前記開口部の側面にて前記第2半導体層及び前記ソース層または前記ドレイン層に接触する金属配線を前記層間絶縁膜上に形成する工程とを備え、
前記第2半導体層を形成する工程において、前記第2半導体層はエピタキシャル成長により形成されることを特徴とする半導体装置の製造方法。 - 前記第1半導体層はSi、前記第2半導体層はSiGeであることを特徴とする請求項8に記載の半導体装置の製造方法。
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---|---|---|---|---|
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JPH0722346A (ja) * | 1993-07-02 | 1995-01-24 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
JPH1012883A (ja) * | 1996-06-20 | 1998-01-16 | Toshiba Corp | 半導体装置 |
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JPH04275436A (ja) * | 1991-03-04 | 1992-10-01 | Nec Corp | Soimosトランジスタ |
JPH0722346A (ja) * | 1993-07-02 | 1995-01-24 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
JPH1012883A (ja) * | 1996-06-20 | 1998-01-16 | Toshiba Corp | 半導体装置 |
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