JP2007134732A - 半導体装置および半導体装置の製造方法 - Google Patents
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Abstract
【解決手段】エピタキシャル成長により、単結晶半導体層7a、7bをLDD層5a、5b上に選択的に形成し、層間絶縁膜9および単結晶半導体層7a、7bをそれぞれ介してソース層8aおよびドレイン層8bをそれぞれ露出させる開口部10a、10bを形成した後、バリアメタル膜11a、11bをそれぞれ介して埋め込まれたプラグ12a、12bを開口部10a、10b内にそれぞれ形成する。
【選択図】図2
Description
また、近年の電子機器のウェアラブル化は、デバイスの低消費電力化の要求を加速している。ここで、P型トランジスタとN型トランジスタとを組み合わせたCMOS回路は、デバイスの低消費電力化に有効なことから、様々の電子機器に搭載されている。
また、SOIトランジスタを完全空乏モードで動作させるためには、SOI基板の単結晶シリコン層を薄膜化する必要がある。このため、配線と単結晶シリコン層とのコンタクト抵抗の制御が困難となり、低電圧駆動を阻害するという問題があった。
これにより、コンタクト領域において、金属配線層の仕事関数に対して複数のエネルギー障壁を持たせることが可能となり、低い方のエネルギー障壁に対応させてコンタクト抵抗を決定することが可能となる。このため、金属配線層の構成を変更することなく、コンタクト抵抗を低減することが可能となり、デバイスの微細化を図りつつ、デバイスの高速化および低消費電力化を図ることができる。
また、本発明の一態様に係る半導体装置によれば、半導体基板と、前記半導体基板上に形成されたゲート電極と、前記ゲート電極の両側にそれぞれ配置され、前記半導体基板に形成されたソース/ドレイン層と、前記ソース/ドレイン層上に積層され、前記半導体基板とバンドギャップまたは電子親和力が異なる半導体層と、前記半導体層を貫通して前記ソース層または前記ドレイン層を露出させる開口部と、前記開口部に埋め込まれ、前記開口部の底面にて前記ソース層または前記ドレイン層と接触するとともに、前記開口部の側面にて前記半導体層に接触する金属配線層とを備えることを特徴とする。
これにより、様々の半導体層を組み合わせることを可能として、金属配線層とのエネルギー障壁を低下させることが可能となり、コンタクト抵抗を効果的に低減することが可能となる。
また、本発明の一態様に係る半導体装置の製造方法によれば、絶縁層上に設けられた第1半導体層上にバンドギャップまたは電子親和力が互いに異なる第2半導体層を形成する工程と、前記第2半導体層上に層間絶縁膜を形成する工程と、前記層間絶縁膜、前記第1半導体層および前記第2半導体層を貫通して前記絶縁層に到達する開口部を形成する工程と、前記開口部に埋め込まれ、前記開口部の側面にて前記第1半導体層および前記第2半導体層に接触する金属配線層を前記層間絶縁膜上に形成する工程とを備えることを特徴とする。
図1および図2は、本発明の第1実施形態に係る半導体装置の製造方法を示す断面図である。
図1(a)において、半導体基板1の熱酸化を行うことにより、半導体基板1上にゲート絶縁膜2を形成する。そして、CVDなどの方法により、ゲート絶縁膜2が形成された半導体基板1上に多結晶シリコン層および絶縁膜を順次積層し、フォトリソグラフィー技術およびドライエッチング技術を用いて、多結晶シリコン層および絶縁膜のパターニングを行うことにより、ゲート電極3およびキャップ層4をゲート絶縁膜2上に形成する。そして、ゲート電極3をマスクとして、As、P、Bなどの不純物を半導体基板1内にイオン注入することにより、ゲート電極3の両側にそれぞれ配置された低濃度不純物導入層からなるLDD(Lightly Doped Drain)層5a、5bを半導体基板1に形成する。
次に、図1(c)に示すように、エピタキシャル成長により、単結晶半導体層7a、7bをLDD層5a、5b上に選択的に形成する。なお、単結晶半導体層7a、7bは、半導体基板1とバンドギャップまたは電子親和力が異なるように構成することができ、半導体基板1および単結晶半導体層7a、7bの材質としては、例えば、Si、Ge、SiGe、SiC、SiSn、PbSなどのIV族元素、GaAs、GaN、InP、GaPなどのIII−V族元素、ZnSeなどのII−VI族元素、あるいはIV−VI族元素から選択することができる。特に、半導体基板1としてSi、単結晶半導体層7a、7bとしてSiGeの組み合わせは格子整合を取り易く、半導体基板1上に単結晶半導体層7a、7bを安定して形成することができる。
ここで、コンタクト抵抗のオーミック性は金属と半導体とのショットキー障壁Ψsbhで決定することができる。そして、ショットキー障壁Ψsbhは、以下に示すように、金属の仕事関数ψmと半導体の電子親和力Xsとの差で決定することができる。
Ψsbh(h)=Eg/q−(ψm−Xs)
Eg/q=Ψsbh(e)+Ψsbh(h)
ただし、Ψsbh(e)は、金属から半導体への自由電子のショットキー障壁、Ψsbh(h)は、金属から半導体へのホールのショットキー障壁である。
そして、バンドギャップまたは電子親和力が互いに異なる複数の半導体基板1および単結晶半導体層7a、7bの両方にバリアメタル膜11a、11bをそれぞれ接触させることにより、金属材料の仕事関数に対して複数のエネルギー障壁を持たせることが可能となり、低い方のエネルギー障壁に対応させてコンタクト抵抗を決定することが可能となる。このため、金属配線層13a、13bの構成を変更することなく、コンタクト抵抗を低減することが可能となり、デバイスの微細化を図りつつ、デバイスの高速化および低消費電力化を図ることができる。
図3および図4は、本発明の第2実施形態に係る半導体装置の製造方法を示す断面図である。
次に、図3(c)に示すように、エピタキシャル成長により、単結晶半導体層27a、27bをLDD層25a、25b上に選択的に形成する。なお、単結晶半導体層27a、27bは、単結晶半導体層21cとバンドギャップまたは電子親和力が異なるようにすることができ、単結晶半導体層27a、27bの材質としては、例えば、Si、Ge、SiGe、SiC、SiSn、PbSなどのIV族元素、GaAs、GaN、InP、GaPなどのIII−V族元素、ZnSeなどのII−VI族元素、あるいはIV−VI族元素から選択することができる。特に、単結晶半導体層21cとしてSi、単結晶半導体層27a、27bとしてSiGeの組み合わせは格子整合を取り易く、単結晶半導体層21c上に単結晶半導体層27a、27bを安定して形成することができる。
これにより、バンドギャップまたは電子親和力が互いに異なる単結晶半導体層27aおよびソース層28aの側壁にバリアメタル膜31a、31bを接触させることが可能となるとともに、バンドギャップまたは電子親和力が互いに異なる単結晶半導体層27bおよびドレイン層28bの側壁にバリアメタル膜31bを接触させることが可能となる、このため、金属材料の仕事関数に対して複数のエネルギー障壁を持たせることが可能となり、コンタクトサイズを変更することなく、コンタクト抵抗を低減することが可能となる。
Claims (8)
- コンタクト領域に配置され、バンドギャップまたは電子親和力が互いに異なる複数の半導体層と、
前記コンタクト領域において前記複数の半導体層に接触する金属配線層とを備えることを特徴とする半導体装置。 - 第1半導体層と、
前記第1半導体層上に積層され、前記第1半導体層とバンドギャップまたは電子親和力が異なる第2半導体層と、
前記第2半導体層を貫通して前記第1半導体層を露出させる開口部と、
前記開口部に埋め込まれ、前記開口部の底面にて前記第1半導体層と接触するとともに、前記開口部の側面にて前記第2半導体層に接触する金属配線層とを備えることを特徴とする半導体装置。 - 半導体基板と、
前記半導体基板上に形成されたゲート電極と、
前記ゲート電極の両側にそれぞれ配置され、前記半導体基板に形成されたソース/ドレイン層と、
前記ソース/ドレイン層上に積層され、前記半導体基板とバンドギャップまたは電子親和力が異なる半導体層と、
前記半導体層を貫通して前記ソース層または前記ドレイン層を露出させる開口部と、
前記開口部に埋め込まれ、前記開口部の底面にて前記ソース層または前記ドレイン層と接触するとともに、前記開口部の側面にて前記半導体層に接触する金属配線層とを備えることを特徴とする半導体装置。 - 絶縁層上に形成された第1半導体層と、
前記第1半導体層上に積層され、前記第1半導体層とバンドギャップまたは電子親和力が異なる第2半導体層と、
前記第1半導体層および前記第2半導体層を貫通して前記絶縁層に到達するように形成された開口部と、
前記開口部に埋め込まれ、前記開口部の側面にて前記第1半導体層および前記第2半導体層と接触する金属配線層とを備えることを特徴とする半導体装置。 - 絶縁層上に形成された第1半導体層と、
前記第1半導体層上に形成されたゲート電極と、
前記ゲート電極の両側にそれぞれ配置されるとともに、前記絶縁層に底部が到達するようにして前記第1半導体層に形成されたソース/ドレイン層と、
前記ソース/ドレイン層上に積層され、前記第1半導体層とバンドギャップまたは電子親和力が異なる第2半導体層と、
前記ソース層またはドレイン層および前記第2半導体層を貫通して前記絶縁層に到達するように形成された開口部と、
前記開口部に埋め込まれ、前記開口部の側面にて前記ソース層またはドレイン層および前記第2半導体層に接触する金属配線層とを備えることを特徴とする半導体装置。 - 前記半導体基板または半導体層は、Si、Ge、SiGe、SiC、SiSn、PbS、GaAs、InP、GaP、GaNまたはZnSeであることを特徴とする請求項1〜5のいずれか1項記載の半導体装置。
- 半導体基板上にバンドギャップまたは電子親和力が互いに異なる半導体層を形成する工程と、
前記半導体層上に層間絶縁膜を形成する工程と、
前記層間絶縁膜および前記半導体層を貫通して前記半導体基板を露出させる開口部を形成する工程と、
前記開口部に埋め込まれ、前記開口部の底面にて前記半導体基板と接触するとともに、前記開口部の側面にて前記半導体層に接触する金属配線層を前記層間絶縁膜上に形成する工程とを備えることを特徴とする半導体装置の製造方法。 - 絶縁層上に設けられた第1半導体層上にバンドギャップまたは電子親和力が互いに異なる第2半導体層を形成する工程と、
前記第2半導体層上に層間絶縁膜を形成する工程と、
前記層間絶縁膜、前記第1半導体層および前記第2半導体層を貫通して前記絶縁層に到達する開口部を形成する工程と、
前記開口部に埋め込まれ、前記開口部の側面にて前記第1半導体層および前記第2半導体層に接触する金属配線層を前記層間絶縁膜上に形成する工程とを備えることを特徴とする半導体装置の製造方法。
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