KR20090064659A - 반도체 소자 및 이의 제조방법 - Google Patents
반도체 소자 및 이의 제조방법 Download PDFInfo
- Publication number
- KR20090064659A KR20090064659A KR1020070131939A KR20070131939A KR20090064659A KR 20090064659 A KR20090064659 A KR 20090064659A KR 1020070131939 A KR1020070131939 A KR 1020070131939A KR 20070131939 A KR20070131939 A KR 20070131939A KR 20090064659 A KR20090064659 A KR 20090064659A
- Authority
- KR
- South Korea
- Prior art keywords
- trench
- insulator
- epitaxial layer
- layer
- semiconductor substrate
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 47
- 238000004519 manufacturing process Methods 0.000 title abstract description 5
- 239000000758 substrate Substances 0.000 claims abstract description 20
- 239000012212 insulator Substances 0.000 claims description 34
- 239000012535 impurity Substances 0.000 claims description 11
- 238000000034 method Methods 0.000 claims description 10
- 239000000463 material Substances 0.000 claims description 6
- 230000000149 penetrating effect Effects 0.000 claims description 3
- 238000002955 isolation Methods 0.000 abstract description 12
- 125000006850 spacer group Chemical group 0.000 abstract description 6
- 150000004767 nitrides Chemical class 0.000 description 12
- 239000011810 insulating material Substances 0.000 description 6
- 238000002161 passivation Methods 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 238000005530 etching Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 239000012774 insulation material Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
반도체 소자 및 이의 제조방법이 개시되어 있다. 반도체 소자는 제 1 트렌치가 형성된 반도체 기판, 반도체 기판상에 형성되는 에피텍셜층, 에피텍셜층을 관통하며, 제 1 트렌치와 연결되며, 제 1 트렌치 상에 형성되는 제 2 트렌치, 제 1 트렌치 내측에 배치되는 제 1 절연체 및 제 2 트렌치 내측에 배치되는 제 2 절연체를 포함한다.
소자, 분리막, 에피텍셜, 트렌치
Description
실시예는 반도체 소자 및 이의 제조방법에 관한 것이다.
정보처리 기술이 발달함에 따라서, 고집적화 및 고밀도화의 반도체 칩들이 요구되고 있다.
특히, 반도체 소자들이 고집화됨에 따라서, 반도체 소자들 사이에 쇼트가 발생할 수 있는 이는 반도체 소자들의 성능을 저하시킨다.
실시예는 따른 반도체 소자들과의 단락을 방지하는 반도체 소자를 제공하고자 한다.
실시예에 따른 반도체 소자는 제 1 트렌치가 형성된 반도체 기판, 상기 반도체 기판상에 형성되는 에피텍셜층, 상기 에피텍셜층을 관통하며, 상기 제 1 트렌치와 연결되며, 상기 제 1 트렌치상에 형성되는 제 2 트렌치, 상기 제 1 트렌치 내측에 배치되는 제 1 절연체 및 상기 제 2 트렌치 내측에 배치되는 제 2 절연체를 포함한다.
실시예에 따른 반도체 소자는 제 1 트렌치 및 제 2 트렌치 내측에 각각 배치되는 제 1 절연체 및 제 2 절연체에 의해서, 인접하는 다른 반도체 소자와 절연된다.
이때, 실시예에 따른 반도체 소자는 제 1 트렌치 상에 제 2 트렌치가 형성되므로, 보다 깊이 배치된 절연물질들에 의해서 절연되고, 다른 반도체 소자들과의 쇼트를 방지할 수 있다.
도 1은 실시예에 따른 NMOS 트랜지스터의 단면을 도시한 단면도이다.
도 1을 참조하면, NMOS 트랜지스터는 반도체 기판(100), 에피텍셜층(200), 소자분리막(300), 게이트 전극(400) 및 오소스/드레인 영역(600)을 포함한다.
상기 반도체 기판(100)은 플레이트 형상을 가지며, 상기 반도체 기판(100)으로 사용될 수 있는 물질의 예로서는 단결정 실리콘(single crystalline silicon) 등을 들 수 있다.
상기 반도체 기판(100)은 제 1 트렌치(110)가 형성되어 있다. 상기 제 1 트렌치(110)는 제 1 폭(W1)의 입구가 형성되어 있다. 예를 들어, 상기 반도체 기판(100)은 저농도의 n형 불순물이 주입될 수 있다.
상기 에피텍셜층(200)은 상기 반도체 기판(100) 상에 형성된다. 예를 들어, 상기 에피텍셜층(200)은 저농도의 p형 불순물을 포함할 수 있다.
상기 에피텍셜층(200)은 제 2 트렌치(210)가 형성되어 있다. 상기 제 2 트렌치(210)는 상기 에피텍셜층(200)을 관통하며 형성된다. 이에 따라서, 상기 제 2 트렌치(210)는 상하로 상부 입구 및 하부 입구가 형성되어 있다.
또한, 상기 제 2 트렌치(210)는 상기 제 1 트렌치(110) 상에 형성되며, 상기 제 1 트렌치(110)와 연결된다.
즉, 상기 하부 입구 및 상기 제 1 트렌치(110)의 입구는 서로 연결되며, 이때, 상기 하부입구는 제 2 폭(W2)을 가지며, 상기 제 2 폭(W2)은 상기 제 1 폭(W1)보다 작다. 즉, 상기 제 1 트렌치(110) 및 상기 제 2 트렌치(210)는 단차를 가지며 결합된다.
또한, 상기 제 1 트렌치(110)의 깊이는 상기 제 2 트렌치(210)의 깊이보다 얕다.
상기 소자분리막(300)은 상기 제 1 트렌치(110) 및 상기 제 2 트렌치(210) 내측에 배치된다. 상기 소자분리막(300)은 절연체이며, 제 1 산화막(310), 제 1 절연체(320), 제 2 산화막(330) 및 제 2 절연체(340)를 포함한다.
상기 제 1 산화막(310)은 상기 제 1 트렌치(110) 내측에 형성된다.
상기 제 1 절연체(320)는 상기 제 1 트렌치(110) 내측에 형성되며, 상기 제 1 산화막(310) 내측에 형성된다. 예를 들어, 상기 제 1 절연체(320)는 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx) 중 적어도 하나를 포함할 수 있다.
상기 제 2 산화막(330)은 상기 제 2 트렌치(210) 내측에 형성된다.
상기 제 2 절연체(340)는 상기 제 2 트렌치(210) 내측에 형성되며, 상기 제 2 산화막(330) 내측에 형성된다. 예를 들어, 상기 제 2 절연체(340)는 실리콘 산화물 또는 실리콘 질화물 중 적어도 하나를 포함할 수 있다.
상기 제 1 산화막(310), 상기 제 1 절연체(320), 상기 제 2 산화막(330) 및 상기 제 2 절연체(340)는 동일한 물질로 형성될 수 있다. 즉, 상기 제 1 절연체(320) 및 상기 제 2 절연체(340)는 상기 제 1 산화막(310) 및 상기 제 2 산화막(330)으로 사용되는 산화물일 수 있다.
상기 제 1 트렌치(110) 및 상기 제 2 트렌치(210)는 단차를 가지며 결합되기 때문에, 상기 제 1 산화막(310) 및 상기 제 1 절연체(320)과 상기 제 2 산화막(330) 및 상기 제 2 절연체(340)는 서로 단차를 가지며 결합되어 형성된다.
즉, 상기 소자분리막(300)은 단차를 형성하며 결합되는 상부와 하부로 구분될 수 있다. 이때, 상기 하부가 측방으로 더 돌출된다.
또한, 상기 소자분리막(300)에 의해서, 상기 에피텍셜층(200) 상에 활성영역(AR)이 정의된다.
상기 게이트 전극(400)은 상기 에피텍셜층(200) 상에 형성되며, 상기 게이트 전극(400)으로 사용될 수 있는 물질의 예로서는 폴리 실리콘(polycrystalline silicon) 또는 금속 등을 들 수 있다.
또한, 상기 게이트 전극(400) 및 상기 에피텍셜층(200) 사이에는 게이트 절연막(410)이 형성되어 있으며, 상기 게이트 절연막(410)은 상기 게이트 전극(400) 및 상기 에피텍셜층(200)을 절연한다.
상기 오소스/드레인 영역(600)은 상기 게이트 전극(400)의 양 측방에 형성되며, 고농도의 n형 불순물을 포함한다.
상기 게이트 전극(400)의 측면에는 스페이서(430)가 배치되며, 상기 스페이서(430)는 상기 게이트 전극(400) 및 상기 오소스/드레인 영역(600)이 쇼트되는 것을 방지한다.
상기 스페이서(430)의 하부에는 상기 오소스/드레인 영역(600)에 인접하는 LDD영역(500)이 형성되어 있으며, 상기 LDD영역(500)은 저농도의 n형 불순물을 포함한다.
실시예에 따른 반도체 소자는 상기 제 1 트렌치(110) 및 상기 제 2 트렌치(210) 내측에 각각 배치되는 소자분리막(300)에 의해서, 인접하는 다른 반도체 소자들과 절연된다.
이때, 상기 제 1 트렌치(110) 상에 제 2 트렌치(210)가 형성되므로, 상기 소 자분리막(300)은 보다 깊이 형성될 수 있다.
따라서, 실시예에 따른 반도체 소자는 상기 소자분리막(300)에 의해서, 다른 반도체 소자들과의 쇼트를 방지할 수 있다.
또한, 상기 소자분리막(300)은 상부 및 하부가 단차를 가지며 결합되어 형성되고, 하부의 폭이 더 크므로, 상기 소자분리막(300)을 우회해서 전자가 통과할 수 있는 경로가 길어진다.
따라서, 실시예에 따른 반도체 소자는 더욱 다른 반도체 소자들과 절연된다.
도 2a 내지 도 2f는 실시예의 반도체 소자의 제조방법에 따른 공정을 도시한 단면도들이다.
도 2a를 참조하면, 저농도의 n형 불순물이 주입된 반도체 기판(100) 상에 제 1 보호막(120) 및 제 1 질화막(130)이 형성되고, 상기 실리콘 산화막, 상기 질화막 및 상기 반도체 기판(100)의 일부가 선택적으로 식각되어, 제 1 트렌치(110)가 형성된다. 상기 제 1 보호막(120)으로 사용되는 물질의 예로서는 산화물 등을 들 수 있다.
이때, 상기 제 1 트렌치(110)는 제 1 폭(W1)의 입구를 가진다.
도 2b를 참조하면, 상기 제 1 트렌치(110) 내측에 열산화 공정 등에 의해서, 제 1 산화막(310)이 형성되고, 제 1 트렌치(110) 내측에 제 1 절연체(320)가 채워진다. 더 자세하게, 상기 제 1 산화막(310) 내측에 제 1 절연물질(320a)이 채워지고, 상기 제 1 질화막(130) 상에도 제 1 절연물질(320a)이 적층된다.
도 2c를 참조하면, 상기 제 1 질화막(130) 상에 적층된 제 1 절연물질(320a), 제 1 질화막(130) 및 제 1 보호막(120)은 CMP 또는 식각 공정 등에 의해서 제거된다.
도 2d를 참조하면, 상기 제 1 질화막(130) 상에 적층된 제 1 절연체(320)가 제거된 후, 상기 반도체 기판(100) 상에 화학 기상 증착 공정에 의해서, 실리콘이 증착되어, 에피텍셜층(200)이 성장된다.
이후, 상기 에피텍셜층(200) 상에 제 2 보호막(220) 및 제 2 질화막(230)이 증착되고, 상기 에피텍셜층(200), 상기 제 2 보호막(220) 및 상기 제 2 질화막(230)은 식각되어, 상기 에피텍셜층(200)을 관통하는 제 2 트렌치(210)가 형성된다.
이때, 상기 제 2 트렌치(210)에 의해서, 상기 제 1 절연체(320)가 노출된다. 즉, 상기 제 2 트렌치(210)는 상하로 마주보는 상부 입구 및 하부 입구를 포함한다. 상기 하부 입구의 제 2 폭(W2)은 상기 제 1 폭(W1)보다 작다.
2e를 참조하면, 상기 제 2 트렌치(210) 내측면 상에 열산화 공정 등에 의해서, 제 2 산화막(330)이 형성되고, 상기 제 2 트렌치(210) 내측에, 더 자세하게, 상기 제 2 산화막(330) 내측에 제 2 절연물질(340a)이 채워지고, 상기 제 2 질화막 상에도 상기 제 2 절연물질(340a)이 적층된다.
도 2f를 참조하면, 상기 제 2 질화막 상에 적층된 제 2 절연물질(340a), 상기 제 2 보호막(220) 및 상기 제 2 질화막은 CMP 또는 식각 공정 등에 의해서 제거되고, 상기 제 1 산화막(310), 상기 제 1 절연체(320), 상기 제 2 산화막(330) 및 상기 제 2 절연체(340)를 포함하는 소자분리막(300)이 형성된다.
상기 소자분리막(300)은 상기 제 1 산화막(310) 및 상기 제 1 절연체(320)를 포함하는 상부 및 상기 제 2 산화막(330) 및 상기 제 2 절연체(340)를 포함하는 하부로 구분될 수 있으며, 상기 상부 및 상기 하부는 단차를 가지며 형성된다.
이때, 상기 제 1 산화막(310), 상기 제 1 절연체(320), 상기 제 2 산화막(330) 및 상기 제 2 절연체(340)는 동일한 물질로 형성될 수 있으며, 일체로 형성될 수 있다.
이후, 상기 에피텍셜층(200) 상에 절연막 및 폴리 실리콘층이 형성되고, 상기 절연막 및 상기 폴리 실리콘층은 패터닝되어, 게이트 전극(400) 및 게이트 절연막(410)이 형성된다.
이후, 상기 활성영역(AR)에 상기 게이트 전극(400)을 마스크로 저농도의 n형 불순물이 주입되어 LDD영역(500)이 형성되고, 상기 에피텍셜층(200) 상에 질화막이 형성된 후, 이방성 식각 공정에 의해서 스페이서(430)가 형성된다.
이후, 상기 게이트 전극(400) 및 상기 스페이서(430)를 이온 주입마스크로 사용하여, 상기 활성영역(AR)에 고농도의 n형 불순물이 주입되어 오소스/드레인 영역(600)이 형성된다.
도 1은 실시예에 따른 NMOS 트랜지스터의 단면을 도시한 단면도이다.
도 2a 내지 도 2f는 실시예의 반도체 소자의 제조방법에 따른 공정을 도시한 단면도들이다.
Claims (8)
- 제 1 트렌치가 형성된 반도체 기판;상기 반도체 기판 상에 형성되는 에피텍셜층;상기 에피텍셜층을 관통하며, 상기 제 1 트렌치와 연결되고, 상기 제 1 트렌치 상에 형성되는 제 2 트렌치;상기 제 1 트렌치 내측에 배치되는 제 1 절연체; 및상기 제 2 트렌치 내측에 배치되는 제 2 절연체를 포함하는 반도체 소자.
- 제 1 항에 있어서, 제 1 항에 있어서, 상기 제 1 절연체 및 상기 제 2 절연체는 단차를 가지며, 서로 연결되는 반도체 소자.
- 제 1 항에 있어서, 상기 제 1 트렌치 및 상기 제 2 트렌치의 내측면 상에 형성되는 산화막을 포함하는 반도체 소자.
- 제 1 항에 있어서, 상기 반도체 기판은 제 1 도전형 불순물을 포함하고, 상기 에피텍셜층은 제 2 도전형 불순물을 포함하는 반도체 소자.
- 제 1 항에 있어서, 상기 제 1 절연체 및 상기 제 2 절연체는 동일한 물질인 반도체 소자.
- 반도체 기판 상에 제 1 트렌치를 형성하는 단계;상기 제 1 트렌치 내측에 제 1 절연체를 채우는 단계;상기 반도체 기판상에 에피텍셜층을 형성하는 단계;상기 제 1 트렌치에 대응하여, 상기 에피텍셜층을 관통하는 제 2 트렌치를 형성하는 단계; 및상기 제 2 트렌치 내측에 제 2 절연체을 채우는 단계를 포함하는 반도체 소자의 제조방법.
- 제 6 항에 있어서, 상기 제 1 트렌치를 형성하는 단계에서, 상기 반도체 기판은 제 1 도전형 불순물을 포함하는 반도체 소자의 제조방법.
- 제 7 항에 있어서, 상기 에피텍셜층을 형성하는 단계는상기 반도체 기판상에 에피텍셜층을 형성하는 단계; 및상기 에피텍셜층에 제 2 도전형 불순물을 주입하는 단계를 포함하는 반도체 소자의 제조방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070131939A KR20090064659A (ko) | 2007-12-17 | 2007-12-17 | 반도체 소자 및 이의 제조방법 |
| US12/330,593 US20090152670A1 (en) | 2007-12-17 | 2008-12-09 | Semiconductor device and method of fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070131939A KR20090064659A (ko) | 2007-12-17 | 2007-12-17 | 반도체 소자 및 이의 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20090064659A true KR20090064659A (ko) | 2009-06-22 |
Family
ID=40752093
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020070131939A KR20090064659A (ko) | 2007-12-17 | 2007-12-17 | 반도체 소자 및 이의 제조방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20090152670A1 (ko) |
| KR (1) | KR20090064659A (ko) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102468213B (zh) * | 2010-11-19 | 2014-10-01 | 中国科学院微电子研究所 | 沟槽隔离结构及其形成方法 |
| US8525188B2 (en) * | 2010-11-19 | 2013-09-03 | Institute of Microelectronics, Chinese Academy of Sciences | Shallow trench isolation structure and method for forming the same |
| CN102646621B (zh) * | 2011-02-16 | 2015-01-21 | 世界先进积体电路股份有限公司 | 深沟槽绝缘结构的制法 |
| CN103247565B (zh) * | 2012-02-10 | 2015-09-09 | 中芯国际集成电路制造(上海)有限公司 | 一种浅沟槽隔离结构及其制作方法 |
| CN105575878A (zh) * | 2014-10-17 | 2016-05-11 | 中芯国际集成电路制造(上海)有限公司 | 一种浅沟槽隔离结构及其制作方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100673896B1 (ko) * | 2004-07-30 | 2007-01-26 | 주식회사 하이닉스반도체 | 트렌치 구조의 소자분리막을 갖는 반도체소자 및 그 제조방법 |
-
2007
- 2007-12-17 KR KR1020070131939A patent/KR20090064659A/ko not_active Application Discontinuation
-
2008
- 2008-12-09 US US12/330,593 patent/US20090152670A1/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| US20090152670A1 (en) | 2009-06-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8237221B2 (en) | Semiconductor device and method of manufacturing semiconductor device | |
| KR101552938B1 (ko) | 스트레스 생성층을 갖는 반도체 소자의 제조방법 | |
| US7906388B2 (en) | Semiconductor device and method for manufacture | |
| US20050218472A1 (en) | Semiconductor device manufacturing method thereof | |
| US20110012132A1 (en) | Semiconductor Device | |
| US20120146137A1 (en) | Semiconductor device and method of manufacturing semiconductor device | |
| JP2004064063A (ja) | 高電圧縦型ｄｍｏｓトランジスタ及びその製造方法 | |
| JP2008270806A (ja) | 半導体素子及びその製造方法 | |
| TW591752B (en) | Symmetric trench MOSFET device and method of making same | |
| US20080090360A1 (en) | Methods for fabricating multiple finger transistors | |
| CN106531794B (zh) | 高压金属氧化物半导体晶体管元件及其制造方法 | |
| KR20090092231A (ko) | 반도체 장치 및 그 제조 방법 | |
| JP2010087133A (ja) | 半導体装置およびその製造方法 | |
| JP2008135474A (ja) | 半導体装置 | |
| JP5616720B2 (ja) | 半導体装置およびその製造方法 | |
| KR20090064659A (ko) | 반도체 소자 및 이의 제조방법 | |
| KR101469343B1 (ko) | 수직 파워 ｍｏｓｆｅｔ 및 그 제조 방법 | |
| KR20090020847A (ko) | 스트레인드 채널을 갖는 모스 트랜지스터의 제조 방법 및그에 의해 제조된 모스 트랜지스터 | |
| US7557414B2 (en) | Semiconductor device and method for manufacturing the same | |
| JP2001267574A (ja) | 半導体装置及びその製造方法 | |
| KR100853799B1 (ko) | 트렌치 게이트 반도체 소자 및 그의 제조 방법 | |
| JP2010219440A (ja) | 半導体装置及びその製造方法 | |
| KR100935770B1 (ko) | 반도체 소자 및 이의 제조방법 | |
| KR20020007866A (ko) | 반도체 소자의 제조방법 | |
| JP4572541B2 (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E90F | Notification of reason for final refusal | ||
| E601 | Decision to refuse application |