KR20090092231A - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법

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KR20090092231A
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Abstract

반도체 장치가 트랜지스터의 길이 L 이하의 거리의 깊이를 갖는 트렌치를 포함하고, 매립층이 상기 트렌치의 바닥부에 사용됨으로써, 고농도 소스 확산층의 하단 및 고농도 드레인 확산층의 하단의 각각으로부터 트렌치의 바닥면까지의 유효 채널 길이가 트렌치의 정상면 위의 최단 길이 L보다 짧게 만들어 진다. 따라서, 매립층을 사용하여 소스 또는 고농도 드레인 확산층과 접촉하는 그 측면으로부터 트렌치의 바닥면 위에 전류 경로가 유지됨으로써, 구동 성능이 향상된다. 감소된 게이트 길이로 인해, 구동 성능의 저하를 억제하는 효과가 얻어진다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 장치 및 반도체 장치의 제조 방법에 관한 것이다. 특히, 본 발명은 매립층을 사용하여 구동 성능을 향상시키는, 트렌치를 갖는 MOS 트랜지스터에 관한 것이다.
MOS 트랜지스터는 전자 부품중 중요한 위치에 있는 장치이므로, MOS 트랜지스터의 소형화, 전력 소비 감소 및 구동 성능 향상이 중요한 문제이다. MOS 트랜지스터의 구동 성능을 향상시키는 방법으로서, 게이트폭을 더 크게 하여 온저항을 감소시키는 방법이 알려져 있다. 그러나, 게이트폭의 확대는 MOS 트랜지스터의 점유 면적이 커진다는 문제를 가져 온다. 이 문제를 고려하여, 현재까지는 게이트폭이 더 크게 만들어질 수 있지만, 트렌치를 사용하여 MOS 트랜지스터의 점유 면적의 증가를 억제하는 기술이 제안되고 있다.
도 4A ~ 4D를 참조하여, 종래의 반도체 장치를 설명한다.
도 4A의 사시도에 도시되어 있는 것같이, 유효 게이트 폭의 길이가 표면상의 게이트 전극(15)의 폭보다 더 긴, MOS 트랜지스터의 폭 방향(W 방향)에서의 트렌치(13)가 설치됨으로써, MOS 트랜지스터의 내전압을 감소시키지 않고 단위 면적당 온저항이 감소될 수 있다.
도 4B는 MOS 트랜지스터의 개략 평면도이다. A-A'로 표시된 트렌치(13)의 단면 및 B-B'로 표시된 트렌치(13)를 갖지 않은 영역의 단면이 도 4D 및 4C에 각각 도시되어 있다. 도 4C에 도시된 영역은 통상의 평면형 MOS 트랜지스터가 되므로, 전류가 고농도 소스 확산층(16)에서 고농도 드레인 확산층(17)으로 흐르고, 전류 통로는 도 4C에 화살표 A로 도시된 것과 같다. 한편, 도 4D에 도시된 트렌치(13)를 갖는 영역에서, 전류는 화살표 B로 도시된 것같은 MOS 트랜지스터 폭방향으로 시트에 평행한 측면의 위, 및 화살표 C로 도시된 것같은 바닥부 위에서 얻어진다(예를 들면, 일본 특허공개 2006-49826A 공보).
그러나, 종래의 기술에서, 보다 향상된 구동 성능을 얻기 위해 트랜지스터(L)의 길이가 감소되는 경우에, 유효 채널 길이의 거리차가 현저하게 관찰된다. 도 4D의 경로 C 및 도 4C의 경로 A에서, 경로 A로 도시된 평면 영역이 현저하고, 전류는 바닥부(C)에서 거의 흐르지 않는다. 따라서, 트렌치(13)가 깊게 형성되고, 유효 게이트 폭의 길이가 확대될 때라도, 온저항을 감소시킴으로서 구동 성능이 향상될 수 없는 문제가 발생된다. 또한, 트랜지스터의 게이트 길이(L 방향)가 감소될 수 없기때문에, 면적이 감소될 수 없는 문제가 발생한다.
상기 서술된 것같이, 도 4A의 구조에서, 트렌치 깊이가 더 크거나, 또는 유효 게이트 폭을 더 길게 만들기 위해 게이트 폭(W 방향)이 감소될 때라도, 게이트 길이(L 길이 방향)가 감소될 수 없다. 따라서, 구동 성능이 기대치 이하로 얻어지는 문제가 발생하거나 또는 트랜지스터의 면적이 감소될 수 없는 문제가 발생한다. 이것은 트렌치의 정상면, 측면, 및 바닥면 중에서 유효 채널 길이의 차이가 L 길이의 감소로 인해 현저하게 관찰되기 때문에, 전류는 트렌치의 정상면 위에 우선적으로 흐르기 쉽고, 트렌치 설치의 특징인 바닥면 위로 흐르는 전류가 감소된다.
본 발명은 트렌치의 바닥면 위에 전류 경로를 확보하여, 기대된 구동 성능을 얻는, 즉, 반도체 장치에서 트렌치를 갖는 MOS 트랜지스터의 길이 L이 감소될 때에도 구동 성능의 감소를 억제하는 것을 목적으로 한다.
상기 서술된 목적을 달성하기 위해, 본 발명은 다음의 수단을 사용한다.
(1) 반도체 장치는, 제1 도전형 반도체 기판; 상기 제1 도전형 반도체 기판 위의 소정의 영역에 형성된 제2 도전형 매립층; 상기 제2 도전형 매립층과 상기 제1 도전형 반도체 기판 위에 형성된 제1 도전형 에피택셜 성장층; 상기 제1 도전형 에피택셜 성장층에 형성되고, 형성되는 트랜지스터의 게이트폭 방향으로 나란히 배열되고, 상기 제2 도전형 매립층에 이르는 바닥부를 갖는 트렌치; 상기 각각의 트렌치의 내부 및 그 정상면 위, 및 게이트 절연막을 통해 상기 각각의 트렌치에 인접한 상기 제1 도전형 에피택셜 성장층의 표면 위에 형성된 게이트 전극; 상기 게이트 전극의 일측에 형성된 제2 도전형 고농도 소스 확산층; 및 상기 게이트 전극의 타측에 형성된 제2 도전형 고농도 드레인 확산층을 포함한다.
(2) 반도체 장치의 제조 방법은, 제1 도전형 반도체 기판 위의 소정의 영역에 제2 도전형 매립층을 형성하는 단계; 상기 제2 도전형 매립층과 상기 제1 도전형 반도체 기판 위에 제1 도전형 에피택셜 성장층을 형성하는 단계; 각각의 트렌치의 바닥부가 상기 제2 도전형 매립층에 이르도록, 형성되는 트랜지스터의 게이트폭 방향으로 나란히 배열되도록 상기 제1 도전형 에피택셜 성장층에 상기 트렌치를 형성하는 단계; 게이트 절연막을 형성하는 단계; 상기 각각의 트렌치의 내부 및 그 정상면 위, 및 상기 게이트 절연막을 통해서 상기 각각의 트렌치에 인접한 상기 제1 도전형 에피택셜 성장층의 표면 위에 게이트 전극을 형성하는 단계; 및 상기 게이트 전극의 일측에 제2 도전형 고농도 소스 확산층을 형성하고, 상기 게이트 전극의 타측에 제2 도전형 고농도 드레인 확산층을 형성하는 단계를 포함한다.
본 발명은 트렌치를 갖는 MOS 트랜지스터의 길이 L이 감소될 때에도 구동 성능의 감소가 억제될 수 있는 특징을 갖는다. MOS 트랜지스터의 길이 L 이하의 깊이를 갖는 트렌치가 설치되고, 매립층이 트렌치의 바닥부에서 사용됨으로써, 고농도 소스 확산층의 하단 및 고농도 드레인 확산층의 하단의 각각으로부터 트렌치의 바닥면까지의 유효 채널 길이는 트렌치의 정상면의 최단 길이 L보다 더 짧게 만들어진다. 따라서, 전류 경로가 매립층을 사용하여 소스 또는 고농도 드레인 확산층과 접촉하게 되는 측면으로부터 트렌치의 바닥면 위에 유지됨으로써, 구동 성능이 향상된다. 그 결과, 게이트 길이가 감소되는 경우라도, 구동 성능의 감소를 억제하는 효과를 가져온다.
도 1A ~1C는 본 발명의 제1 실시예에 따르는 반도체 장치를 도시하는 개략 평면도 및 개략 단면도이다.
도 2A ~ 2F는 본 발명의 제1 실시예에 따르는 반도체 장치를 제조하는 공정 흐름도이다.
도 3A 및 3B는 본 발명의 제2 실시예에 따르는 반도체 장치를 도시하는 개략 단면도이다.
도 4A ~ 4D는 종래의 반도체 장치를 도시하는 개략도이다.
이후, 본 발명의 실시예들을 도면을 참조하여 설명한다.
도 1A ~1C는 본 발명의 제1 실시예에 따르는 반도체 장치를 도시하는 개략도이다. 도 1A는 트렌치(6)를 갖는 MOS 트랜지스터의 개략 평면도이다. 도 1B는 A-A'선을 따라서 취한 개략 단면도이고, 도 1A의 트렌치(6)를 포함하지 않는 평면형 트랜지스터의 구조에 대응한다. 도 1C는 도 1A의 트렌치(6)의 B-B'선을 따라서 취한 개략 단면도이다. 도 1B에서, 제1 도전형 반도체 기판(1) 상의 소정의 영역에만, 제2 도전형 매립층(2)이 부분적으로 형성되어 있고, 반도체 기판과 동일한 도전형을 갖는 에피택셜 성장층(3)이 그 위에 형성된다. 게이트 길이 L을 갖는 게이트 전극(8)이 게이트 절연막(7)을 통해 에피택셜 성장층(3)의 정상면 위에 형성된다. 게이트 전극(8)의 게이트 길이 L만큼 서로 떨어져서 대향하는 영역이 형성되어 있고, 이 영역은 제2 도전형 고농도 소스 확산층(9)이 형성되어 있는 영역과, 제2 도전형 고농도 드레인 확산층(10)이 형성되어 있는 다른 영역을 포함한다. 이 경우, 고농도 소스 확산층(9)과 고농도 드레인 확산층(10) 사이의 전류 경로가 도 1B에서 화살표 A로 표시된다.
도 1C는 트렌치(6)를 갖는 영역의 단면도이다. 제1 도전형 반도체 기판(1) 위에, 제2 도전형 매립층(2)이 부분적으로 형성되어 있고, 그 위에 반도체 기판의 도전형과 동일한 도전형을 갖는 에피택셜 성장층(3)이 형성되어 있다. 에피택셜 성장층(3)에서, 매립층(2)과 접촉하도록 트렌치(6)가 설치된다. 매립층(2)의 길이와 트렌치(6)의 길이가 게이트 길이 방향에서 서로 비교될 때, 트렌치(6)의 길이 이상의 길이가 매립층(2)에 대해 충분할 수 있다. 고농도 소스 확산층(9)과 고농도 드레인 확산층(10)이 트렌치(6)의 측면 위에 형성되고, 게이트 절연막(7)이 트렌치(6)의 내면, 고농도 소스 확산층(9)의 표면, 고농도 드레인 확산층(10)의 표면 위에 형성된다. 트렌치(6)가 게이트 전극(8)으로 채워진다. 이 구조에서, 다음의 2개의 전류 경로가 가능하며, 하나는 화살표 B로 표시된 전류 경로이고, 다른 하나는 고농도 소스 확산층(9)으로부터, 화살표 D로 표시된 경로, 매립층(2), 화살표 E로 표시된 경로, 매립층(2)까지의 전류 경로(이후, 전류 경로 C'라고 한다)이다. 이 경우, 고농도 소스 확산층(9)과 매립층(2) 사이의 거리(고농도 드레인 확산층(10)과 매립층(2) 사이의 거리와 같은)는 게이트 길이 이하의 길이일 때, 전류는 전류 경로(C')에서 또한 흐르기 쉽다. 이 구조에서, MOS 트랜지스터의 구동 성능이 향상될 수 있다.
도 2A ~ 2F는 본 발명의 제1 실시예에 따라서 반도체 장치를 제조하는 공정 흐름도이다. 여기서, 도 1C에 대응하는 단면도를 설명을 위해 사용한다.
도 2A에서, 우선, 제1 도전형 반도체 기판, 예를 들면, p형 반도체 기판(1) 위에, 보론이 추가되고, 20Ωcm ~ 30Ωcm의 범위의 저항률의 불순물 농도를 갖는 반도체 기판의 소정의 영역에, 제2 도전형 매립층(2)이 예를 들면 약 1×1018 atoms/cm3 ~ 약 1×1021 atoms/cm3의 범위의 농도의, 예를 들면 n형 매립층일 때, 제2 도전형 매립층(2)은 비소, 인, 또는 안티몬 등의 불순물을 사용하여 형성된다. 제2 도전형 매립층(2)이 예를 들면 p형 매립층일 때, 보론 등의 불순물이 사용될 수 있다. 따라서, 매립층(2)이 사이에 오도록 제1 도전형 에피택셜 성장층(3)이 반도체 기판(1)과 매립층(2) 위에 형성된다. 에피택셜 성장층(3)은 예를 들면 수 ㎛ ~ 수십 ㎛의 범위의 두께를 갖는다. 에피택셜 성장층(3)의 표면 위에, LOCOS(local oxidation of silicon)법에 의해 LOCOS 산화막(4)이 형성된다.
다음에, 도 2B에 도시된 것같이, 에피택셜 성장층(3)은 마스크(5)를 사용하여 트렌치 에칭을 위해 패터닝된다. 예를 들면, 마스크(5)는 수십 ㎚ ~ 수백 ㎚의 범위의 두께를 갖는 임의의 열산화막, 및 수백 ㎚ ~ 1㎛ 범위의 두께를 갖는 증착된 산화막이거나, 또는 적층된 구조의 열산화막 및 증착된 산화막일 수 있다. 또한, 마스크(5)는 레지스트막 또는 질화막일 수 있다. 트렌치(6)는 패터닝된 마스크(5)를 사용하여 에칭에 의해 형성된다. 이 경우, 트렌치(6)가 매립층(2)과 접촉하도록 형성된다. 그 후, 마스크(5)가 제거되고, 도 2C에 도시된 것같이, 게이트 절연막(7)은, 예를 들면, 수백 ~ 수천 Å 범위의 두께를 갖는 열산화막이 형성된다. 또한, 제2 도전형 매립층(2)이 약 중간 레벨에서 높은 레벨까지의 농도를 갖는 경우, 열산화막은 제2 도전형 매립층(2)의 표면 위에서 두껍게 된다. 따라서, 게이트 절연막(7)과 제2 도전형 매립층(2) 사이의 커패서티가 자동적으로 감소될 수 있다.
다음에, 도 2D에 도시된 것같이, 다결정 실리콘 게이트막이 100㎚ ~ 500㎚의 범위에서 바람직하게 형성되고, 불순물은 사전증착(predeposition) 또는 이온주입법에 의해 도입됨으로써 게이트 전극(8)이 얻어진다. 여기서, 제1 도전형 또는 제2 도전형이 사용될 수 있다. 게이트 전극(8)은 레지스트막(9)을 사용하여 패터닝됨으로써, 도 2E에 도시된 것같은 트렌치를 갖는 트랜지스터 구조가 완성된다. 계속해서, 도 2E에 도시된 것같이, 자기정렬법에 의해 소스 영역과 드레인 영역을 형성하도록 불순물이 주입된다. 이 경우, 자기정렬법은 본 발명의 요지와는 무관하다. 소스 영역 및 드레인 영역에 대한 불순물 주입으로서, 도전형이 n형인 경우, 비소 또는 인이 약 1×1015 atoms/cm2 ~ 약 1×1016 atoms/cm2의 범위의 도즈로 바람직하게 주입되는 이온 주입이 실행된다. 한편, 도전형이 p타입인 경우, 보론 또는 보론 디플루오라이드가 약 1×1015 atoms/cm2 ~ 약 1×1016 atoms/cm2의 범위의 도즈로 바람직하게 주입되는 이온 주입이 실행된다. 여기서, 소스 영역 및 드레인 영역에 불순물을 주입하는 것은, 동일한 칩내에 트렌치(6)를 갖지 않는 다른 MOS 트랜지스터가 제조될 때 동일한 조건하에서 동시에 행해진다. 그 후, 도 2F에 도시된 것같이, 그 결과물이 몇 시간 동안 800℃ ~ 1000℃의 범위의 온도에서 열처리됨으로써, 고농도 소스 확산층(9) 및 고농도 드레인 확산층(10)이 형성된다. 상기 서술된 것같이, 제2 도전형 매립층(2) 및 트렌치(6)를 갖는 MOS 트랜지스터가 제조된다.
도 3A는 본 발명의 제2 실시예에 따르는 반도체 장치를 도시하는 개략도이다. 본 발명의 제1 실시예에 서술된 것같이, 트렌치(6)의 측면단(G)이 제2 도전형 매립층(2)의 측면단(F)의 안쪽에 위치하도록, 트렌치(6)와 제2 도전형 매립층(2) 사이의 위치 관계가 바람직하게 설정된다. 그러나, 고농도 소스 확산층(9)의 하단과 고농도 드레인 확산층(10)의 하단의 각각으로부터 제2 도전형 매립층(2)까지의 거리(H)가 게이트 길이(L') 이하인 경우에, 트렌치(6)의 바닥부에 위치하는 전류 경로로 전류가 우선적으로 흐른다. 따라서, 트렌치(6)의 측면단(G)이 제2 도전형 매립층(2)의 측면단(F)의 바깥쪽에 위치할 때에도, 고농도 소스 확산층(9)의 하단과 고농도 드레인 확산층(10)의 하단의 각각으로부터 제2 도전형 매립층(2)의 측면단(F)까지의 거리(H)가 게이트 길이(L') 이하의 조건이기만 하면, 전류는 또한 트렌치(6)의 바닥부에서 흐르므로, 구동성능이 향상된다.
도 3B는 트렌치(6)의 길이와 제2 도전형 매립층(2)의 길이가 서로 같게 설정되어 있고, 트렌치(6)의 측면단(G)과 제2 도전형 매립층(2)의 측면단(F)이 동일한 직선 상에 정렬되어 있는 모드를 도시한다. 또한, 이 경우, 고농도 소스 확산층(9)의 하단과 고농도 드레인 확산층(10)의 하단의 각각으로부터 제2 도전형 매립층(2)의 측면단(F)까지의 거리(H)가 게이트 길이(L') 이하의 조건이 만족되기만 하면, 전류는 또한 트렌치(6)의 바닥부에서 흐르므로 구동성능이 향상된다.
상기 서술된 것같이, 매립층이 트렌치의 바닥부 위에 설치되고, 매립층과 각각의 고농도 소스 확산층(9) 및 고농도 드레인 확산층(10) 사이의 거리가 게이트 길이 이하로 설정되면, 전류는 또한 트렌치(6)의 바닥부에서 흐르므로 구동성능이 향상된다.

Claims (7)

  1. 제1 도전형 반도체 기판;
    상기 제1 도전형 반도체 기판 위의 소정의 영역에 형성된 제2 도전형 매립층;
    상기 제2 도전형 매립층과 상기 제1 도전형 반도체 기판 위에 형성된 제1 도전형 에피택셜 성장층;
    상기 제1 도전형 에피택셜 성장층에 형성되고, 형성되는 트랜지스터의 게이트폭 방향으로 나란히 배열되고, 상기 제2 도전형 매립층에 이르는 바닥부를 갖는 트렌치;
    상기 각각의 트렌치의 내부 및 그 정상면 위, 및 게이트 절연막을 통해 상기 각각의 트렌치에 인접한 상기 제1 도전형 에피택셜 성장층의 표면 위에 형성된 게이트 전극;
    상기 게이트 전극의 일측에 형성된 제2 도전형 고농도 소스 확산층; 및
    상기 게이트 전극의 타측에 형성된 제2 도전형 고농도 드레인 확산층을 포함하는, 반도체 장치.
  2. 청구항 1에 있어서,
    상기 각각의 트렌치는, 형성되는 트랜지스터의 게이트 길이 이하의 깊이를 갖는, 반도체 장치.
  3. 청구항 2에 있어서,
    상기 각각의 트렌치는, 상기 제2 도전형 매립층의 측면단의 안쪽에 위치하는, 반도체 장치.
  4. 청구항 2에 있어서,
    상기 각각의 트렌치는, 상기 제2 도전형 매립층의 측면단과 동일한 면 위에 위치하는 측면단을 갖는, 반도체 장치.
  5. 청구항 2에 있어서,
    상기 제2 도전형 고농도 소스 확산층의 하단과 상기 제2 도전형 고농도 드레인 확산층의 하단중 하나로부터 상기 제2 도전형 매립층까지의 거리가, 형성되는 트랜지스터의 게이트 길이보다 짧은 경우에, 상기 각각의 트렌치는 상기 제2 도전형 매립층의 측면단의 바깥쪽에 위치하는, 반도체 장치.
  6. 청구항 1 내지 5 중 어느 한 항에 있어서,
    상기 제2 도전형 매립층은 약 1×1018 atoms/cm3 ~ 약 1×1021 atoms/cm3의 범위의 농도를 갖는, 반도체 장치.
  7. 제1 도전형 반도체 기판 위의 소정의 영역에 제2 도전형 매립층을 형성하는 단계;
    상기 제2 도전형 매립층과 상기 제1 도전형 반도체 기판 위에 제1 도전형 에피택셜 성장층을 형성하는 단계;
    각각의 트렌치의 바닥부가 상기 제2 도전형 매립층에 이르도록, 형성되는 트랜지스터의 게이트폭 방향으로 나란히 배열되도록 상기 제1 도전형 에피택셜 성장층에 상기 트렌치를 형성하는 단계;
    게이트 절연막을 형성하는 단계;
    상기 각각의 트렌치의 내부 및 그 정상면 위, 및 상기 게이트 절연막을 통해서 상기 각각의 트렌치에 인접한 상기 제1 도전형 에피택셜 성장층의 표면 위에 게이트 전극을 형성하는 단계; 및
    상기 게이트 전극의 일측에 제2 도전형 고농도 소스 확산층을 형성하고, 상기 게이트 전극의 타측에 제2 도전형 고농도 드레인 확산층을 형성하는 단계를 포함하는, 반도체 장치의 제조 방법.
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