JP5718265B2 - 半導体装置および半導体装置の製造方法 - Google Patents
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Description
次に、図1から図4を用い、第1の実施形態に係る半導体装置SDについて説明する。
第1の実施形態の半導体装置SDは、半導体層SL、ソース領域SR、ドレイン領域DR、ソースオフセット領域SOS、ドレインオフセット領域DOS、溝部GT、ゲート絶縁膜GI、ゲート電極GEおよび埋め込み領域BRを備えている。第1導電型のソース領域SRおよびドレイン領域DRは、半導体層SLに互いに離間して設けられている。第1導電型のソースオフセット領域SOSは、半導体層SLのうちソース領域SRに接して、ソース領域SRおよびドレイン領域DRよりも低濃度で形成されている。第1導電型のドレインオフセット領域DOSは、半導体層SLのうちドレイン領域DRに接して、ソースオフセット領域SOSから離間して配置され、ソース領域SRおよびドレイン領域DRよりも低濃度で形成されている。溝部GTは、半導体層SLのうち少なくとも平面視でソースオフセット領域SOSおよびドレインオフセット領域DOSの間に設けられ、平面視でソースオフセット領域SOSからドレインオフセット領域DOSに向かうソースドレイン方向に設けられている。ゲート絶縁膜GIは、溝部GTの側面および底面を覆っている。ゲート電極GEは、少なくとも溝部GT内に設けられ、ゲート絶縁膜GIに接している。コンタクトGCは、ゲート電極GEに接している。また、コンタクトGCは、平面視でソースドレイン方向に伸びる溝部GT内の中心線に対してソースドレイン方向に垂直な第1方向にずれて配置されているとともに、平面視で溝部GT内に設けられている。以下、詳細を説明する。
dGC=lCS/2 ・・・・(3)
dGC=dGB−dT ・・・・(4)
DT=dT+ΔdT ・・・・(5)
DGB=dGB+ΔdVA ・・・・(6)
DOF1=DGB−DT ・・・・(7)
DOF1=dGC+ΔdVA−ΔdT ・・・・(8)
DOF1>ΔdVA−ΔdT ・・・・(1)
DOF1=lCS/2+ΔdVA−ΔdT ・・・・(2)
図25は、第2の実施形態に係る半導体装置SDの構成を示す斜視図である。第2の実施形態は、ゲート電極GEに接続されている配線IC1の配置が異なる点を除いて、第1の実施形態と同様である。以下、詳細を説明する。
図26は、第3の実施形態に係る半導体装置SDの構成を示す断面図である。第3の実施形態は、溝部GTが設けられていない通常のFETが同一の半導体層SLに形成されている点を除いて、第1の実施形態と同様である。以下、詳細を説明する。
図43および図44は、第4の実施形態に係るコンタクトの構成を示す平面図である。第4の実施形態は、コンタクトGCの配置または形状が異なる点を除いて、第1の実施形態と同様である。以下、詳細を説明する。
図45は、第5の実施形態に係るコンタクトの構成を示す平面図である。第5の実施形態は、ゲート電極GEが溝部GTの外側にはみ出している点を除いて、第1の実施形態と同様である。以下、詳細を説明する。
(付記1)
半導体層と、
前記半導体層に互いに離間して設けられた第1導電型のソース領域およびドレイン領域と、
前記半導体層のうち前記ソース領域に接して、前記ソース領域および前記ドレイン領域よりも低濃度で形成された第1導電型のソースオフセット領域と、
前記半導体層のうち前記ドレイン領域に接して、前記ソースオフセット領域から離間して配置され、前記ソース領域および前記ドレイン領域よりも低濃度で形成された第1導電型のドレインオフセット領域と、
前記半導体層のうち少なくとも平面視で前記ソースオフセット領域および前記ドレインオフセット領域の間に設けられ、平面視で前記ソースオフセット領域から前記ドレインオフセット領域に向かうソースドレイン方向に設けられた溝部と、
前記溝部の側面および底面を覆うゲート絶縁膜と、
少なくとも前記溝部内に設けられ、前記ゲート絶縁膜に接するゲート電極と、
を備え、
前記ゲート電極に接し、平面視で前記ソースドレイン方向に伸びる前記溝部内の中心線に対して前記ソースドレイン方向に垂直な第1方向にずれて配置されるとともに、平面視で前記溝部内に設けられたコンタクトと、
を備える半導体装置。
(付記2)
付記1に記載の半導体装置において、
前記ゲート電極のうち断面視で前記溝部の上端側に凹部が形成されており、
前記コンタクトの中心は、前記ゲート電極の前記凹部からずれて形成されている半導体装置。
(付記3)
付記1に記載の半導体装置において、
第1の前記ソース領域、第1の前記ドレイン領域、前記ソースオフセット領域、前記ドレインオフセット領域、および前記溝部に設けられた第1の前記ゲート絶縁膜並びに第1の前記ゲート電極を備える第1トランジスタと、
前記半導体層に互に離間して設けられた第1導電型または第2導電型の第2のソース領域および第2のドレイン領域と、
前記第2のソース領域および前記第2のドレイン領域に挟まれた位置の上に設けられた第2のゲート絶縁膜と、
前記第2のゲート絶縁膜上に設けられた第2のゲート電極と、
を備える第2トランジスタと、
を備え、
前記第2トランジスタは、前記第1トランジスタと同一の前記半導体層に設けられ、平面視で前記第1トランジスタと異なる位置に設けられている半導体装置。
(付記4)
付記3に記載の半導体装置において、
前記第1トランジスタと前記第2トランジスタとの間に設けられ、前記溝部と同じ深さで形成された素子分離用溝部と、
前記素子分離用溝部の側面および底面を覆い、前記ゲート絶縁膜と同一の材料により形成されたトレンチ絶縁膜と、
平面視で前記素子分離用溝部内のみに設けられ、前記トレンチ絶縁膜に接し、前記ゲート電極と同一の前記導電性材料により形成されたトレンチ埋め込み膜と、
をさらに備える半導体装置。
(付記5)
半導体層のうち互いに離間した位置に第1導電型の不純物を導入してソースオフセット領域およびドレインオフセット領域を形成するオフセット領域形成工程と、
前記半導体層のうち少なくとも平面視で前記ソースオフセット領域および前記ドレインオフセット領域の間の位置に、平面視で前記ソースオフセット領域から前記ドレインオフセット領域に向かう方向に溝部を形成する溝部形成工程と、
前記溝部の側面および底面にゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記半導体層上、および前記溝部内のうち前記ゲート絶縁膜に接するように導電性材料を形成し、前記導電性材料の表層を除去することにより、少なくとも前記溝部内にゲート電極を形成するゲート電極形成工程と、
前記半導体層のうち前記ソースオフセット領域に接する位置と、前記ドレインオフセット領域に接して前記ソースオフセット領域から離間した位置とに、前記ソースオフセット領域および前記ドレインオフセット領域よりも高濃度の第1導電型の不純物を導入して、それぞれソース領域およびドレイン領域を形成するソースドレイン領域形成工程と、
前記半導体層および前記ゲート電極上に層間絶縁膜を形成する工程と、
前記層間絶縁膜のうち平面視で前記ソースドレイン方向に伸びる前記溝部内の中心線に対して前記ソースドレイン方向に垂直な第1方向にずれた位置に、且つ、平面視で前記溝部内に配置されるように、前記ゲート電極に接するコンタクトを形成するコンタクト形成工程と、
を備える半導体装置の製造方法。
(付記6)
付記5に記載の半導体装置の製造方法において、
前記コンタクト形成工程において、
前記コンタクトを同一の前記ゲート電極に対して複数形成し、
前記第1方向にずれて配置された第1の前記コンタクトと、
前記第1方向と反対の第2方向にずれて配置された第2の前記コンタクトと、を形成する半導体装置の製造方法。
(付記7)
付記5に記載の半導体装置の製造方法において、
前記コンタクト形成工程において、前記コンタクトの中心を、前記ゲート電極の前記凹部からずらして形成する半導体装置の製造方法。
(付記8)
付記5に記載の半導体装置の製造方法において、
前記溝部形成工程よりも前に、前記半導体層のうち平面視で前記ソース領域および前記ドレイン領域の間の位置にフィールド絶縁膜を形成するフィールド絶縁膜形成工程をさらに備え、
前記フィールド絶縁膜形成工程において、前記フィールド絶縁膜のうち前記ソース領域および前記ドレイン領域を形成する領域に開口部を形成し、
前記ソースドレイン領域形成工程において、前記ゲート絶縁膜、前記ゲート電極および前記フィールド絶縁膜をマスクとして、前記開口部に前記ソース領域および前記ドレイン領域を形成する半導体装置の製造方法。
(付記9)
付記5に記載の半導体装置の製造方法において、
前記ゲート絶縁膜形成工程において、前記溝部の側面および底面を熱酸化させることにより、前記ゲート絶縁膜を形成する半導体装置の製造方法。
(付記10)
付記5に記載の半導体装置の製造方法において、
前記ゲート電極形成工程において、前記導電性材料の表層のみを熱酸化し、酸化された当該表層を除去することにより、前記ゲート電極を形成する半導体装置の製造方法。
(付記11)
付記5に記載の半導体装置の製造方法において、
前記ゲート電極形成工程の後に、前記半導体層上のうち平面視で前記溝部と異なる領域に第2のゲート絶縁膜を形成する工程と、
前記第2のゲート絶縁膜上に第2のゲート電極を形成する工程と、
をさらに備え、
前記ソースドレイン領域形成工程において、前記ソースオフセット領域および前記ドレインオフセット領域に接する第1の前記ソース領域および第1の前記ドレイン領域を形成すると同時に、前記第2のゲート絶縁膜および前記第2のゲート電極をマスクとして、同一の前記不純物を導入することにより、第2のソース領域および第2のドレイン領域を形成する半導体装置の製造方法。
(付記12)
付記11に記載の半導体装置の製造方法において、
前記溝部形成工程において、前記第1ゲート電極と前記第2第1ゲート電極との間に、前記溝部と同じ深さを有する素子分離用溝部を形成し、
前記ゲート絶縁膜形成工程において、前記素子分離用溝部の側面および底面に、前記ゲート絶縁膜と同一の材料によりトレンチ絶縁膜を形成し、
前記ゲート電極形成工程において、平面視で前記素子分離用溝部内にも、前記トレンチ絶縁膜に接するように、前記ゲート電極と同一の前記導電性材料によりトレンチ埋め込み膜を形成する半導体装置の製造方法。
SUB 半導体基板
SL 半導体層
BR 埋め込み領域
SR ソース領域(第1のソース領域)
SR1 第2のソース領域
SR2 第2のソース領域
DR ドレイン領域(第1のドレイン領域)
DR1 第2のドレイン領域
DR2 第2のドレイン領域
SOS ソースオフセット領域
DOS ドレインオフセット領域
WL1 P型ウェル領域
WL2 N型ウェル領域
DWL N型ディープウェル領域
FIF フィールド絶縁膜
DIT 素子分離用溝部
GT 溝部
GI ゲート絶縁膜
GE ゲート電極(第1のゲート電極)
GE1 第2のゲート電極
GE2 第2のゲート電極
BG バックゲート領域
GC コンタクト
BGC バックゲートコンタクト
VA ビア
VA1 ビア
VA2 ビア
VA3 ビア
IC1 配線
IC2 配線
IC3 配線
BM バリアメタル層
IF1 素子分離膜
IF2 素子分離膜
IF3 素子分離膜
IF4 素子分離膜
VH ビアホール
CPL 保護層
EP 電極パッド
NO 自然酸化膜
CM 導電性材料(金属膜)
C1 コンデンサ
C2 表示セル
TR1 トランジスタ
TR2 トランジスタ
TR3 トランジスタ
PR フォトレジスト層
MPS マスク層
ML1 マスク層
ML2 マスク層
Claims (22)
- 半導体層と、
前記半導体層に互いに離間して設けられた第1導電型のソース領域およびドレイン領域と、
前記半導体層のうち前記ソース領域に接して、前記ソース領域および前記ドレイン領域よりも低濃度で形成された第1導電型のソースオフセット領域と、
前記半導体層のうち前記ドレイン領域に接して、前記ソースオフセット領域から離間して配置され、前記ソース領域および前記ドレイン領域よりも低濃度で形成された第1導電型のドレインオフセット領域と、
前記半導体層のうち少なくとも平面視で前記ソースオフセット領域および前記ドレインオフセット領域の間に設けられ、平面視で前記ソースオフセット領域から前記ドレインオフセット領域に向かうソースドレイン方向に設けられた溝部と、
前記溝部の側面および底面を覆うゲート絶縁膜と、
少なくとも前記溝部内に設けられ、前記ゲート絶縁膜に接するゲート電極と、
を備え、
前記ゲート電極に接し、平面視で前記ソースドレイン方向に伸びる前記溝部内の中心線に対して前記ソースドレイン方向に垂直な第1方向にずれて配置されるとともに、平面視で前記溝部内に設けられたコンタクトと、
を備える半導体装置。 - 請求項1に記載の半導体装置において、
前記ゲート電極は、前記溝部内のみに設けられている半導体装置。 - 請求項1に記載の半導体装置において、
平面視で前記溝部、前記ソースオフセット領域、前記ドレインオフセット領域、前記ソース領域および前記ドレイン領域を囲むように設けられた、第1導電型と反対の第2導電型のバックゲート領域と、
前記バックゲート領域に接するバックゲートコンタクトと、
を備え、
前記第1方向を正とし、前記溝部が配置された領域の中心線が平面視で前記バックゲート領域が囲む領域の中心線から前記第1の方向にずれているずれ量を溝部ずれ量ΔdT、前記バックゲートコンタクトの中心が平面視で前記ソースドレイン方向に伸びる前記バックゲート領域内の中心線から前記第1方向にずれているずれ量をバックゲートずれ量ΔdVA、前記コンタクトの中心が平面視で前記溝部内の前記中心線から前記第1方向にずれているずれ量を第1オフセット量DOF1としたとき、前記第1オフセット量DOF1は、下記式(1)を満たす半導体装置。
DOF1>ΔdVA−ΔdT ・・・・(1) - 請求項3に記載の半導体装置において、
前記半導体層に設けられ、開口部を有するフィールド絶縁膜をさらに備え、
前記バックゲート領域は、前記フィールド絶縁膜の前記開口部内に設けられており、
前記バックゲート領域内の前記中心線は、前記フィールド絶縁膜の前記開口部の中心線であり、
前記バックゲートずれ量は当該フィールド絶縁膜の前記開口部の前記中心線に基づいて求められる半導体装置。 - 請求項1に記載の半導体装置において、
前記ゲート電極のうち前記第1方向の上端幅は、下端幅よりも広い半導体装置。 - 請求項5に記載の半導体装置において、
前記ゲート電極の前記上端幅は、前記下端幅よりも1.3倍以上2.5倍以下で広い半導体装置。 - 請求項1に記載の半導体装置において、
前記ゲート電極は、前記半導体層の上面よりも上方で、前記第1方向および反対の第2方向に広がっている半導体装置。 - 請求項1に記載の半導体装置において、
前記コンタクトは同一の前記ゲート電極に対して複数設けられ、
前記第1方向にずれて配置された第1の前記コンタクトと、
前記第1方向と反対の第2方向にずれて配置された第2の前記コンタクトと、
を備える半導体装置。 - 請求項8に記載の半導体装置において、
前記第1のコンタクトおよび前記第2のコンタクトは、千鳥状に配置されている半導体装置。 - 請求項8に記載の半導体装置において、
平面視で前記溝部、前記ソースオフセット領域、前記ドレインオフセット領域、前記ソース領域および前記ドレイン領域を囲むように設けられた、第1導電型と反対の第2導電型のバックゲート領域と、
前記バックゲート領域に接するバックゲートコンタクトと、
を備え、
前記第1方向を正とし、前記溝部が配置された領域の中心線が平面視で前記バックゲート領域が囲む領域の中心線から前記第1の方向にずれているずれ量を溝部ずれ量ΔdT、前記バックゲートコンタクトの中心が平面視で前記ソースドレイン方向に伸びる前記バックゲート領域内の中心線から前記第1方向にずれているずれ量をバックゲートずれ量ΔdVA、前記コンタクトの中心が平面視で前記溝部内の前記中心線から前記第1方向にずれているずれ量を第1オフセット量DOF1、前記第1のコンタクトの中心と前記第2のコンタクトの中心との間隔をlCSとしたとき、
前記第1のコンタクトの前記第1オフセット量DOF1は、下記式(2)を満たす半導体装置。
DOF1=lCS/2+ΔdVA−ΔdT ・・・・(2) - 請求項1に記載の半導体装置において、
前記半導体層のうち平面視で前記ソース領域および前記ドレイン領域の間に設けられたフィールド絶縁膜をさらに備え、
前記溝部は、平面視で前記フィールド絶縁膜の内部に設けられている半導体装置。 - 請求項11に記載の半導体装置において、
前記フィールド絶縁膜は、LOCOS(Local Oxidation Of Silicon)法により形成されている半導体装置。 - 請求項1に記載の半導体装置において、
前記ゲート電極のうち断面視で前記溝部の上端側に凹部が形成されている半導体装置。 - 請求項1に記載の半導体装置において、
前記ゲート電極のうち前記第1方向および当該第1方向と反対の第2方向の端部は、前記半導体層の上面から前記ゲート絶縁膜の膜厚以上に離間している半導体装置。 - 請求項1に記載の半導体装置において、
第1の前記ソース領域、第1の前記ドレイン領域、前記ソースオフセット領域、前記ドレインオフセット領域、および前記溝部に設けられた第1の前記ゲート絶縁膜並びに第1の前記ゲート電極を備える第1トランジスタと、
前記半導体層に互に離間して設けられた第1導電型または第2導電型の第2のソース領域および第2のドレイン領域と、
前記第2のソース領域および前記第2のドレイン領域に挟まれた位置の上に設けられた第2のゲート絶縁膜と、
前記第2のゲート絶縁膜上に設けられた第2のゲート電極と、
を備える第2トランジスタと、
を備え、
前記第2トランジスタは、前記第1トランジスタと同一の前記半導体層に設けられ、平面視で前記第1トランジスタと異なる位置に設けられている半導体装置。 - 請求項15に記載の半導体装置において、
前記第2のトランジスタの前記第2のソース領域および前記第2のドレイン領域は、前記第1のトランジスタの前記第1のソース領域および前記第2のドレイン領域と同一の不純物が導入されている半導体装置。 - 半導体層のうち互いに離間した位置に第1導電型の不純物を導入してソースオフセット領域およびドレインオフセット領域を形成するオフセット領域形成工程と、
前記半導体層のうち少なくとも平面視で前記ソースオフセット領域および前記ドレインオフセット領域の間の位置に、平面視で前記ソースオフセット領域から前記ドレインオフセット領域に向かう方向に溝部を形成する溝部形成工程と、
前記溝部の側面および底面にゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記半導体層上、および前記溝部内のうち前記ゲート絶縁膜に接するように導電性材料を形成し、前記導電性材料の表層を除去することにより、少なくとも前記溝部内にゲート電極を形成するゲート電極形成工程と、
前記半導体層のうち前記ソースオフセット領域に接する位置と、前記ドレインオフセット領域に接して前記ソースオフセット領域から離間した位置とに、前記ソースオフセット領域および前記ドレインオフセット領域よりも高濃度の第1導電型の不純物を導入して、それぞれソース領域およびドレイン領域を形成するソースドレイン領域形成工程と、
前記半導体層および前記ゲート電極上に層間絶縁膜を形成する工程と、
前記層間絶縁膜のうち平面視で前記ソースドレイン方向に伸びる前記溝部内の中心線に対して前記ソースドレイン方向に垂直な第1方向にずれた位置で、且つ、平面視で前記溝部内に配置されるように、前記ゲート電極に接するコンタクトを形成するコンタクト形成工程と、
を備える半導体装置の製造方法。 - 請求項17に記載の半導体装置の製造方法において、
前記ゲート電極形成工程において、前記ゲート電極を前記溝部内のみに形成する半導体装置の製造方法。 - 請求項17に記載の半導体装置の製造方法において、
前記ゲート電極形成工程において、ドライエッチングにより、前記導電性材料の表層を除去する半導体装置の製造方法。 - 請求項17に記載の半導体装置の製造方法において、
前記溝部形成工程よりも前に、前記半導体層のうち平面視で前記ソース領域および前記ドレイン領域の間の位置にフィールド絶縁膜を形成するフィールド絶縁膜形成工程をさらに備え、
前記溝部形成工程において、前記溝部を平面視で前記フィールド絶縁膜の内部に形成する半導体装置の製造方法。 - 請求項20に記載の半導体装置の製造方法において、
前記溝部形成工程の後で前記ゲート絶縁膜形成工程の前に、前記フィールド絶縁膜の一部を除去して、前記溝部のうち前記フィールド絶縁膜の開口幅を、前記溝部のうち前記半導体層の上端幅よりも広げる半導体装置の製造方法。 - 請求項17に記載の半導体装置の製造方法において、
前記ゲート電極形成工程の後に、前記半導体層上のうち平面視で前記溝部と異なる領域に第2のゲート絶縁膜を形成する工程と、
前記第2のゲート絶縁膜上に第2のゲート電極を形成する工程と、
をさらに備え、
前記ソースドレイン領域形成工程において、前記ソースオフセット領域および前記ドレインオフセット領域に接する第1の前記ソース領域および第1の前記ドレイン領域を形成すると同時に、前記第2のゲート絶縁膜および前記第2のゲート電極をマスクとして、同一の前記不純物を導入することにより、第2のソース領域および第2のドレイン領域を形成する半導体装置の製造方法。
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